JPS6155957A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS6155957A
JPS6155957A JP59178071A JP17807184A JPS6155957A JP S6155957 A JPS6155957 A JP S6155957A JP 59178071 A JP59178071 A JP 59178071A JP 17807184 A JP17807184 A JP 17807184A JP S6155957 A JPS6155957 A JP S6155957A
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capacitor
memory cell
electrode
oxide film
polycrystalline silicon
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Katsuhiko Hieda
克彦 稗田
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野） 本発明は、キャパシタに蓄積された電荷により情報記憶
を行なう、１トランジスタ／１キャパシタのメモリセル
構造をもつ半導体記憶装置に関する。
（発明の技術的背景とその問題点） 一般に、ダイナミックＲＡＭ　（以下ｄＲＡＭと称する
）のメモリセルは、情報を電荷の形で保持するＭＯＳキ
ャパシタと、その電荷を外部回路とやりとりするための
スイッチングＭｏＳトランジスタにより構成されている
。この様なｄＲＡＭのメモリセルにおいて、蓄積し得る
電荷の量はＭＯＳキャパシタのゲート絶縁膜の厚さおよ
びその面積で決まる。情報を読み出す際の信号の大きさ
はその蓄積電荷の量で決まるので、蓄積電荷量を大きく
するためには、ゲート絶縁膜を薄くするかその面積を大
きくしなければならない。ところが、ゲート絶縁膜は信
頼性上薄くすることに限界があるので、必要な蓄積電荷
量を確保するためにはキャパシタ面積をある程度以上大
きくすることが避けられず、これがメモリセルを高密度
集積化する上で大きな障害になっていた。
またこのようなｄＲＡＭの素子の微細化と高集積化に伴
って、ソフトエラーが大きな問題となってきている。ソ
フトエラーとは、パッケージなどに＠量に含まれている
放射性物質からのα線がシリコン基板に入射して多数の
電子・正孔対を発生させ、これが雑音となってメモリが
誤動作する現象をいう。
〔発明の目的〕
本発明は上記した点に鑑みなされたもので、高密度化を
可能とし、しかもソフトエラーを生じ難い構造とした半
導体記憶装置を提供することを目的とする。
〔発明の概要〕 本発明は、半導体基板のフィールド領域に溝を形成して
メモリセル領域を凸型に配列形成し、メモリセルのキャ
パシタを、ＭＯＳトランジスタのソースと電気的に接続
され、かつ前記溝の側壁に絶縁膜を介して対向するよう
に配設された各メモリセル毎に独立のキャパシタ電極と
、このキャパシタ電極に絶縁膜を介して対向し、前記溝
部で各キャパシタ電極より深く埋設された全メモリセル
について共通電位とされるプレート電極とから構成した
ことを特徴とする。
〔発明の効果〕
本発明によれば、従来のように半導体基板の拡散層をキ
ャパシタＮｌｌとして用いないので、ソフトエラーに対
して強いｄＲＡＭが得られる。またメモリセル領域を凸
型に形成し、その側壁を利用してキャパシタ面積を稼い
でいるため、メモリセルの実効的な占有面積が従来より
小さくて済み、従ってｄＲＡＭの高密度集積化が可能と
なる。また各メモリセルのキャパシタ電極は互いに絶縁
膜により分離され、しかも溝内で隣接するキャパシタ電
極はその間にキャパシタ電極より深く埋設されたプレー
ト電極があるので、隣接するメモリセルのキャパシタ間
でのリークやバンチスルー現象も確実に防止され、この
意味でも信頼性の高いｄＲＡＭが実現される。
〔発明の実施例〕
以下本発明の実施例を図面を参照して説明する。
第１図（ａ）は一実施例のｄ、ＲＡ　Ｍの平面図であり
、同図（ｂ）（ｃ）はそのＡ−Ａ−、Ｂ−Ｂ′断面図で
ある。また第２図は電極の重なりの状態を模式的に示す
斜視図である。第３図（ａ）〜（８）は第１図（ｂ）に
対応する製造工程断面図であり、製造工程に従ってその
構造を説明する。
まずｐ−型シリコン基板１に酸化１１２を形成し、これ
を所定形状にバターニングしてマスクを形成する。この
バターニングには反応性イオンエツチングやイオン・ミ
リング、スパッタ・エツチング等異方性のドライエツチ
ングを用いるのが好ましい。次にこの酸化Ｊ！２をマス
クにして基板１を例えばＲＩＥによりエツチングし素子
分離領域に溝３を形成してメモリセル領域を凸型に加工
する。
そして溝３の表面部にボロン等のイオン注入を行ない反
転防止のためのｐ型層１４１を形成する（第３図（ａ）
）。このｐ型層４１は表面濃度が１×１０１Ｂ〜１×１
０五Ｔ／α３程度に設定されればよく、従って基板の濃
度が高い場合には必ずしも反転防止層の形成工程は必要
ない。また溝３の側壁にイオン注入するのが困難であれ
ば、底面にのみｐ型層が形成されるようにしてもよい。
次に例えばＮ８４　Ｆ液等により酸化１１＄２を除去し
た後、熱酸化により薄い酸化膜を形成し、ＣＤ！化膿を
堆積し溝３の底部にのみフィールド絶縁膜として厚い酸
化ｌＩ５を埋設する。この埋込み工程はエッチバックに
よる平坦化技術を用いてもよいし、他のいかなる埋込み
方法を用いてもよい。
この後基板表面および溝３の側壁の薄い酸化膜を除去し
、通常のマスク合わせにより各メモリセル領域の端部に
例えばヒ素のイオン注入によりＭＯＳトランジスタのソ
ースの一部となるｎ１型層８を形成する。この後湾３の
側壁を含めて熱波化によりゲート酸化膜６を形成し、ｎ
＋型層８に対するコンタクト孔を開けて例えばリンドー
プの第１層多結晶シリコン膜を全面に堆積し、これをバ
ターニングして各メモリセル毎に独立のキャパシタ電極
７を形成する（第３図（ｂ））。
各キャパシタ電極７は第１図（ａ）（Ｃ）等から明らか
なように凸型をなすメモリセル領域に端部を覆うように
形成される。このキャパシタ電極７のバターニングは溝
３による凹凸があるので簡単ではないが、いわゆる多層
レジスト法等などの平坦化レジスト工程とＲＩＥなどを
用いて加工することができる。
この後キャパシタ電極７をマスクとして溝３底部の厚い
酸化膜５の一部をエツチング除去し、通常のＰＥＰによ
りレジストパターン９を形成し再度ヒ素のイオン注入に
より素子分離を確実にするための少し深いｐ型層４２を
形成する（第３図（Ｃ））。
次にレジストパターン９を除去し、熱酸化によりゲート
酸化１１１０を形成した後、第２層多結晶シリコン膜を
堆積しこれをバターニングしてＭＯＳトランジスタのゲ
ート電極１１１３よびＭＯＳキャパシタのプレート電極
１２を形成する。そして例えばヒ素のイオン注入により
ＭＯＳトランジスタのソース、ドレインとなるｎ１型ｆ
ｆ１１３．１４を形成する（第３図（ｄ））。ゲート電
極１１は第１図（ａ）から明らかなように、縦方向に隣
接するメモリセルについて連続的に配設され、これがワ
ード線として用いられる。プレート電極１２はやはり第
１図（ａ）から明らかなように、横方向に隣接するメモ
リセルのキャパシタ電極７に同時に対向させながら縦方
向に隣接するメモリセルについて連続的に配設され、最
終的には全メモリセルについて共通電位が与えられるよ
うになっている。またプレート電極１２は第１図（ｂ）
（Ｃ）および第３図（ｄ）から明らかなように、溝３に
おいてキャパシタ電極７より深く埋め込まれてキャパシ
タ電極７に対向するようになっている。
この後全面をＣＶＤ酸化１１１５で覆い、これにコンタ
クト孔を開けて横方向に並ぶメモリセルのドレインを共
通接続するへ２配線１６を形成する（第３図（ｅ））。
このＡ２配線１６はビット線となる。
なお以上の製造工程はあくまでも一例である。
例えば上記製造工程では、ＭｏＳトランジスタのゲート
電極１１をプレート電極１２と同じ第２１１多結晶シリ
コン膜により形成したが、第１層あるいは第３層多結晶
シリコン膜によりこのゲート電極１１を形成することが
できる。
このように構成されたｄＲＡＭは、半導体基板表面の拡
散層をキャパシタ電極とする従来のものと異なり、キャ
パシタを、凸型をなすメモリセルｉ域の端部で平坦面お
よび溝側壁に絶縁膜を介して配設され、ＭｏＳトランジ
スタのソースとつながるキャパシタ電極と、これに絶縁
膜を介して対向するプレート電極により構成しているた
め、ソフトエラーに対して強い、信頼性の高いものとな
る。また横方向に隣接する二つのメモリセルのキャパシ
タは左右対称に構成され、プレート電極の一部は溝の中
に存在して各メモリセルのキャパシタ電極より深く埋設
されているため、素子分離が確実に行われ、各メモリル
のキャパシタに蓄えられた電荷が隣接するメモリセルの
キャパシタにリークする。いわゆるバンチスルー現象は
確実に防止される。また溝を単に素子分離に利用するだ
けでなくその側壁をキャパシタとして利用しているため
、メモリセルの実効的な占有面積を小さくして、高密度
、高集積化を図ることができる。
本発明は上記実施例に限られるものではない。
例えば、ゲート酸化膜として熱酸化によるＳ　ｉ　０２
１！の他、酸化膜と富化膜の積層構造であってその表面
を酸化したもの、他の酸化膜あるいは富化膜のみなどを
用いることができる。また電極材料として、ＭＯなどの
高融点金属あるいはそのシリサイドなどを用いることが
できる。その池水発明はその趣旨を逸脱しない範囲で種
々変形実施することができる。
【図面の簡単な説明】
第１図は本発明の一実施例のｄＲＡＭの構成を示すもの
で、（ａ）は平面図、（ｂ）（ｃ）はそれぞれ（ａ）の
Ａ−Ａ−、Ｂ−Ｂ′断面図、第２図はそのｉｆ極配置を
模式的に示す斜視図、第３図（ａ）〜（ｅ）は第１図（
ｂ）に対応する製造工程断面図である。 １・・・ｐ−型シリコン基板、３・・・溝、４１　、４
２・・・ｐ型層、５・・・酸化膜（フィールド絶縁膜）
、６・・・ゲート数化躾、７・・・キャパシタ電極（第
１層多結晶シリコン膜）、８・・・ｎ＋型層（ソース）
、１０・・・ゲート酸化膜、１１・・・ゲート電極（第
２層多結晶シリコン膜、ワード線）、１２・・・プレー
ト電極（第２層多結晶シリコンｌ１ｌ）、１３・・・ｎ
＋型層（ソース）、１４・・・ｎ＋型層（ドレイン）、
１５・ＣＶＤ１１！化膜、１６−Ａｆｌ配線　（ビット
線）。 出願人代理人　弁理士　鈴江武彦 く Ｎ　　　　　　　　　　　　　（↑ 第１図 （ｃ） 〔 第２図 第３図

Claims (3)

    【特許請求の範囲】
  1. （１）１トランジスタ／１キャパシタのメモリセル配列
    をもつ半導体記憶装置において、メモリセルは基板表面
    のフィールド領域に溝を形成して配列形成されたメモリ
    セル領域に集積形成され、各メモリセルのキャパシタは
    、各セルのＭＯＳトランジスタのソースと電気的に接続
    され、前記溝の側壁に絶縁膜を介して対向するように配
    設されたメモリセル毎に独立のキャパシタ電極と、この
    キャパシタ電極に絶縁膜を介して対向し、前記溝部で各
    キャパシタ電極より深く埋設された全メモリセルについ
    て共通電位となるプレート電極とから構成したことを特
    徴とする半導体記憶装置。
  2. （２）前記フィールド領域の溝底部に素子分離用の厚い
    絶縁膜が埋設されている特許請求の範囲第１項記載の半
    導体記憶装置。
  3. （３）前記キャパシタ電極は第１層多結晶シリコン膜に
    より形成され、前記プレート電極は第２層多結晶シリコ
    ン膜により形成されている特許請求の範囲第１項記載の
    半導体記憶装置。
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