JPS627153A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS627153A JPS627153A JP60144754A JP14475485A JPS627153A JP S627153 A JPS627153 A JP S627153A JP 60144754 A JP60144754 A JP 60144754A JP 14475485 A JP14475485 A JP 14475485A JP S627153 A JPS627153 A JP S627153A
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- layer
- insulating film
- deep hole
- memory cell
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野・〕
本発明は半導体メモリに関し、特に高集積化が可能なダ
イナミック形ＭＯ３ランダムアクセスメモリ（以下、ダ
イナミックＭＯ５−ＲＡＭ）のメモリセルに関する。
イナミック形ＭＯ３ランダムアクセスメモリ（以下、ダ
イナミックＭＯ５−ＲＡＭ）のメモリセルに関する。
ダイナミック形ＭＯ５−ＲＡＭでは高集積化のためにメ
モリセルの面積を低減する必要がある。
モリセルの面積を低減する必要がある。
このために、第２図に示すように、シリコン基板１の中
に深い孔２を形成し、その中に薄い絶縁膜３を形成して
大きなメモリ蓄積容量を実現する方法がアイ・イー・イ
ー・イー・トランスアクションズ・オン・エレクトロン
・デバイスズ（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ ｏ
ｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ＥＤ−３１，
Ｎａ６゜第７４６〜７５３頁、 １９８４に報告されて
いる。この構造では第１層目の多結晶シリコン４が深孔
２内にも埋め込まれていて、プレートと呼ばれるキャパ
シタ電極を形成している。さらに、第２層のゲート電極
５，６がメモリセル中でワード線を形成している。この
ような構造のメモリセルは次のように欠点を有していた
。
に深い孔２を形成し、その中に薄い絶縁膜３を形成して
大きなメモリ蓄積容量を実現する方法がアイ・イー・イ
ー・イー・トランスアクションズ・オン・エレクトロン
・デバイスズ（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ ｏ
ｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ＥＤ−３１，
Ｎａ６゜第７４６〜７５３頁、 １９８４に報告されて
いる。この構造では第１層目の多結晶シリコン４が深孔
２内にも埋め込まれていて、プレートと呼ばれるキャパ
シタ電極を形成している。さらに、第２層のゲート電極
５，６がメモリセル中でワード線を形成している。この
ような構造のメモリセルは次のように欠点を有していた
。
（１）蓄積容量部では電荷は深孔のシリコン基板側に形
成されているため、アルファ線等により雑音電荷がメモ
リセル部に混入した場合に、蓄積電荷に混入してメモリ
情報が失われやすい。
成されているため、アルファ線等により雑音電荷がメモ
リセル部に混入した場合に、蓄積電荷に混入してメモリ
情報が失われやすい。
（２）ワード線５，６は素子間アイソレーション用の厚
い酸化膜７と第１層目単結晶シリコン８との上に形成さ
れているため、最も高精度な微細加工が必要なワード線
６は大きな下地段差のあるところに形成しなくてはなら
ず、微細加工が難かしい。
い酸化膜７と第１層目単結晶シリコン８との上に形成さ
れているため、最も高精度な微細加工が必要なワード線
６は大きな下地段差のあるところに形成しなくてはなら
ず、微細加工が難かしい。
（３）さらに、第３図に示したメモリセルの平面レイア
ウト図に見られるように、第１層目多結晶シリコンで形
成された蓄積容量部のプレート電極７は部分的に非常に
細い領域８，９が存在するだめに、抵抗が高くなったり
、場合によっては断線しやすくなっている。
ウト図に見られるように、第１層目多結晶シリコンで形
成された蓄積容量部のプレート電極７は部分的に非常に
細い領域８，９が存在するだめに、抵抗が高くなったり
、場合によっては断線しやすくなっている。
本発明の目的は上記従来技術の欠゛点を解決し、高集積
化が可能で、信頼度高く、かつ製造゛歩留りのよいダイ
ナミックＭＯ８ＲＡＭメモリセルを提供することにある
。
化が可能で、信頼度高く、かつ製造゛歩留りのよいダイ
ナミックＭＯ８ＲＡＭメモリセルを提供することにある
。
本発明では上記目的を達成するために、下地段差を小く
する目的で第１層目のゲート電極でワード線を形成し、
シリコン基板に深孔を形成する。
する目的で第１層目のゲート電極でワード線を形成し、
シリコン基板に深孔を形成する。
さらに第２層目と第３層目のゲート電極を上記深孔内に
埋め込んで蓄積容量を形成し、蓄積電荷はシリコン基板
の中にではなく、多結晶シリコンに蓄える。さらに第３
層目のゲート電極によってプレート電極を形成し、細い
プレート電極部が形成されないようにしている。
埋め込んで蓄積容量を形成し、蓄積電荷はシリコン基板
の中にではなく、多結晶シリコンに蓄える。さらに第３
層目のゲート電極によってプレート電極を形成し、細い
プレート電極部が形成されないようにしている。
以下、実施例を用いて本発明の詳細な説明する。
実施例１
本発明の第１の実施例であるメモリセル構造をｎチャン
ネル形を例にとって第１図に示す、同図において、ｐ形
シリコン基板１表面に深さ１〜６μｍの深孔１３が形成
されており、深孔表面にはＳｉＯ□膜やＳｉ、 Ｎ４膜
或いはそれらの複合膜１４が５〜５０ｎｍの薄い膜厚で
もって形成されている。
ネル形を例にとって第１図に示す、同図において、ｐ形
シリコン基板１表面に深さ１〜６μｍの深孔１３が形成
されており、深孔表面にはＳｉＯ□膜やＳｉ、 Ｎ４膜
或いはそれらの複合膜１４が５〜５０ｎｍの薄い膜厚で
もって形成されている。
ダイナミックメモリセルの転送トランジスタは第２図に
示した従来例とは異なり、多結晶シリコンやシリサイド
或いは高融点金属からなる第１層目のゲート電極１５と
ソース・ドレイン拡散層１６゜１７から構成されている
。第１層目のゲート電極１５．１８はメモリセルのワー
ド線の働きをしている。多結晶シリコンからなる第２層
のゲート電極１９は深孔１３内の薄い絶縁膜１４の表面
に形成されており、シリコン基板１との間で薄い絶縁膜
１４による絶縁膜容量の電極を構成している。
示した従来例とは異なり、多結晶シリコンやシリサイド
或いは高融点金属からなる第１層目のゲート電極１５と
ソース・ドレイン拡散層１６゜１７から構成されている
。第１層目のゲート電極１５．１８はメモリセルのワー
ド線の働きをしている。多結晶シリコンからなる第２層
のゲート電極１９は深孔１３内の薄い絶縁膜１４の表面
に形成されており、シリコン基板１との間で薄い絶縁膜
１４による絶縁膜容量の電極を構成している。
さらに、第２層目のゲート電極の表面にはＳｉＯ□やＳ
ｉ、Ｎ、などの薄い絶縁膜２０が形成され、さらにその
上には第３層目の多結晶シリコン２１がプレート電極と
して形成されている。このようにな構成のメモリセルで
は最も微細な加工が要求されるワード線１５．１８が下
地段差の小さな第１層目のメモリセル構造では転送ゲー
トＭＯＳトランジスタを通してｎ０拡散層１６から第２
層目のゲート電極１９へ蓄積電荷が蓄えられる。蓄積電
荷がシリコン基板１内に存在しないので、アルファ線等
による外部雑音に対して耐性がある。また蓄積容量はシ
リコン基板１と第２層目ゲート電極１９との間の第１の
絶縁膜容量と、第２層目ゲート電極と第３層目のゲート
電極との間の第２の絶縁膜容量とから成り立っているた
め、従来構造より大きな蓄積容量が実現でき、蓄積信号
電荷も増大して好ましい特性が得られる。さらに、第４
図に本実施例によるメモリセルの平面レイアウト図に示
すように、第３層目のＰｏ１ｙ Ｓｉで形成されるプレ
ート電極２２は、コンタクト電極２３領域を除いてほぼ
全面がプレート電極となっており、第３図に示した従来
例のような細い領域が存在しないため、プレート電極が
断線するような不良は生じなく、信頼性高いメモリセル
を構成することができる。なお第４図で２４は第１層目
ゲート電極によるワード線であり、２５は拡散層が形成
されている能動領域、２６はシリコン基板に形成する深
孔領域、２７は、第２層目のゲート電極、２８はアルミ
ニウム等で作られたデータ線である。
ｉ、Ｎ、などの薄い絶縁膜２０が形成され、さらにその
上には第３層目の多結晶シリコン２１がプレート電極と
して形成されている。このようにな構成のメモリセルで
は最も微細な加工が要求されるワード線１５．１８が下
地段差の小さな第１層目のメモリセル構造では転送ゲー
トＭＯＳトランジスタを通してｎ０拡散層１６から第２
層目のゲート電極１９へ蓄積電荷が蓄えられる。蓄積電
荷がシリコン基板１内に存在しないので、アルファ線等
による外部雑音に対して耐性がある。また蓄積容量はシ
リコン基板１と第２層目ゲート電極１９との間の第１の
絶縁膜容量と、第２層目ゲート電極と第３層目のゲート
電極との間の第２の絶縁膜容量とから成り立っているた
め、従来構造より大きな蓄積容量が実現でき、蓄積信号
電荷も増大して好ましい特性が得られる。さらに、第４
図に本実施例によるメモリセルの平面レイアウト図に示
すように、第３層目のＰｏ１ｙ Ｓｉで形成されるプレ
ート電極２２は、コンタクト電極２３領域を除いてほぼ
全面がプレート電極となっており、第３図に示した従来
例のような細い領域が存在しないため、プレート電極が
断線するような不良は生じなく、信頼性高いメモリセル
を構成することができる。なお第４図で２４は第１層目
ゲート電極によるワード線であり、２５は拡散層が形成
されている能動領域、２６はシリコン基板に形成する深
孔領域、２７は、第２層目のゲート電極、２８はアルミ
ニウム等で作られたデータ線である。
実施例２
本発明の第２の実施例を第５図に示す０本実施例では第
１層目ゲート電極３１により転送ゲートＭＯＳトランジ
スタを形成し、第２層３１と第３層目３２のゲート電極
によって容量を形成するメモリセルの構成は第１図に示
す前記実施例と同じであるが、前記実施例と異なるとこ
ろは第２層。
１層目ゲート電極３１により転送ゲートＭＯＳトランジ
スタを形成し、第２層３１と第３層目３２のゲート電極
によって容量を形成するメモリセルの構成は第１図に示
す前記実施例と同じであるが、前記実施例と異なるとこ
ろは第２層。
第３層目のゲート電極３１．３２と第１層のゲート電極
３０との重なり容量を低減するために、第２層、第３層
目のゲート電極３１．３２が第１層目のゲート電極３０
に重ならないように形成されていることである。第６図
は第５図に対応したメモリセルの平面レイアウト図であ
る。このレイアウト図においても、最上層のプレート電
極である２２は大きな幅をもって横方向に走っており、
従来構造において見られた細いプレート領域は存在しな
い、このような構成のメモリセルではワード線の容量が
小さいためにメモリの高速化が可能となる。
３０との重なり容量を低減するために、第２層、第３層
目のゲート電極３１．３２が第１層目のゲート電極３０
に重ならないように形成されていることである。第６図
は第５図に対応したメモリセルの平面レイアウト図であ
る。このレイアウト図においても、最上層のプレート電
極である２２は大きな幅をもって横方向に走っており、
従来構造において見られた細いプレート領域は存在しな
い、このような構成のメモリセルではワード線の容量が
小さいためにメモリの高速化が可能となる。
実施例３
本発明の第３の実施例を第７図に示す１本実施例は前記
実施例２と同じような構成を有しているが、本実施例で
は基板１との間に薄い絶ｌｉｌ膜１４による容量を形成
するゲート電極３４は転送ゲートＭＯＳトランジスタの
ゲート電１ｆＡ３５と同じ第１層目の多結晶シリコン又
はシリサイド層によって形成されている。従って、本実
施例ではゲート電極は３４と３６の２層構造であり、前
記実施例の３層構造に比べ信頼度高く製造できる。
実施例２と同じような構成を有しているが、本実施例で
は基板１との間に薄い絶ｌｉｌ膜１４による容量を形成
するゲート電極３４は転送ゲートＭＯＳトランジスタの
ゲート電１ｆＡ３５と同じ第１層目の多結晶シリコン又
はシリサイド層によって形成されている。従って、本実
施例ではゲート電極は３４と３６の２層構造であり、前
記実施例の３層構造に比べ信頼度高く製造できる。
実施例４
本実施例は本発明によるメモリセルのアルファ線による
ソフトエラーを防止するための構造に関する。
ソフトエラーを防止するための構造に関する。
第８図はＰ形シリコン基板１に形成した深孔１３の周囲
に１０１６〜ｌ Ｑｌｆｆｃ１３の中程度の濃度を有し
たＰ影領域４０が形成されたものであり、このＰ影領域
４０によって、深孔からシリコン基板へ広がる空乏層の
広がりが抑えられるため、アルファ線が空乏層内で発生
する電子も少なくなり、ソフトエラー防止に効果がある
。
に１０１６〜ｌ Ｑｌｆｆｃ１３の中程度の濃度を有し
たＰ影領域４０が形成されたものであり、このＰ影領域
４０によって、深孔からシリコン基板へ広がる空乏層の
広がりが抑えられるため、アルファ線が空乏層内で発生
する電子も少なくなり、ソフトエラー防止に効果がある
。
第９図は深孔４１の上部のみにＰ形シリコン基板よりも
濃度が１〜２桁高い（１０”〜１０１７ａ＠−”）Ｐ影
領域４１を形成し、深孔下部リシリコン基板内で発生し
たアルファ線による電子が深孔上部の高濃度Ｖ形波散層
４２に拡散していくのを防いでいる。
濃度が１〜２桁高い（１０”〜１０１７ａ＠−”）Ｐ影
領域４１を形成し、深孔下部リシリコン基板内で発生し
たアルファ線による電子が深孔上部の高濃度Ｖ形波散層
４２に拡散していくのを防いでいる。
第１０図は深孔の中間領域に１０１′〜１０１７ｃ１３
の不純物濃度を有するＰ影領域４３を形成した構造であ
り、このようなシリコン基板内部に形成されるＰ影領域
は高いエネルギーのイオン打ち込みによって実現できる
。
の不純物濃度を有するＰ影領域４３を形成した構造であ
り、このようなシリコン基板内部に形成されるＰ影領域
は高いエネルギーのイオン打ち込みによって実現できる
。
第１１図は深孔周辺に１０１７〜１０”ｃｍ−３の高い
不純物濃度を有するＰ９領域４４を形成してお上部のｎ
影領域４５は高濃度Ｐ影領域４４との接合耐圧を低下さ
せないために１０１１〜１０’”ａｍ−”の比較的低い
不純物濃度を有している。
不純物濃度を有するＰ９領域４４を形成してお上部のｎ
影領域４５は高濃度Ｐ影領域４４との接合耐圧を低下さ
せないために１０１１〜１０’”ａｍ−”の比較的低い
不純物濃度を有している。
第１２図は低濃度Ｐ形基板の表面に、深孔と同等以上の
深さを有し、不純物濃度が１０１″〜１０１７ｃ１３の
Ｐ影領域４６を形成した構造であり、Ｐ影領域４６と低
濃度Ｐ基板１との間の不純物濃度差によるポテンシャル
バリヤがアルファ線によるソフトエラー防止に寄与して
いる。
深さを有し、不純物濃度が１０１″〜１０１７ｃ１３の
Ｐ影領域４６を形成した構造であり、Ｐ影領域４６と低
濃度Ｐ基板１との間の不純物濃度差によるポテンシャル
バリヤがアルファ線によるソフトエラー防止に寄与して
いる。
第１３図（Ａ）はｎ形基板４７上に１〜２ μｍの深さ
を有し、かつ不純物濃度が１０１ｓ〜１０１７ｃ＋ｍ−
ａのＰ形つェル４６が形成され、さらにこのＰウェルを
つき抜けるように深孔１３が形成されているものである
。この構造では深さ５〜６μｍの深孔の大部分は電源電
圧が印加されているｎ形基板４７に接しているため、正
の電圧が印加される容量のゲート電極３１下のｎ形基板
内には空乏層が形成されず、アルファ線によるソフトエ
ラーの防止構造として最適である。さらに、第１３図（
Ｂ）に示されているようにメモリの周辺回路はＰウェル
形の相補形ＭＯ３（以下、０ＭＯ８と略記）によって構
成されており、ｎチャネルＭＯＳトランジスタ４９はＰ
ウェル４６内に、Ｐ０拡散層５１によるソース・ドレイ
ンを有するＰチャネルＭＯＳトランジスタ５０はｎ形基
板４７もしくは低濃度ｎ形基板表面に作られたｎウェル
４８内に形成されている。
を有し、かつ不純物濃度が１０１ｓ〜１０１７ｃ＋ｍ−
ａのＰ形つェル４６が形成され、さらにこのＰウェルを
つき抜けるように深孔１３が形成されているものである
。この構造では深さ５〜６μｍの深孔の大部分は電源電
圧が印加されているｎ形基板４７に接しているため、正
の電圧が印加される容量のゲート電極３１下のｎ形基板
内には空乏層が形成されず、アルファ線によるソフトエ
ラーの防止構造として最適である。さらに、第１３図（
Ｂ）に示されているようにメモリの周辺回路はＰウェル
形の相補形ＭＯ３（以下、０ＭＯ８と略記）によって構
成されており、ｎチャネルＭＯＳトランジスタ４９はＰ
ウェル４６内に、Ｐ０拡散層５１によるソース・ドレイ
ンを有するＰチャネルＭＯＳトランジスタ５０はｎ形基
板４７もしくは低濃度ｎ形基板表面に作られたｎウェル
４８内に形成されている。
第１４図は１０１８〜１０″６Ｃ１３の高い不純物濃度
を有するＰ０形基板５２上に厚さ１〜２μｍで１０１１
〜１０１１ｃ１′Ａの濃度を有するＰ形エピタキシャル
層５３を形成し、Ｐ０基板に達するように深孔１３を形
成している。この構造では深孔の大部分の表面がＰ０基
板５２に接しているために。
を有するＰ０形基板５２上に厚さ１〜２μｍで１０１１
〜１０１１ｃ１′Ａの濃度を有するＰ形エピタキシャル
層５３を形成し、Ｐ０基板に達するように深孔１３を形
成している。この構造では深孔の大部分の表面がＰ０基
板５２に接しているために。
Ｐ０基板側へのびる空乏層の厚さは非常に小さく、ソフ
トエラー防止に大きな効果が得られる。
トエラー防止に大きな効果が得られる。
なお、第１図、第５図、第７図、第８図、第９図、第１
０図、第１１図、第１２図、第１４図の実施例ではＰ形
基板を用いているが、この場合、メモリの周辺回路はｎ
ウェル内にＰチャネルＭＯＳランジメタを形成した０Ｍ
Ｏ８構造を用いるのが好ましい。
０図、第１１図、第１２図、第１４図の実施例ではＰ形
基板を用いているが、この場合、メモリの周辺回路はｎ
ウェル内にＰチャネルＭＯＳランジメタを形成した０Ｍ
Ｏ８構造を用いるのが好ましい。
実施例５
本実施例では本発明によるメモリセル構造め代表的な製
造プロセスについて述べる。
造プロセスについて述べる。
まずｎ形基板（もしくはＰ形基板）６０表面に深さ１〜
４μｍ平均不純物濃度が１０１５〜１０１１０ｌ７１の
ｎ形つェル６１とＰ形つェル６２を形成し、その後、フ
ィールド酸化膜６３，５〜５０ｎｍの薄いゲート酸化膜
６４．多結晶シリコンやシリサイド或いはそれらの複合
膜より成る第１層目のゲート電極６５２Ｍ０Ｓトランジ
スタの高耐圧比のための不純物濃度が１０１７〜ｉ０”
ｃ■−１の低濃度Ｐ形層６７、ｎ形層６８．さらにゲー
ト電極をとり囲むＳｉＯ□膜６６膜形６する（第１５図
Ａ）。次にメモリセルを形成する領域に深さ１〜６μｍ
の深孔６９をシリコン基板６０にドライエツチングより
形成する（第１５図Ｂ）。次に深孔内部に絶縁膜７０を
形成し、その後、第２層目のゲート電極をシリコン基板
表面に接触させるためにシリコン基板表面の上記絶縁膜
７０の一部を除去する（第１５図Ｃ）０次にｎ形の不純
物が高濃度添加された多結晶シリコンより成る第２層目
のゲート電極７２を形成し、さらにその上部に５〜５０
ｎｍの非常に薄い絶縁膜７３と第３層目の多結晶シリコ
ンより成る第３層目のゲート電極７４を形成する。この
工程で第２層目の多結晶ゲート電極のシリコン基板表面
と直接接している部分からシリコン基板にｎ形不純物が
拡散され、高濃度ｎ形波散層１５が形成される。その後
、ＭＯＳトラン図Ｄ）。次にりんガラス膜（ＰＳＧ）７
８．第１層金属電極７９ 、 ＳｉＯ□や有機樹脂から
成る電極間層間絶縁膜８０．第２層金属電極８１２表面
保護膜８２を形成してメモリを構成する。
４μｍ平均不純物濃度が１０１５〜１０１１０ｌ７１の
ｎ形つェル６１とＰ形つェル６２を形成し、その後、フ
ィールド酸化膜６３，５〜５０ｎｍの薄いゲート酸化膜
６４．多結晶シリコンやシリサイド或いはそれらの複合
膜より成る第１層目のゲート電極６５２Ｍ０Ｓトランジ
スタの高耐圧比のための不純物濃度が１０１７〜ｉ０”
ｃ■−１の低濃度Ｐ形層６７、ｎ形層６８．さらにゲー
ト電極をとり囲むＳｉＯ□膜６６膜形６する（第１５図
Ａ）。次にメモリセルを形成する領域に深さ１〜６μｍ
の深孔６９をシリコン基板６０にドライエツチングより
形成する（第１５図Ｂ）。次に深孔内部に絶縁膜７０を
形成し、その後、第２層目のゲート電極をシリコン基板
表面に接触させるためにシリコン基板表面の上記絶縁膜
７０の一部を除去する（第１５図Ｃ）０次にｎ形の不純
物が高濃度添加された多結晶シリコンより成る第２層目
のゲート電極７２を形成し、さらにその上部に５〜５０
ｎｍの非常に薄い絶縁膜７３と第３層目の多結晶シリコ
ンより成る第３層目のゲート電極７４を形成する。この
工程で第２層目の多結晶ゲート電極のシリコン基板表面
と直接接している部分からシリコン基板にｎ形不純物が
拡散され、高濃度ｎ形波散層１５が形成される。その後
、ＭＯＳトラン図Ｄ）。次にりんガラス膜（ＰＳＧ）７
８．第１層金属電極７９ 、 ＳｉＯ□や有機樹脂から
成る電極間層間絶縁膜８０．第２層金属電極８１２表面
保護膜８２を形成してメモリを構成する。
上記のように、本発明によれば（１）高集積化可能なメ
モリセルが小さな面積で実現でき、（２）アルファ線等
によるソフトエラーが防止でき、・（３）製造歩留りよ
く微細加工が可能なダイナミックメモリセルが実現でき
る。尚、本発明は上記実施例に限定されることなく１本
発明の思想から逸脱しない範囲で種々変更可能である。
モリセルが小さな面積で実現でき、（２）アルファ線等
によるソフトエラーが防止でき、・（３）製造歩留りよ
く微細加工が可能なダイナミックメモリセルが実現でき
る。尚、本発明は上記実施例に限定されることなく１本
発明の思想から逸脱しない範囲で種々変更可能である。
例えば実施例ではｎチャネル形のメモリセルを例にして
いるが、Ｐチャネル形でも可能である。さらに第１４図
においてｎ形基板として高濃度ｎ形基板表面上に低濃度
ｎ形層を形成したエピタキシャル基板を用いることも可
能である。
いるが、Ｐチャネル形でも可能である。さらに第１４図
においてｎ形基板として高濃度ｎ形基板表面上に低濃度
ｎ形層を形成したエピタキシャル基板を用いることも可
能である。
第２図は従来の半導体装置の断面構造を示す図。
第１図、第５図、第７図、第８図、第９図、第１０図、
第１１図、第１２図、第１３図、第１４図は本発明の異
なる実施例の断面構造図を示す図、第３図は従来の半導
体装置の平面レイアウト図、第４図、第６図は本発明実
施例の平面レイアウト図、第１５図は本発明による半導
体装置の製造工程の一例を示す図である。 １．４７，５２，６０・・・シリコン基板、２，１２゜
１３．２６，６９・・・深孔、３，１４，２０，６３゜
６６．７０，７３，７８，８０，８２・・・絶縁膜、４
．５，６，１５，１８，１９，２１，２７゜３０．３１
．３２，３５，３６，６５，７２゜７４・・・ゲート電
極、１６，１７，４５，４８゜６１．６８，７５，７７
・・・ｎ形不純物層、４０゜４１．４３，４４，４６，
５３，６２，６７゜７６・・・Ｐ形不純物層、７９．８
１・・・金属電極。 １１．２５・・・拡散層領域、７，２２・・・プレート
電極、１０．２４・・・ワード線、２８・・・データ線
、２３・・・電極孔、８，９・・・プレート電極の狭い
領域、。
第１１図、第１２図、第１３図、第１４図は本発明の異
なる実施例の断面構造図を示す図、第３図は従来の半導
体装置の平面レイアウト図、第４図、第６図は本発明実
施例の平面レイアウト図、第１５図は本発明による半導
体装置の製造工程の一例を示す図である。 １．４７，５２，６０・・・シリコン基板、２，１２゜
１３．２６，６９・・・深孔、３，１４，２０，６３゜
６６．７０，７３，７８，８０，８２・・・絶縁膜、４
．５，６，１５，１８，１９，２１，２７゜３０．３１
．３２，３５，３６，６５，７２゜７４・・・ゲート電
極、１６，１７，４５，４８゜６１．６８，７５，７７
・・・ｎ形不純物層、４０゜４１．４３，４４，４６，
５３，６２，６７゜７６・・・Ｐ形不純物層、７９．８
１・・・金属電極。 １１．２５・・・拡散層領域、７，２２・・・プレート
電極、１０．２４・・・ワード線、２８・・・データ線
、２３・・・電極孔、８，９・・・プレート電極の狭い
領域、。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に設けられた絶縁ゲート形電界効果ト
ランジスタと電荷蓄積容量とからなるダイナミック形メ
モリセルによつて構成された半導体メモリにおいて、該
絶縁ゲート形電界効果トランジスタのゲート電極は第１
層目の導電層によつて構成されており、上記電荷蓄積容
量は半導体基板に形成された深孔と、深孔表面上に形成
された第１の薄い絶縁膜と、該絶縁膜表面に形成され、
かつ深孔上部で半導体基板に直接接している第２層目の
導電層による第２のゲート電極と、該第２のゲート電極
上に形成された第２の薄い絶縁膜と、該第２の絶縁膜上
に形成された第３層目の導電層による第３のゲート電極
をそなえていることを特徴とする半導体メモリ。 ２、深孔表面に形成された第１の薄い絶縁膜上の第２の
ゲート電極は絶縁ゲート電界効果トランジスタのゲート
電極を構成する第１層目の導電層と同じ導電層によつて
形成されていることを特徴とする特許請求の範囲第１項
記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144754A JPS627153A (ja) | 1985-07-03 | 1985-07-03 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144754A JPS627153A (ja) | 1985-07-03 | 1985-07-03 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS627153A true JPS627153A (ja) | 1987-01-14 |
Family
ID=15369604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144754A Pending JPS627153A (ja) | 1985-07-03 | 1985-07-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS627153A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63287054A (ja) * | 1987-05-19 | 1988-11-24 | Mitsubishi Electric Corp | １トランジスタ型ダイナミツクメモリセル |
| JPH02134867A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | Ｍｉｓ型半導体記憶装置及びその製造方法 |
| DE4029070A1 (de) * | 1990-07-12 | 1992-01-23 | Samsung Electronics Co Ltd | Halbleiterbauelement und verfahren zu seiner herstellung |
| US5089868A (en) * | 1989-05-22 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved groove capacitor |
| US5250458A (en) * | 1987-02-25 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor memory device having stacked memory capacitors |
| US5427972A (en) * | 1987-02-13 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making a sidewall contact |
-
1985
- 1985-07-03 JP JP60144754A patent/JPS627153A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5427972A (en) * | 1987-02-13 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Method of making a sidewall contact |
| US5250458A (en) * | 1987-02-25 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing semiconductor memory device having stacked memory capacitors |
| JPS63287054A (ja) * | 1987-05-19 | 1988-11-24 | Mitsubishi Electric Corp | １トランジスタ型ダイナミツクメモリセル |
| JPH02134867A (ja) * | 1988-11-15 | 1990-05-23 | Nec Corp | Ｍｉｓ型半導体記憶装置及びその製造方法 |
| US5089868A (en) * | 1989-05-22 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved groove capacitor |
| DE4029070A1 (de) * | 1990-07-12 | 1992-01-23 | Samsung Electronics Co Ltd | Halbleiterbauelement und verfahren zu seiner herstellung |
| DE4029070C2 (ja) * | 1990-07-12 | 1992-07-16 | Samsung Electronics Co., Ltd., Suwon, Kr |
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