JPH02271537A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02271537A JPH02271537A JP1093577A JP9357789A JPH02271537A JP H02271537 A JPH02271537 A JP H02271537A JP 1093577 A JP1093577 A JP 1093577A JP 9357789 A JP9357789 A JP 9357789A JP H02271537 A JPH02271537 A JP H02271537A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置及びその製造方法に関し、特に、
ゲートにショットキー障壁を用いるショットキー障壁ゲ
ート型電界効果トランジスタにおいて、ゲートに対して
非対称な高濃度活性層をセルフアライメント法で形成す
る半導体装置及びその製造方法に関するものである。
ゲートにショットキー障壁を用いるショットキー障壁ゲ
ート型電界効果トランジスタにおいて、ゲートに対して
非対称な高濃度活性層をセルフアライメント法で形成す
る半導体装置及びその製造方法に関するものである。
第４図は従来例の１つとしての半導体装置の製造方法を
説明するための図で、各主要工程における断面図を示し
たものである０図において、１は半絶縁性ＧａＡｓ基板
、２はｎ型活性層、３は高融点金属からなるゲート電極
、４ａ、４ａ’ ４ｂはｎ°型型中製濃度活性層以下
、ｎ°層と称す）、３ａ、３ｂはｎ゛型型温濃度活性層
以下、ｎ＋層と称す）、９はソース電極、１０はドレイ
ン電極、１６はホトレジストである。
説明するための図で、各主要工程における断面図を示し
たものである０図において、１は半絶縁性ＧａＡｓ基板
、２はｎ型活性層、３は高融点金属からなるゲート電極
、４ａ、４ａ’ ４ｂはｎ°型型中製濃度活性層以下
、ｎ°層と称す）、３ａ、３ｂはｎ゛型型温濃度活性層
以下、ｎ＋層と称す）、９はソース電極、１０はドレイ
ン電極、１６はホトレジストである。
次に製造方法について説明する。
まず、第４図（ａ）に示すように、半絶縁性ＧａＡＳ基
板１上にイオン注入、あるいはエピタキシャル成長によ
りｎ型活性層２を形成し、その後、ウェハ全面に高融点
金属を被着し、さらにホトレジストでパターニングして
反応性イオンエツチングにより高融点金属ゲート電極３
を形成する。
板１上にイオン注入、あるいはエピタキシャル成長によ
りｎ型活性層２を形成し、その後、ウェハ全面に高融点
金属を被着し、さらにホトレジストでパターニングして
反応性イオンエツチングにより高融点金属ゲート電極３
を形成する。
次に第４図中）に示すように、高融点金属ゲート電極３
をマスクにしてイオン注入し、ゲート電極３の両側にｎ
°層４ａ、４ｂを形成する。
をマスクにしてイオン注入し、ゲート電極３の両側にｎ
°層４ａ、４ｂを形成する。
次いで、第４図（Ｃ）に示すように基板全面にホトレジ
ストを設け、高融点金属ゲート電極３に対して非対称に
パターニングし、パターニングしたホトレジスト１６を
マスクにイオン注入することでゲート電極３に対して非
対称な位置にｎ１層８ａ。
ストを設け、高融点金属ゲート電極３に対して非対称に
パターニングし、パターニングしたホトレジスト１６を
マスクにイオン注入することでゲート電極３に対して非
対称な位置にｎ１層８ａ。
８ｂを形成する。
その後アニール工程を経て、さらに第４図（ｄ）に示す
ように、蒸着・リフトオフ法によってゲート電極３に対
してｎ°層４ ａｌが残存している側のｎ＋層８ａ上に
ドレイン電極１０を形成するとともにその反対側のｎ０
層８ｂ上にソース電極９を形成することによって電界効
果トランジスタを完成する。
ように、蒸着・リフトオフ法によってゲート電極３に対
してｎ°層４ ａｌが残存している側のｎ＋層８ａ上に
ドレイン電極１０を形成するとともにその反対側のｎ０
層８ｂ上にソース電極９を形成することによって電界効
果トランジスタを完成する。
しかしながら、以上のような製造方法では、ｎ゛層８ａ
、８ｂを形成するためのイオン注入をホトレジスト１６
をマスクにして行わなければならず、ゲート電極３とド
レイン電極１０下のｎ＋層８ａとの距離はパターニング
の精度で決まってしまう。
、８ｂを形成するためのイオン注入をホトレジスト１６
をマスクにして行わなければならず、ゲート電極３とド
レイン電極１０下のｎ＋層８ａとの距離はパターニング
の精度で決まってしまう。
このため、上記の方法で得られる電界効果トランジスタ
ではゲート・ドレイン間の耐圧分布が大きいとともに、
トランジスタの性能にバラツキが生じてしまうという問
題点があった。また、ゲート電極３とソース電極９側の
ｎ３層８ｂとの距離はゼロであり、十分な耐圧が得られ
ないという問題点もあった。
ではゲート・ドレイン間の耐圧分布が大きいとともに、
トランジスタの性能にバラツキが生じてしまうという問
題点があった。また、ゲート電極３とソース電極９側の
ｎ３層８ｂとの距離はゼロであり、十分な耐圧が得られ
ないという問題点もあった。
また、他の従来例として以下のようなものがある。
即ち、第５図（ａ）〜（１））は特開昭６３−１０７０
７１号公報に示された半導体装置の製造方法の各主要工
程の断面図であり、図において、２１は半導体基板、２
２は活性層領域、２３はゲート電極、２４，２４°、２
４”は第１の絶縁膜、２５はレジスト、２６．２６°は
第２の絶縁膜、２７はコンタクト層領域である。
７１号公報に示された半導体装置の製造方法の各主要工
程の断面図であり、図において、２１は半導体基板、２
２は活性層領域、２３はゲート電極、２４，２４°、２
４”は第１の絶縁膜、２５はレジスト、２６．２６°は
第２の絶縁膜、２７はコンタクト層領域である。
次に製造方法について説明する。
まず、第５図（ａｌに示すようにＧａＡｓ基板２１上に
活性層領域２２及びゲート２３を形成した後、厚さｔｌ
の第１の絶縁膜２４を付着する。その後、レジストを塗
布し、露光現像処理を行って第５図（ｂ）のような形状
のレジスト２５を形成する０次いで、第５図（Ｃ）に示
すようにフッ酸の希釈液によってレジスト２５の下取外
の酸化膜２４を除去する。
活性層領域２２及びゲート２３を形成した後、厚さｔｌ
の第１の絶縁膜２４を付着する。その後、レジストを塗
布し、露光現像処理を行って第５図（ｂ）のような形状
のレジスト２５を形成する０次いで、第５図（Ｃ）に示
すようにフッ酸の希釈液によってレジスト２５の下取外
の酸化膜２４を除去する。
その後、第５図（ｄ）に示すように、レジスト２５を除
去し、厚さ１ｔの第２の絶縁膜２６を付着し、全面を選
択性のエツチングをすることにより第５図（８１のよう
に非対称な側壁２４”、２６°を形成し、これらとゲー
ト２３をマスクとしてイオンビームによってコンタクト
層領域２７を形成する。
去し、厚さ１ｔの第２の絶縁膜２６を付着し、全面を選
択性のエツチングをすることにより第５図（８１のよう
に非対称な側壁２４”、２６°を形成し、これらとゲー
ト２３をマスクとしてイオンビームによってコンタクト
層領域２７を形成する。
コクタクト層領域２７は側壁２４”と側壁２６゛の厚さ
の違いにより自己整合的にゲートを中心として非対称と
なる。
の違いにより自己整合的にゲートを中心として非対称と
なる。
このような電界効果トランジスタではドレイン側のコン
タクト層２７ａとゲート２３の間に距離を設けるととも
に、ソース側のコンタクト層２７ｂとゲート２３との間
にも一定の距離を設けるようにしたので、ソース側のコ
ンタクト層２７ｂとゲート間のリークを防止することが
できる。
タクト層２７ａとゲート２３の間に距離を設けるととも
に、ソース側のコンタクト層２７ｂとゲート２３との間
にも一定の距離を設けるようにしたので、ソース側のコ
ンタクト層２７ｂとゲート間のリークを防止することが
できる。
しかしながら、従来の半導体装置の製造方法では実際の
製造段階において以下に示す問題点が生じていた。
製造段階において以下に示す問題点が生じていた。
まず第１に、レジスト２５をマスクとしてゲート２３側
の絶縁膜２４をウェットエツチングにより除去する工程
においては、第６図に示すようにエツチングに異方性が
無いためにサイドエツチングによりレジスト２５が剥が
れ、レジスト２５下の第１の絶縁膜２４°にまでエツチ
ングが進行してしまう、また、このエツチングをウェッ
トエツチングでなく、ドライエツチングで行ったとして
も、ゲート２３とＧａＡｓ基板２に対する第１の絶縁膜
２４のエツチング選択比は１：１０程度であるので、第
１の絶縁膜２４だけをエツチングにより除去するのは困
難であり、第７図に示すようにＧａＡｓ基板２１やゲー
ト２３の側壁も同時にエツチングされてダメージを受け
てしまい、ゲート長の変化や基板２１の活性層２２の減
少を生じ、ＦＥＴの特性にバラツキを生じるとともに特
性が悪化するという問題点があった。
の絶縁膜２４をウェットエツチングにより除去する工程
においては、第６図に示すようにエツチングに異方性が
無いためにサイドエツチングによりレジスト２５が剥が
れ、レジスト２５下の第１の絶縁膜２４°にまでエツチ
ングが進行してしまう、また、このエツチングをウェッ
トエツチングでなく、ドライエツチングで行ったとして
も、ゲート２３とＧａＡｓ基板２に対する第１の絶縁膜
２４のエツチング選択比は１：１０程度であるので、第
１の絶縁膜２４だけをエツチングにより除去するのは困
難であり、第７図に示すようにＧａＡｓ基板２１やゲー
ト２３の側壁も同時にエツチングされてダメージを受け
てしまい、ゲート長の変化や基板２１の活性層２２の減
少を生じ、ＦＥＴの特性にバラツキを生じるとともに特
性が悪化するという問題点があった。
また第２には、全面ＲＩＥでゲート２３に対して左右非
対称な側壁絶縁膜２４”、２６°を形成する工程におい
ては、第８図（ａ）に示すようにゲート２３の左右で絶
縁膜の膜厚がｊｌ＋ （ｔｔ ＋ｔｚ）と異なるため
、ジャストエッチとなる時間が異なり、ゲート側壁に絶
縁膜２６°が形成された段階では第８図（ｂ）に示すよ
うに反対側の側壁と活性層上には第１の絶縁膜がまだ残
存していることになる。従って、第１の絶縁膜からなる
所望の形状の側壁絶縁膜２４”を形成するまでさらにこ
れをエツチングし続けているとすでに形成されている第
２の絶縁膜からなる側壁絶縁膜２６゛がほとんど無くな
ってしまい所望の左右非対称な側壁絶縁膜を得ることが
できず、ゲート・ドレイン間の耐圧分布が大きくなり、
また、ゲートとソース領域間にリークが生じる等、ＦＥ
Ｔ特性が不安定化する。
対称な側壁絶縁膜２４”、２６°を形成する工程におい
ては、第８図（ａ）に示すようにゲート２３の左右で絶
縁膜の膜厚がｊｌ＋ （ｔｔ ＋ｔｚ）と異なるため
、ジャストエッチとなる時間が異なり、ゲート側壁に絶
縁膜２６°が形成された段階では第８図（ｂ）に示すよ
うに反対側の側壁と活性層上には第１の絶縁膜がまだ残
存していることになる。従って、第１の絶縁膜からなる
所望の形状の側壁絶縁膜２４”を形成するまでさらにこ
れをエツチングし続けているとすでに形成されている第
２の絶縁膜からなる側壁絶縁膜２６゛がほとんど無くな
ってしまい所望の左右非対称な側壁絶縁膜を得ることが
できず、ゲート・ドレイン間の耐圧分布が大きくなり、
また、ゲートとソース領域間にリークが生じる等、ＦＥ
Ｔ特性が不安定化する。
さらには、この工程中、側壁絶縁膜２６°が形成されて
いる側のゲート２３及び活性層２２もエツチングによる
ダメージを受けてしまい、ＦＥＴ特性が大幅に劣化する
という問題点があった。
いる側のゲート２３及び活性層２２もエツチングによる
ダメージを受けてしまい、ＦＥＴ特性が大幅に劣化する
という問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ゲート・ドレイン間の耐圧やトランジスタの
性能のバラツキを小さくできるとともに、ゲート・ソー
ス間の耐圧も十分に得られる高融点金属ゲートセルファ
ライントランジスタを精度良く、再現性良く作製できる
半導体装置及びその製造方法を得ることを目的とする。
たもので、ゲート・ドレイン間の耐圧やトランジスタの
性能のバラツキを小さくできるとともに、ゲート・ソー
ス間の耐圧も十分に得られる高融点金属ゲートセルファ
ライントランジスタを精度良く、再現性良く作製できる
半導体装置及びその製造方法を得ることを目的とする。
この発明に係る半導体装置は、表面に低濃度活性層が形
成された半絶縁性化合物半導体基板上に高融点金属より
なるゲート電極を有し、該ゲート電極の側壁に左右非対
称の側壁アシスト膜を有し、かつゲートに対して非対称
な位置に高濃度活性層領域を有するものである。
成された半絶縁性化合物半導体基板上に高融点金属より
なるゲート電極を有し、該ゲート電極の側壁に左右非対
称の側壁アシスト膜を有し、かつゲートに対して非対称
な位置に高濃度活性層領域を有するものである。
またさらに、この発明に係る半導体装置は上記の構造の
装置において、上記側壁アシスト膜下に中間濃度活性層
領域を有し、上記高濃度活性層領域を該中間濃度活性層
領域に隣接して有するものである。
装置において、上記側壁アシスト膜下に中間濃度活性層
領域を有し、上記高濃度活性層領域を該中間濃度活性層
領域に隣接して有するものである。
また、この発明に係る半導体装置の製造方法は、半絶縁
性化合物半導体基板の所望の位置に形成した低濃度活性
層領域上に高融点金属からなるゲート電極を形成し、そ
の後プラズマＣＶＤにより第１の絶縁膜を被着するとと
もに第１の絶縁膜を全面エツチングして上記ゲート電極
の両側壁に第１の側壁アシスト膜を残し、感光性樹脂を
マスクにゲート電極のソース電極形成側の第１の側壁ア
シスト膜をウェットエツチングにより除去し、その後プ
ラズマＣＶＤにより第１の絶縁膜の膜厚よりも薄い第２
の絶縁膜を被着し、全面エツチングしてゲート電極のソ
ース電極形成側の側壁に第１の側壁アシスト膜より幅の
狭い第２の側壁アシスト膜を形成し、この第１．第２の
側壁アシスト膜。
性化合物半導体基板の所望の位置に形成した低濃度活性
層領域上に高融点金属からなるゲート電極を形成し、そ
の後プラズマＣＶＤにより第１の絶縁膜を被着するとと
もに第１の絶縁膜を全面エツチングして上記ゲート電極
の両側壁に第１の側壁アシスト膜を残し、感光性樹脂を
マスクにゲート電極のソース電極形成側の第１の側壁ア
シスト膜をウェットエツチングにより除去し、その後プ
ラズマＣＶＤにより第１の絶縁膜の膜厚よりも薄い第２
の絶縁膜を被着し、全面エツチングしてゲート電極のソ
ース電極形成側の側壁に第１の側壁アシスト膜より幅の
狭い第２の側壁アシスト膜を形成し、この第１．第２の
側壁アシスト膜。
及びゲート電極をマスクにイオン注入し、ゲート電極の
両側に左右非対称な高濃度活性層領域を形成するように
したものである。
両側に左右非対称な高濃度活性層領域を形成するように
したものである。
また、さらにこの発明に係る半導体装置の製造方法は、
上記基板の所望の位置に形成した低濃度活性層領域上に
高融点金属からなるゲート電極を形成する工程と、その
後プラズマＣＶＤにより第１の絶縁膜を被着する工程と
の間に、上記ゲート電極をマスクにイオン注入してゲー
ト電極の両側に中間濃度活性層を形成する工程を有する
ものである。
上記基板の所望の位置に形成した低濃度活性層領域上に
高融点金属からなるゲート電極を形成する工程と、その
後プラズマＣＶＤにより第１の絶縁膜を被着する工程と
の間に、上記ゲート電極をマスクにイオン注入してゲー
ト電極の両側に中間濃度活性層を形成する工程を有する
ものである。
この発明においては、高融点金属ゲートの側壁にゲート
に対して非対称な側壁アシスト膜を形成し、それをマス
クにセルファラインで、イオン注入、し高濃度活性層を
形成するようにしたので、半導体装置のドレイン・ゲー
ト間耐圧、ソース・ゲート間耐圧等のトランジスタの性
能のバラツキを防止でき、高性能なセルファライン電界
効果トランジスタを高精度に形成することができる。
に対して非対称な側壁アシスト膜を形成し、それをマス
クにセルファラインで、イオン注入、し高濃度活性層を
形成するようにしたので、半導体装置のドレイン・ゲー
ト間耐圧、ソース・ゲート間耐圧等のトランジスタの性
能のバラツキを防止でき、高性能なセルファライン電界
効果トランジスタを高精度に形成することができる。
以下、この発明の一実施例を図について説明する。第１
図（ａ）〜（１）はそれぞれこの発明の一実施例による
半導体装置の製造方法の各主要工程における断面図を示
している０図において、１は半絶縁性ＧａＡｓ基板、２
はｎ型活性層、３は高融点金属ゲート、４ａ、４ｂはｎ
°型型中製濃度活性層５．５°は絶縁膜Ａ、６はホトレ
ジスト、７は絶縁膜Ｂ、８はｎ＋型高濃度活性層、９は
ソース電極、１０はドレイン電極である。
図（ａ）〜（１）はそれぞれこの発明の一実施例による
半導体装置の製造方法の各主要工程における断面図を示
している０図において、１は半絶縁性ＧａＡｓ基板、２
はｎ型活性層、３は高融点金属ゲート、４ａ、４ｂはｎ
°型型中製濃度活性層５．５°は絶縁膜Ａ、６はホトレ
ジスト、７は絶縁膜Ｂ、８はｎ＋型高濃度活性層、９は
ソース電極、１０はドレイン電極である。
次に製造方法について説明する。
まず、第１図（ａ）に示すように、半絶縁性ＧａＡＳ基
板１にＳｌｚ＊＋イオンを３０ＫｅＶでＩ ＸＩＯ”ｃ
ｓ−”の濃度で注入するか、あるいはエピタキシャル成
長することにより、厚さ１０００〜２０００人のｎ型活
性層２を形成する。その後、ウェハ全面Ｔｈｗｓｌｘ等
の高融点金属を厚さ３０００人にスパッタ蒸着により被
着し、さらにホトレジストでパターニングし反応性イオ
ンエツチングでゲート長がおよそ１μｍ程度の高融点金
属ゲート３を形成する。
板１にＳｌｚ＊＋イオンを３０ＫｅＶでＩ ＸＩＯ”ｃ
ｓ−”の濃度で注入するか、あるいはエピタキシャル成
長することにより、厚さ１０００〜２０００人のｎ型活
性層２を形成する。その後、ウェハ全面Ｔｈｗｓｌｘ等
の高融点金属を厚さ３０００人にスパッタ蒸着により被
着し、さらにホトレジストでパターニングし反応性イオ
ンエツチングでゲート長がおよそ１μｍ程度の高融点金
属ゲート３を形成する。
次に第１図（ｂｌに示すように高融点金属ゲート３をマ
スクにしてＳｔ、、＋イオンを３０ＫｅＶで１×１０’
１ｃｍ””の濃度で注入し、ゲート３の両側にそれぞれ
ｎ′型活性層４ａ、４ｂを形成する。
スクにしてＳｔ、、＋イオンを３０ＫｅＶで１×１０’
１ｃｍ””の濃度で注入し、ゲート３の両側にそれぞれ
ｎ′型活性層４ａ、４ｂを形成する。
次いで、第１図（Ｃ）に示すように、例えばＳｉＨ４と
Ｎ８０の混合ガスによるプラズマＣＶＤ等の手段により
ＳｉＯ，（ｘ−１〜２）からなる絶縁膜Ａ５を８０００
〜ｔｏｏｏｏ 人被着する。
Ｎ８０の混合ガスによるプラズマＣＶＤ等の手段により
ＳｉＯ，（ｘ−１〜２）からなる絶縁膜Ａ５を８０００
〜ｔｏｏｏｏ 人被着する。
さらに、第１図（ｄｌに示すようにウェハ全面をＣ３Ｆ
ｈ 、ＣＦａ 、（）ｇガス等を用いた反応性イオンエ
ツチングで、終点からさらに１０〜３０％程度オーバー
エツチングし、高融点金属ゲート３の両側壁に絶縁膜Ａ
５からなる幅が約５０００人の側壁アシスト膜５゛を形
成する。
ｈ 、ＣＦａ 、（）ｇガス等を用いた反応性イオンエ
ツチングで、終点からさらに１０〜３０％程度オーバー
エツチングし、高融点金属ゲート３の両側壁に絶縁膜Ａ
５からなる幅が約５０００人の側壁アシスト膜５゛を形
成する。
次に、第１図（ｅ）に示すように、ホトレジスト６で側
壁アシスト膜５°の片側がマスクされるようにパターニ
ングし、バッフアートフッ酸（ＨＦ＋ＮＨａ Ｆ＋Ｈ茸
０）等で処理してのちにソース電極を形成する側の側壁
アシスト膜５′を除去する。
壁アシスト膜５°の片側がマスクされるようにパターニ
ングし、バッフアートフッ酸（ＨＦ＋ＮＨａ Ｆ＋Ｈ茸
０）等で処理してのちにソース電極を形成する側の側壁
アシスト膜５′を除去する。
次いで、第１図＜ｒ＞に示すように、０．アッシャ−あ
るいは有機系の除去液によりホトレジスト６を除去した
後、例えばＳ ｉ Ｈ，とＮＩ Ｏの混合ガスによるプ
ラズマＣＶＤ等の手段によりＳｉｎ。
るいは有機系の除去液によりホトレジスト６を除去した
後、例えばＳ ｉ Ｈ，とＮＩ Ｏの混合ガスによるプ
ラズマＣＶＤ等の手段によりＳｉｎ。
（ｘ−１〜２）からなる絶縁膜Ｂ７を基板全面に３００
０人程度被着する。
０人程度被着する。
さらに、第１図（幻に示すようにウェハ全面をＣ１Ｆｂ
、ＣＦａ 、Ｏ！ガス等を用いた反応性イオンエツチ
ングで終点からさらに１０〜３０％程度オーバーエツチ
ングして、高融点金属ゲート３の側壁に絶縁膜Ａ５から
なる幅５０００人の側壁アシスト膜５°と絶縁膜Ｂ７か
らなる幅２０００人の側壁アシスト膜７゛をゲート３の
それぞれの側壁に形成する。
、ＣＦａ 、Ｏ！ガス等を用いた反応性イオンエツチ
ングで終点からさらに１０〜３０％程度オーバーエツチ
ングして、高融点金属ゲート３の側壁に絶縁膜Ａ５から
なる幅５０００人の側壁アシスト膜５°と絶縁膜Ｂ７か
らなる幅２０００人の側壁アシスト膜７゛をゲート３の
それぞれの側壁に形成する。
次に、第１図（ｈｌに示すように、絶縁膜Ａ５．絶縁膜
Ｂ７からなる側壁アシスト膜５′、７゛、及び高融点金
属ゲート３をマスクにして５ｉｔ９＋イオンを６０Ｋｅ
Ｖで２ Ｘ１０１２ｃｍ−”の濃度で注入し、ゲート３
に対して左右非対称な位置にｎ゛型型温濃度活性層８ａ
８ｂを形成する。
Ｂ７からなる側壁アシスト膜５′、７゛、及び高融点金
属ゲート３をマスクにして５ｉｔ９＋イオンを６０Ｋｅ
Ｖで２ Ｘ１０１２ｃｍ−”の濃度で注入し、ゲート３
に対して左右非対称な位置にｎ゛型型温濃度活性層８ａ
８ｂを形成する。
その後、８００℃で３０分間のアニール工程を経て、さ
らに第１図（１）に示すように、蒸着、リフトオフ法に
よってゲート電極３に対して側壁アシスト膜７°形成側
のｎ０型高濃度活性層８ｂ上に下層がらＮ ｌ ／ Ｇ
ｅ ／ Ａ ｕからなるソース電極９．また、その反
対側のｎ０型高濃度活性層８ａ上にドレイン電橋ｌＯを
形成することによって電界効果トランジスタを完成する
。
らに第１図（１）に示すように、蒸着、リフトオフ法に
よってゲート電極３に対して側壁アシスト膜７°形成側
のｎ０型高濃度活性層８ｂ上に下層がらＮ ｌ ／ Ｇ
ｅ ／ Ａ ｕからなるソース電極９．また、その反
対側のｎ０型高濃度活性層８ａ上にドレイン電橋ｌＯを
形成することによって電界効果トランジスタを完成する
。
ここで、本発明が上述の２つの従来技術と比べて優れて
いる点について説明する。
いる点について説明する。
まず、パターン形成の精度がトランジスタの特性に及ぼ
す影響について説明する。第４図（Ｃ）に示すように第
１の従来技術ではゲート３とドレイン側のｎ“型高濃度
活性層８ａの距離はホトレジスト６のパターンの合わせ
精度のバラツキで決定されていた。これに対して、本発
明では第２図（ａ）。
す影響について説明する。第４図（Ｃ）に示すように第
１の従来技術ではゲート３とドレイン側のｎ“型高濃度
活性層８ａの距離はホトレジスト６のパターンの合わせ
精度のバラツキで決定されていた。これに対して、本発
明では第２図（ａ）。
”（ｂｌに示すようにホトレジスト６はドレイン電極形
成側の側壁アシスト膜５°を覆うようにゲート３の端か
らＡ Ｉ” Ａ ｚまでのところに端面がくるようにパ
ターン合わせができればよく、この範囲内にあれば片方
のソース電極形成側の側壁アシスト膜５゛のエツチング
除去の出来具合は同じである。
成側の側壁アシスト膜５°を覆うようにゲート３の端か
らＡ Ｉ” Ａ ｚまでのところに端面がくるようにパ
ターン合わせができればよく、この範囲内にあれば片方
のソース電極形成側の側壁アシスト膜５゛のエツチング
除去の出来具合は同じである。
ここで、Ａ、の値はフン酸処理をしたときにホトレジス
ト６と高融点金属ゲート３の界面を浸食し、残すべき側
壁アシスト膜７まで浸食されない程度の値であれば良く
、実験例では０．３μｍとなった。
ト６と高融点金属ゲート３の界面を浸食し、残すべき側
壁アシスト膜７まで浸食されない程度の値であれば良く
、実験例では０．３μｍとなった。
よってゲート長Ｌｇが０．３μｍ以上のものに適用可能
な方法と言える。また、Ａ、の値はエツチングすべき側
壁アシスト膜５°をホトレジスト６がカバーしない程度
ならばよい、また、片方の側壁アシスト膜５゛を除去す
る際のエツチング時にはもう一方の側壁アシスト膜５°
はホトレジスト６とゲート３とで確実に覆われているの
で、第２の従来例で問題となっていたサイドエッチ等の
問題がなく、制御性、再現性よく片方め側壁に側壁アシ
スト膜５″を残すことができる。
な方法と言える。また、Ａ、の値はエツチングすべき側
壁アシスト膜５°をホトレジスト６がカバーしない程度
ならばよい、また、片方の側壁アシスト膜５゛を除去す
る際のエツチング時にはもう一方の側壁アシスト膜５°
はホトレジスト６とゲート３とで確実に覆われているの
で、第２の従来例で問題となっていたサイドエッチ等の
問題がなく、制御性、再現性よく片方め側壁に側壁アシ
スト膜５″を残すことができる。
また、ホトレジスト６の膜厚について、第１の従来技術
では第４図（Ｃ１に示すようにｎ＋型型温濃度活性層イ
オン注入するときのマスクとして機能するためには、イ
オンの飛程以上の膜厚が必要である。−例としてＳｔ、
、”″イオン６０ ＫｅＶに対して５０００人程度０膜
厚が必要であり、実際には１μｍ程度の膜厚を有するホ
トレジスト１６を使用していた。それに対して、本発明
ではフッ酸のエツチングに耐えることができればよい、
一般にレジストのバッフアートフッ酸６：１に対するエ
ツチングレートは数１０人／ｍｉｎであり、実用上無視
できる。このことより、従来技術ではレジスト厚が１μ
ｍ程度必要なのに対し、本発明では１０００人もあれば
十分である。このように薄いレジストを用いることがで
きることは解像度が高いことにつながり、バターニング
の点でも本発明は有利である。
では第４図（Ｃ１に示すようにｎ＋型型温濃度活性層イ
オン注入するときのマスクとして機能するためには、イ
オンの飛程以上の膜厚が必要である。−例としてＳｔ、
、”″イオン６０ ＫｅＶに対して５０００人程度０膜
厚が必要であり、実際には１μｍ程度の膜厚を有するホ
トレジスト１６を使用していた。それに対して、本発明
ではフッ酸のエツチングに耐えることができればよい、
一般にレジストのバッフアートフッ酸６：１に対するエ
ツチングレートは数１０人／ｍｉｎであり、実用上無視
できる。このことより、従来技術ではレジスト厚が１μ
ｍ程度必要なのに対し、本発明では１０００人もあれば
十分である。このように薄いレジストを用いることがで
きることは解像度が高いことにつながり、バターニング
の点でも本発明は有利である。
また、本実施例では第１図（ｆ）から（ｇ）に示すよう
にエツチングによりゲート側壁に左右非対称に絶縁膜を
形成する工程においては、ゲート３の両側で絶ｎｌ！７
の膜厚が同じであるため、ゲートの左右でジャストエッ
チとなる時間が同じであり、制御性、再現性よく側壁ア
シスト膜５゛及び７°を形成することができる。
にエツチングによりゲート側壁に左右非対称に絶縁膜を
形成する工程においては、ゲート３の両側で絶ｎｌ！７
の膜厚が同じであるため、ゲートの左右でジャストエッ
チとなる時間が同じであり、制御性、再現性よく側壁ア
シスト膜５゛及び７°を形成することができる。
なお、上述のホトレジストは感光性樹脂であればこれに
限定されるものではなく、例えばポリイミドなどを用い
るようにしてもよい。
限定されるものではなく、例えばポリイミドなどを用い
るようにしてもよい。
次に、第１図（ｄ）、 （ｇｌに示した側壁アシスト膜
５゜７の幅ｄ、、ｄ！の制御性について説明する。ｄｌ
＋ｄ２を制御するには第１図（ｃ）、 （ｆ）で被着し
た絶縁膜の厚さを変えれば良い０例えばオーバーエツチ
ング３０％の時に絶縁膜の厚さと側壁アシスト膜の幅の
関係を実験により求めると第３図のようにほとんどリニ
アな関係になり、ｄ、、ｄ、を極めて制御性良く決定で
きることがわかる。従って、ゲート・ドレイン、ゲート
・ソース間の必要な耐圧に応じて、ｄ、、ｄ、を決定す
れば良い０例えば上記実施例のようにｄ＋ ”５０００
人の時のゲート・ドレイン耐圧は２０Ｖ１ｄｇ −２０
００人の時のゲート・ソース耐圧は７■程度となった。
５゜７の幅ｄ、、ｄ！の制御性について説明する。ｄｌ
＋ｄ２を制御するには第１図（ｃ）、 （ｆ）で被着し
た絶縁膜の厚さを変えれば良い０例えばオーバーエツチ
ング３０％の時に絶縁膜の厚さと側壁アシスト膜の幅の
関係を実験により求めると第３図のようにほとんどリニ
アな関係になり、ｄ、、ｄ、を極めて制御性良く決定で
きることがわかる。従って、ゲート・ドレイン、ゲート
・ソース間の必要な耐圧に応じて、ｄ、、ｄ、を決定す
れば良い０例えば上記実施例のようにｄ＋ ”５０００
人の時のゲート・ドレイン耐圧は２０Ｖ１ｄｇ −２０
００人の時のゲート・ソース耐圧は７■程度となった。
また、このようなｄ、、ｄ、の制御性の良さはトランジ
スタの性能である相互コンダクタンスｇ、の安定にもつ
ながり、高精度に高性能な素子を形成できる。
スタの性能である相互コンダクタンスｇ、の安定にもつ
ながり、高精度に高性能な素子を形成できる。
なお、上記実施例では半絶縁性ＧａＡｓ基板について述
べたが、他の化合物半導体を用いた電界効果トランジス
タでも、上記実施例と同様の効果を奏する。
べたが、他の化合物半導体を用いた電界効果トランジス
タでも、上記実施例と同様の効果を奏する。
また、上記実施例では絶縁膜Ａ５及び絶縁膜Ｂ７に５Ｉ
ＯＸを用いるようにしたが、これはプラズマＣＶＤで第
１図（ｃｌ、 （ｆ）のような形状に形成されるもので
あればこれに限定されるものではなく、例えばＳＩＮ、
ＡＩＮ等を用いるようにしても良い。
ＯＸを用いるようにしたが、これはプラズマＣＶＤで第
１図（ｃｌ、 （ｆ）のような形状に形成されるもので
あればこれに限定されるものではなく、例えばＳＩＮ、
ＡＩＮ等を用いるようにしても良い。
また、上記実施例では側壁アシスト膜５°、７″を注入
後も残したままの製造方法を示したが、注入工程が終わ
れば側壁アシスト膜はなくしても良く、フン酸等で除去
してしまっても上記実施例と同様の効果を奏する。
後も残したままの製造方法を示したが、注入工程が終わ
れば側壁アシスト膜はなくしても良く、フン酸等で除去
してしまっても上記実施例と同様の効果を奏する。
また、上記実施例では側壁アシスト膜５’、？’下に中
間濃度活性層４． ｌ 、 、ａ ｂ ｌを設けるよ
うにしたＬＤＤ構造の電界効果トランジスタについて説
明したが、本発明はこれに限定されるものではなく、第
１図（ｂ）の工程を省略し、中間濃度活性層を介さずに
高濃度活性層領域８ａ、８ｂを有する構造に形成しても
よい。
間濃度活性層４． ｌ 、 、ａ ｂ ｌを設けるよ
うにしたＬＤＤ構造の電界効果トランジスタについて説
明したが、本発明はこれに限定されるものではなく、第
１図（ｂ）の工程を省略し、中間濃度活性層を介さずに
高濃度活性層領域８ａ、８ｂを有する構造に形成しても
よい。
以上のように、この発明によれば高融点金属ゲートの側
壁にゲートに対して左右非対称な側壁アシスト膜を形成
し、これらをマスクにセルファラインで、イオン注入し
左右非対称な位置に高濃度活性層を形成するようにした
ので、半導体装置のドレイン・ゲート間耐圧、ソース・
ゲート間耐圧。
壁にゲートに対して左右非対称な側壁アシスト膜を形成
し、これらをマスクにセルファラインで、イオン注入し
左右非対称な位置に高濃度活性層を形成するようにした
ので、半導体装置のドレイン・ゲート間耐圧、ソース・
ゲート間耐圧。
トランジスタの性能のバラツキを低減でき、トランジス
タの耐圧や性能の安定した電界効果トランジスタを再現
性よく高精度に形成できる効果がある。
タの耐圧や性能の安定した電界効果トランジスタを再現
性よく高精度に形成できる効果がある。
第１図（ａ）〜（１）はこの発明の一実施例による半導
体装置の製造方法を示す主要工程の断面側面図、第２図
（ａｌ、 （ｂ）は本発明の一実施例で、バターニング
精度を説明する図、第３図は本発明の一実施例で、ゲー
ト・ｎ＋型型温濃度活性層間距離の制御方法、安定性を
説明する図、第４図（ａ）〜（ｄ）は第１の従来例の半
導体装置の製造方法を示す各主要工程の断面側面図、第
５図（ａｌ〜（ｅ）は第２の従来例の半導体装置の製造
方法を示す各主要工程の断面側面部、第６図、第７図、
及び第８図（ａ）〜（Ｃ）は第２の従来例の問題点を説
明するための図である。 図中、１は半絶縁性ＧａＡｓ基板、２はｎ型活性層、３
は高融点金属ゲート、４ａ＋ ４ｂ、４ａ’４ｂ’
はｎ′中間濃度活性層、５．５゛は絶縁膜Ａ、６はホト
レジスト、７，７°は絶縁膜Ｂ、８ａ、８ｂはｎ・型高
濃度活性層、９はソース電橋、■ ０はドレイン電極である。 なお図中同一符号は同−又は相当部分を示す。
体装置の製造方法を示す主要工程の断面側面図、第２図
（ａｌ、 （ｂ）は本発明の一実施例で、バターニング
精度を説明する図、第３図は本発明の一実施例で、ゲー
ト・ｎ＋型型温濃度活性層間距離の制御方法、安定性を
説明する図、第４図（ａ）〜（ｄ）は第１の従来例の半
導体装置の製造方法を示す各主要工程の断面側面図、第
５図（ａｌ〜（ｅ）は第２の従来例の半導体装置の製造
方法を示す各主要工程の断面側面部、第６図、第７図、
及び第８図（ａ）〜（Ｃ）は第２の従来例の問題点を説
明するための図である。 図中、１は半絶縁性ＧａＡｓ基板、２はｎ型活性層、３
は高融点金属ゲート、４ａ＋ ４ｂ、４ａ’４ｂ’
はｎ′中間濃度活性層、５．５゛は絶縁膜Ａ、６はホト
レジスト、７，７°は絶縁膜Ｂ、８ａ、８ｂはｎ・型高
濃度活性層、９はソース電橋、■ ０はドレイン電極である。 なお図中同一符号は同−又は相当部分を示す。
Claims (4)
- （１）ショットキ障壁ゲート型の電界効果トランジスタ
である半導体装置において、 高融点金属よりなるゲート電極の側壁に左右非対称の側
壁アシスト膜を有し、かつゲートに対して非対称な高濃
度活性層領域を有することを特徴とする半導体装置。 - （２）ショットキ障壁ゲート型の電界効果トランジスタ
である半導体装置において、 半絶縁性化合物半導体基板上に形成された高融点金属か
らなるゲート電極と、 該ゲート電極下の上記基板内に形成された低濃度活性層
領域と、 上記ゲート電極の側壁に形成された左右非対称な側壁ア
シスト膜と、 該側壁アシスト膜下の上記基板内に形成された上記ゲー
ト電極に対して非対称な中間濃度活性層領域と、 該中間濃度活性層領域に隣接して形成された高濃度活性
層領域とを備えたことを特徴とする半導体装置。 - （３）ショットキ障壁ゲート型の電界効果トランジスタ
である半導体装置の製造方法において、半絶縁性化合物
半導体基板の所望の位置に低濃度活性層領域を形成し、
該活性層領域上に高融点金属からなるゲート電極を形成
する第１の工程と、プラズマＣＶＤにより第１の絶縁膜
を被着し、該第１の絶縁膜を全面エッチングして上記ゲ
ート電極の両側壁に第１の絶縁膜からなる第１の側壁ア
シスト膜を残す第２の工程と、 上記ゲート電極のソース電極形成側の第１の側壁アシス
ト膜をウェットエッチングにより除去する第３の工程と
、 プラズマＣＶＤにより第２の絶縁膜を上記第１の絶縁膜
の膜厚よりも薄く被着し、該第２の絶縁膜を全面エッチ
ングして上記ゲート電極のソース電極形成側の側壁に上
記第１の側壁アシスト膜より幅の狭い第２の側壁アシス
ト膜を形成する第４の工程と、 上記第１、第２の側壁アシスト膜、及びゲート電極をマ
スクにイオン注入し、該ゲート電極の両側に左右非対称
な高濃度活性層領域を形成する第５の工程とを含むこと
を特徴とする半導体装置の製造方法。 - （４）ショットキ障壁ゲート型の電界効果トランジスタ
である半導体装置の製造方法において、半絶縁性化合物
半導体基板の所望の位置に低濃度活性層領域を形成し、
該活性層領域上に高融点金属からなるゲート電極を形成
する第１の工程と、該ゲート電極をマスクにイオン注入
し、ゲート電極の両側に中間濃度活性層領域を形成する
第２の工程と、 プラズマＣＶＤにより第１の絶縁膜を被着し、該第１の
絶縁膜を全面エッチングして上記ゲート電極の両側壁に
第１の絶縁膜からなる第１の側壁アシスト膜を残す第３
の工程と、 上記ゲート電極のソース電極形成側の第１の側壁アシス
ト膜をウェットエッチングにより除去する第４の工程と
、 プラズマＣＶＤにより第２の絶縁膜を上記第１の絶縁膜
の膜厚よりも薄く被着し、該第２の絶縁膜を全面エッチ
ングして上記ゲート電極のソース電極形成側の側壁に上
記第１の側壁アシスト膜より幅の狭い第２の側壁アシス
ト膜を形成する第５の工程と、 上記第１、第２の側壁アシスト膜、及びゲート電極をマ
スクにイオン注入し、該ゲート電極の両側に左右非対称
な高濃度活性層領域を形成する第６の工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093577A JPH02271537A (ja) | 1989-04-12 | 1989-04-12 | 半導体装置及びその製造方法 |
| EP9494200376A EP0598711A3 (en) | 1989-04-12 | 1989-11-29 | Mesfet source/drain structure. |
| DE68918433T DE68918433T2 (de) | 1989-04-12 | 1989-11-29 | Halbleiteranordnung unter Verwendung asymmetrischer Seitewände und Verfahren zu ihrer Herstellung. |
| EP89312417A EP0392120B1 (en) | 1989-04-12 | 1989-11-29 | Semiconductor device with a gate having asymmetric sidewalls, and a production method thereof |
| US07/453,762 US5376812A (en) | 1989-04-12 | 1989-12-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1093577A JPH02271537A (ja) | 1989-04-12 | 1989-04-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271537A true JPH02271537A (ja) | 1990-11-06 |
Family
ID=14086123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1093577A Pending JPH02271537A (ja) | 1989-04-12 | 1989-04-12 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5376812A (ja) |
| EP (2) | EP0392120B1 (ja) |
| JP (1) | JPH02271537A (ja) |
| DE (1) | DE68918433T2 (ja) |
Cited By (1)
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|---|---|---|---|---|
| JPH08321514A (ja) * | 1995-05-26 | 1996-12-03 | Nec Corp | ＧａＡｓ電界効果トランジスタの製造方法 |
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|---|---|---|---|---|
| JP2786307B2 (ja) * | 1990-04-19 | 1998-08-13 | 三菱電機株式会社 | 電界効果トランジスタ及びその製造方法 |
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| CA2116087A1 (en) * | 1993-02-22 | 1994-08-23 | Shigeru Nakajima | Schottky junction type field effect transistor and method of manufacturing the same |
| JPH10209174A (ja) * | 1997-01-27 | 1998-08-07 | Nikon Corp | 接合型電界効果トランジスタ |
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|---|---|---|---|---|
| US4356623A (en) * | 1980-09-15 | 1982-11-02 | Texas Instruments Incorporated | Fabrication of submicron semiconductor devices |
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