JPH06196505A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06196505A JPH06196505A JP35910292A JP35910292A JPH06196505A JP H06196505 A JPH06196505 A JP H06196505A JP 35910292 A JP35910292 A JP 35910292A JP 35910292 A JP35910292 A JP 35910292A JP H06196505 A JPH06196505 A JP H06196505A
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- gate
- pattern
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】
【目的】 ゲート・ソース間距離とゲート・ドレイン間
距離とを互いに独立に設計することができ、しかも、同
一ウエハ上の同一工程において異なるゲート・ソース間
距離を持つ複数のＭＥＳＦＥＴ等を製造できるようにす
る。 【構成】 基板１の動作層１ａの表面にＳｉＮx膜２を
形成し、ＳｉＮx膜２にゲートパターン３ａ，ソースパ
ターン３ｂ，ドレインパターン３ｃを開口する。つい
で、ＳｉＮx膜２の上にＳｉＯ2膜４を堆積させて各パタ
ーン３ａ，３ｂ，３ｃを埋めた後、再びソース及びドレ
インパターン３ｂ，３ｃを開口する。開口したソース及
びドレインパターン３ｂ，３ｃにイオン注入してソース
側及びドレイン側ｎ+層１ｂ，１ｃを形成し、ソース側
及びドレイン側ｎ+層１ｂ，１ｃの上にソース及びドレ
イン電極６ｂ，６ｃを形成する。この後、ゲートパター
ン３ａ内のＳｉＯ2膜４を除去してゲートパターン３ａ
内にゲート電極８を形成する。
距離とを互いに独立に設計することができ、しかも、同
一ウエハ上の同一工程において異なるゲート・ソース間
距離を持つ複数のＭＥＳＦＥＴ等を製造できるようにす
る。 【構成】 基板１の動作層１ａの表面にＳｉＮx膜２を
形成し、ＳｉＮx膜２にゲートパターン３ａ，ソースパ
ターン３ｂ，ドレインパターン３ｃを開口する。つい
で、ＳｉＮx膜２の上にＳｉＯ2膜４を堆積させて各パタ
ーン３ａ，３ｂ，３ｃを埋めた後、再びソース及びドレ
インパターン３ｂ，３ｃを開口する。開口したソース及
びドレインパターン３ｂ，３ｃにイオン注入してソース
側及びドレイン側ｎ+層１ｂ，１ｃを形成し、ソース側
及びドレイン側ｎ+層１ｂ，１ｃの上にソース及びドレ
イン電極６ｂ，６ｃを形成する。この後、ゲートパター
ン３ａ内のＳｉＯ2膜４を除去してゲートパターン３ａ
内にゲート電極８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。具体的にいうと、ＧａＡｓ−ＭＥＳＦＥＴやＨ
ＥＭＴ等の化合物半導体装置の製造方法に関する。
関する。具体的にいうと、ＧａＡｓ−ＭＥＳＦＥＴやＨ
ＥＭＴ等の化合物半導体装置の製造方法に関する。
【０００２】
【従来技術】ＭＥＳＦＥＴ（metal-semiconductor ＦＥ
Ｔ）においては、ゲート電極とソース領域の間の距離
（以下、ゲート・ソース間距離という。）やゲート電極
とドレイン領域の間の距離（以下、ゲート・ドレイン間
距離という。）を小さくすることは、素子の特性向上に
つながる。しかしながら、従来のＭＥＳＦＥＴの製造方
法にあっては、半導体基板上に形成された保護膜にソー
スパターン及びドレインパターンを開口し、イオン注入
してソース及びドレイン領域を形成した後、ソース及び
ドレインパターンの間にゲートパターンを開口しゲート
電極を形成するので、ゲートパターンを形成する時のマ
スクアライメントの精度からゲート・ソース間距離及び
ゲート・ドレイン間距離を小さく、かつ、精度良く設定
するには限界があった。
Ｔ）においては、ゲート電極とソース領域の間の距離
（以下、ゲート・ソース間距離という。）やゲート電極
とドレイン領域の間の距離（以下、ゲート・ドレイン間
距離という。）を小さくすることは、素子の特性向上に
つながる。しかしながら、従来のＭＥＳＦＥＴの製造方
法にあっては、半導体基板上に形成された保護膜にソー
スパターン及びドレインパターンを開口し、イオン注入
してソース及びドレイン領域を形成した後、ソース及び
ドレインパターンの間にゲートパターンを開口しゲート
電極を形成するので、ゲートパターンを形成する時のマ
スクアライメントの精度からゲート・ソース間距離及び
ゲート・ドレイン間距離を小さく、かつ、精度良く設定
するには限界があった。
【０００３】このため、従来からも種々のセルフアライ
メントによる製造方法が提案されている。図３（ａ）〜
（ｊ）に示すものは、側壁ゲートセルフアライメント法
によるＭＥＳＦＥＴの製造方法である。この製造方法
は、つぎのようにしてＭＥＳＦＥＴ３８を製造するもの
である。まず、エピタキシャル成長法もしくはイオン注
入法によって動作層３１ａを形成した半絶縁性ＧａＡｓ
基板３１上にＳｉＮX膜３２ａを堆積させた後、フォト
リソグラフィー法等によりＳｉＮX膜３２ａを加工して
ゲート電極形成用のダミーゲート３２を形成する〔図３
（ａ）〕。次に、ダミーゲート３２の上からウエハの表
面にＳｉＯ2膜３３を堆積させ〔図３（ｂ）〕、ＲＩＥ
（反応性イオンエッチング）法によりＳｉＯ2膜３３に
異方性エッチングを施してダミーゲート３２の側壁３３
ｂ，３３ｃを形成する〔図３（ｃ）〕。
メントによる製造方法が提案されている。図３（ａ）〜
（ｊ）に示すものは、側壁ゲートセルフアライメント法
によるＭＥＳＦＥＴの製造方法である。この製造方法
は、つぎのようにしてＭＥＳＦＥＴ３８を製造するもの
である。まず、エピタキシャル成長法もしくはイオン注
入法によって動作層３１ａを形成した半絶縁性ＧａＡｓ
基板３１上にＳｉＮX膜３２ａを堆積させた後、フォト
リソグラフィー法等によりＳｉＮX膜３２ａを加工して
ゲート電極形成用のダミーゲート３２を形成する〔図３
（ａ）〕。次に、ダミーゲート３２の上からウエハの表
面にＳｉＯ2膜３３を堆積させ〔図３（ｂ）〕、ＲＩＥ
（反応性イオンエッチング）法によりＳｉＯ2膜３３に
異方性エッチングを施してダミーゲート３２の側壁３３
ｂ，３３ｃを形成する〔図３（ｃ）〕。
【０００４】この後、ダミーゲート３２及び側壁３３
ｂ，３３ｃをマスクとしてイオン注入を行い、図３
（ｄ）に示すように、ダミーゲート３２の両側にソース
側ｎ+層（ソース領域）３１ｂ及びドレイン側ｎ+層（ド
レイン領域）３１ｃを形成し、Ａｓ雰囲気中でアニール
を行なう。ついで、ウエハの表面にフォトレジスト膜３
４を形成し、フォトリソグラフィー法によってフォトレ
ジスト膜３４にソース電極パターン及びドレイン電極パ
ターンを開口した後、ソース・ドレイン金属３５を蒸着
する〔図３（ｅ）〕。ついで、フォトレジスト膜３４を
除去し、ソース側ｎ+層３１ｂ及びドレイン側ｎ+層３１
ｃの上にソース電極３５ｂ及びドレイン電極３５ｃを形
成する〔図３（ｆ）〕。
ｂ，３３ｃをマスクとしてイオン注入を行い、図３
（ｄ）に示すように、ダミーゲート３２の両側にソース
側ｎ+層（ソース領域）３１ｂ及びドレイン側ｎ+層（ド
レイン領域）３１ｃを形成し、Ａｓ雰囲気中でアニール
を行なう。ついで、ウエハの表面にフォトレジスト膜３
４を形成し、フォトリソグラフィー法によってフォトレ
ジスト膜３４にソース電極パターン及びドレイン電極パ
ターンを開口した後、ソース・ドレイン金属３５を蒸着
する〔図３（ｅ）〕。ついで、フォトレジスト膜３４を
除去し、ソース側ｎ+層３１ｂ及びドレイン側ｎ+層３１
ｃの上にソース電極３５ｂ及びドレイン電極３５ｃを形
成する〔図３（ｆ）〕。
【０００５】ダミーゲート３２及び側壁３３ｂ，３３ｃ
が隠れるまでウエハ表面にフォトレジスト膜３６を形成
し〔図３（ｇ）〕、フォトレジスト膜３６をエッチング
してダミーゲート３２及び側壁３３ｂ，３３ｃの頂部の
みを露出させる〔図３（ｈ）〕。ついで、ダミーゲート
３２及び側壁３３ｂ，３３ｃをエッチング除去してフォ
トレジスト膜３６にゲートパターン３６ａを開口し、フ
ォトレジスト膜３６の上からゲート金属３７を蒸着する
〔図３（ｉ）〕。このとき、ゲートパターン３６ａ内に
はダミーゲート３２の底面を型としたゲート電極３７ａ
が形成される。したがって、フォトレジスト膜３６を除
去すると、ＭＥＳＦＥＴ３８が完成する〔図３
（ｊ）〕。
が隠れるまでウエハ表面にフォトレジスト膜３６を形成
し〔図３（ｇ）〕、フォトレジスト膜３６をエッチング
してダミーゲート３２及び側壁３３ｂ，３３ｃの頂部の
みを露出させる〔図３（ｈ）〕。ついで、ダミーゲート
３２及び側壁３３ｂ，３３ｃをエッチング除去してフォ
トレジスト膜３６にゲートパターン３６ａを開口し、フ
ォトレジスト膜３６の上からゲート金属３７を蒸着する
〔図３（ｉ）〕。このとき、ゲートパターン３６ａ内に
はダミーゲート３２の底面を型としたゲート電極３７ａ
が形成される。したがって、フォトレジスト膜３６を除
去すると、ＭＥＳＦＥＴ３８が完成する〔図３
（ｊ）〕。
【０００６】
【発明が解決しようとする課題】上記のようなＭＥＳＦ
ＥＴの製造方法にあっては、ゲート・ソース間距離及び
ゲート・ドレイン間距離は、いずれも側壁３３ｂ，３３
ｃの幅によって決まり、側壁３３ｂ，３３ｃの幅はＲＩ
Ｅ法によるエッチングプロセスにおける条件を操作する
ことにより、ある程度の範囲で設定できる。
ＥＴの製造方法にあっては、ゲート・ソース間距離及び
ゲート・ドレイン間距離は、いずれも側壁３３ｂ，３３
ｃの幅によって決まり、側壁３３ｂ，３３ｃの幅はＲＩ
Ｅ法によるエッチングプロセスにおける条件を操作する
ことにより、ある程度の範囲で設定できる。
【０００７】しかしながら、上記従来の製造方法にあっ
ては、側壁３３ｂ，３３ｃはＲＩＥ法によりＳｉＯ2膜
３３を異方性エッチングすることによって形成されるの
で、ダミーゲート３２の両側に残された側壁３３ｂ，３
３ｃの幅は独立に設定することができない。このため、
ゲート・ソース間距離及びゲート・ドレイン間距離をそ
れぞれ独立に任意の値に設定することができなかった。
従って、従来方法にあっては、ゲート・ソース間距離と
ゲート・ドレイン間距離を非対称に大きく異ならせた
り、あるいは、同一ウェハ上の同一工程において、ゲー
ト・ソース間距離が異なる複数のＭＥＳＦＥＴを作製す
ることができなかった。
ては、側壁３３ｂ，３３ｃはＲＩＥ法によりＳｉＯ2膜
３３を異方性エッチングすることによって形成されるの
で、ダミーゲート３２の両側に残された側壁３３ｂ，３
３ｃの幅は独立に設定することができない。このため、
ゲート・ソース間距離及びゲート・ドレイン間距離をそ
れぞれ独立に任意の値に設定することができなかった。
従って、従来方法にあっては、ゲート・ソース間距離と
ゲート・ドレイン間距離を非対称に大きく異ならせた
り、あるいは、同一ウェハ上の同一工程において、ゲー
ト・ソース間距離が異なる複数のＭＥＳＦＥＴを作製す
ることができなかった。
【０００８】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、ゲート・ソ
ース間距離とゲート・ドレイン間距離とを互いに独立に
設計することができ、しかも、同一ウェハ上の同一工程
において異なるゲート・ソース間距離を持つ複数のＭＥ
ＳＦＥＴ等を製造することができる半導体装置の製造方
法を提供することにある。
れたものであり、その目的とするところは、ゲート・ソ
ース間距離とゲート・ドレイン間距離とを互いに独立に
設計することができ、しかも、同一ウェハ上の同一工程
において異なるゲート・ソース間距離を持つ複数のＭＥ
ＳＦＥＴ等を製造することができる半導体装置の製造方
法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、動作層を持つ化合物半導体基板上に第一の保
護膜を形成し、当該第一の保護膜にゲートパターン、ソ
ースパターン及びドレインパターンを同時に開口する工
程と、前記第一の保護膜に開口したゲートパターンを第
二の保護膜で埋めて塞ぐ工程と、前記第一及び第二の保
護膜をマスクとして前記基板のソースパターン領域及び
ドレインパターン領域に不純物を注入し、ソース領域及
びドレイン領域を形成する工程と、前記ソース領域及び
ドレイン領域の上にソース電極及びドレイン電極を形成
する工程と、この後、前記第二の保護膜を除去して、前
記基板のゲートパターン領域にゲート電極を形成する工
程とを有することを特徴としている。
造方法は、動作層を持つ化合物半導体基板上に第一の保
護膜を形成し、当該第一の保護膜にゲートパターン、ソ
ースパターン及びドレインパターンを同時に開口する工
程と、前記第一の保護膜に開口したゲートパターンを第
二の保護膜で埋めて塞ぐ工程と、前記第一及び第二の保
護膜をマスクとして前記基板のソースパターン領域及び
ドレインパターン領域に不純物を注入し、ソース領域及
びドレイン領域を形成する工程と、前記ソース領域及び
ドレイン領域の上にソース電極及びドレイン電極を形成
する工程と、この後、前記第二の保護膜を除去して、前
記基板のゲートパターン領域にゲート電極を形成する工
程とを有することを特徴としている。
【００１０】
【作用】本発明の半導体装置の製造方法にあっては、第
一の保護膜にゲートパターン、ソースパターン及びドレ
インパターンを同時に開口した後、一旦ゲートパターン
を第二の保護膜によって塞ぎ、第一の保護膜及び第二の
保護膜をマスクとしてソース領域及びドレイン領域を形
成し、ついで、第二の保護膜を除去してゲートパターン
を再び開口させてゲート電極を形成している。
一の保護膜にゲートパターン、ソースパターン及びドレ
インパターンを同時に開口した後、一旦ゲートパターン
を第二の保護膜によって塞ぎ、第一の保護膜及び第二の
保護膜をマスクとしてソース領域及びドレイン領域を形
成し、ついで、第二の保護膜を除去してゲートパターン
を再び開口させてゲート電極を形成している。
【００１１】従って、ゲート電極を形成するためのゲー
トパターンを基準としてソース領域及びドレイン領域を
セルフアライメントによって形成することができ、ゲー
ト・ソース間距離及びゲート・ドレイン間距離を精度良
く形成することができる。
トパターンを基準としてソース領域及びドレイン領域を
セルフアライメントによって形成することができ、ゲー
ト・ソース間距離及びゲート・ドレイン間距離を精度良
く形成することができる。
【００１２】また、第一の保護膜のパターニング時にゲ
ート電極、ソース領域、ドレイン領域等のパターンや寸
法を任意に、しかも、独立に設定することができるの
で、ゲート・ソース間距離やゲート・ドレイン間距離を
互いに独立に任意の寸法となるように設定できる。従っ
て、ゲート・ソース間距離とゲート・ドレイン間距離と
が異なる半導体装置を形成することができ、また、同一
ウェハ上に同一工程によりゲート長やゲート・ソース間
距離の異なる素子を同時に製作することもできる。
ート電極、ソース領域、ドレイン領域等のパターンや寸
法を任意に、しかも、独立に設定することができるの
で、ゲート・ソース間距離やゲート・ドレイン間距離を
互いに独立に任意の寸法となるように設定できる。従っ
て、ゲート・ソース間距離とゲート・ドレイン間距離と
が異なる半導体装置を形成することができ、また、同一
ウェハ上に同一工程によりゲート長やゲート・ソース間
距離の異なる素子を同時に製作することもできる。
【００１３】
【実施例】図１（ａ）〜（ｉ）に本発明の一実施例によ
るＭＥＳＦＥＴの製造方法を示す。ここでは便宜上、ゲ
ート長が０.５μｍ、ゲート電極８とソース側ｎ+層１ｂ
の間の距離（ゲート・ソース間距離）が０.５μｍ、ゲ
ート電極８とドレイン側ｎ+層１ｃの間の距離（ゲート
・ドレイン間距離）が１.０μｍの場合を説明する。
るＭＥＳＦＥＴの製造方法を示す。ここでは便宜上、ゲ
ート長が０.５μｍ、ゲート電極８とソース側ｎ+層１ｂ
の間の距離（ゲート・ソース間距離）が０.５μｍ、ゲ
ート電極８とドレイン側ｎ+層１ｃの間の距離（ゲート
・ドレイン間距離）が１.０μｍの場合を説明する。
【００１４】まず、図１（ａ）に示すように、エピタキ
シャル成長もしくはイオン注入技術によって表層部に動
作層１ａを形成された半絶縁性ＧａＡｓ基板１上にＳｉ
ＮX膜２を堆積させる。このとき、ＳｉＮX膜２の膜厚は
ゲート長とほぼ同じとし、ここでは０.５μｍとする。
シャル成長もしくはイオン注入技術によって表層部に動
作層１ａを形成された半絶縁性ＧａＡｓ基板１上にＳｉ
ＮX膜２を堆積させる。このとき、ＳｉＮX膜２の膜厚は
ゲート長とほぼ同じとし、ここでは０.５μｍとする。
【００１５】次に、ＳｉＮX膜２の上にフォトレジスト
膜３を形成し、フォトリソグラフィー法によってフォト
レジスト膜３にゲートパターン３ａ、ソースパターン３
ｂ及びドレインパターン３ｃを開口する〔図１
（ｂ）〕。このときのゲートパターン３ａの開口幅によ
りゲート長が決まり（側壁を設けた場合には、側壁の幅
だけゲート長は短くなる）、ゲートパターン３ａとソー
スパターン３ｂの間のフォトレジスト膜３の幅によりゲ
ート・ソース間距離が決まり、ゲートパターン３ａとド
レインパターン３ｃの間のフォトレジスト膜３の幅によ
りゲート・ドレイン間距離が決まる。
膜３を形成し、フォトリソグラフィー法によってフォト
レジスト膜３にゲートパターン３ａ、ソースパターン３
ｂ及びドレインパターン３ｃを開口する〔図１
（ｂ）〕。このときのゲートパターン３ａの開口幅によ
りゲート長が決まり（側壁を設けた場合には、側壁の幅
だけゲート長は短くなる）、ゲートパターン３ａとソー
スパターン３ｂの間のフォトレジスト膜３の幅によりゲ
ート・ソース間距離が決まり、ゲートパターン３ａとド
レインパターン３ｃの間のフォトレジスト膜３の幅によ
りゲート・ドレイン間距離が決まる。
【００１６】ついで、各パターン３ａ，３ｂ，３ｃから
露出したＳｉＮX膜２をエッチング除去し、フォトレジ
スト膜３のゲートパターン３ａ、ソースパターン３ｂ及
びドレインパターン３ｃをそれぞれＳｉＮX膜３まで深
くし、フォトレジスト膜３を除去して各パターン３ａ，
３ｂ，３ｃをＳｉＮX膜２に転写する〔図１（ｃ）〕。
露出したＳｉＮX膜２をエッチング除去し、フォトレジ
スト膜３のゲートパターン３ａ、ソースパターン３ｂ及
びドレインパターン３ｃをそれぞれＳｉＮX膜３まで深
くし、フォトレジスト膜３を除去して各パターン３ａ，
３ｂ，３ｃをＳｉＮX膜２に転写する〔図１（ｃ）〕。
【００１７】次に、図１（ｄ）に示すように、表面全体
にＳｉＯ2間４を堆積させる。このときの堆積は、等方
的であることが必要で、ＳｉＮX膜２と同程度の膜厚の
約０.５μｍとする。これにより、ゲートパターン３ａ
はＳｉＯ2膜４で完全に埋まり、ゲートパターン３ａの
部分では他の部分の約２倍の膜厚のＳｉＯ2膜４が堆積
する。
にＳｉＯ2間４を堆積させる。このときの堆積は、等方
的であることが必要で、ＳｉＮX膜２と同程度の膜厚の
約０.５μｍとする。これにより、ゲートパターン３ａ
はＳｉＯ2膜４で完全に埋まり、ゲートパターン３ａの
部分では他の部分の約２倍の膜厚のＳｉＯ2膜４が堆積
する。
【００１８】この後、ＲＩＥ法等の異方性エッチングに
よりＳｉＯ2膜４を約０.５μｍだけエッチング除去する
と、ゲートパターン３ａを埋めたＳｉＯ2膜４は残り、
ソースパターン３ｂやドレインパターン３ｃを埋めてい
たＳｉＯ2膜４はほぼ完全に除去される。
よりＳｉＯ2膜４を約０.５μｍだけエッチング除去する
と、ゲートパターン３ａを埋めたＳｉＯ2膜４は残り、
ソースパターン３ｂやドレインパターン３ｃを埋めてい
たＳｉＯ2膜４はほぼ完全に除去される。
【００１９】ついで、ソースパターン３ｂやドレインパ
ターン３ｃを通してＧａＡｓ基板１の動作層１ａにイオ
ン注入し、ソース側ｎ+層１ｂ及びドレイン側ｎ+層１ｃ
を形成した後、Ａｓ雰囲気中でアニールする〔図１
（ｅ）〕。
ターン３ｃを通してＧａＡｓ基板１の動作層１ａにイオ
ン注入し、ソース側ｎ+層１ｂ及びドレイン側ｎ+層１ｃ
を形成した後、Ａｓ雰囲気中でアニールする〔図１
（ｅ）〕。
【００２０】なお、ＳｉＯ2膜４を異方性エッチングす
る工程においてソース及びドレインパターン３ｂ，３ｃ
内のＳｉＯ2膜４を完全に除去せず、ＳｉＯ2膜４を薄く
残しておき、薄いＳｉＯ2膜４を透過させてイオン注入
してもよい。この場合は、ソース側及びドレイン側ｎ+
層１ｂ，１ｃからのＡｓの蒸発をＳｉＯ2膜４によって
抑えることができるので、空気中でアニールを行うこと
ができる。
る工程においてソース及びドレインパターン３ｂ，３ｃ
内のＳｉＯ2膜４を完全に除去せず、ＳｉＯ2膜４を薄く
残しておき、薄いＳｉＯ2膜４を透過させてイオン注入
してもよい。この場合は、ソース側及びドレイン側ｎ+
層１ｂ，１ｃからのＡｓの蒸発をＳｉＯ2膜４によって
抑えることができるので、空気中でアニールを行うこと
ができる。
【００２１】次に、図１（ｆ）に示すように、ＳｉＯ2
膜４の上からウエハの表面全体にフォトレジスト膜５を
形成し、フォトリソグラフィー法によってソース及びド
レイン電極パターンを開口してソース側及びドレイン側
ｎ+層１ｂ，１ｃを部分的に露出させ、フォトレジスト
膜５の上からソース・ドレイン金属６を蒸着させる。こ
のとき、ソース及びドレイン電極パターン内にソース及
びドレイン電極６ｂ，６ｃが形成される。
膜４の上からウエハの表面全体にフォトレジスト膜５を
形成し、フォトリソグラフィー法によってソース及びド
レイン電極パターンを開口してソース側及びドレイン側
ｎ+層１ｂ，１ｃを部分的に露出させ、フォトレジスト
膜５の上からソース・ドレイン金属６を蒸着させる。こ
のとき、ソース及びドレイン電極パターン内にソース及
びドレイン電極６ｂ，６ｃが形成される。
【００２２】ついで、図１（ｇ）に示すように、不要と
なったフォトレジスト膜５を除去し、熱処理を施してソ
ース及びドレイン電極６ｂ，６ｃとソース側及びドレイ
ン側ｎ+層１ｂ，１ｃを合金化させ、ソース電極６ｂ及
びドレイン電極６ｃをそれぞれオーミック接触させる。
なったフォトレジスト膜５を除去し、熱処理を施してソ
ース及びドレイン電極６ｂ，６ｃとソース側及びドレイ
ン側ｎ+層１ｂ，１ｃを合金化させ、ソース電極６ｂ及
びドレイン電極６ｃをそれぞれオーミック接触させる。
【００２３】次に、図１（ｈ）に示すように、露出して
いるＳｉＯ2膜４を完全に選択的エッチングにより除去
する。ついで、表面にフォトレジスト膜７を形成し、ゲ
ート電極パターン７ａを開口してゲートパターン３ａ内
のＧａＡｓ基板１の動作層１ａを露出させる。ここへゲ
ート金属を蒸着させると、ゲート電極パターン７ａ及び
ゲートパターン３ａ内にはゲート電極８が形成される。
いるＳｉＯ2膜４を完全に選択的エッチングにより除去
する。ついで、表面にフォトレジスト膜７を形成し、ゲ
ート電極パターン７ａを開口してゲートパターン３ａ内
のＧａＡｓ基板１の動作層１ａを露出させる。ここへゲ
ート金属を蒸着させると、ゲート電極パターン７ａ及び
ゲートパターン３ａ内にはゲート電極８が形成される。
【００２４】このとき、ゲート電極パターン７ａの開口
幅をゲートパターン３ａの開口幅、すなわちゲート長よ
りも大きくしておき、ゲートパターン３ａ内に露出させ
たＧａＡｓ基板１の表面からゲートパターン３ａの両側
のＳｉＮX膜２，２の表面にかけてゲート電極８を断面
Ｔ字形になるように形成すれば、ゲート抵抗を低減させ
ることができ、ひいてはＭＥＳＦＥＴ９の高周波特性を
向上させることができる。最後に、フォトレジスト膜７
を除去してＭＥＳＦＥＴ９の作製を終了する〔図１
（ｉ）〕。
幅をゲートパターン３ａの開口幅、すなわちゲート長よ
りも大きくしておき、ゲートパターン３ａ内に露出させ
たＧａＡｓ基板１の表面からゲートパターン３ａの両側
のＳｉＮX膜２，２の表面にかけてゲート電極８を断面
Ｔ字形になるように形成すれば、ゲート抵抗を低減させ
ることができ、ひいてはＭＥＳＦＥＴ９の高周波特性を
向上させることができる。最後に、フォトレジスト膜７
を除去してＭＥＳＦＥＴ９の作製を終了する〔図１
（ｉ）〕。
【００２５】本実施例によるＭＥＳＦＥＴの製造方法に
あっては、ＭＥＳＦＥＴのゲート電極８、ソース側ｎ+
層１ｂ及びドレイン側ｎ+層１ｃは、フォトリソグラフ
ィー法によりＳｉＮX膜２に同時に開口したゲートパタ
ーン３ａ、ソースパターン３ｂ及びドレインパターン３
ｃによって形成されるので、マスク合わせによる位置誤
差が発生せず、セルフアライメントによってゲート・ソ
ース間距離及びゲート・ドレイン間距離を精度良く得る
ことができ、ＭＥＳＦＥＴ製造の再現性が向上する。
あっては、ＭＥＳＦＥＴのゲート電極８、ソース側ｎ+
層１ｂ及びドレイン側ｎ+層１ｃは、フォトリソグラフ
ィー法によりＳｉＮX膜２に同時に開口したゲートパタ
ーン３ａ、ソースパターン３ｂ及びドレインパターン３
ｃによって形成されるので、マスク合わせによる位置誤
差が発生せず、セルフアライメントによってゲート・ソ
ース間距離及びゲート・ドレイン間距離を精度良く得る
ことができ、ＭＥＳＦＥＴ製造の再現性が向上する。
【００２６】また、ＳｉＮX膜２をパターニングするこ
とによってゲート電極８、ソース側ｎ+層１ｂ及びドレ
イン側ｎ+層１ｃの寸法及び位置を決めることができる
ので、ゲート長、ゲート・ソース間距離及びゲート・ド
レイン間距離をそれぞれ独立して任意の寸法に設定で
き、例えばゲート長と同程度である最小線幅から任意の
長さで設定することができる。しかも、ＳｉＮX膜２を
パターニングするマスク次第で、ゲート・ソース間距離
とゲート・ドレイン間距離も任意に異ならせることがで
きると共に同一ウエハ上に同一工程によりゲート・ソー
ス間距離の異なるＭＥＳＦＥＴ９を同時に製作すること
もできる。
とによってゲート電極８、ソース側ｎ+層１ｂ及びドレ
イン側ｎ+層１ｃの寸法及び位置を決めることができる
ので、ゲート長、ゲート・ソース間距離及びゲート・ド
レイン間距離をそれぞれ独立して任意の寸法に設定で
き、例えばゲート長と同程度である最小線幅から任意の
長さで設定することができる。しかも、ＳｉＮX膜２を
パターニングするマスク次第で、ゲート・ソース間距離
とゲート・ドレイン間距離も任意に異ならせることがで
きると共に同一ウエハ上に同一工程によりゲート・ソー
ス間距離の異なるＭＥＳＦＥＴ９を同時に製作すること
もできる。
【００２７】図２（ａ）（ｂ）は本発明の別な実施例に
よるＭＥＳＦＥＴの製造方法を示す断面図である。本実
施例のＭＥＳＦＥＴ１０の製造方法にあっては、ソース
電極６ｂ及びドレイン電極６ｃを形成するまでの工程は
上述の実施例の図１（ａ）〜（ｇ）の工程と同じであ
る。
よるＭＥＳＦＥＴの製造方法を示す断面図である。本実
施例のＭＥＳＦＥＴ１０の製造方法にあっては、ソース
電極６ｂ及びドレイン電極６ｃを形成するまでの工程は
上述の実施例の図１（ａ）〜（ｇ）の工程と同じであ
る。
【００２８】この実施例においては、図１（ａ）〜
（ｇ）と同様にして、ソース電極６ｂ及びドレイン電極
６ｃをそれぞれソース側ｎ+層１ｂ及びドレイン側ｎ+層
１ｃの上に形成した後、ゲートパターン３ａに残ってい
たＳｉＯ2膜４を選択的にエッチング除去する。このと
き、ＳｉＯ2膜４を完全にエッチング除去せず、図２
（ａ）に示すように、ＳｉＯ2膜４の一部をＳｉＮX膜２
の側壁４ａとしてゲートパターン３ａ内に残しておく。
この後、表面にフォトレジスト膜７を形成し、ゲート電
極パターン７ａを開口してゲートパターン３ａ内のＧａ
Ａｓ基板１の動作層１ａを露出させる。ここへゲート金
属を蒸着させ、フォトレジスト膜７を除去してゲート電
極８を形成する〔図２（ｂ）〕。
（ｇ）と同様にして、ソース電極６ｂ及びドレイン電極
６ｃをそれぞれソース側ｎ+層１ｂ及びドレイン側ｎ+層
１ｃの上に形成した後、ゲートパターン３ａに残ってい
たＳｉＯ2膜４を選択的にエッチング除去する。このと
き、ＳｉＯ2膜４を完全にエッチング除去せず、図２
（ａ）に示すように、ＳｉＯ2膜４の一部をＳｉＮX膜２
の側壁４ａとしてゲートパターン３ａ内に残しておく。
この後、表面にフォトレジスト膜７を形成し、ゲート電
極パターン７ａを開口してゲートパターン３ａ内のＧａ
Ａｓ基板１の動作層１ａを露出させる。ここへゲート金
属を蒸着させ、フォトレジスト膜７を除去してゲート電
極８を形成する〔図２（ｂ）〕。
【００２９】この実施例においては、ゲートパターン内
の両側の側壁４ａの幅だけゲート電極８のゲート長を短
くすることができ、短いゲート長のゲート電極８を形成
することができる。
の両側の側壁４ａの幅だけゲート電極８のゲート長を短
くすることができ、短いゲート長のゲート電極８を形成
することができる。
【００３０】なお、上記実施例においては、第一の保護
膜としてＳｉＮX膜を使用し、第二の保護膜としてＳｉ
Ｏ2膜を使用したが、逆に、第一の保護膜としてＳｉＯ2
膜を使用し、第二の保護膜としてＳｉＮX膜を使用して
もよい。また、ドレイン、ソース及びゲート電極の形成
にはリフトオフ法を用いているが、エッチング法により
形成してもよい。さらに、上記実施例ではＭＥＳＦＥＴ
について適用したが、類似のゲート電極を有するデバイ
ス、例えばＨＥＭＴ等にも本発明は適用可能である。さ
らに、リセス構造を組合せ、ゲート電極を基板の表面に
凹設されたリセス部内に設けるようにしてもよい。
膜としてＳｉＮX膜を使用し、第二の保護膜としてＳｉ
Ｏ2膜を使用したが、逆に、第一の保護膜としてＳｉＯ2
膜を使用し、第二の保護膜としてＳｉＮX膜を使用して
もよい。また、ドレイン、ソース及びゲート電極の形成
にはリフトオフ法を用いているが、エッチング法により
形成してもよい。さらに、上記実施例ではＭＥＳＦＥＴ
について適用したが、類似のゲート電極を有するデバイ
ス、例えばＨＥＭＴ等にも本発明は適用可能である。さ
らに、リセス構造を組合せ、ゲート電極を基板の表面に
凹設されたリセス部内に設けるようにしてもよい。
【００３１】また、図示しないが、同一ウエハ上に多数
の素子を製作する場合、第一の保護膜をパターニングす
るためのマスクパターンにおいて、素子毎にゲート長や
ゲート・ソース間距離の設計値を変えておけば、同一ウ
エハ上に同一工程によってゲート長やゲート・ソース間
距離の異なる素子を同時に形成することができる。
の素子を製作する場合、第一の保護膜をパターニングす
るためのマスクパターンにおいて、素子毎にゲート長や
ゲート・ソース間距離の設計値を変えておけば、同一ウ
エハ上に同一工程によってゲート長やゲート・ソース間
距離の異なる素子を同時に形成することができる。
【００３２】
【発明の効果】本発明によれば、ソース領域及びドレイ
ン領域をセルフアライメントによって形成することがで
き、ゲート・ソース間距離及びゲート・ドレイン間距離
を精度良く形成することができる。
ン領域をセルフアライメントによって形成することがで
き、ゲート・ソース間距離及びゲート・ドレイン間距離
を精度良く形成することができる。
【００３３】しかも、第一の保護膜のパターニング時に
ゲート電極、ソース領域、ドレイン領域等のパターンや
寸法を任意に、しかも、独立に設定することができるの
で、ゲート・ソース間距離やゲート・ドレイン間距離を
互いに独立に任意の寸法となるように設定できる。従っ
て、ゲート・ソース間距離とゲート・ドレイン間距離と
が異なる半導体装置を形成することができ、また、同一
ウェハ上に同一工程によりゲート長やゲート・ソース間
距離の異なる素子を同時に作製することもできる。この
結果、側壁ゲート法等によって製作不可能であった構造
の半導体装置を製作可能になる。
ゲート電極、ソース領域、ドレイン領域等のパターンや
寸法を任意に、しかも、独立に設定することができるの
で、ゲート・ソース間距離やゲート・ドレイン間距離を
互いに独立に任意の寸法となるように設定できる。従っ
て、ゲート・ソース間距離とゲート・ドレイン間距離と
が異なる半導体装置を形成することができ、また、同一
ウェハ上に同一工程によりゲート長やゲート・ソース間
距離の異なる素子を同時に作製することもできる。この
結果、側壁ゲート法等によって製作不可能であった構造
の半導体装置を製作可能になる。
【図１】（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）（ｇ）
（ｈ）（ｉ）は、本発明の一実施例によるＭＥＳＦＥＴ
の製造方法を示す断面図である。
（ｈ）（ｉ）は、本発明の一実施例によるＭＥＳＦＥＴ
の製造方法を示す断面図である。
【図２】（ａ）（ｂ）は本発明の別な実施例によるＭＥ
ＳＦＥＴの製造方法の一部を示す断面図である。
ＳＦＥＴの製造方法の一部を示す断面図である。
【図３】（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）（ｇ）
（ｈ）（ｉ）（ｊ）は、従来例によるＭＥＳＦＥＴの製
造方法を示す断面図である。
（ｈ）（ｉ）（ｊ）は、従来例によるＭＥＳＦＥＴの製
造方法を示す断面図である。
１ ＧａＡｓ基板 １ｂ ソース側ｎ+層 １ｃ ドレイン側ｎ+層 ２ ＳｉＮX膜 ３ａ ゲートパターン ３ｂ ソースパターン ３ｃ ドレインパターン ４ ＳｉＯ2膜 ６ｂ ソース電極 ６ｃ ドレイン電極 ８ ゲート電極
Claims (1)
- 【請求項１】 動作層を持つ化合物半導体基板上に第一
の保護膜を形成し、当該第一の保護膜にゲートパター
ン、ソースパターン及びドレインパターンを同時に開口
する工程と、 前記第一の保護膜に開口したゲートパターンを第二の保
護膜で埋めて塞ぐ工程と、 前記第一及び第二の保護膜をマスクとして前記基板のソ
ースパターン領域及びドレインパターン領域に不純物を
注入し、ソース領域及びドレイン領域を形成する工程
と、 前記ソース領域及びドレイン領域の上にソース電極及び
ドレイン電極を形成する工程と、 この後、前記第二の保護膜を除去して、前記基板のゲー
トパターン領域にゲート電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35910292A JPH06196505A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35910292A JPH06196505A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196505A true JPH06196505A (ja) | 1994-07-15 |
Family
ID=18462759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35910292A Pending JPH06196505A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06196505A (ja) |
-
1992
- 1992-12-24 JP JP35910292A patent/JPH06196505A/ja active Pending
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