JPH06196505A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06196505A JPH06196505A JP35910292A JP35910292A JPH06196505A JP H06196505 A JPH06196505 A JP H06196505A JP 35910292 A JP35910292 A JP 35910292A JP 35910292 A JP35910292 A JP 35910292A JP H06196505 A JPH06196505 A JP H06196505A
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- pattern
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Abstract
(57)【要約】
【目的】 ゲート・ソース間距離とゲート・ドレイン間
距離とを互いに独立に設計することができ、しかも、同
一ウエハ上の同一工程において異なるゲート・ソース間
距離を持つ複数のMESFET等を製造できるようにす
る。 【構成】 基板1の動作層1aの表面にSiNx膜2を
形成し、SiNx膜2にゲートパターン3a,ソースパ
ターン3b,ドレインパターン3cを開口する。つい
で、SiNx膜2の上にSiO2膜4を堆積させて各パタ
ーン3a,3b,3cを埋めた後、再びソース及びドレ
インパターン3b,3cを開口する。開口したソース及
びドレインパターン3b,3cにイオン注入してソース
側及びドレイン側n+層1b,1cを形成し、ソース側
及びドレイン側n+層1b,1cの上にソース及びドレ
イン電極6b,6cを形成する。この後、ゲートパター
ン3a内のSiO2膜4を除去してゲートパターン3a
内にゲート電極8を形成する。
距離とを互いに独立に設計することができ、しかも、同
一ウエハ上の同一工程において異なるゲート・ソース間
距離を持つ複数のMESFET等を製造できるようにす
る。 【構成】 基板1の動作層1aの表面にSiNx膜2を
形成し、SiNx膜2にゲートパターン3a,ソースパ
ターン3b,ドレインパターン3cを開口する。つい
で、SiNx膜2の上にSiO2膜4を堆積させて各パタ
ーン3a,3b,3cを埋めた後、再びソース及びドレ
インパターン3b,3cを開口する。開口したソース及
びドレインパターン3b,3cにイオン注入してソース
側及びドレイン側n+層1b,1cを形成し、ソース側
及びドレイン側n+層1b,1cの上にソース及びドレ
イン電極6b,6cを形成する。この後、ゲートパター
ン3a内のSiO2膜4を除去してゲートパターン3a
内にゲート電極8を形成する。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。具体的にいうと、GaAs−MESFETやH
EMT等の化合物半導体装置の製造方法に関する。
関する。具体的にいうと、GaAs−MESFETやH
EMT等の化合物半導体装置の製造方法に関する。
【0002】
【従来技術】MESFET(metal-semiconductor FE
T)においては、ゲート電極とソース領域の間の距離
(以下、ゲート・ソース間距離という。)やゲート電極
とドレイン領域の間の距離(以下、ゲート・ドレイン間
距離という。)を小さくすることは、素子の特性向上に
つながる。しかしながら、従来のMESFETの製造方
法にあっては、半導体基板上に形成された保護膜にソー
スパターン及びドレインパターンを開口し、イオン注入
してソース及びドレイン領域を形成した後、ソース及び
ドレインパターンの間にゲートパターンを開口しゲート
電極を形成するので、ゲートパターンを形成する時のマ
スクアライメントの精度からゲート・ソース間距離及び
ゲート・ドレイン間距離を小さく、かつ、精度良く設定
するには限界があった。
T)においては、ゲート電極とソース領域の間の距離
(以下、ゲート・ソース間距離という。)やゲート電極
とドレイン領域の間の距離(以下、ゲート・ドレイン間
距離という。)を小さくすることは、素子の特性向上に
つながる。しかしながら、従来のMESFETの製造方
法にあっては、半導体基板上に形成された保護膜にソー
スパターン及びドレインパターンを開口し、イオン注入
してソース及びドレイン領域を形成した後、ソース及び
ドレインパターンの間にゲートパターンを開口しゲート
電極を形成するので、ゲートパターンを形成する時のマ
スクアライメントの精度からゲート・ソース間距離及び
ゲート・ドレイン間距離を小さく、かつ、精度良く設定
するには限界があった。
【0003】このため、従来からも種々のセルフアライ
メントによる製造方法が提案されている。図3(a)〜
(j)に示すものは、側壁ゲートセルフアライメント法
によるMESFETの製造方法である。この製造方法
は、つぎのようにしてMESFET38を製造するもの
である。まず、エピタキシャル成長法もしくはイオン注
入法によって動作層31aを形成した半絶縁性GaAs
基板31上にSiNX膜32aを堆積させた後、フォト
リソグラフィー法等によりSiNX膜32aを加工して
ゲート電極形成用のダミーゲート32を形成する〔図3
(a)〕。次に、ダミーゲート32の上からウエハの表
面にSiO2膜33を堆積させ〔図3(b)〕、RIE
(反応性イオンエッチング)法によりSiO2膜33に
異方性エッチングを施してダミーゲート32の側壁33
b,33cを形成する〔図3(c)〕。
メントによる製造方法が提案されている。図3(a)〜
(j)に示すものは、側壁ゲートセルフアライメント法
によるMESFETの製造方法である。この製造方法
は、つぎのようにしてMESFET38を製造するもの
である。まず、エピタキシャル成長法もしくはイオン注
入法によって動作層31aを形成した半絶縁性GaAs
基板31上にSiNX膜32aを堆積させた後、フォト
リソグラフィー法等によりSiNX膜32aを加工して
ゲート電極形成用のダミーゲート32を形成する〔図3
(a)〕。次に、ダミーゲート32の上からウエハの表
面にSiO2膜33を堆積させ〔図3(b)〕、RIE
(反応性イオンエッチング)法によりSiO2膜33に
異方性エッチングを施してダミーゲート32の側壁33
b,33cを形成する〔図3(c)〕。
【0004】この後、ダミーゲート32及び側壁33
b,33cをマスクとしてイオン注入を行い、図3
(d)に示すように、ダミーゲート32の両側にソース
側n+層(ソース領域)31b及びドレイン側n+層(ド
レイン領域)31cを形成し、As雰囲気中でアニール
を行なう。ついで、ウエハの表面にフォトレジスト膜3
4を形成し、フォトリソグラフィー法によってフォトレ
ジスト膜34にソース電極パターン及びドレイン電極パ
ターンを開口した後、ソース・ドレイン金属35を蒸着
する〔図3(e)〕。ついで、フォトレジスト膜34を
除去し、ソース側n+層31b及びドレイン側n+層31
cの上にソース電極35b及びドレイン電極35cを形
成する〔図3(f)〕。
b,33cをマスクとしてイオン注入を行い、図3
(d)に示すように、ダミーゲート32の両側にソース
側n+層(ソース領域)31b及びドレイン側n+層(ド
レイン領域)31cを形成し、As雰囲気中でアニール
を行なう。ついで、ウエハの表面にフォトレジスト膜3
4を形成し、フォトリソグラフィー法によってフォトレ
ジスト膜34にソース電極パターン及びドレイン電極パ
ターンを開口した後、ソース・ドレイン金属35を蒸着
する〔図3(e)〕。ついで、フォトレジスト膜34を
除去し、ソース側n+層31b及びドレイン側n+層31
cの上にソース電極35b及びドレイン電極35cを形
成する〔図3(f)〕。
【0005】ダミーゲート32及び側壁33b,33c
が隠れるまでウエハ表面にフォトレジスト膜36を形成
し〔図3(g)〕、フォトレジスト膜36をエッチング
してダミーゲート32及び側壁33b,33cの頂部の
みを露出させる〔図3(h)〕。ついで、ダミーゲート
32及び側壁33b,33cをエッチング除去してフォ
トレジスト膜36にゲートパターン36aを開口し、フ
ォトレジスト膜36の上からゲート金属37を蒸着する
〔図3(i)〕。このとき、ゲートパターン36a内に
はダミーゲート32の底面を型としたゲート電極37a
が形成される。したがって、フォトレジスト膜36を除
去すると、MESFET38が完成する〔図3
(j)〕。
が隠れるまでウエハ表面にフォトレジスト膜36を形成
し〔図3(g)〕、フォトレジスト膜36をエッチング
してダミーゲート32及び側壁33b,33cの頂部の
みを露出させる〔図3(h)〕。ついで、ダミーゲート
32及び側壁33b,33cをエッチング除去してフォ
トレジスト膜36にゲートパターン36aを開口し、フ
ォトレジスト膜36の上からゲート金属37を蒸着する
〔図3(i)〕。このとき、ゲートパターン36a内に
はダミーゲート32の底面を型としたゲート電極37a
が形成される。したがって、フォトレジスト膜36を除
去すると、MESFET38が完成する〔図3
(j)〕。
【0006】
【発明が解決しようとする課題】上記のようなMESF
ETの製造方法にあっては、ゲート・ソース間距離及び
ゲート・ドレイン間距離は、いずれも側壁33b,33
cの幅によって決まり、側壁33b,33cの幅はRI
E法によるエッチングプロセスにおける条件を操作する
ことにより、ある程度の範囲で設定できる。
ETの製造方法にあっては、ゲート・ソース間距離及び
ゲート・ドレイン間距離は、いずれも側壁33b,33
cの幅によって決まり、側壁33b,33cの幅はRI
E法によるエッチングプロセスにおける条件を操作する
ことにより、ある程度の範囲で設定できる。
【0007】しかしながら、上記従来の製造方法にあっ
ては、側壁33b,33cはRIE法によりSiO2膜
33を異方性エッチングすることによって形成されるの
で、ダミーゲート32の両側に残された側壁33b,3
3cの幅は独立に設定することができない。このため、
ゲート・ソース間距離及びゲート・ドレイン間距離をそ
れぞれ独立に任意の値に設定することができなかった。
従って、従来方法にあっては、ゲート・ソース間距離と
ゲート・ドレイン間距離を非対称に大きく異ならせた
り、あるいは、同一ウェハ上の同一工程において、ゲー
ト・ソース間距離が異なる複数のMESFETを作製す
ることができなかった。
ては、側壁33b,33cはRIE法によりSiO2膜
33を異方性エッチングすることによって形成されるの
で、ダミーゲート32の両側に残された側壁33b,3
3cの幅は独立に設定することができない。このため、
ゲート・ソース間距離及びゲート・ドレイン間距離をそ
れぞれ独立に任意の値に設定することができなかった。
従って、従来方法にあっては、ゲート・ソース間距離と
ゲート・ドレイン間距離を非対称に大きく異ならせた
り、あるいは、同一ウェハ上の同一工程において、ゲー
ト・ソース間距離が異なる複数のMESFETを作製す
ることができなかった。
【0008】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、ゲート・ソ
ース間距離とゲート・ドレイン間距離とを互いに独立に
設計することができ、しかも、同一ウェハ上の同一工程
において異なるゲート・ソース間距離を持つ複数のME
SFET等を製造することができる半導体装置の製造方
法を提供することにある。
れたものであり、その目的とするところは、ゲート・ソ
ース間距離とゲート・ドレイン間距離とを互いに独立に
設計することができ、しかも、同一ウェハ上の同一工程
において異なるゲート・ソース間距離を持つ複数のME
SFET等を製造することができる半導体装置の製造方
法を提供することにある。
【0009】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、動作層を持つ化合物半導体基板上に第一の保
護膜を形成し、当該第一の保護膜にゲートパターン、ソ
ースパターン及びドレインパターンを同時に開口する工
程と、前記第一の保護膜に開口したゲートパターンを第
二の保護膜で埋めて塞ぐ工程と、前記第一及び第二の保
護膜をマスクとして前記基板のソースパターン領域及び
ドレインパターン領域に不純物を注入し、ソース領域及
びドレイン領域を形成する工程と、前記ソース領域及び
ドレイン領域の上にソース電極及びドレイン電極を形成
する工程と、この後、前記第二の保護膜を除去して、前
記基板のゲートパターン領域にゲート電極を形成する工
程とを有することを特徴としている。
造方法は、動作層を持つ化合物半導体基板上に第一の保
護膜を形成し、当該第一の保護膜にゲートパターン、ソ
ースパターン及びドレインパターンを同時に開口する工
程と、前記第一の保護膜に開口したゲートパターンを第
二の保護膜で埋めて塞ぐ工程と、前記第一及び第二の保
護膜をマスクとして前記基板のソースパターン領域及び
ドレインパターン領域に不純物を注入し、ソース領域及
びドレイン領域を形成する工程と、前記ソース領域及び
ドレイン領域の上にソース電極及びドレイン電極を形成
する工程と、この後、前記第二の保護膜を除去して、前
記基板のゲートパターン領域にゲート電極を形成する工
程とを有することを特徴としている。
【0010】
【作用】本発明の半導体装置の製造方法にあっては、第
一の保護膜にゲートパターン、ソースパターン及びドレ
インパターンを同時に開口した後、一旦ゲートパターン
を第二の保護膜によって塞ぎ、第一の保護膜及び第二の
保護膜をマスクとしてソース領域及びドレイン領域を形
成し、ついで、第二の保護膜を除去してゲートパターン
を再び開口させてゲート電極を形成している。
一の保護膜にゲートパターン、ソースパターン及びドレ
インパターンを同時に開口した後、一旦ゲートパターン
を第二の保護膜によって塞ぎ、第一の保護膜及び第二の
保護膜をマスクとしてソース領域及びドレイン領域を形
成し、ついで、第二の保護膜を除去してゲートパターン
を再び開口させてゲート電極を形成している。
【0011】従って、ゲート電極を形成するためのゲー
トパターンを基準としてソース領域及びドレイン領域を
セルフアライメントによって形成することができ、ゲー
ト・ソース間距離及びゲート・ドレイン間距離を精度良
く形成することができる。
トパターンを基準としてソース領域及びドレイン領域を
セルフアライメントによって形成することができ、ゲー
ト・ソース間距離及びゲート・ドレイン間距離を精度良
く形成することができる。
【0012】また、第一の保護膜のパターニング時にゲ
ート電極、ソース領域、ドレイン領域等のパターンや寸
法を任意に、しかも、独立に設定することができるの
で、ゲート・ソース間距離やゲート・ドレイン間距離を
互いに独立に任意の寸法となるように設定できる。従っ
て、ゲート・ソース間距離とゲート・ドレイン間距離と
が異なる半導体装置を形成することができ、また、同一
ウェハ上に同一工程によりゲート長やゲート・ソース間
距離の異なる素子を同時に製作することもできる。
ート電極、ソース領域、ドレイン領域等のパターンや寸
法を任意に、しかも、独立に設定することができるの
で、ゲート・ソース間距離やゲート・ドレイン間距離を
互いに独立に任意の寸法となるように設定できる。従っ
て、ゲート・ソース間距離とゲート・ドレイン間距離と
が異なる半導体装置を形成することができ、また、同一
ウェハ上に同一工程によりゲート長やゲート・ソース間
距離の異なる素子を同時に製作することもできる。
【0013】
【実施例】図1(a)〜(i)に本発明の一実施例によ
るMESFETの製造方法を示す。ここでは便宜上、ゲ
ート長が0.5μm、ゲート電極8とソース側n+層1b
の間の距離(ゲート・ソース間距離)が0.5μm、ゲ
ート電極8とドレイン側n+層1cの間の距離(ゲート
・ドレイン間距離)が1.0μmの場合を説明する。
るMESFETの製造方法を示す。ここでは便宜上、ゲ
ート長が0.5μm、ゲート電極8とソース側n+層1b
の間の距離(ゲート・ソース間距離)が0.5μm、ゲ
ート電極8とドレイン側n+層1cの間の距離(ゲート
・ドレイン間距離)が1.0μmの場合を説明する。
【0014】まず、図1(a)に示すように、エピタキ
シャル成長もしくはイオン注入技術によって表層部に動
作層1aを形成された半絶縁性GaAs基板1上にSi
NX膜2を堆積させる。このとき、SiNX膜2の膜厚は
ゲート長とほぼ同じとし、ここでは0.5μmとする。
シャル成長もしくはイオン注入技術によって表層部に動
作層1aを形成された半絶縁性GaAs基板1上にSi
NX膜2を堆積させる。このとき、SiNX膜2の膜厚は
ゲート長とほぼ同じとし、ここでは0.5μmとする。
【0015】次に、SiNX膜2の上にフォトレジスト
膜3を形成し、フォトリソグラフィー法によってフォト
レジスト膜3にゲートパターン3a、ソースパターン3
b及びドレインパターン3cを開口する〔図1
(b)〕。このときのゲートパターン3aの開口幅によ
りゲート長が決まり(側壁を設けた場合には、側壁の幅
だけゲート長は短くなる)、ゲートパターン3aとソー
スパターン3bの間のフォトレジスト膜3の幅によりゲ
ート・ソース間距離が決まり、ゲートパターン3aとド
レインパターン3cの間のフォトレジスト膜3の幅によ
りゲート・ドレイン間距離が決まる。
膜3を形成し、フォトリソグラフィー法によってフォト
レジスト膜3にゲートパターン3a、ソースパターン3
b及びドレインパターン3cを開口する〔図1
(b)〕。このときのゲートパターン3aの開口幅によ
りゲート長が決まり(側壁を設けた場合には、側壁の幅
だけゲート長は短くなる)、ゲートパターン3aとソー
スパターン3bの間のフォトレジスト膜3の幅によりゲ
ート・ソース間距離が決まり、ゲートパターン3aとド
レインパターン3cの間のフォトレジスト膜3の幅によ
りゲート・ドレイン間距離が決まる。
【0016】ついで、各パターン3a,3b,3cから
露出したSiNX膜2をエッチング除去し、フォトレジ
スト膜3のゲートパターン3a、ソースパターン3b及
びドレインパターン3cをそれぞれSiNX膜3まで深
くし、フォトレジスト膜3を除去して各パターン3a,
3b,3cをSiNX膜2に転写する〔図1(c)〕。
露出したSiNX膜2をエッチング除去し、フォトレジ
スト膜3のゲートパターン3a、ソースパターン3b及
びドレインパターン3cをそれぞれSiNX膜3まで深
くし、フォトレジスト膜3を除去して各パターン3a,
3b,3cをSiNX膜2に転写する〔図1(c)〕。
【0017】次に、図1(d)に示すように、表面全体
にSiO2間4を堆積させる。このときの堆積は、等方
的であることが必要で、SiNX膜2と同程度の膜厚の
約0.5μmとする。これにより、ゲートパターン3a
はSiO2膜4で完全に埋まり、ゲートパターン3aの
部分では他の部分の約2倍の膜厚のSiO2膜4が堆積
する。
にSiO2間4を堆積させる。このときの堆積は、等方
的であることが必要で、SiNX膜2と同程度の膜厚の
約0.5μmとする。これにより、ゲートパターン3a
はSiO2膜4で完全に埋まり、ゲートパターン3aの
部分では他の部分の約2倍の膜厚のSiO2膜4が堆積
する。
【0018】この後、RIE法等の異方性エッチングに
よりSiO2膜4を約0.5μmだけエッチング除去する
と、ゲートパターン3aを埋めたSiO2膜4は残り、
ソースパターン3bやドレインパターン3cを埋めてい
たSiO2膜4はほぼ完全に除去される。
よりSiO2膜4を約0.5μmだけエッチング除去する
と、ゲートパターン3aを埋めたSiO2膜4は残り、
ソースパターン3bやドレインパターン3cを埋めてい
たSiO2膜4はほぼ完全に除去される。
【0019】ついで、ソースパターン3bやドレインパ
ターン3cを通してGaAs基板1の動作層1aにイオ
ン注入し、ソース側n+層1b及びドレイン側n+層1c
を形成した後、As雰囲気中でアニールする〔図1
(e)〕。
ターン3cを通してGaAs基板1の動作層1aにイオ
ン注入し、ソース側n+層1b及びドレイン側n+層1c
を形成した後、As雰囲気中でアニールする〔図1
(e)〕。
【0020】なお、SiO2膜4を異方性エッチングす
る工程においてソース及びドレインパターン3b,3c
内のSiO2膜4を完全に除去せず、SiO2膜4を薄く
残しておき、薄いSiO2膜4を透過させてイオン注入
してもよい。この場合は、ソース側及びドレイン側n+
層1b,1cからのAsの蒸発をSiO2膜4によって
抑えることができるので、空気中でアニールを行うこと
ができる。
る工程においてソース及びドレインパターン3b,3c
内のSiO2膜4を完全に除去せず、SiO2膜4を薄く
残しておき、薄いSiO2膜4を透過させてイオン注入
してもよい。この場合は、ソース側及びドレイン側n+
層1b,1cからのAsの蒸発をSiO2膜4によって
抑えることができるので、空気中でアニールを行うこと
ができる。
【0021】次に、図1(f)に示すように、SiO2
膜4の上からウエハの表面全体にフォトレジスト膜5を
形成し、フォトリソグラフィー法によってソース及びド
レイン電極パターンを開口してソース側及びドレイン側
n+層1b,1cを部分的に露出させ、フォトレジスト
膜5の上からソース・ドレイン金属6を蒸着させる。こ
のとき、ソース及びドレイン電極パターン内にソース及
びドレイン電極6b,6cが形成される。
膜4の上からウエハの表面全体にフォトレジスト膜5を
形成し、フォトリソグラフィー法によってソース及びド
レイン電極パターンを開口してソース側及びドレイン側
n+層1b,1cを部分的に露出させ、フォトレジスト
膜5の上からソース・ドレイン金属6を蒸着させる。こ
のとき、ソース及びドレイン電極パターン内にソース及
びドレイン電極6b,6cが形成される。
【0022】ついで、図1(g)に示すように、不要と
なったフォトレジスト膜5を除去し、熱処理を施してソ
ース及びドレイン電極6b,6cとソース側及びドレイ
ン側n+層1b,1cを合金化させ、ソース電極6b及
びドレイン電極6cをそれぞれオーミック接触させる。
なったフォトレジスト膜5を除去し、熱処理を施してソ
ース及びドレイン電極6b,6cとソース側及びドレイ
ン側n+層1b,1cを合金化させ、ソース電極6b及
びドレイン電極6cをそれぞれオーミック接触させる。
【0023】次に、図1(h)に示すように、露出して
いるSiO2膜4を完全に選択的エッチングにより除去
する。ついで、表面にフォトレジスト膜7を形成し、ゲ
ート電極パターン7aを開口してゲートパターン3a内
のGaAs基板1の動作層1aを露出させる。ここへゲ
ート金属を蒸着させると、ゲート電極パターン7a及び
ゲートパターン3a内にはゲート電極8が形成される。
いるSiO2膜4を完全に選択的エッチングにより除去
する。ついで、表面にフォトレジスト膜7を形成し、ゲ
ート電極パターン7aを開口してゲートパターン3a内
のGaAs基板1の動作層1aを露出させる。ここへゲ
ート金属を蒸着させると、ゲート電極パターン7a及び
ゲートパターン3a内にはゲート電極8が形成される。
【0024】このとき、ゲート電極パターン7aの開口
幅をゲートパターン3aの開口幅、すなわちゲート長よ
りも大きくしておき、ゲートパターン3a内に露出させ
たGaAs基板1の表面からゲートパターン3aの両側
のSiNX膜2,2の表面にかけてゲート電極8を断面
T字形になるように形成すれば、ゲート抵抗を低減させ
ることができ、ひいてはMESFET9の高周波特性を
向上させることができる。最後に、フォトレジスト膜7
を除去してMESFET9の作製を終了する〔図1
(i)〕。
幅をゲートパターン3aの開口幅、すなわちゲート長よ
りも大きくしておき、ゲートパターン3a内に露出させ
たGaAs基板1の表面からゲートパターン3aの両側
のSiNX膜2,2の表面にかけてゲート電極8を断面
T字形になるように形成すれば、ゲート抵抗を低減させ
ることができ、ひいてはMESFET9の高周波特性を
向上させることができる。最後に、フォトレジスト膜7
を除去してMESFET9の作製を終了する〔図1
(i)〕。
【0025】本実施例によるMESFETの製造方法に
あっては、MESFETのゲート電極8、ソース側n+
層1b及びドレイン側n+層1cは、フォトリソグラフ
ィー法によりSiNX膜2に同時に開口したゲートパタ
ーン3a、ソースパターン3b及びドレインパターン3
cによって形成されるので、マスク合わせによる位置誤
差が発生せず、セルフアライメントによってゲート・ソ
ース間距離及びゲート・ドレイン間距離を精度良く得る
ことができ、MESFET製造の再現性が向上する。
あっては、MESFETのゲート電極8、ソース側n+
層1b及びドレイン側n+層1cは、フォトリソグラフ
ィー法によりSiNX膜2に同時に開口したゲートパタ
ーン3a、ソースパターン3b及びドレインパターン3
cによって形成されるので、マスク合わせによる位置誤
差が発生せず、セルフアライメントによってゲート・ソ
ース間距離及びゲート・ドレイン間距離を精度良く得る
ことができ、MESFET製造の再現性が向上する。
【0026】また、SiNX膜2をパターニングするこ
とによってゲート電極8、ソース側n+層1b及びドレ
イン側n+層1cの寸法及び位置を決めることができる
ので、ゲート長、ゲート・ソース間距離及びゲート・ド
レイン間距離をそれぞれ独立して任意の寸法に設定で
き、例えばゲート長と同程度である最小線幅から任意の
長さで設定することができる。しかも、SiNX膜2を
パターニングするマスク次第で、ゲート・ソース間距離
とゲート・ドレイン間距離も任意に異ならせることがで
きると共に同一ウエハ上に同一工程によりゲート・ソー
ス間距離の異なるMESFET9を同時に製作すること
もできる。
とによってゲート電極8、ソース側n+層1b及びドレ
イン側n+層1cの寸法及び位置を決めることができる
ので、ゲート長、ゲート・ソース間距離及びゲート・ド
レイン間距離をそれぞれ独立して任意の寸法に設定で
き、例えばゲート長と同程度である最小線幅から任意の
長さで設定することができる。しかも、SiNX膜2を
パターニングするマスク次第で、ゲート・ソース間距離
とゲート・ドレイン間距離も任意に異ならせることがで
きると共に同一ウエハ上に同一工程によりゲート・ソー
ス間距離の異なるMESFET9を同時に製作すること
もできる。
【0027】図2(a)(b)は本発明の別な実施例に
よるMESFETの製造方法を示す断面図である。本実
施例のMESFET10の製造方法にあっては、ソース
電極6b及びドレイン電極6cを形成するまでの工程は
上述の実施例の図1(a)〜(g)の工程と同じであ
る。
よるMESFETの製造方法を示す断面図である。本実
施例のMESFET10の製造方法にあっては、ソース
電極6b及びドレイン電極6cを形成するまでの工程は
上述の実施例の図1(a)〜(g)の工程と同じであ
る。
【0028】この実施例においては、図1(a)〜
(g)と同様にして、ソース電極6b及びドレイン電極
6cをそれぞれソース側n+層1b及びドレイン側n+層
1cの上に形成した後、ゲートパターン3aに残ってい
たSiO2膜4を選択的にエッチング除去する。このと
き、SiO2膜4を完全にエッチング除去せず、図2
(a)に示すように、SiO2膜4の一部をSiNX膜2
の側壁4aとしてゲートパターン3a内に残しておく。
この後、表面にフォトレジスト膜7を形成し、ゲート電
極パターン7aを開口してゲートパターン3a内のGa
As基板1の動作層1aを露出させる。ここへゲート金
属を蒸着させ、フォトレジスト膜7を除去してゲート電
極8を形成する〔図2(b)〕。
(g)と同様にして、ソース電極6b及びドレイン電極
6cをそれぞれソース側n+層1b及びドレイン側n+層
1cの上に形成した後、ゲートパターン3aに残ってい
たSiO2膜4を選択的にエッチング除去する。このと
き、SiO2膜4を完全にエッチング除去せず、図2
(a)に示すように、SiO2膜4の一部をSiNX膜2
の側壁4aとしてゲートパターン3a内に残しておく。
この後、表面にフォトレジスト膜7を形成し、ゲート電
極パターン7aを開口してゲートパターン3a内のGa
As基板1の動作層1aを露出させる。ここへゲート金
属を蒸着させ、フォトレジスト膜7を除去してゲート電
極8を形成する〔図2(b)〕。
【0029】この実施例においては、ゲートパターン内
の両側の側壁4aの幅だけゲート電極8のゲート長を短
くすることができ、短いゲート長のゲート電極8を形成
することができる。
の両側の側壁4aの幅だけゲート電極8のゲート長を短
くすることができ、短いゲート長のゲート電極8を形成
することができる。
【0030】なお、上記実施例においては、第一の保護
膜としてSiNX膜を使用し、第二の保護膜としてSi
O2膜を使用したが、逆に、第一の保護膜としてSiO2
膜を使用し、第二の保護膜としてSiNX膜を使用して
もよい。また、ドレイン、ソース及びゲート電極の形成
にはリフトオフ法を用いているが、エッチング法により
形成してもよい。さらに、上記実施例ではMESFET
について適用したが、類似のゲート電極を有するデバイ
ス、例えばHEMT等にも本発明は適用可能である。さ
らに、リセス構造を組合せ、ゲート電極を基板の表面に
凹設されたリセス部内に設けるようにしてもよい。
膜としてSiNX膜を使用し、第二の保護膜としてSi
O2膜を使用したが、逆に、第一の保護膜としてSiO2
膜を使用し、第二の保護膜としてSiNX膜を使用して
もよい。また、ドレイン、ソース及びゲート電極の形成
にはリフトオフ法を用いているが、エッチング法により
形成してもよい。さらに、上記実施例ではMESFET
について適用したが、類似のゲート電極を有するデバイ
ス、例えばHEMT等にも本発明は適用可能である。さ
らに、リセス構造を組合せ、ゲート電極を基板の表面に
凹設されたリセス部内に設けるようにしてもよい。
【0031】また、図示しないが、同一ウエハ上に多数
の素子を製作する場合、第一の保護膜をパターニングす
るためのマスクパターンにおいて、素子毎にゲート長や
ゲート・ソース間距離の設計値を変えておけば、同一ウ
エハ上に同一工程によってゲート長やゲート・ソース間
距離の異なる素子を同時に形成することができる。
の素子を製作する場合、第一の保護膜をパターニングす
るためのマスクパターンにおいて、素子毎にゲート長や
ゲート・ソース間距離の設計値を変えておけば、同一ウ
エハ上に同一工程によってゲート長やゲート・ソース間
距離の異なる素子を同時に形成することができる。
【0032】
【発明の効果】本発明によれば、ソース領域及びドレイ
ン領域をセルフアライメントによって形成することがで
き、ゲート・ソース間距離及びゲート・ドレイン間距離
を精度良く形成することができる。
ン領域をセルフアライメントによって形成することがで
き、ゲート・ソース間距離及びゲート・ドレイン間距離
を精度良く形成することができる。
【0033】しかも、第一の保護膜のパターニング時に
ゲート電極、ソース領域、ドレイン領域等のパターンや
寸法を任意に、しかも、独立に設定することができるの
で、ゲート・ソース間距離やゲート・ドレイン間距離を
互いに独立に任意の寸法となるように設定できる。従っ
て、ゲート・ソース間距離とゲート・ドレイン間距離と
が異なる半導体装置を形成することができ、また、同一
ウェハ上に同一工程によりゲート長やゲート・ソース間
距離の異なる素子を同時に作製することもできる。この
結果、側壁ゲート法等によって製作不可能であった構造
の半導体装置を製作可能になる。
ゲート電極、ソース領域、ドレイン領域等のパターンや
寸法を任意に、しかも、独立に設定することができるの
で、ゲート・ソース間距離やゲート・ドレイン間距離を
互いに独立に任意の寸法となるように設定できる。従っ
て、ゲート・ソース間距離とゲート・ドレイン間距離と
が異なる半導体装置を形成することができ、また、同一
ウェハ上に同一工程によりゲート長やゲート・ソース間
距離の異なる素子を同時に作製することもできる。この
結果、側壁ゲート法等によって製作不可能であった構造
の半導体装置を製作可能になる。
【図1】(a)(b)(c)(d)(e)(f)(g)
(h)(i)は、本発明の一実施例によるMESFET
の製造方法を示す断面図である。
(h)(i)は、本発明の一実施例によるMESFET
の製造方法を示す断面図である。
【図2】(a)(b)は本発明の別な実施例によるME
SFETの製造方法の一部を示す断面図である。
SFETの製造方法の一部を示す断面図である。
【図3】(a)(b)(c)(d)(e)(f)(g)
(h)(i)(j)は、従来例によるMESFETの製
造方法を示す断面図である。
(h)(i)(j)は、従来例によるMESFETの製
造方法を示す断面図である。
1 GaAs基板 1b ソース側n+層 1c ドレイン側n+層 2 SiNX膜 3a ゲートパターン 3b ソースパターン 3c ドレインパターン 4 SiO2膜 6b ソース電極 6c ドレイン電極 8 ゲート電極
Claims (1)
- 【請求項1】 動作層を持つ化合物半導体基板上に第一
の保護膜を形成し、当該第一の保護膜にゲートパター
ン、ソースパターン及びドレインパターンを同時に開口
する工程と、 前記第一の保護膜に開口したゲートパターンを第二の保
護膜で埋めて塞ぐ工程と、 前記第一及び第二の保護膜をマスクとして前記基板のソ
ースパターン領域及びドレインパターン領域に不純物を
注入し、ソース領域及びドレイン領域を形成する工程
と、 前記ソース領域及びドレイン領域の上にソース電極及び
ドレイン電極を形成する工程と、 この後、前記第二の保護膜を除去して、前記基板のゲー
トパターン領域にゲート電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35910292A JPH06196505A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35910292A JPH06196505A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06196505A true JPH06196505A (ja) | 1994-07-15 |
Family
ID=18462759
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35910292A Pending JPH06196505A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06196505A (ja) |
-
1992
- 1992-12-24 JP JP35910292A patent/JPH06196505A/ja active Pending
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