JPH0828380B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0828380B2 JPH0828380B2 JP1052649A JP5264989A JPH0828380B2 JP H0828380 B2 JPH0828380 B2 JP H0828380B2 JP 1052649 A JP1052649 A JP 1052649A JP 5264989 A JP5264989 A JP 5264989A JP H0828380 B2 JPH0828380 B2 JP H0828380B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特にリセス
段が2段になったゲートリセス構造(以下、リセス構造
という)とT型ゲートを有する電界効果トランジスタ及
びその製造方法に関するものである。
段が2段になったゲートリセス構造(以下、リセス構造
という)とT型ゲートを有する電界効果トランジスタ及
びその製造方法に関するものである。
第3図は従来の電界効果トランジスタのリセス構造と
T型ゲート電極構造を示した図である。図において、1
はGaAs基板、2は活性層、23′はT型のゲート電極、22
はリセス部、wはリセスの幅、tはリセスの深さ、aは
ゲート電極23′の下の活性層2の厚さ、lgはゲート電極
23′の長さである。
T型ゲート電極構造を示した図である。図において、1
はGaAs基板、2は活性層、23′はT型のゲート電極、22
はリセス部、wはリセスの幅、tはリセスの深さ、aは
ゲート電極23′の下の活性層2の厚さ、lgはゲート電極
23′の長さである。
次に第4図(a)〜(j)を用いて従来の電界効果ト
ランジスタの製造方法について説明する。
ランジスタの製造方法について説明する。
まず、第4図(a)に示すように窒化膜3を基板1上
に形成された活性層2の上にプラズマCVD等で堆積し、
次に電子ビーム用レジスト,例えば、PMMA(ポリメチル
メタクリレート)レジスト20をスピンコート等で塗布す
る。
に形成された活性層2の上にプラズマCVD等で堆積し、
次に電子ビーム用レジスト,例えば、PMMA(ポリメチル
メタクリレート)レジスト20をスピンコート等で塗布す
る。
次に第4図(b)のようにPMMAレジスト20に電子ビー
ム21を照射し、現像する事によって第4図(c)によう
に開口部を形成する。
ム21を照射し、現像する事によって第4図(c)によう
に開口部を形成する。
次に第4図(d)のようにRIE等の手段を用いて窒化
膜をエッチングした後、第4図(e)に示すように化学
エッチングによって活性層2をリセスエッチングし、リ
セス開口部22を形成する。
膜をエッチングした後、第4図(e)に示すように化学
エッチングによって活性層2をリセスエッチングし、リ
セス開口部22を形成する。
その後、第4図(f)に示すようにPMMAレジスト20を
除去した後、第4図(g)のようにゲート金属23を蒸着
等の手段で全面に形成する。
除去した後、第4図(g)のようにゲート金属23を蒸着
等の手段で全面に形成する。
次に第4図(h)に示すようにネガレジスト24でT型
ゲートの頭部のパターン形成をした後、第4図(i)の
ようにミーリング等の手段でゲート金属23をエッチング
し、ゲート電極23′を形成する。
ゲートの頭部のパターン形成をした後、第4図(i)の
ようにミーリング等の手段でゲート金属23をエッチング
し、ゲート電極23′を形成する。
最後に第4図(j)に示すようにネガレジスト24と窒
化膜3を除去する事によってリセス開口部22にT型のゲ
ート電極23′を有するリセス型T型ゲート電界効果トラ
ンジスタを完成する。
化膜3を除去する事によってリセス開口部22にT型のゲ
ート電極23′を有するリセス型T型ゲート電界効果トラ
ンジスタを完成する。
ここで本構造の電界効果トランジスタではゲート電極
23′の取付部の活性層2をエッチングにより所定の電流
値にするため、キャリア濃度Nに見合った活性層の厚さ
aまで掘込むリセス構造となっている。このリセス構造
のリセス幅wとリセス深さtにより、電界効果トランジ
スタのRF性能およびゲート逆方向耐圧が大きく左右され
る。またゲート逆方向耐圧を大きくするにつれてRF性能
が劣化するという傾向がある。これらの原因としてはゲ
ート逆方向耐圧を決定する空乏層の拡がり,及びRF特性
に大きな影響を与える寄生抵抗ならびに寄生容量がリセ
ス構造により大きく変化する事があげられ、リセス幅w
とリセス深さtの最適化が試みられている。しかしなが
ら、リセス幅wとリセス深さtを制御する方法では高耐
圧化、高性能化に制約が多く、また従来の1段リセス構
造ではリセスエッヂへの電界集中が起こり、ゲート・ド
レイン間の電界集中を分散することができず、他方、こ
れらの寄生抵抗と寄生容量の改善策としてT型ゲート構
造も採用しているが、このT型ゲート構造の採用も1段
リセス構造では寄生抵抗や寄生容量の低減には十分効果
が発揮できない。
23′の取付部の活性層2をエッチングにより所定の電流
値にするため、キャリア濃度Nに見合った活性層の厚さ
aまで掘込むリセス構造となっている。このリセス構造
のリセス幅wとリセス深さtにより、電界効果トランジ
スタのRF性能およびゲート逆方向耐圧が大きく左右され
る。またゲート逆方向耐圧を大きくするにつれてRF性能
が劣化するという傾向がある。これらの原因としてはゲ
ート逆方向耐圧を決定する空乏層の拡がり,及びRF特性
に大きな影響を与える寄生抵抗ならびに寄生容量がリセ
ス構造により大きく変化する事があげられ、リセス幅w
とリセス深さtの最適化が試みられている。しかしなが
ら、リセス幅wとリセス深さtを制御する方法では高耐
圧化、高性能化に制約が多く、また従来の1段リセス構
造ではリセスエッヂへの電界集中が起こり、ゲート・ド
レイン間の電界集中を分散することができず、他方、こ
れらの寄生抵抗と寄生容量の改善策としてT型ゲート構
造も採用しているが、このT型ゲート構造の採用も1段
リセス構造では寄生抵抗や寄生容量の低減には十分効果
が発揮できない。
このように上記のような従来の電界効果トランジスタ
では、高耐圧化,高性能化に制約が多く、ゲート逆方向
耐圧を向上させ、かつゲート・ソース間の寄生抵抗を低
減することは、1段リセス構造のリセス幅wとリセス深
さtの最適化,及びT型ゲート構造の採用だけでは困難
であり、またこのような構造のリセスではゲート・ドレ
イン間の電界集中がリセスエッヂ1箇所に集中するとい
う問題があった。
では、高耐圧化,高性能化に制約が多く、ゲート逆方向
耐圧を向上させ、かつゲート・ソース間の寄生抵抗を低
減することは、1段リセス構造のリセス幅wとリセス深
さtの最適化,及びT型ゲート構造の採用だけでは困難
であり、またこのような構造のリセスではゲート・ドレ
イン間の電界集中がリセスエッヂ1箇所に集中するとい
う問題があった。
そこで、上記従来例の1段リセス構造の改善をはかっ
たものとして以下に示すものがある。
たものとして以下に示すものがある。
即ち、第5図(a)〜(g)は、特開昭61−89681号
公報に示された2段リセス構造を有する半導体装置の製
造方法の各主要工程を示しており、図において、31は半
導体基板、32はソース電極、33はドレイン電極、41はス
ペーサ膜、42はフォトレジスト膜、43は窓、44は第1の
開口部、45は凹部、46は第2の開口部、47は第1段のリ
セス、48は第2段のリセス、49はゲート電極である。
公報に示された2段リセス構造を有する半導体装置の製
造方法の各主要工程を示しており、図において、31は半
導体基板、32はソース電極、33はドレイン電極、41はス
ペーサ膜、42はフォトレジスト膜、43は窓、44は第1の
開口部、45は凹部、46は第2の開口部、47は第1段のリ
セス、48は第2段のリセス、49はゲート電極である。
次に製造方法について説明する。
まず、第5図(a)に示すように半導体基板31の主面
上に一定の間隔をおいてソース電極32及びドレイン電極
33を形成した後に、半導体基板31の主面上,ソース電極
32の表面上及びドレイン電極33の表面上にわたって半導
体基板31をエッチングする第1のエッチング液と異なる
第2のエッチング液でエッチングされる窒化シリコン
膜,酸化シリコン膜などからなるスペーサ膜41を形成す
る。
上に一定の間隔をおいてソース電極32及びドレイン電極
33を形成した後に、半導体基板31の主面上,ソース電極
32の表面上及びドレイン電極33の表面上にわたって半導
体基板31をエッチングする第1のエッチング液と異なる
第2のエッチング液でエッチングされる窒化シリコン
膜,酸化シリコン膜などからなるスペーサ膜41を形成す
る。
次に、第5図(b)に示すように、スペーサ膜41の表
面上にフォトレジスト膜42を形成し、半導体基板31のソ
ース電極32とドレイン電極33との間のゲート電極を形成
すべき部分に対応するフォトレジスト膜42の部分にゲー
ト電極のパターンに対応するパターンを有する窓を形成
する。
面上にフォトレジスト膜42を形成し、半導体基板31のソ
ース電極32とドレイン電極33との間のゲート電極を形成
すべき部分に対応するフォトレジスト膜42の部分にゲー
ト電極のパターンに対応するパターンを有する窓を形成
する。
次に、第5図(c)に示すように、窓43が形成された
フォトレジスト膜42をマスクとし、上記第2のエッチン
グ液を用いたエッチングによってスペーサ膜41に窓43の
パターンに対応するパターンを有する第1の開口部44を
形成する。
フォトレジスト膜42をマスクとし、上記第2のエッチン
グ液を用いたエッチングによってスペーサ膜41に窓43の
パターンに対応するパターンを有する第1の開口部44を
形成する。
次に第5図(d)に示すように、第1の開口部44が形
成されたスペーサ膜41をマスクとし上記第1のエッチン
グ液を用いたエッチングによって半導体基板31の主面部
に第2のリセスを形成するための凹部45を形成する。
成されたスペーサ膜41をマスクとし上記第1のエッチン
グ液を用いたエッチングによって半導体基板31の主面部
に第2のリセスを形成するための凹部45を形成する。
次に第5図(e)に示すように、再度、窓43が形成さ
れたフォトレジスト膜42をマスクとし上記第2のエッチ
ング液を用いたエッチングによってスペーサ膜41に第1
の開口部44のパターンを拡大して第1段のリセスのパタ
ーンに対応するパターンを有する第2の開口部46を形成
する。
れたフォトレジスト膜42をマスクとし上記第2のエッチ
ング液を用いたエッチングによってスペーサ膜41に第1
の開口部44のパターンを拡大して第1段のリセスのパタ
ーンに対応するパターンを有する第2の開口部46を形成
する。
次に、第5図(f)に示すように、第2の開口部46が
形成されたスペーサ膜41をマスクとして上記第1のエッ
チング液を用いたエッチングによって半導体基板1の主
面部に第2の開口部46のパターンに対応するパターンを
有する第1段のリセス47を形成すると同時に第1段のリ
セス47の底面部に凹部45のパターンに対応する第2段の
リス48を形成する。
形成されたスペーサ膜41をマスクとして上記第1のエッ
チング液を用いたエッチングによって半導体基板1の主
面部に第2の開口部46のパターンに対応するパターンを
有する第1段のリセス47を形成すると同時に第1段のリ
セス47の底面部に凹部45のパターンに対応する第2段の
リス48を形成する。
最後に、第5図(g)に示すように、窓42が形成され
たフォトレジスト膜42の表面上と第2段のリセス48の底
面上とにゲート電極形成用金属蒸着膜を形成し、リフト
オフ法によってフォトレジスト膜42をその表面上の金属
蒸着膜とともに除去して第2段のリセス48の底面上にゲ
ート電極49を形成し、2段リセス構造の素子を完成す
る。
たフォトレジスト膜42の表面上と第2段のリセス48の底
面上とにゲート電極形成用金属蒸着膜を形成し、リフト
オフ法によってフォトレジスト膜42をその表面上の金属
蒸着膜とともに除去して第2段のリセス48の底面上にゲ
ート電極49を形成し、2段リセス構造の素子を完成す
る。
上記の製造方法による半導体装置によれば、ゲート電
極形成部分を2段リセス構造とすることができるので、
リセスエッヂへの電界集中を緩和でき、素子の耐圧を大
きくすることができる。
極形成部分を2段リセス構造とすることができるので、
リセスエッヂへの電界集中を緩和でき、素子の耐圧を大
きくすることができる。
しかしながら、上記のような従来の電界効果トランジ
スタの製造方法によれば、リセスの中央部にゲート電極
が形成されるのでゲート・ソース間距離は常にゲート・
ドレイン間距離と等しくなり、素子のRF特性の向上につ
ながるドレイン耐圧の向上とゲート・ソース間容量,ソ
ース抵抗の低減を同時に図ることができなかった。ま
た、このような製造方法によれば、形成されるゲート電
極は台形状となり、ゲート長を0.5μm以下に形成する
ことは極めて困難であり、また、ゲート長の微細化を図
るためにはEBあるいはFIB等の装置の使用を必要とし、
量産の上で問題があった。さらにこのようなゲート電極
構造ではゲート長の微細化を図るにしたがってゲート断
面積が減少してしまい、ゲート抵抗を低減することが困
難であった。また、上記製造方法によれば、第1段のリ
セス47の幅は第5図(e)の工程におけるスペーサ膜41
のサイドエッチングの程度により決定するが、このサイ
ドエッチの終点はフォトレジスト42の下に入り込んでお
り、終点検出が困難であるため、エッチングを制御性良
くしかも再現性良く形成することができなかった。この
ように従来の半導体装置,及びその製造方法では高耐圧
化・高性能化に制約が多く、ゲート逆方向耐圧を向上さ
せるとともにゲート抵抗,及びゲート・ソース間の寄生
抵抗を低減することは困難であった。
スタの製造方法によれば、リセスの中央部にゲート電極
が形成されるのでゲート・ソース間距離は常にゲート・
ドレイン間距離と等しくなり、素子のRF特性の向上につ
ながるドレイン耐圧の向上とゲート・ソース間容量,ソ
ース抵抗の低減を同時に図ることができなかった。ま
た、このような製造方法によれば、形成されるゲート電
極は台形状となり、ゲート長を0.5μm以下に形成する
ことは極めて困難であり、また、ゲート長の微細化を図
るためにはEBあるいはFIB等の装置の使用を必要とし、
量産の上で問題があった。さらにこのようなゲート電極
構造ではゲート長の微細化を図るにしたがってゲート断
面積が減少してしまい、ゲート抵抗を低減することが困
難であった。また、上記製造方法によれば、第1段のリ
セス47の幅は第5図(e)の工程におけるスペーサ膜41
のサイドエッチングの程度により決定するが、このサイ
ドエッチの終点はフォトレジスト42の下に入り込んでお
り、終点検出が困難であるため、エッチングを制御性良
くしかも再現性良く形成することができなかった。この
ように従来の半導体装置,及びその製造方法では高耐圧
化・高性能化に制約が多く、ゲート逆方向耐圧を向上さ
せるとともにゲート抵抗,及びゲート・ソース間の寄生
抵抗を低減することは困難であった。
この発明は、係る問題点を解決するためになされたも
ので、寄生抵抗の低減や寄生容量の低減を図ることがで
き、RF性能及びゲート逆方向耐圧が大きい高性能で高耐
圧の再現性に優れた半導体装置の製造方法を提供するこ
とを目的とする。
ので、寄生抵抗の低減や寄生容量の低減を図ることがで
き、RF性能及びゲート逆方向耐圧が大きい高性能で高耐
圧の再現性に優れた半導体装置の製造方法を提供するこ
とを目的とする。
この発明に係る半導体装置の製造方法は、半導体基板
上にダミーゲート部を残して幅の広い上段リセス部を形
成し、T型ゲート電極の頭部を形成するためのパターン
を形成した後、このパターンを活用してダミーゲートの
頭出しを行ない、幅の狭い下段リセス部をソース電極側
に近付けて形成して2段リセス構造を得、さらに下段リ
セス部にT型ゲート電極を形成するようにしたものであ
る。さらに詳細に言えば、半導体基板上の活性層上に第
1の窒化膜を形成し、第1のレジストパターンをマスク
として、該第1の窒化膜,及び活性層をエッチングし、
幅WGS′のゲート・ソースリセス部,幅WGD′のゲート・
ドレインリセス部,及び幅WG′のダミーゲート部を、W
GS′<WGD′(但し、WGS′+WG′+WGD′=W)の関係
に形成し、この第1のレジストパターン及び第1の窒化
膜を除去した後、基板全面に上記ダミーゲート部,ゲー
ト・ソースリセス部,及びゲート・ドレインリセス部を
埋め込むように第2の窒化膜を形成し、この上にT型ゲ
ート電極の頭部を形成するためのT型ゲート頭部開口部
を有する第2のレジストパターンを形成し、このパター
ンをマスクとして第2の窒化膜をエッチングし、ダミー
ゲート部の頭出しを行い、第2のレジスト,及び第2の
窒化膜をマスクとして幅WGの下段リセス部を形成すると
ともに、幅WGSの上段ゲート・ソースリセス部,及び幅W
GDの上段ゲート・ドレインリセス部(但し、WG+WGD+W
GS=W)を形成し、その後、リフトオフ法,第2の窒化
膜を除去する工程を経て下段リセス部に幅広の頭部を有
するT型のゲート電極を形成し、2段リセス部にT型ゲ
ート電極が形成されたゲート構造を有する半導体装置を
得るようにしたものである。
上にダミーゲート部を残して幅の広い上段リセス部を形
成し、T型ゲート電極の頭部を形成するためのパターン
を形成した後、このパターンを活用してダミーゲートの
頭出しを行ない、幅の狭い下段リセス部をソース電極側
に近付けて形成して2段リセス構造を得、さらに下段リ
セス部にT型ゲート電極を形成するようにしたものであ
る。さらに詳細に言えば、半導体基板上の活性層上に第
1の窒化膜を形成し、第1のレジストパターンをマスク
として、該第1の窒化膜,及び活性層をエッチングし、
幅WGS′のゲート・ソースリセス部,幅WGD′のゲート・
ドレインリセス部,及び幅WG′のダミーゲート部を、W
GS′<WGD′(但し、WGS′+WG′+WGD′=W)の関係
に形成し、この第1のレジストパターン及び第1の窒化
膜を除去した後、基板全面に上記ダミーゲート部,ゲー
ト・ソースリセス部,及びゲート・ドレインリセス部を
埋め込むように第2の窒化膜を形成し、この上にT型ゲ
ート電極の頭部を形成するためのT型ゲート頭部開口部
を有する第2のレジストパターンを形成し、このパター
ンをマスクとして第2の窒化膜をエッチングし、ダミー
ゲート部の頭出しを行い、第2のレジスト,及び第2の
窒化膜をマスクとして幅WGの下段リセス部を形成すると
ともに、幅WGSの上段ゲート・ソースリセス部,及び幅W
GDの上段ゲート・ドレインリセス部(但し、WG+WGD+W
GS=W)を形成し、その後、リフトオフ法,第2の窒化
膜を除去する工程を経て下段リセス部に幅広の頭部を有
するT型のゲート電極を形成し、2段リセス部にT型ゲ
ート電極が形成されたゲート構造を有する半導体装置を
得るようにしたものである。
この発明の半導体装置の製造方法では、ダミーゲート
部を残して上段リセスエッチングを行った後に、ダミー
ゲート部を頭出しして下段リセスエッチングを行う事に
よって寸法制御よく2段リセス構造を得るようにすると
共に、前記リセス段形成後にT型ゲート電極を形成する
ようにしたので、オフセット式2段リセス構造のT型ゲ
ート電極構造の電界効果トランジスタを従来技術の装置
類で十分に達成できるため、高耐圧・高性能な電界効果
トランジスタが安価で精度よく得られる。また幅の広い
リセス段と幅の狭いリセス段を容易に精度良く構成でき
る効果があり、前記リセス段形成時にゲート電極形成パ
ターンも精度よく形成される為に、T型ゲート電極の形
成も容易に精度良く達成できる。
部を残して上段リセスエッチングを行った後に、ダミー
ゲート部を頭出しして下段リセスエッチングを行う事に
よって寸法制御よく2段リセス構造を得るようにすると
共に、前記リセス段形成後にT型ゲート電極を形成する
ようにしたので、オフセット式2段リセス構造のT型ゲ
ート電極構造の電界効果トランジスタを従来技術の装置
類で十分に達成できるため、高耐圧・高性能な電界効果
トランジスタが安価で精度よく得られる。また幅の広い
リセス段と幅の狭いリセス段を容易に精度良く構成でき
る効果があり、前記リセス段形成時にゲート電極形成パ
ターンも精度よく形成される為に、T型ゲート電極の形
成も容易に精度良く達成できる。
以下、この発明の一実施例による半導体装置の製造方
法を図について説明する。
法を図について説明する。
第1図は、この発明の半導体装置の製造方法により得
られる半導体装置の一実施例としての電界効果トランジ
スタを示し、第2図(a)〜(g)は第1図の半導体装
置の製造工程における各主要工程の一例を説明するため
の図である。
られる半導体装置の一実施例としての電界効果トランジ
スタを示し、第2図(a)〜(g)は第1図の半導体装
置の製造工程における各主要工程の一例を説明するため
の図である。
これらの図において、第3図及び第4図と同一符号は
同一部分を示し、4は窒化膜3の上に塗布形成されるポ
ジ型レジスト、5は幅WG′を有する活性層2の上段部を
化学エッチングした時のダミーゲート部、6は幅WGS′
を有する活性層2の上段部を化学エッチングした時の上
段ゲート・ソースリセス開口部、7は幅WGD′を有する
活性層2の上段部を化学エッチングした時の上段ゲート
・ドレインリセス開口部、8はそれぞれの開口部6,7を
覆うように基板全面に堆積した窒化膜、9はT型ゲート
頭部を形成するためのレジスト、10はレジスト9のT型
ゲート頭部の開口部、11はダミーゲート5の頭出し部、
12は幅WGを有する活性層2の下段部を化学エッチングし
た下段リセス部、13は幅WGSを有する下段リセス部12を
形成した後に形成される上段ゲート・ソースリセス開口
部、14は同様に形成される幅WGDを有する上段ゲート・
ドレインリセス開口部、15は幅Wの上段のリセス幅、16
はゲート電極、16a,16bはゲート電極用金属、17はゲー
ト電極16のゲート長lgである。
同一部分を示し、4は窒化膜3の上に塗布形成されるポ
ジ型レジスト、5は幅WG′を有する活性層2の上段部を
化学エッチングした時のダミーゲート部、6は幅WGS′
を有する活性層2の上段部を化学エッチングした時の上
段ゲート・ソースリセス開口部、7は幅WGD′を有する
活性層2の上段部を化学エッチングした時の上段ゲート
・ドレインリセス開口部、8はそれぞれの開口部6,7を
覆うように基板全面に堆積した窒化膜、9はT型ゲート
頭部を形成するためのレジスト、10はレジスト9のT型
ゲート頭部の開口部、11はダミーゲート5の頭出し部、
12は幅WGを有する活性層2の下段部を化学エッチングし
た下段リセス部、13は幅WGSを有する下段リセス部12を
形成した後に形成される上段ゲート・ソースリセス開口
部、14は同様に形成される幅WGDを有する上段ゲート・
ドレインリセス開口部、15は幅Wの上段のリセス幅、16
はゲート電極、16a,16bはゲート電極用金属、17はゲー
ト電極16のゲート長lgである。
次に、第1図の電界効果トランジスタの製造方法を説
明する。
明する。
まず、第2図(a)において、GaAs半導体基板1上に
エピタキシャル成長により、あるいは基板1内にイオン
注入することにより、約1μm程度の層厚に活性層2を
形成する。その後、活性層2上にSiO,SiN,SiON等の窒化
膜3をプラズマCVD等の方法により1000Å〜2000Å堆積
し、その上にポジレジスト4を堆積して上段リセス部を
形成する為のパターニングをする。この時のレジストパ
ターンは、ダミーゲート形成部のパターン寸法が0.4〜
0.5μmで、しかもソース・ゲート間リセス開口部の幅
がドレイン・ゲート間リセス開口部の幅よりも狭くなる
ように、好ましくはこれらの開口部の幅が1:2の比率で
形成されるようなパターン形状とする。
エピタキシャル成長により、あるいは基板1内にイオン
注入することにより、約1μm程度の層厚に活性層2を
形成する。その後、活性層2上にSiO,SiN,SiON等の窒化
膜3をプラズマCVD等の方法により1000Å〜2000Å堆積
し、その上にポジレジスト4を堆積して上段リセス部を
形成する為のパターニングをする。この時のレジストパ
ターンは、ダミーゲート形成部のパターン寸法が0.4〜
0.5μmで、しかもソース・ゲート間リセス開口部の幅
がドレイン・ゲート間リセス開口部の幅よりも狭くなる
ように、好ましくはこれらの開口部の幅が1:2の比率で
形成されるようなパターン形状とする。
次に、第2図(b)に示すように、このパターン4を
用いて、まず窒化膜3をRIE等で除去した後、活性層2
を化学エッチングでリセスエッチングし、幅WG′(0.
2μm)のダミーゲート5と幅WGS′の上段ゲート・ソー
スリセス開口部6と幅WGD′の上段ゲート・ドレインリ
セス開口部7を形成する。
用いて、まず窒化膜3をRIE等で除去した後、活性層2
を化学エッチングでリセスエッチングし、幅WG′(0.
2μm)のダミーゲート5と幅WGS′の上段ゲート・ソー
スリセス開口部6と幅WGD′の上段ゲート・ドレインリ
セス開口部7を形成する。
次に第2図(c)に示す様に、ポジレジスト4と窒化
膜3を除去した後、活性層2の上にプラズマCVD等の方
法により窒化膜8を形成し、さらに窒化膜8の上にレジ
ストを形成し、T型ゲート電極の頭部を形成する為のT
型ゲート頭部開口部10を有するレジストパターン9を形
成する。但し、T型ゲート頭部開口部の幅は上記の上段
リセス開口部の長さW(=WGD′+WGS′+WG′)よりも
短くなるようにパターン設計する。
膜3を除去した後、活性層2の上にプラズマCVD等の方
法により窒化膜8を形成し、さらに窒化膜8の上にレジ
ストを形成し、T型ゲート電極の頭部を形成する為のT
型ゲート頭部開口部10を有するレジストパターン9を形
成する。但し、T型ゲート頭部開口部の幅は上記の上段
リセス開口部の長さW(=WGD′+WGS′+WG′)よりも
短くなるようにパターン設計する。
次に第2図(d)に示すように窒化膜8をRIE等でエ
ッチングしダミーゲート5を頭出ししてダミーゲート頭
出し部11を得、続いて第2図(e)に示す様に活性層2
を例えば酒石酸のウエットエッチング等により化学エッ
チングし、幅WGの下段リセス12を形成し、これによって
幅WGSを有する上段ゲート・ソースリセス開口部13と幅W
GDを有する上段ゲート・ドレインリセス開口部14を得
る。以上によって本発明の幅W(=WGD+WGS+WG)の上
段リセス15と幅WGの下段リセス12とを、下段リセスの幅
WG12をWGS<WGDの位置関係で形成し、ゲート・ドレイン
間隔よりもゲート・ソース間隔を狭くしたオフセット式
の2段リセス構造が形成される。
ッチングしダミーゲート5を頭出ししてダミーゲート頭
出し部11を得、続いて第2図(e)に示す様に活性層2
を例えば酒石酸のウエットエッチング等により化学エッ
チングし、幅WGの下段リセス12を形成し、これによって
幅WGSを有する上段ゲート・ソースリセス開口部13と幅W
GDを有する上段ゲート・ドレインリセス開口部14を得
る。以上によって本発明の幅W(=WGD+WGS+WG)の上
段リセス15と幅WGの下段リセス12とを、下段リセスの幅
WG12をWGS<WGDの位置関係で形成し、ゲート・ドレイン
間隔よりもゲート・ソース間隔を狭くしたオフセット式
の2段リセス構造が形成される。
次に第1図(f)のように、基板全面にショットキー
メタルとしてTi/Mo/Au,Ti/Al等の金属を電子ビーム蒸着
等の手段で約1μm堆積し、次にリフトオフ等でゲート
金属16a,16b、レジスト9を除去し、続いて窒化膜8を
ウエットエッチング等の方法により除去することによっ
て、第1図(g)に示すゲート長lg17のオフセット式2
段リセスT型ゲート構造の電界効果トランジスタを得
る。
メタルとしてTi/Mo/Au,Ti/Al等の金属を電子ビーム蒸着
等の手段で約1μm堆積し、次にリフトオフ等でゲート
金属16a,16b、レジスト9を除去し、続いて窒化膜8を
ウエットエッチング等の方法により除去することによっ
て、第1図(g)に示すゲート長lg17のオフセット式2
段リセスT型ゲート構造の電界効果トランジスタを得
る。
以上のように本発明の製造方法によれば、第2図
(a)〜(b)の工程で示すように幅0.4〜0.5μmを有
するダミーゲート形成用のレジスト4をマスクとして窒
化膜3及び活性層2を順次サイドエッチングして幅WG′
のダミーゲート5を形成し、しかもこのダミーゲート5
の幅WG′により、のちに形成されるT型ゲート16のゲー
ト長lgを決定するようにしたので、第2図(a)〜
(b)の工程での活性層2のサイドエッチングを制御す
ることにより、ゲート長lgを0.5μm以下、例えば0.2μ
mにまで微細化することができ、微細なゲート電極16を
精度良く形成することができる。また、ゲート長の微細
化に伴ないゲート寄生容量も低減することができる。ま
た、ゲート電極16の形状をT型構造としたので、ゲート
電極の断面積を大きくすることができ、ゲート抵抗の低
減を図ることもできる。また、さらにはリセス部を2段
に形成するとともに幅の狭いリセス段をソース電極側に
近づけて配置している為、電界集中を分離でき、動作層
とバッファ層間のリーク電流を減少でき、ゲート・ドレ
イン間の電界を分散することができるとともに、ソース
・ゲート間抵抗の増大を抑制することができる。以上か
ら、RF特性を向上でき、素子の高性能化及び高耐圧化を
図ることができる。
(a)〜(b)の工程で示すように幅0.4〜0.5μmを有
するダミーゲート形成用のレジスト4をマスクとして窒
化膜3及び活性層2を順次サイドエッチングして幅WG′
のダミーゲート5を形成し、しかもこのダミーゲート5
の幅WG′により、のちに形成されるT型ゲート16のゲー
ト長lgを決定するようにしたので、第2図(a)〜
(b)の工程での活性層2のサイドエッチングを制御す
ることにより、ゲート長lgを0.5μm以下、例えば0.2μ
mにまで微細化することができ、微細なゲート電極16を
精度良く形成することができる。また、ゲート長の微細
化に伴ないゲート寄生容量も低減することができる。ま
た、ゲート電極16の形状をT型構造としたので、ゲート
電極の断面積を大きくすることができ、ゲート抵抗の低
減を図ることもできる。また、さらにはリセス部を2段
に形成するとともに幅の狭いリセス段をソース電極側に
近づけて配置している為、電界集中を分離でき、動作層
とバッファ層間のリーク電流を減少でき、ゲート・ドレ
イン間の電界を分散することができるとともに、ソース
・ゲート間抵抗の増大を抑制することができる。以上か
ら、RF特性を向上でき、素子の高性能化及び高耐圧化を
図ることができる。
以上のようにこの発明の半導体装置の製造方法によれ
ば、半導体基板上にダミーゲート部を残して幅の広い上
段リセス部を形成し、T型ゲート電極の頭部を形成する
ためのパターンを形成した後、このパターンを活用して
ダミーゲートの頭出しを行ない、幅の狭い下段リセス部
をソース電極側に近付けて形成して2段リセス構造を得
た後、下段リセス部にT型ゲート電極を形成するように
したので、従来技術の装置類でオフセット式2段リセス
構造のT型ゲート電極構造の電界効果トランジスタを十
分に製造できるため、高耐圧,高性能な電界効果トラン
ジスタが安価で精度よく得られる効果がある。また幅の
広いリセス段と幅の狭いリセス段を容易に精度良く達成
できる効果があり、前記リセス段形成時にゲート電極形
成パターンも精度よく形成される為に、T型ゲート電極
の形成も容易に精度良く達成できる効果がある。
ば、半導体基板上にダミーゲート部を残して幅の広い上
段リセス部を形成し、T型ゲート電極の頭部を形成する
ためのパターンを形成した後、このパターンを活用して
ダミーゲートの頭出しを行ない、幅の狭い下段リセス部
をソース電極側に近付けて形成して2段リセス構造を得
た後、下段リセス部にT型ゲート電極を形成するように
したので、従来技術の装置類でオフセット式2段リセス
構造のT型ゲート電極構造の電界効果トランジスタを十
分に製造できるため、高耐圧,高性能な電界効果トラン
ジスタが安価で精度よく得られる効果がある。また幅の
広いリセス段と幅の狭いリセス段を容易に精度良く達成
できる効果があり、前記リセス段形成時にゲート電極形
成パターンも精度よく形成される為に、T型ゲート電極
の形成も容易に精度良く達成できる効果がある。
第1図は本発明の一実施例による半導体装置を示す断面
図、第2図(a)〜(g)は本発明の一実施例による半
導体装置の製造方法を示す主要工程の断面図、第3図は
従来の半導体装置を示す断面図、第4図(a)〜(j)
は第3図の半導体装置の製造方法を示す主要工程の断面
図、第5図(a)〜(g)は他の従来例による半導体装
置の製造方法を示す主要工程の断面図である。 図において、1はGaAs基板、2は活性層、3は窒化膜、
4はポジ型レジスト、5はダミーゲート部、6は上段ゲ
ート・ソースリセス開口部、7は上段ゲート・ドレイン
リセス開口部、8は窒化膜、9はレジスト、10はT型ゲ
ート頭部開口部、11はダミーゲート頭出し部、12は下段
リセス部、13は上段ゲート・ソースリセス開口部、14は
上段ゲート・ドレインリセス開口部、15は上段リセス
幅、16はゲート電極、16a,16bはゲート金属、17はゲー
ト長である。 なお図中同一符号は同一又は相当部分を示す。
図、第2図(a)〜(g)は本発明の一実施例による半
導体装置の製造方法を示す主要工程の断面図、第3図は
従来の半導体装置を示す断面図、第4図(a)〜(j)
は第3図の半導体装置の製造方法を示す主要工程の断面
図、第5図(a)〜(g)は他の従来例による半導体装
置の製造方法を示す主要工程の断面図である。 図において、1はGaAs基板、2は活性層、3は窒化膜、
4はポジ型レジスト、5はダミーゲート部、6は上段ゲ
ート・ソースリセス開口部、7は上段ゲート・ドレイン
リセス開口部、8は窒化膜、9はレジスト、10はT型ゲ
ート頭部開口部、11はダミーゲート頭出し部、12は下段
リセス部、13は上段ゲート・ソースリセス開口部、14は
上段ゲート・ドレインリセス開口部、15は上段リセス
幅、16はゲート電極、16a,16bはゲート金属、17はゲー
ト長である。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項1】2段リセス部に幅広の頭部を有するT型の
ゲート電極を有する半導体装置の製造方法において、 半導体基板上の活性層上に第1の窒化膜を形成し、第1
のレジストパターンをマスクとして、該第1の窒化膜,
及び活性層をエッチングし、幅WGS′のゲート・ソース
リセス部,幅WGD′のゲート・ドレインリセス部,及び
幅WG′のダミーゲート部を、WGS′<WGD′(但し、
WGS′+WG′+WGD′=W)の関係に形成する第1の工程
と、 上記第1のレジストパターン及び第1の窒化膜を除去し
た後、基板全面に上記ダミーゲート部,ゲート・ソース
リセス部,及びゲート・ドレインリセス部を埋め込むよ
うに第2の窒化膜を形成し、該第2の窒化膜上にT型ゲ
ート電極の頭部を形成するためのT型ゲート頭部開口部
を有する第2のレジストパターンを形成する第2の工程
と、 該第2のレジストパターンをマスクとして上記第2の窒
化膜をエッチングし、上記ダミーゲート部の頭出しを行
う第3の工程と、 上記第2のレジスト,及び第2の窒化膜をマスクとして
上記活性層をエッチングし、幅WGの下段リセス部を形成
するとともに、幅WGSの上段ゲート・ソースリセス部,
及び幅WGDの上段ゲート・ドレインリセス部(但し、WG
+WGD+WGS=W)を形成する第4の工程と、 基板全面にゲート電極金属を蒸着し、リフトオフ法によ
り上記第2のレジスト及びその上に形成されたゲート電
極金属を除去し、その後さらに上記第2の窒化膜を除去
して、上記下段リセス部に幅広の頭部を有するT型のゲ
ート電極を形成する第5の工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1052649A JPH0828380B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
DE1989616412 DE68916412T2 (de) | 1989-03-03 | 1989-11-29 | Halbleiteranordnung mit einem eingefügten Gate und Verfahren zur Herstellung. |
EP19890312416 EP0385031B1 (en) | 1989-03-03 | 1989-11-29 | Semiconductor device with a recessed gate, and a production method thereof |
US07/606,855 US5139968A (en) | 1989-03-03 | 1990-10-31 | Method of producing a t-shaped gate electrode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1052649A JPH0828380B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02231731A JPH02231731A (ja) | 1990-09-13 |
JPH0828380B2 true JPH0828380B2 (ja) | 1996-03-21 |
Family
ID=12920698
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1052649A Expired - Lifetime JPH0828380B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0385031B1 (ja) |
JP (1) | JPH0828380B2 (ja) |
DE (1) | DE68916412T2 (ja) |
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---|---|---|---|---|
JP2607310B2 (ja) * | 1990-11-30 | 1997-05-07 | ローム株式会社 | 電界効果トランジスタの製造方法 |
FR2691013A1 (fr) * | 1992-05-07 | 1993-11-12 | Thomson Composants Microondes | Procédé de réalisation d'un transistor à effet de champ de puissance. |
JPH06260507A (ja) * | 1993-03-05 | 1994-09-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
DE102006022507A1 (de) * | 2006-05-15 | 2007-11-22 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements mit einer in einer Doppelgrabenstruktur angeordneten metallischen Gateelektrode |
KR101670238B1 (ko) * | 2015-03-25 | 2016-10-28 | 경북대학교 산학협력단 | 반도체 소자 제조방법 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1203822B (it) * | 1986-06-30 | 1989-02-23 | Selenia Ind Elettroniche | Struttura multistrato di fotopolimero per la realizzazione di un doppio incasso autoallineante su gaas |
JPS63104380A (ja) * | 1986-10-20 | 1988-05-09 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
JPS63208275A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | 電界効果型トランジスタ |
-
1989
- 1989-03-03 JP JP1052649A patent/JPH0828380B2/ja not_active Expired - Lifetime
- 1989-11-29 EP EP19890312416 patent/EP0385031B1/en not_active Expired - Lifetime
- 1989-11-29 DE DE1989616412 patent/DE68916412T2/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH02231731A (ja) | 1990-09-13 |
DE68916412T2 (de) | 1994-11-17 |
DE68916412D1 (de) | 1994-07-28 |
EP0385031A1 (en) | 1990-09-05 |
EP0385031B1 (en) | 1994-06-22 |
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