JPH0682688B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH0682688B2 JPH0682688B2 JP29573886A JP29573886A JPH0682688B2 JP H0682688 B2 JPH0682688 B2 JP H0682688B2 JP 29573886 A JP29573886 A JP 29573886A JP 29573886 A JP29573886 A JP 29573886A JP H0682688 B2 JPH0682688 B2 JP H0682688B2
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- JP
- Japan
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- gate
- gate electrode
- field effect
- effect transistor
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- Prior art date
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタに関し、特にオフセット
ゲート構造の電界効果トランジスタの製造方法に関す
る。
ゲート構造の電界効果トランジスタの製造方法に関す
る。
一般に、電界効果トランジスタの高性能化を図るため
に、ソース・ゲート間の距離を接近させ、寄生抵抗Rsを
小さくすることが知られており、このためゲート電極を
利用したセルフアライン法によりソース・ドレイン領域
を形成する方法が用いられる。しかしながらこの方法で
は、ゲート電極に対してソース・ドレインが対称に配置
される構造となり、ゲート・ソース間の距離が接近する
に従ってゲート・ドレイン間の距離も接近されるため、
耐圧低下やゲート・ドレイン間容量の増大等の特性を阻
害する要素も増加することになる。
に、ソース・ゲート間の距離を接近させ、寄生抵抗Rsを
小さくすることが知られており、このためゲート電極を
利用したセルフアライン法によりソース・ドレイン領域
を形成する方法が用いられる。しかしながらこの方法で
は、ゲート電極に対してソース・ドレインが対称に配置
される構造となり、ゲート・ソース間の距離が接近する
に従ってゲート・ドレイン間の距離も接近されるため、
耐圧低下やゲート・ドレイン間容量の増大等の特性を阻
害する要素も増加することになる。
これを防ぐためゲート・ソース及びゲート・ドレイン間
の距離が各々異なるオフセットゲート構造が用いられて
いる。このオフセットゲート構造の製造方法としては、
例えばソース・ドレイン領域形成後にゲート電極を位置
合わせ技術によりオフセットさせて形成する方法、或い
は先にゲート電極を形成した後にソース・ドレイン領域
を位置合わせ技術によりオフセットさせて形成する方法
が知られている。
の距離が各々異なるオフセットゲート構造が用いられて
いる。このオフセットゲート構造の製造方法としては、
例えばソース・ドレイン領域形成後にゲート電極を位置
合わせ技術によりオフセットさせて形成する方法、或い
は先にゲート電極を形成した後にソース・ドレイン領域
を位置合わせ技術によりオフセットさせて形成する方法
が知られている。
しかしながら、このようなオフセット量、つまりソース
・ドレイン領域に対するゲート電極の位置を位置合わせ
（目合わせ）技術により設定して形成する方法では、特
にゲート・ドレイン間のオフセット量を精度良く形成す
ることが困難であり、またこれを再現性良く実現するも
のも困難になるという問題がある。
・ドレイン領域に対するゲート電極の位置を位置合わせ
（目合わせ）技術により設定して形成する方法では、特
にゲート・ドレイン間のオフセット量を精度良く形成す
ることが困難であり、またこれを再現性良く実現するも
のも困難になるという問題がある。
本発明は位置合わせ技術を用いることなく、ゲート電極
をソース・ドレイン領域に対して高精度かつ再現性よく
オフセットさせることができる電界効果トランジスタの
製造方法を提供することを目的としている。
をソース・ドレイン領域に対して高精度かつ再現性よく
オフセットさせることができる電界効果トランジスタの
製造方法を提供することを目的としている。
本発明の電界効果トランジスタの製造方法は、半絶縁性
基板に形成された活性層上にゲートメタルを形成し、こ
れを選択エッチングして形成しようとする電界効果トラ
ンジスタのソース・ドレイン領域のオフセット量に応じ
た間隔で離間される第１のゲート電極と第２のゲート電
極を形成する工程と、少なくとも前記第１のゲート電極
及び第２のゲート電極との間の間隔領域を被膜で覆った
上でこの被膜と前記第１及び第２のゲート電極をマスク
にしてイオン注入により前記半絶縁性基板にソース・ド
レイン領域としての高濃度不純物領域を形成する工程
と、前記第１のゲート電極をマスクして第２のゲート電
極をエッチング除去する工程を含んでいる。
基板に形成された活性層上にゲートメタルを形成し、こ
れを選択エッチングして形成しようとする電界効果トラ
ンジスタのソース・ドレイン領域のオフセット量に応じ
た間隔で離間される第１のゲート電極と第２のゲート電
極を形成する工程と、少なくとも前記第１のゲート電極
及び第２のゲート電極との間の間隔領域を被膜で覆った
上でこの被膜と前記第１及び第２のゲート電極をマスク
にしてイオン注入により前記半絶縁性基板にソース・ド
レイン領域としての高濃度不純物領域を形成する工程
と、前記第１のゲート電極をマスクして第２のゲート電
極をエッチング除去する工程を含んでいる。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｆ）は本発明の第１実施例を製造工
程順に示す断面図であり、ここではGaAsショットキゲー
ト型電界効果トランジスタに適用した例を示している。
程順に示す断面図であり、ここではGaAsショットキゲー
ト型電界効果トランジスタに適用した例を示している。
先ず、第１図（ａ）のように、半絶縁性基板１上に形成
された活性層２上にゲートメタル３を全面に被着する。
これは例えば、耐熱メタルであるWSiを5000Åの厚さに
スパッタ法により形成する。
された活性層２上にゲートメタル３を全面に被着する。
これは例えば、耐熱メタルであるWSiを5000Åの厚さに
スパッタ法により形成する。
次に第１図（ｂ）に示すようにフォトレジストにより第
１のゲートパターン4a及び仮ゲートとなる第２のゲート
パターン4bを同時に形成する。この場合、前記各パター
ン4a,4bの寸法は、第１ゲート長0.3μｍ、第２ゲート長
0.5μｍ、第１ゲートと第２ゲートの間隔0.5μｍであ
る。
１のゲートパターン4a及び仮ゲートとなる第２のゲート
パターン4bを同時に形成する。この場合、前記各パター
ン4a,4bの寸法は、第１ゲート長0.3μｍ、第２ゲート長
0.5μｍ、第１ゲートと第２ゲートの間隔0.5μｍであ
る。
その後、例えばCF4＋SF6の混合ガスによりドライエッチ
ングを行い第１（ｃ）に示すように第１のゲート電極3a
及び仮ゲートとしての第２のゲート電極3bを形成する。
ングを行い第１（ｃ）に示すように第１のゲート電極3a
及び仮ゲートとしての第２のゲート電極3bを形成する。
次に第１図（ｄ）に示すように第１及び第２のゲート電
極3a,3bの間をフォトレジスト５によりマスクした後イ
オン注入により第１及び第２のゲート電極3a,3bの外側
領域にソース・ドレイン領域となるN+層6,6を形成す
る。注入条件としては、例えばＥ＝100KeV、Φ＝１×10
13cm-2である。
極3a,3bの間をフォトレジスト５によりマスクした後イ
オン注入により第１及び第２のゲート電極3a,3bの外側
領域にソース・ドレイン領域となるN+層6,6を形成す
る。注入条件としては、例えばＥ＝100KeV、Φ＝１×10
13cm-2である。
次に、第１図（ｅ）のように第１のゲート電極3aのみを
フォトレジスト７でマスクし、第２のゲート電極3bを前
記と同様CF4＋SF6の混合ガスによりドライエッチング
し、第１図（ｆ）に示したオフセットゲート構造を得
る。
フォトレジスト７でマスクし、第２のゲート電極3bを前
記と同様CF4＋SF6の混合ガスによりドライエッチング
し、第１図（ｆ）に示したオフセットゲート構造を得
る。
この製造方法によれば、最終的い残されるゲート電極3a
とドレイン領域としての図示右側のN+層６の距離は、最
初のフォトレジストパターンつまりゲート加工用の第１
及び第２のゲートパターン4a,4bの間隔並びに第２のゲ
ートパターン4a,4bのゲート長で決定される。したがっ
て、従来法のように位置合わせ精度の影響を受けず非常
に再現性良くオフセット構造の電界効果トランジスタを
得ることができる。
とドレイン領域としての図示右側のN+層６の距離は、最
初のフォトレジストパターンつまりゲート加工用の第１
及び第２のゲートパターン4a,4bの間隔並びに第２のゲ
ートパターン4a,4bのゲート長で決定される。したがっ
て、従来法のように位置合わせ精度の影響を受けず非常
に再現性良くオフセット構造の電界効果トランジスタを
得ることができる。
第２図（ａ）乃至（ｄ）は本発明の第２実施例を製造工
程順に示す断面図であり、第１及び第２のゲート電極3
a,3b形成までは前記第１実施例と同じである。なお、図
中第１図と同一部分には同一符号を付してある。
程順に示す断面図であり、第１及び第２のゲート電極3
a,3b形成までは前記第１実施例と同じである。なお、図
中第１図と同一部分には同一符号を付してある。
第１及び第２の各ゲート電極3a,3bの形成後、第２図
（ａ）のようにSiO2膜８をCVD法により、例えば3000Å
の厚さに成長させる。
（ａ）のようにSiO2膜８をCVD法により、例えば3000Å
の厚さに成長させる。
次にCF4＋H2の混合ガスによりドライエッチングを行
い、第２図（ｂ）に示すように各ゲート電極3a,3bの側
壁にのみSiO2膜８を残す。
い、第２図（ｂ）に示すように各ゲート電極3a,3bの側
壁にのみSiO2膜８を残す。
その後、第２図（ｃ）に示すようにイオン注入により、
ソース・ドレイン領域となるN+層６を形成する。ただ
し、所要のオフセット量に応じた第１及び第２のゲート
電極の間隔が上記側壁SiO2膜８の膜厚に比べて広い場合
は両ゲート電極の間がSiO2膜８により完全にマスクされ
ず、下地の活性層２が露出することになる。この場合は
第１実施例の第１図（ｄ）に示したように両ゲート電極
間ををフォトレジストによりマスクする工程が必要とな
る。
ソース・ドレイン領域となるN+層６を形成する。ただ
し、所要のオフセット量に応じた第１及び第２のゲート
電極の間隔が上記側壁SiO2膜８の膜厚に比べて広い場合
は両ゲート電極の間がSiO2膜８により完全にマスクされ
ず、下地の活性層２が露出することになる。この場合は
第１実施例の第１図（ｄ）に示したように両ゲート電極
間ををフォトレジストによりマスクする工程が必要とな
る。
次に、第１のゲート電極3aをフォトレジスト９によりマ
スクし、第２のゲート電極3b並びに前記側壁SiO2膜８を
エッチングし、第２図（ｄ）に示すオフセットゲート構
造を得る。
スクし、第２のゲート電極3b並びに前記側壁SiO2膜８を
エッチングし、第２図（ｄ）に示すオフセットゲート構
造を得る。
この実施例においても、前記第１実施例と同様の効果を
得ることができる。
得ることができる。
〔発明の効果〕 以上説明したように本発明は、第１のゲート電極及び第
２のゲート電極をオフセット量に応じた間隔で形成した
後、第１及び第２のゲート電極間を覆ってイオン注入に
よりソース・ドレイン領域を形成し、その後第１のゲー
ト電極のみをマスクして第２のゲート電極をエッチング
除去する工程を含んでいるので、ゲート電極とドレイン
領域の距離は、第１及び第２のゲート電極の間隔並びに
第２のゲート電極のゲート長で決定されることになり、
従来のように位置合わせ精度の影響を受けず非常に再生
性良くオフセットゲート構造の電界効果トランジスタを
製造できる。
２のゲート電極をオフセット量に応じた間隔で形成した
後、第１及び第２のゲート電極間を覆ってイオン注入に
よりソース・ドレイン領域を形成し、その後第１のゲー
ト電極のみをマスクして第２のゲート電極をエッチング
除去する工程を含んでいるので、ゲート電極とドレイン
領域の距離は、第１及び第２のゲート電極の間隔並びに
第２のゲート電極のゲート長で決定されることになり、
従来のように位置合わせ精度の影響を受けず非常に再生
性良くオフセットゲート構造の電界効果トランジスタを
製造できる。
第１図（ａ）乃至（ｆ）は本発明の第１実施例を製造工
程順に示す側面図、第２図（ａ）〜（ｄ）は第２実施例
を製造工程順に示す断面図である。 １……半絶縁性基板、２……活性層、3a……第１のゲー
ト電極、3b……第２のゲート電極、4a……第１のゲート
パターン、4b……第２のゲートパターン、５……フォト
レジスト、６……ソース・ドレイン領域、７……フォト
レジスト、８……SiO2膜、９……フォトレジスト。
程順に示す側面図、第２図（ａ）〜（ｄ）は第２実施例
を製造工程順に示す断面図である。 １……半絶縁性基板、２……活性層、3a……第１のゲー
ト電極、3b……第２のゲート電極、4a……第１のゲート
パターン、4b……第２のゲートパターン、５……フォト
レジスト、６……ソース・ドレイン領域、７……フォト
レジスト、８……SiO2膜、９……フォトレジスト。
Claims (3)
- 【請求項１】半絶縁性基板に形成された活性層上にゲー
トメタルを形成し、これを選択エッチングして形成しよ
うとする電界効果トランジスタのソース・ドレイン領域
のオフセット量に応じた間隔で離間される第１のゲート
電極と第２のゲート電極を形成する工程と、少なくとも
前記第１のゲート電極及び第２のゲート電極との間の間
隔領域を被膜で覆った上でこの被膜と前記第１及び第２
のゲート電極をマスクにしてイオン注入により前記半絶
縁性基板にソース・ドレイン領域としての高濃度不純物
領域を形成する工程と、前記第１のゲート電極をマスク
して第２のゲート電極をエッチング除去する工程を含む
ことを特徴とする電界効果トランジスタの製造方法。 - 【請求項２】第１及び第２のゲート電極間をフォトレジ
ストで覆う特許請求の範囲第１項記載の電界効果トラン
ジスタの製造方法。 - 【請求項３】第１及び第２のゲート電極間を絶縁膜で覆
う特許請求の範囲第１項記載の電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29573886A JPH0682688B2 (ja) | 1986-12-13 | 1986-12-13 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29573886A JPH0682688B2 (ja) | 1986-12-13 | 1986-12-13 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63150973A JPS63150973A (ja) | 1988-06-23 |
| JPH0682688B2 true JPH0682688B2 (ja) | 1994-10-19 |
Family
ID=17824528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29573886A Expired - Lifetime JPH0682688B2 (ja) | 1986-12-13 | 1986-12-13 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682688B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2659065B2 (ja) * | 1988-03-25 | 1997-09-30 | 株式会社日立製作所 | 半導体装置 |
-
1986
- 1986-12-13 JP JP29573886A patent/JPH0682688B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63150973A (ja) | 1988-06-23 |
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