JPS62195178A - GaAsシヨツトキゲ−ト電界効果トランジスタの製造方法 - Google Patents
GaAsシヨツトキゲ−ト電界効果トランジスタの製造方法Info
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- JPS62195178A JPS62195178A JP3674986A JP3674986A JPS62195178A JP S62195178 A JPS62195178 A JP S62195178A JP 3674986 A JP3674986 A JP 3674986A JP 3674986 A JP3674986 A JP 3674986A JP S62195178 A JPS62195178 A JP S62195178A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はソース抵抗を低減し、サブミクロンゲート長を
有するショットキゲート電界効果トランジスタの製造方
法に関する。
有するショットキゲート電界効果トランジスタの製造方
法に関する。
ショットキゲート電界効果トランジスタ(以下MESF
ETと略記する)は特に超高周波における優れた増幅素
子、或いは超高速動作の基本構成素子としても優れたも
のである。
ETと略記する)は特に超高周波における優れた増幅素
子、或いは超高速動作の基本構成素子としても優れたも
のである。
このようなMESF、ETにおいて素材としてGaAs
を使用したもの(以下GaAs 、MES F ET
という)はGaAs自体の優れた性質およびM E、S
l” I”: T自体の構造の単純性から現在の主流
であるSiデバイスに代わるものとして注目されている
GaAs ME S F ETは開発当初はG51l
s材料自身がもつ多くの表面準位のため表面が空乏化し
ソース直列抵抗が大きく相互コンダクタンスが上がらな
いという問題があった。この問題は活性層以外の領域に
高濃度不純物領域を形成することにより改善され、さら
にセルファライン(自己整合型)構造を導入することに
よりプロセスの再現性は著しく向上した。またMESF
ETの性能向上のためにはゲート長の短縮は重要である
。一般にはMESFETの特性は、以下の式により表わ
される。
を使用したもの(以下GaAs 、MES F ET
という)はGaAs自体の優れた性質およびM E、S
l” I”: T自体の構造の単純性から現在の主流
であるSiデバイスに代わるものとして注目されている
GaAs ME S F ETは開発当初はG51l
s材料自身がもつ多くの表面準位のため表面が空乏化し
ソース直列抵抗が大きく相互コンダクタンスが上がらな
いという問題があった。この問題は活性層以外の領域に
高濃度不純物領域を形成することにより改善され、さら
にセルファライン(自己整合型)構造を導入することに
よりプロセスの再現性は著しく向上した。またMESF
ETの性能向上のためにはゲート長の短縮は重要である
。一般にはMESFETの特性は、以下の式により表わ
される。
ft、 = qm、/ 2πCqs
ここでJはゲートL ZはゲーI−幅、メ!はキャリア
の移動度、aは活性層膜、εは半導体の誘電率、Vgは
ゲート印加電圧、vthは、MIESFETのしきい値
電圧、Rsはソース抵抗、’1m、oはRsが0の場合
の相互コンダクタンス、 Cqsはゲート・ソース間容
量を示す。
の移動度、aは活性層膜、εは半導体の誘電率、Vgは
ゲート印加電圧、vthは、MIESFETのしきい値
電圧、Rsはソース抵抗、’1m、oはRsが0の場合
の相互コンダクタンス、 Cqsはゲート・ソース間容
量を示す。
これらの式よりLgを短縮することが知。の向上につな
がりRsの低減がqmの向上につながる。またLgの短
縮はCqsの減少にもつながるのでfTをより一層高め
ることができる。このようにGaAsMESFETの性
能を向−卜させるためにはI?sの低減Lgの短縮が重
要であり現在イオン注入法による高濃度不純物領域の形
成、サブミクロンゲート長形成の研究が盛んである。
がりRsの低減がqmの向上につながる。またLgの短
縮はCqsの減少にもつながるのでfTをより一層高め
ることができる。このようにGaAsMESFETの性
能を向−卜させるためにはI?sの低減Lgの短縮が重
要であり現在イオン注入法による高濃度不純物領域の形
成、サブミクロンゲート長形成の研究が盛んである。
ところで、MESFETのゲートif1gを短縮するた
めには微細なレジストパターンが必要となる。
めには微細なレジストパターンが必要となる。
通常光学系を使ったりソグラフィでは1/1m程度のレ
ジストパターンが解像できる程度である。
ジストパターンが解像できる程度である。
1μm以下のレジストパターンを要する場合は光学以外
の手段例えば電子線を用いた電子線リソグラフィが必要
となる。
の手段例えば電子線を用いた電子線リソグラフィが必要
となる。
しかしながら電子線リソグラフィを用いた場合、−回に
露光できる領域が小さいためスループットが遅い、位置
合わせ精度がよくないなどの問題が起こる。
露光できる領域が小さいためスループットが遅い、位置
合わせ精度がよくないなどの問題が起こる。
また、ゲート長が1μm以下になると、期待した程は相
互コンダクタンスgmが大きくならないという問題、M
E S F ETのしきい値電圧が変動するという問題
、電流遮断特性が劣化するという問題等、いわゆる短チ
ヤネル効果が現われGaAsMESFETの高性能化を
妨げている。
互コンダクタンスgmが大きくならないという問題、M
E S F ETのしきい値電圧が変動するという問題
、電流遮断特性が劣化するという問題等、いわゆる短チ
ヤネル効果が現われGaAsMESFETの高性能化を
妨げている。
この短チヤネル効果は高濃度不純物領域がゲート領域に
隣接した自己整合型のMESFETにおいて特に顕著で
ある。
隣接した自己整合型のMESFETにおいて特に顕著で
ある。
この従来の高濃度不純物領域がゲート領域に隣接した自
己整合型のMESFET構造を第2図に示す。第2図に
おいて、21は半絶縁性基板、22は活性層、23はイ
オン注入法による高濃度不純物領域、24は耐熱性ゲー
ト電極(例えばWSiよ)、25はソース電極、26は
ドレイン電極である。
己整合型のMESFET構造を第2図に示す。第2図に
おいて、21は半絶縁性基板、22は活性層、23はイ
オン注入法による高濃度不純物領域、24は耐熱性ゲー
ト電極(例えばWSiよ)、25はソース電極、26は
ドレイン電極である。
以上のように、GaAs ME S F ETの性能
を向上させるためにはRsの低減1、gの短縮が重要で
ありイオン注入法による高濃度不純物領域の形成、サブ
ミクロンゲート長形成の研究が図られている。
を向上させるためにはRsの低減1、gの短縮が重要で
ありイオン注入法による高濃度不純物領域の形成、サブ
ミクロンゲート長形成の研究が図られている。
しかし、ゲート長Lgを短縮するために通常光学系を使
ったりソグラフィでは不十分であり、光学以外の電子線
等を用いたりソグラフィが必要となるが、電子線リソグ
ラフィを用いた場合、−回に露光できる領域が小さいた
めスループットが遅い、位置合わせ精度がよくないなど
の問題があった。
ったりソグラフィでは不十分であり、光学以外の電子線
等を用いたりソグラフィが必要となるが、電子線リソグ
ラフィを用いた場合、−回に露光できる領域が小さいた
めスループットが遅い、位置合わせ精度がよくないなど
の問題があった。
また、上述のように従来よりRs低減のために、イオン
注入法による高濃度不純物領域の形成が用いられてきた
が、この構造では短チヤネル効果が著しいという欠点が
あった。
注入法による高濃度不純物領域の形成が用いられてきた
が、この構造では短チヤネル効果が著しいという欠点が
あった。
本発明では上記問題点を解決するために、高濃度不純物
領域として活性層を有するC a A s結晶上へOM
VPE (有機金属気相エピタキシャル)による選択成
しによる高不純物濃度n型GaAsを用いる。
領域として活性層を有するC a A s結晶上へOM
VPE (有機金属気相エピタキシャル)による選択成
しによる高不純物濃度n型GaAsを用いる。
またサブミクロンゲートは、選択成長により得られた開
[1部にCV D 5in2によるデポジションと反
応性イオンエツチング(RT E)による側壁形成技術
によりサブミクロンゲート領域を自己整合的に形成する
ことを特徴とする。
[1部にCV D 5in2によるデポジションと反
応性イオンエツチング(RT E)による側壁形成技術
によりサブミクロンゲート領域を自己整合的に形成する
ことを特徴とする。
上記構成によれば、サブミクロンのレジストパターンを
用いることなしに簡単な工程でサブミクロンのゲートが
形成可能である。このサブミクロンゲートは高濃度不純
物領域に対して自己整合的に形成されるためFETの特
性の均一性は優れていて、集積度の高い回路の実現が可
能である。またゲート電極材料の選択が比較的自由なた
め、ゲート電極の抵抗が問題となるようなアナログ用の
低雑音特性を有する素子に対しては低抵抗金属を用いた
り、また論理振幅の大きいことを要求する回路に用いる
素子に対してはショットキ障壁の高い材料を用いること
ができる。
用いることなしに簡単な工程でサブミクロンのゲートが
形成可能である。このサブミクロンゲートは高濃度不純
物領域に対して自己整合的に形成されるためFETの特
性の均一性は優れていて、集積度の高い回路の実現が可
能である。またゲート電極材料の選択が比較的自由なた
め、ゲート電極の抵抗が問題となるようなアナログ用の
低雑音特性を有する素子に対しては低抵抗金属を用いた
り、また論理振幅の大きいことを要求する回路に用いる
素子に対してはショットキ障壁の高い材料を用いること
ができる。
またイオン注入法による高濃度不純物領域の代わりにG
a A s−にに同じ材料のGaAsのエピタキシャ
ル層を用いるためソース抵抗が著しく低減できる他に基
板を流れるリーク電流の非常に少ない高性能なMESF
ETを作製することが可能である。
a A s−にに同じ材料のGaAsのエピタキシャ
ル層を用いるためソース抵抗が著しく低減できる他に基
板を流れるリーク電流の非常に少ない高性能なMESF
ETを作製することが可能である。
以下、実施例を示す添付図面によって詳細に説明する。
第1図A〜Lは本発明のMESFETの製造工程を説明
する図である。まず半絶縁性基板GaAs(11にn型
不純物となりえるイオン(例えば5i4)をイオン注入
法により打ち込みアニールすることにより活性層(2)
を形成する(A図)。
する図である。まず半絶縁性基板GaAs(11にn型
不純物となりえるイオン(例えば5i4)をイオン注入
法により打ち込みアニールすることにより活性層(2)
を形成する(A図)。
次に基板(1)上にCVD法によりSin膜(3)を形
成する(B図)。
成する(B図)。
次に通常のフォトリソグラフィによりSin膜(3)に
1.0μmのレジストパターン(4)を形成する(C図
)。
1.0μmのレジストパターン(4)を形成する(C図
)。
レジストをマスクにSiO□をエツチングしてSiO2
ツバターン(3′)を形成する(D図)。
ツバターン(3′)を形成する(D図)。
次にOMVPEにより高不純物濃度を有するGaA s
(8)を選択成しさせる。このときGaAsはSiO
□−トには成長しない(E図)。
(8)を選択成しさせる。このときGaAsはSiO
□−トには成長しない(E図)。
次にSiO2をエツチングにより除去して最初の5iO
7のパターン(3′)に同じ寸法をもつ開口部を形成す
る(F図)。
7のパターン(3′)に同じ寸法をもつ開口部を形成す
る(F図)。
CVD法により5in2膜(9)を3000人の厚みに
成長させる(G図)。
成長させる(G図)。
反応性イオンエツチング(RIE)によりSiO2をエ
ツチングして開口部にSiO□の側壁(9′)を形成す
る。側壁(9′)の幅はSin、、の厚みに対応し30
00人になる。このとき活性層を有するGaAs(1)
の開口部は0.4 μmとなる(H図)。
ツチングして開口部にSiO□の側壁(9′)を形成す
る。側壁(9′)の幅はSin、、の厚みに対応し30
00人になる。このとき活性層を有するGaAs(1)
の開口部は0.4 μmとなる(H図)。
次にゲート金属となり得る材料例えばM o Q[Iを
1000人の厚み、低抵抗金属9例えばAuOυを40
00人の厚みだけ蒸着等の方法により形成する(1図)
。
1000人の厚み、低抵抗金属9例えばAuOυを40
00人の厚みだけ蒸着等の方法により形成する(1図)
。
そしてArガスを使ったイオンビームミリングにおいて
イオンビームの入射角θを大きくとったエツチングによ
りAu0+)をエツチングする。このとき斜面に付着し
たA u 011に対してはイオンビームは入射角がゼ
ロに近い方法で当たるため先にエツチングされ消失し、
開口部にあたる領域のAu(11)のみが残ることにな
る(J図)。
イオンビームの入射角θを大きくとったエツチングによ
りAu0+)をエツチングする。このとき斜面に付着し
たA u 011に対してはイオンビームは入射角がゼ
ロに近い方法で当たるため先にエツチングされ消失し、
開口部にあたる領域のAu(11)のみが残ることにな
る(J図)。
次にこのA u (11’)をマスクに反応性イオンエ
ツチング(RT E)によりM o 011を除去する
(K図)。M o / A 11のゲート電極(12>
が形成される。
ツチング(RT E)によりM o 011を除去する
(K図)。M o / A 11のゲート電極(12>
が形成される。
次に通常のフォトリソグラフィによりソース電極、ドレ
イン電極のパターンを形成しAuGeなどの合金を蒸着
しリフトオフすることによりソース電極(5)、ドレイ
ン電極(6)を形成しFETが完成する(L図)。
イン電極のパターンを形成しAuGeなどの合金を蒸着
しリフトオフすることによりソース電極(5)、ドレイ
ン電極(6)を形成しFETが完成する(L図)。
なお、本発明は上記実施例以外に種々変形可能であり、
例えば必要に応じてソース抵抗をさらに低減するために
第1図りにおいて活性層(2)よりも不純物濃度の多い
領域をSiO2(3’ )をマスクにイオン注入法で形
成してもよいし、“短チヤネル効果”を完全に防止する
ために活性層の下にP型不純物層を形成してやってもよ
い。
例えば必要に応じてソース抵抗をさらに低減するために
第1図りにおいて活性層(2)よりも不純物濃度の多い
領域をSiO2(3’ )をマスクにイオン注入法で形
成してもよいし、“短チヤネル効果”を完全に防止する
ために活性層の下にP型不純物層を形成してやってもよ
い。
また側壁形成にはCVD法にょるSiO2を用いたがこ
れに代わるものとしてP−CVr)法によるSiN膜を
用いてもよい。
れに代わるものとしてP−CVr)法によるSiN膜を
用いてもよい。
本発明によればサブミクロンのゲート長を得るのに微細
なレジストパターンを必要とせず、そのため光学露光器
によりレジストパターンを形成できるためスループット
が早い、再現性、位置合わせ精度がよいなどの利点があ
る。
なレジストパターンを必要とせず、そのため光学露光器
によりレジストパターンを形成できるためスループット
が早い、再現性、位置合わせ精度がよいなどの利点があ
る。
そして、SiO□の側壁を用いて開口部を短縮する際、
側壁の幅はSin、、の厚みに相当するためその均一性
も厚みの均一性に相当し、例えば均一性±5%の場合、
3000人の厚みを形成すると+150人のばらつきに
しかならず非常に精度よいサブミクロンゲートが形成で
きる。
側壁の幅はSin、、の厚みに相当するためその均一性
も厚みの均一性に相当し、例えば均一性±5%の場合、
3000人の厚みを形成すると+150人のばらつきに
しかならず非常に精度よいサブミクロンゲートが形成で
きる。
また、高濃度不純物のGaAsをゲート電極の近傍まで
形成できるのでソース抵抗が小さくなり高性能なFET
が得られる。
形成できるのでソース抵抗が小さくなり高性能なFET
が得られる。
また、イオン注入法による基板深くに位置する高濃度不
純物層を有しないので基板漏れ電流が少なくいわゆる“
短チヤネル効果”の少ないFETが得られ、しきい値電
圧の変動を小さくできるためサブミクロンゲートを用い
たFETで高集積化した回路が実現できる。
純物層を有しないので基板漏れ電流が少なくいわゆる“
短チヤネル効果”の少ないFETが得られ、しきい値電
圧の変動を小さくできるためサブミクロンゲートを用い
たFETで高集積化した回路が実現できる。
【図面の簡単な説明】
第1図(A)〜(I7)は本発明のMESFETの製作
工程を示す工程断面図、 第2図は従来のイオン注入法による高濃度不純物領域が
ゲート領域に隣接した自己整合型のMESFETの構造
を示す要部断面図である。 (11半絶縁性基板(GaAs) (2)活性層 (31S i O、、膜 (3)Si02のパターン (4)レジストパターン (5)ソース電極 (6)ドレイン電極 1g>OMVPHにより成長させた高濃度不純物を有す
るGaAs +913 i O□膜 (9’)SiO,、股による側壁 (till G a A sとショットキ接合を有する
材料(例えばMO) all、(11’)低抵抗金属(例えばAu>a乃ゲー
ト電極(Mo/Au) (21)半絶縁性基板(GaAs) (22)活性層 (23)イオン注入法による高濃度不純物領域(24)
耐熱性ゲート電極(例えばW S i□)(25)ソー
ス電極 (26)ドレイン電極 特許出願人 住友電気工業株式会社 代理人 弁理士 玉 蟲 久 五 部 実施例の工程図 実施例の工程図 第1図 第1図
工程を示す工程断面図、 第2図は従来のイオン注入法による高濃度不純物領域が
ゲート領域に隣接した自己整合型のMESFETの構造
を示す要部断面図である。 (11半絶縁性基板(GaAs) (2)活性層 (31S i O、、膜 (3)Si02のパターン (4)レジストパターン (5)ソース電極 (6)ドレイン電極 1g>OMVPHにより成長させた高濃度不純物を有す
るGaAs +913 i O□膜 (9’)SiO,、股による側壁 (till G a A sとショットキ接合を有する
材料(例えばMO) all、(11’)低抵抗金属(例えばAu>a乃ゲー
ト電極(Mo/Au) (21)半絶縁性基板(GaAs) (22)活性層 (23)イオン注入法による高濃度不純物領域(24)
耐熱性ゲート電極(例えばW S i□)(25)ソー
ス電極 (26)ドレイン電極 特許出願人 住友電気工業株式会社 代理人 弁理士 玉 蟲 久 五 部 実施例の工程図 実施例の工程図 第1図 第1図
Claims (1)
- 【特許請求の範囲】 GaAsショットキゲート電界効果トランジスタのゲー
ト領域に相当する部分にSiO_2のパターンを形成し
、 該SiO_2のパターンをマスクにOMVPE法(有機
金属気相エピタキシヤル法)により高濃度不純物を有す
るGaAsを選択成長せしめ、 該SiO_2のパターンを除去して該SiO_2のパタ
ーンに相当する開口部を形成し、さらにSiO_2膜を
堆積し、異方性エッチングすることにより前記開口部に
該SiO_2膜の側壁を形成して前記開口部の寸法を短
縮し、 その後ゲート電極金属を全面に形成した後イオンミリン
グ方法により開口部のみにゲート電極金属を残すことに
より前記高濃度不純物領域に対してゲート電極を自己整
合的に形成する工程を含むことを特徴とするGaAsシ
ョットキゲート電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3674986A JPS62195178A (ja) | 1986-02-21 | 1986-02-21 | GaAsシヨツトキゲ−ト電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3674986A JPS62195178A (ja) | 1986-02-21 | 1986-02-21 | GaAsシヨツトキゲ−ト電界効果トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62195178A true JPS62195178A (ja) | 1987-08-27 |
Family
ID=12478380
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3674986A Pending JPS62195178A (ja) | 1986-02-21 | 1986-02-21 | GaAsシヨツトキゲ−ト電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62195178A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6441270A (en) * | 1987-08-06 | 1989-02-13 | Nec Corp | Manufacture of field effect transistor |
-
1986
- 1986-02-21 JP JP3674986A patent/JPS62195178A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6441270A (en) * | 1987-08-06 | 1989-02-13 | Nec Corp | Manufacture of field effect transistor |
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