JPH02246151A - 抵抗手段と論理回路、入力回路、ヒューズ切断回路、駆動回路、電源回路、静電保護回路及びこれらを含む半導体記憶装置ならびにそのレイアウト方式及びテスト方式 - Google Patents
抵抗手段と論理回路、入力回路、ヒューズ切断回路、駆動回路、電源回路、静電保護回路及びこれらを含む半導体記憶装置ならびにそのレイアウト方式及びテスト方式Info
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- JPH02246151A JPH02246151A JP1065841A JP6584189A JPH02246151A JP H02246151 A JPH02246151 A JP H02246151A JP 1065841 A JP1065841 A JP 1065841A JP 6584189 A JP6584189 A JP 6584189A JP H02246151 A JPH02246151 A JP H02246151A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、抵抗手段と論理回路、入力回路、ヒユーズ
切断回路、駆動回路、電源回路、静電保護回路及びこれ
らを含む半導体記憶装置ならびにそのレイアウト方式及
びテスト方式に関し、例えば、ダイナミック型メモリセ
ルを基本構成とするメモリアレイとＢ１・ＣＭＯＳ論理
ゲート回路を基本構成とする周辺回路を具備するいわゆ
るＢｉ・ＣＭＯＳダイナミック型ＲＡＭに利用して特に
有効な技術に関するものである。
切断回路、駆動回路、電源回路、静電保護回路及びこれ
らを含む半導体記憶装置ならびにそのレイアウト方式及
びテスト方式に関し、例えば、ダイナミック型メモリセ
ルを基本構成とするメモリアレイとＢ１・ＣＭＯＳ論理
ゲート回路を基本構成とする周辺回路を具備するいわゆ
るＢｉ・ＣＭＯＳダイナミック型ＲＡＭに利用して特に
有効な技術に関するものである。
ＭＯＳＦＥＴ （金属酸化物半導体型電界効果トランジ
スタ、この明細書では、ＭＯＳＦＥＴをして絶縁ゲート
型電界効果トランジスタの総称とする）を基本構成とす
るスタティック型メモリセルが格子状に配置されてなる
メモリアレイと、バイポーラトランジスタ及びＣＭＯ５
（相補型ＭＯＳＦＥＴ）が組み合わされてなるＢ ｉ
・ＣＭＯＳ論理ゲート回路を基本構成とする周辺回路を
具備するスタティック型ＲＡＭがある。
スタ、この明細書では、ＭＯＳＦＥＴをして絶縁ゲート
型電界効果トランジスタの総称とする）を基本構成とす
るスタティック型メモリセルが格子状に配置されてなる
メモリアレイと、バイポーラトランジスタ及びＣＭＯ５
（相補型ＭＯＳＦＥＴ）が組み合わされてなるＢ ｉ
・ＣＭＯＳ論理ゲート回路を基本構成とする周辺回路を
具備するスタティック型ＲＡＭがある。
Ｂｉ・ＣＭＯＳスタティック型ＲＡＭについては、例え
ば、日経マグロウヒル社発行、１９８６年３月１０日付
「日経エレクトロニクスｊの第１９９頁〜第２１７頁に
記載されている。
ば、日経マグロウヒル社発行、１９８６年３月１０日付
「日経エレクトロニクスｊの第１９９頁〜第２１７頁に
記載されている。
（発明が解決しようとする課題）
上記に記載されるＢｉ・ＣＭＯＳスタティック型ＲＡＭ
は、メモリアレイをスタティック型メモリセルにより構
成することで、その高集積化及び低消費電力化等を図り
、また周辺回路をＢｉ・ＣＭＯＳ論理ゲート回路により
構成することで、その高速化等を図っている。しかし、
上記スタティック型メモリセルは、実質的に４個以上の
ＭＯＳＦＥＴを必要とすることから、Ｂｉ・ＣＭＯＳス
タティック型ＲＡＭの高集積化・大容量化は自ずと制約
を受ける。このため、本願発明者等は、そのメモリアレ
イをさらに高集積化が可能なダイナミック型メモリセル
により構成し、その周辺回路を上記Ｂｉ・ＣＭＯＳ論理
ゲート回路を基本として構成するいねゆるＢｉ・ＣＭＯ
Ｓダイナミック型ＲＡＭを開発した。ところが、このＢ
ｉ・ＣＭＯＳダイナミック型ＲＡＭに従来のダイナミッ
ク型ＲＡＭの選択方式等や従来のＢｉ・ＣＭＯＳスタテ
ィック型ＲＡＭの周辺回路構成をそのまま通用した場合
、必ずしも最適解とはならず、Ｂｉ・ＣＭＯＳダイナミ
ー／り型ＲＡＭの諸性能が充分に高められないという問
題が生じた。
は、メモリアレイをスタティック型メモリセルにより構
成することで、その高集積化及び低消費電力化等を図り
、また周辺回路をＢｉ・ＣＭＯＳ論理ゲート回路により
構成することで、その高速化等を図っている。しかし、
上記スタティック型メモリセルは、実質的に４個以上の
ＭＯＳＦＥＴを必要とすることから、Ｂｉ・ＣＭＯＳス
タティック型ＲＡＭの高集積化・大容量化は自ずと制約
を受ける。このため、本願発明者等は、そのメモリアレ
イをさらに高集積化が可能なダイナミック型メモリセル
により構成し、その周辺回路を上記Ｂｉ・ＣＭＯＳ論理
ゲート回路を基本として構成するいねゆるＢｉ・ＣＭＯ
Ｓダイナミック型ＲＡＭを開発した。ところが、このＢ
ｉ・ＣＭＯＳダイナミック型ＲＡＭに従来のダイナミッ
ク型ＲＡＭの選択方式等や従来のＢｉ・ＣＭＯＳスタテ
ィック型ＲＡＭの周辺回路構成をそのまま通用した場合
、必ずしも最適解とはならず、Ｂｉ・ＣＭＯＳダイナミ
ー／り型ＲＡＭの諸性能が充分に高められないという問
題が生じた。
この発明の主たる目的は、Ｂ ｉ −ＣＭＯＳＭＯＳダ
イナミツＡＭ等の半導体記憶装置に最適構成を与え、そ
の高速化及び大容量化ならびに低消費電力化を図ること
にある。
イナミツＡＭ等の半導体記憶装置に最適構成を与え、そ
の高速化及び大容量化ならびに低消費電力化を図ること
にある。
この発明の他の目的は、Ｂ ｉ −ＣＭＯＳダイナミッ
ク型ＲＡＭ等の半導体記憶装置に通した抵抗手段と論理
回路、入力回路、ヒユーズ切断回路、電源回路及び静電
保護回路ならびにレイアウト方式及びテスト方式を提供
することにある。
ク型ＲＡＭ等の半導体記憶装置に通した抵抗手段と論理
回路、入力回路、ヒユーズ切断回路、電源回路及び静電
保護回路ならびにレイアウト方式及びテスト方式を提供
することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、半導体記憶装置のメモリアレイをダイナミッ
ク型メモリセルを基本として構成し、その周辺回路をＢ
ｉ・ＣＭＯＳ論理ゲート回路を基本として構成すること
で、いわゆるＢｉ・ＣＭＯＳダイナミック型ＲＡＭ構造
とする。このとき、ワード線の選択方式を、その絶対値
が書き込み動作時におけるデータ線の信号振幅より大き
なワード線選択電圧を指定されるワード線に択一的に伝
達するいわゆるスタティック型選択方式とする。また、
コモンＩ１０線として、指定されるデータ線が対応する
スイッチＭＯＳＦＥＴを介して直接的に接続される書き
込み用コモンＩ／Ｏ線と、指定されるデータ線が対応す
るスイッチＭＯＳＦＥＴのゲートを介して間接的に接続
される読み出し用コモンＩ１０線とを設けるとともに、
選択されたメモリセルから上記データ線及び読み出し用
コモン１７０線を介して伝達される読み出し信号を電流
信号とし、これを差動バイポーラトランジスタを基本構
成とするリードアンプによって電圧信号に変換し、増幅
する。さらに、対をなすメモリアレイとその直接周辺回
路を含み、かつ対応するアレイ選択信号に従って一連の
選択動作を自律的に行う複数のメモリマットを設け、こ
れらのメモリマットを、半導体基板面の短辺に平行する
中心線にそって配置されるＸ系選択回路をはさんで対称
的にかつ縦型配置する。
ク型メモリセルを基本として構成し、その周辺回路をＢ
ｉ・ＣＭＯＳ論理ゲート回路を基本として構成すること
で、いわゆるＢｉ・ＣＭＯＳダイナミック型ＲＡＭ構造
とする。このとき、ワード線の選択方式を、その絶対値
が書き込み動作時におけるデータ線の信号振幅より大き
なワード線選択電圧を指定されるワード線に択一的に伝
達するいわゆるスタティック型選択方式とする。また、
コモンＩ１０線として、指定されるデータ線が対応する
スイッチＭＯＳＦＥＴを介して直接的に接続される書き
込み用コモンＩ／Ｏ線と、指定されるデータ線が対応す
るスイッチＭＯＳＦＥＴのゲートを介して間接的に接続
される読み出し用コモンＩ１０線とを設けるとともに、
選択されたメモリセルから上記データ線及び読み出し用
コモン１７０線を介して伝達される読み出し信号を電流
信号とし、これを差動バイポーラトランジスタを基本構
成とするリードアンプによって電圧信号に変換し、増幅
する。さらに、対をなすメモリアレイとその直接周辺回
路を含み、かつ対応するアレイ選択信号に従って一連の
選択動作を自律的に行う複数のメモリマットを設け、こ
れらのメモリマットを、半導体基板面の短辺に平行する
中心線にそって配置されるＸ系選択回路をはさんで対称
的にかつ縦型配置する。
（作 用〕
上記した手段によれば、メモリアレイの高集積化を図り
つつ周辺回路の信号伝達遅延時間を縮小できる。また、
コモンＩ１０線をその用途に応じて分離しかつ読み出し
信号を電流信号として伝達することで、読み出し動作を
高速化できる。さらに、ワード線の選択方式をいわゆる
スタティック型選択方式とするとともに、メモリマット
をユニット化しかつＸ系選択回路をはさんで縦型配置す
ることで、ワード線及びデータ線の選択動作を高速化で
きる。その結果、その高速化及び大容量化ならびに低消
費電力化を図った半導体記憶装置を実現することができ
る。
つつ周辺回路の信号伝達遅延時間を縮小できる。また、
コモンＩ１０線をその用途に応じて分離しかつ読み出し
信号を電流信号として伝達することで、読み出し動作を
高速化できる。さらに、ワード線の選択方式をいわゆる
スタティック型選択方式とするとともに、メモリマット
をユニット化しかつＸ系選択回路をはさんで縦型配置す
ることで、ワード線及びデータ線の選択動作を高速化で
きる。その結果、その高速化及び大容量化ならびに低消
費電力化を図った半導体記憶装置を実現することができ
る。
３．１．基本的構成又は方式ならびにその特徴３、１．
１ 、製品型式及び品種展開方法第１表には、この発明
が通用されたＢｉ・ＣＭＯＳダイナミック型ＲＡＭの一
実施例の製品型式が表示されている。この実施例のＢｉ
−ｃＭＯｓダイナミック型ＲＡＭは、特に制限されない
が、そのビット構成及び入出力信号レベルに従って型式
分類され、合計４種の製品型式を有する。すなわち、Ｂ
ｉ・ＣＭＯＳダイナミック型ＲＡＭは、第１表に示され
るように、そのビット構成に従って、記憶データを１ビ
ット単位で入出力するいわゆる×１ビット構成のものと
、４ビット単位で同時に入出力するいわゆる×４ビット
構成のものとに分類される。また、その入出力信号レベ
ルに従って、起動制御信号や書き込みデータ及びアドレ
ス信号等がＴＴＬ （Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎ
ｓｉｓｔｏｒ Ｌｏｇｌｅ）レベルで入出力されるもの
と、ＥＣＬ （Ｅ−量ｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ）レベルで入力されるものとに分類される。
１ 、製品型式及び品種展開方法第１表には、この発明
が通用されたＢｉ・ＣＭＯＳダイナミック型ＲＡＭの一
実施例の製品型式が表示されている。この実施例のＢｉ
−ｃＭＯｓダイナミック型ＲＡＭは、特に制限されない
が、そのビット構成及び入出力信号レベルに従って型式
分類され、合計４種の製品型式を有する。すなわち、Ｂ
ｉ・ＣＭＯＳダイナミック型ＲＡＭは、第１表に示され
るように、そのビット構成に従って、記憶データを１ビ
ット単位で入出力するいわゆる×１ビット構成のものと
、４ビット単位で同時に入出力するいわゆる×４ビット
構成のものとに分類される。また、その入出力信号レベ
ルに従って、起動制御信号や書き込みデータ及びアドレ
ス信号等がＴＴＬ （Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎ
ｓｉｓｔｏｒ Ｌｏｇｌｅ）レベルで入出力されるもの
と、ＥＣＬ （Ｅ−量ｔｔｅｒ Ｃｏｕｐｌｅｄ
Ｌｏｇｉｃ）レベルで入力されるものとに分類される。
この実施例のＢｉ・ＣＭＯＳダイナミック型ＲＡＭには
、特に制限されないが、上記４種の製品型式に共通の半
導体基板（ベースチップ）が用意される。Ｂ ｋ −Ｃ
ＭＯＳダイナミック型ＲＡＭの上記ビット構成及び入力
信号形態は、特に制限されないが、上記共通半導体基板
のフォトマスクの一部を変更することにより切り換えら
れ、その品種展開が図られる。
、特に制限されないが、上記４種の製品型式に共通の半
導体基板（ベースチップ）が用意される。Ｂ ｋ −Ｃ
ＭＯＳダイナミック型ＲＡＭの上記ビット構成及び入力
信号形態は、特に制限されないが、上記共通半導体基板
のフォトマスクの一部を変更することにより切り換えら
れ、その品種展開が図られる。
なお、この実施例のＢ ｉ −ＣＭＯＳダイナミツ第１
表 り型ＲＡＭに用意されるパンケージ形態は、特に制限さ
れないが、ＳＯＪ （Ｓｍａｌｌ ０ｕｔｌｉｎｅ
Ｊ−１ｅａｄ ）パッケージのみとされる。
表 り型ＲＡＭに用意されるパンケージ形態は、特に制限さ
れないが、ＳＯＪ （Ｓｍａｌｌ ０ｕｔｌｉｎｅ
Ｊ−１ｅａｄ ）パッケージのみとされる。
３、１．２ 、外部端子
第７図には、この発明が通用されたＢｉ・ＣＭＯＳダイ
ナミック型ＲＡＭの一実施例の端子配置図が示されてい
る。また、第２表には、上記第７図の端子配置図に記載
される外部端子の名称及び機能が表示され、第３表には
、第２表に記載される外部端子のうち、Ｂｔ−ＣＭＯＳ
ダイナミック型ＲＡＭのビット構成によってその機能が
異なる外部端子とその対応表が示されている。なお、こ
の明細書及び添付図面は、Ｂｉ・ＣＭＯＳダイナミック
型ＲＡＭが×１ビット構成とされる場合を基本として記
載されており、×４ビット構成とされる場合については
、必要の都度記述が追加され、あるいは括弧を付して示
される。なお、この実施例のＢｉ・ＣＭＯＳダイナミッ
ク型ＲＡＭは、×１ビット構成において２０ビツトのア
ドレス信号を有することで、いわゆる１メガビツトの記
憶容量を持つものとされる。
ナミック型ＲＡＭの一実施例の端子配置図が示されてい
る。また、第２表には、上記第７図の端子配置図に記載
される外部端子の名称及び機能が表示され、第３表には
、第２表に記載される外部端子のうち、Ｂｔ−ＣＭＯＳ
ダイナミック型ＲＡＭのビット構成によってその機能が
異なる外部端子とその対応表が示されている。なお、こ
の明細書及び添付図面は、Ｂｉ・ＣＭＯＳダイナミック
型ＲＡＭが×１ビット構成とされる場合を基本として記
載されており、×４ビット構成とされる場合については
、必要の都度記述が追加され、あるいは括弧を付して示
される。なお、この実施例のＢｉ・ＣＭＯＳダイナミッ
ク型ＲＡＭは、×１ビット構成において２０ビツトのア
ドレス信号を有することで、いわゆる１メガビツトの記
憶容量を持つものとされる。
３、１．３ 、動作サイクル
第４表には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例の動作サイクルが表示され第２表 ている。また、第８図ないし第１７図には、第４表に記
載される各動作サイクルの一実施例のタイミング図が示
されている。これらの表及び図をもとに、この実施例の
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭの各動作サイクル
の概要とその特徴について説明する。
Ｍの一実施例の動作サイクルが表示され第２表 ている。また、第８図ないし第１７図には、第４表に記
載される各動作サイクルの一実施例のタイミング図が示
されている。これらの表及び図をもとに、この実施例の
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭの各動作サイクル
の概要とその特徴について説明する。
（１）リードサイクル
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、第８図に示さ
れるように、チップイネーブル信号ＧＥの立ち下がりエ
ツジにおいてリフレソシェ制御信号ＲＦがハイレベルで
あり、かつライトイネーブル信号ＷＥがロウレベルとさ
れる間ハイレベルで第３表 あることを条件に、リードサイクルとされる。出カイネ
ーブル信号万１°は、チップイネーブル信号τ百に先立
って、あるいはデータ出力を遅延させない所定のタイミ
ングで、ロウレベルとされる。
れるように、チップイネーブル信号ＧＥの立ち下がりエ
ツジにおいてリフレソシェ制御信号ＲＦがハイレベルで
あり、かつライトイネーブル信号ＷＥがロウレベルとさ
れる間ハイレベルで第３表 あることを条件に、リードサイクルとされる。出カイネ
ーブル信号万１°は、チップイネーブル信号τ百に先立
って、あるいはデータ出力を遅延させない所定のタイミ
ングで、ロウレベルとされる。
アドレス入力端子ＡＯ〜Ａ、１６には、チンブイネーブ
ル信号τ丁の立ち下がり変化に先立って、９ビツトのＸ
アドレス信号と８ビツトのＹアドレス第４表 信号が供給される。また、アドレス入力端子Ａ１７〜Ａ
１９には、上記Ｘアドレス信号及びＹアドレス信号と同
時に、あるいはデータ出力に遅れない所定のタイミング
で、３ビツトのＺアドレス信号が供給される。データ出
力端子ＤＯは、通常ハイインピーダンス状態とされ、所
定のアクセスタイムが経過した時点で、指定されたアド
レスの読み出しデータが出力される。
ル信号τ丁の立ち下がり変化に先立って、９ビツトのＸ
アドレス信号と８ビツトのＹアドレス第４表 信号が供給される。また、アドレス入力端子Ａ１７〜Ａ
１９には、上記Ｘアドレス信号及びＹアドレス信号と同
時に、あるいはデータ出力に遅れない所定のタイミング
で、３ビツトのＺアドレス信号が供給される。データ出
力端子ＤＯは、通常ハイインピーダンス状態とされ、所
定のアクセスタイムが経過した時点で、指定されたアド
レスの読み出しデータが出力される。
（２）アーリーライトサイクル
Ｂ ｉ −ＣＭＯＳダイナミック型ＲＡＭは、第９図に
示されるように、チップイネーブル信号ＧＥの立ち下が
りエツジにおいてリフレッシュ制御信号ＲＦがハイレベ
ルとされかつライトイネーブル信号ＷＥがロウレベルで
あることを条件に、アーリーライトサイクルとされる。
示されるように、チップイネーブル信号ＧＥの立ち下が
りエツジにおいてリフレッシュ制御信号ＲＦがハイレベ
ルとされかつライトイネーブル信号ＷＥがロウレベルで
あることを条件に、アーリーライトサイクルとされる。
アドレス入力端子ＡＯ〜Ａ１６ならびにＡ１７〜Ａ１９
には、Ｘ及びＹアドレス信号ならびに２アドレス信号が
、チップイネーブル信号で「の立ち下がり変化に先立っ
て同時に入力され、データ入力端子ＤＩには、書き込み
動作に遅れない所定のタイミングで、書き込みデータが
供給される。データ出力端子ＤＯは、ハイインピーダン
ス状態とされる。
には、Ｘ及びＹアドレス信号ならびに２アドレス信号が
、チップイネーブル信号で「の立ち下がり変化に先立っ
て同時に入力され、データ入力端子ＤＩには、書き込み
動作に遅れない所定のタイミングで、書き込みデータが
供給される。データ出力端子ＤＯは、ハイインピーダン
ス状態とされる。
（３）ライトサイクル
Ｂ１・ＣＭＯＳダイナミック型ＲＡＭは、第１０図に示
されるように、チンブイネーブル信号ＣＥの立ち下がり
エツジにおいてリフレッシュ制御信号ＲＦ及びライトイ
ネーブル信号ＷＥがハイレベルであることから、上記リ
ードサイクルと同様な選択動作を開始する。そして、や
や遅れてライトイネーブル信号簿τ）（−時的にロウレ
ベルとされることで、書き込み動作を実行する。データ
入力端子ＤＩには、ライトイネーブル信号ＷＥの立ち上
がりに先立って、書き込みデータが供給される。データ
出力端子ＤＯには、ライトイネーブル信号Ｗπがロウレ
ベルとされるまでの間、無意味な出力データが出力され
るが、ライトイネーブル信号Ｗ百がロウレベルとされる
ことで、ハイインピーダンス状態とされる。
されるように、チンブイネーブル信号ＣＥの立ち下がり
エツジにおいてリフレッシュ制御信号ＲＦ及びライトイ
ネーブル信号ＷＥがハイレベルであることから、上記リ
ードサイクルと同様な選択動作を開始する。そして、や
や遅れてライトイネーブル信号簿τ）（−時的にロウレ
ベルとされることで、書き込み動作を実行する。データ
入力端子ＤＩには、ライトイネーブル信号ＷＥの立ち上
がりに先立って、書き込みデータが供給される。データ
出力端子ＤＯには、ライトイネーブル信号Ｗπがロウレ
ベルとされるまでの間、無意味な出力データが出力され
るが、ライトイネーブル信号Ｗ百がロウレベルとされる
ことで、ハイインピーダンス状態とされる。
（４）リードモディファイライトサイクルこの動作サイ
クルは、いわば上記リードサイクルとデイレイドライド
サイクルを組み合わせた動作サイクルであって、Ｂｉ・
ＣＭＯＳダイナミック型ＲＡＭは、第１１図に示される
ように、チップイネーブル信号で百の立ち下がりエツジ
においてリフレッシュ制御信号正Ｔ及びライトイネーブ
ル信号ＷＥがハイレベルであることから、まずリードサ
イクルを開始する。そして、指定されたアドレスの読み
出しデータをデータ出力端子ＤＯから出力した後、ライ
トイネーブル信号Ｗ丁が一時的にロウレベルとされる時
点で、データ入力端子ＤＩから供給される書き込みデー
タを上記アドレスに書き込む。
クルは、いわば上記リードサイクルとデイレイドライド
サイクルを組み合わせた動作サイクルであって、Ｂｉ・
ＣＭＯＳダイナミック型ＲＡＭは、第１１図に示される
ように、チップイネーブル信号で百の立ち下がりエツジ
においてリフレッシュ制御信号正Ｔ及びライトイネーブ
ル信号ＷＥがハイレベルであることから、まずリードサ
イクルを開始する。そして、指定されたアドレスの読み
出しデータをデータ出力端子ＤＯから出力した後、ライ
トイネーブル信号Ｗ丁が一時的にロウレベルとされる時
点で、データ入力端子ＤＩから供給される書き込みデー
タを上記アドレスに書き込む。
（５）ＳＣリードサイクル
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、第１２図に示
されるように、チップイネーブル信号τＴがロウレベル
に固定されかつライトイネーブル信号ＷＥがハイレベル
に固定された状態で、アドレス入力端子Ａ１７〜Ａ１９
に供給される２アドレス信号が変化されることを条件に
、ＳＣ（スタティックカラム）モードのリードサイクル
による最大８ビット高速連続読み出し動作を実行する。
されるように、チップイネーブル信号τＴがロウレベル
に固定されかつライトイネーブル信号ＷＥがハイレベル
に固定された状態で、アドレス入力端子Ａ１７〜Ａ１９
に供給される２アドレス信号が変化されることを条件に
、ＳＣ（スタティックカラム）モードのリードサイクル
による最大８ビット高速連続読み出し動作を実行する。
この実施例のＢｉ・ＣＭＯＳダイナミック型ＲＡＭでは
、後述するように、メモリアクセスごとに４個のメモリ
アレイが同時に選択状態とされ、さらにＸ及びＹアドレ
ス信号に従って、各メモリアレイからそれぞれ２個、合
計８個のメモリセルが同時に選択状態とされる６通常の
リードサイクルにおいて、同時に選択状態とされる８個
のメモリセルの読み出しデータは、３ビツトのＺアドレ
ス信号に従って択一的に選択され、データ出力端子ＤＯ
を介して出力されるが、ＳＣリードサイクルの場合、２
アドレス信号の変化に対応して択一的に選択され、デー
タ出力端子ＤＯを介して出力される。
、後述するように、メモリアクセスごとに４個のメモリ
アレイが同時に選択状態とされ、さらにＸ及びＹアドレ
ス信号に従って、各メモリアレイからそれぞれ２個、合
計８個のメモリセルが同時に選択状態とされる６通常の
リードサイクルにおいて、同時に選択状態とされる８個
のメモリセルの読み出しデータは、３ビツトのＺアドレ
ス信号に従って択一的に選択され、データ出力端子ＤＯ
を介して出力されるが、ＳＣリードサイクルの場合、２
アドレス信号の変化に対応して択一的に選択され、デー
タ出力端子ＤＯを介して出力される。
（６）ＳＣライトサイクル
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、第１３図に示
されるように、チップイネーブル信号ＣＥがロウレベル
に固定された状態でライトイネーブル信号ＷＥが繰り返
しロウレベルに変化され、かつアドレス入力端子Ａ１７
〜Ａ１９に供給される２アドレス信号がライトイネーブ
ル信号ＷＥに同期するように繰り返し変化されることを
条件に、ＳＣライトサイクルによる最大８ビツトの高速
連続書き込み動作を実行する。このとき、データ入力端
子ＤＩには、ライトイネーブル信号ＷＥの各立ち上がり
エツジに先立って、一連の書き込みデータが入力される
。
されるように、チップイネーブル信号ＣＥがロウレベル
に固定された状態でライトイネーブル信号ＷＥが繰り返
しロウレベルに変化され、かつアドレス入力端子Ａ１７
〜Ａ１９に供給される２アドレス信号がライトイネーブ
ル信号ＷＥに同期するように繰り返し変化されることを
条件に、ＳＣライトサイクルによる最大８ビツトの高速
連続書き込み動作を実行する。このとき、データ入力端
子ＤＩには、ライトイネーブル信号ＷＥの各立ち上がり
エツジに先立って、一連の書き込みデータが入力される
。
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭでは、上記ＳＣリ
ードサイクルの場合と同様に、まずＸ及びＹアドレス信
号によって指定される８ｔｌのメモリセルが、同時に選
択状態とされる。これらのメモリセルは、さらに上記２
アドレス信号に従って択一的に選択され、対応する書き
込みデータが順次書き込まれる。
ードサイクルの場合と同様に、まずＸ及びＹアドレス信
号によって指定される８ｔｌのメモリセルが、同時に選
択状態とされる。これらのメモリセルは、さらに上記２
アドレス信号に従って択一的に選択され、対応する書き
込みデータが順次書き込まれる。
（７）ＣＢリフレフシェサイクル
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、第１４図に示
されるように、チアブイネーブル信号ＣＥの立ち下がり
エツジにおいてリフレッシュ制御信号ＲＦがハイレベル
とされ、かつライトイネーブル信号７「及び出力イネー
ブル信号で百がハイレベルに固定されることを条件に、
ＣＥリフレッシュサイクルを実行する。アドレス入力端
子ＡＯ〜Ａ８には、チップイネーブル信号τ丁に同期す
るように、リフレッシュすべきワード線を指定するＸア
ドレス信号が供給される。
されるように、チアブイネーブル信号ＣＥの立ち下がり
エツジにおいてリフレッシュ制御信号ＲＦがハイレベル
とされ、かつライトイネーブル信号７「及び出力イネー
ブル信号で百がハイレベルに固定されることを条件に、
ＣＥリフレッシュサイクルを実行する。アドレス入力端
子ＡＯ〜Ａ８には、チップイネーブル信号τ丁に同期す
るように、リフレッシュすべきワード線を指定するＸア
ドレス信号が供給される。
Ｂ ｉ −ＣＭＯＳダイナミック型ＲＡＭでは、上記リ
ードサイクルと同様に、４個のメモリアレイが同時に選
択状態とされ゛、各メモリアレイにおいてそれぞれ１本
、合計４本のワード線が同時に選択状態とされる。そし
て、これらのワード線に結合されるそれぞれ５１２個、
合計２０４８個のメモリセルの記憶データが対応するデ
ータ線に一斉に出力され、各センスアンプの対応する単
位増幅回路によるリフレッシュを受ける。
ードサイクルと同様に、４個のメモリアレイが同時に選
択状態とされ゛、各メモリアレイにおいてそれぞれ１本
、合計４本のワード線が同時に選択状態とされる。そし
て、これらのワード線に結合されるそれぞれ５１２個、
合計２０４８個のメモリセルの記憶データが対応するデ
ータ線に一斉に出力され、各センスアンプの対応する単
位増幅回路によるリフレッシュを受ける。
（８）オートリフレッシュサイクル
Ｂ ｉ −ＣＭＯＳダイナミック型ＲＡＭは、第１５図
に示されるように、チアブイネーブル信号τＥの立ち下
がりエツジにおいてリフレッシュ制御信号百了）（ロウ
レベルまたライトイネーブル信号ＷＥがハイレベルとさ
れることを条件に、オートリフレッシュサイクルを実行
する。このとき、リフレッシュすべきワード線を指定す
るためのリフレッシュアドレスは、Ｂｉ・ＣＭＯＳダイ
ナミック型ＲＡＭに内蔵されるリフレッシュカウンタＲ
ＦＣから供給される。
に示されるように、チアブイネーブル信号τＥの立ち下
がりエツジにおいてリフレッシュ制御信号百了）（ロウ
レベルまたライトイネーブル信号ＷＥがハイレベルとさ
れることを条件に、オートリフレッシュサイクルを実行
する。このとき、リフレッシュすべきワード線を指定す
るためのリフレッシュアドレスは、Ｂｉ・ＣＭＯＳダイ
ナミック型ＲＡＭに内蔵されるリフレッシュカウンタＲ
ＦＣから供給される。
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭでは、上記リフレ
ッシュカウンタＲＦＣによって指定される合計４本のワ
ード線が同時に選択状態とされ、対応する合計２０４８
個のメモリセルに対するリフレッシュ動作が行われる。
ッシュカウンタＲＦＣによって指定される合計４本のワ
ード線が同時に選択状態とされ、対応する合計２０４８
個のメモリセルに対するリフレッシュ動作が行われる。
リフレッシュカウンタＲＦＣは、その出力すなわち上記
リフレフシェアドレスがＸアドレス入力端子に取り込ま
れた後の時点で、自動的に更新される。
リフレフシェアドレスがＸアドレス入力端子に取り込ま
れた後の時点で、自動的に更新される。
（９）テストモードセットサイクル
Ｂ ｉ −ＣＭＯＳダイナミック型ＲＡＭは、第１６図
に示されるように、チアブイネーブル信号ＣＥＯ）立ち
下がりエツジにおいてリフレッシュ制御信号ＲＦ及びラ
イトイネーブル信号ＷＥがともにロウレベルとされるこ
とを条件に、テストモードセットサイクルとされる。こ
のとき、特に制限されないが、アドレス入力端子Ａ９〜
Ａ１５には、テストモードの内容を指定するテストモー
ド設定信号が供給される。
に示されるように、チアブイネーブル信号ＣＥＯ）立ち
下がりエツジにおいてリフレッシュ制御信号ＲＦ及びラ
イトイネーブル信号ＷＥがともにロウレベルとされるこ
とを条件に、テストモードセットサイクルとされる。こ
のとき、特に制限されないが、アドレス入力端子Ａ９〜
Ａ１５には、テストモードの内容を指定するテストモー
ド設定信号が供給される。
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭでは、後述するよ
うに、このテストモードセットサイクルが判定されるこ
とで、上記テストモード設定信号が対応するテストモー
ド設定信号ラッチに取り込まれる。これらのテストモー
ド設定信号は、次のテストモードセットサイクルが実行
されるまでの間、対応するラッチによって保持される。
うに、このテストモードセットサイクルが判定されるこ
とで、上記テストモード設定信号が対応するテストモー
ド設定信号ラッチに取り込まれる。これらのテストモー
ド設定信号は、次のテストモードセットサイクルが実行
されるまでの間、対応するラッチによって保持される。
各テストモードにおける実質的な試験動作は、テストサ
イクルが実行されるまで行われない。
イクルが実行されるまで行われない。
このＢ ｉ −ＣＭＯＳダイナミック型ＲＡＭに用意さ
れるテストモードの種類とその概要については、後で説
明する。
れるテストモードの種類とその概要については、後で説
明する。
（１０）テストサイクル
Ｂ！・ＣＭＯＳダイナミック型ＲＡＭは、第１７図のテ
ストリードサイクルに代表して示されるように、チンブ
イネーブル信号τ１がロウレベルとされ、かつ出カイネ
ーブル信号了「に、例えば回路の電源電圧ＶＣＣより２
ｖ高い高電圧が供給されることを条件に、対応する所定
のテストサイクルを実行する。
ストリードサイクルに代表して示されるように、チンブ
イネーブル信号τ１がロウレベルとされ、かつ出カイネ
ーブル信号了「に、例えば回路の電源電圧ＶＣＣより２
ｖ高い高電圧が供給されることを条件に、対応する所定
のテストサイクルを実行する。
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭでは、前述のよう
に、テストモードセットサイクルが実行されることで、
予めテストモードが設定され、このテストサイクルが実
行されることで、上記テストモードによる実質的かつ具
体的な試験動作が選択的に行われる。
に、テストモードセットサイクルが実行されることで、
予めテストモードが設定され、このテストサイクルが実
行されることで、上記テストモードによる実質的かつ具
体的な試験動作が選択的に行われる。
３、１．４ 、ブロック構成
第１図ないし第３図には、この発明が通用されたＢｉ・
ＣＭＯＳダイナミック型ＲＡＭの一実施例のブロック図
が示されている。また、第４図には、上記Ｂ１・ＣＭＯ
Ｓダイナミック型ＲＡＭのメモリマットＭＡＴＯ〜ＭＡ
Ｔ７の一実施例の基本ブロック図が示されている。これ
らの図をもとに、この実施例のＢｉ・ＣＭＯＳダイナミ
ック型ＲＡＭのブロック構成とその特徴について説明す
る。なお、第１図ないし第３図の各ブロックを構成する
回路素子は、特に制限されないが、Ｐ型車結晶シリコン
からなる１個の半導体基板上において形成される。また
、第１図ないし第３図ならびに以下の回路図において、
入力又は出力信号等に関する信号線は、半導体基板面に
形成されるボンディングパッドを起点として表示される
。
ＣＭＯＳダイナミック型ＲＡＭの一実施例のブロック図
が示されている。また、第４図には、上記Ｂ１・ＣＭＯ
Ｓダイナミック型ＲＡＭのメモリマットＭＡＴＯ〜ＭＡ
Ｔ７の一実施例の基本ブロック図が示されている。これ
らの図をもとに、この実施例のＢｉ・ＣＭＯＳダイナミ
ック型ＲＡＭのブロック構成とその特徴について説明す
る。なお、第１図ないし第３図の各ブロックを構成する
回路素子は、特に制限されないが、Ｐ型車結晶シリコン
からなる１個の半導体基板上において形成される。また
、第１図ないし第３図ならびに以下の回路図において、
入力又は出力信号等に関する信号線は、半導体基板面に
形成されるボンディングパッドを起点として表示される
。
各ブロックの具体的な構成と動作ならびにその特徴につ
いては、後で詳細に説明する。
いては、後で詳細に説明する。
（１）メモリマット及びメモリアレイ
この実施例のＢｉ・ＣＭＯＳダイナミック型ＲＡＭは、
特に制限されないが、第１ＴＩ！Ｊに示されるように、
８個のメモリマットＭＡＴＯ〜ＭＡＴ Ｔを備える。こ
れらのメモリマットは、第４図のブロック図に示される
ように、１個のＹデコーダＹＤと、これをはさんで対称
的に配置される一対のメモリアレイＡＲＹＬ及びＡＲＹ
Ｒをそれぞれ含む、各メモリマットは、さらに、上記Ｙ
デコーダＶＤに対応して設けられるＹデコーダ駆動回路
ＹＤＧと、上記メモリアレイＡＲＹＬ及びＡＲＹＲに対
応して設けられるＸデコーダＸＤＬ及びＸＤＲ１コモン
ソース線スイッチ回路５ＷＦＬ及び５ＶＦＲならびに５
ＷＮＬ、及び５ＷＮＲ，ワード線プリチャージ信号発生
回路ＷＰＨＬ及びＷＰＨＲ。
特に制限されないが、第１ＴＩ！Ｊに示されるように、
８個のメモリマットＭＡＴＯ〜ＭＡＴ Ｔを備える。こ
れらのメモリマットは、第４図のブロック図に示される
ように、１個のＹデコーダＹＤと、これをはさんで対称
的に配置される一対のメモリアレイＡＲＹＬ及びＡＲＹ
Ｒをそれぞれ含む、各メモリマットは、さらに、上記Ｙ
デコーダＶＤに対応して設けられるＹデコーダ駆動回路
ＹＤＧと、上記メモリアレイＡＲＹＬ及びＡＲＹＲに対
応して設けられるＸデコーダＸＤＬ及びＸＤＲ１コモン
ソース線スイッチ回路５ＷＦＬ及び５ＶＦＲならびに５
ＷＮＬ、及び５ＷＮＲ，ワード線プリチャージ信号発生
回路ＷＰＨＬ及びＷＰＨＲ。
データ線プリチャージ信号発生回路ＰＣＬ及びＰＣＢと
をそれぞれ含む。
をそれぞれ含む。
メモリマットＭＡＴＯ〜ＭＡＴＴは、さらに、各メモリ
アレイに対応してそれぞれ２組ずつ設けられる書き込み
用コモン！１０線及び読み出し用コモンＩ１０線をそれ
ぞれ含む、これらの書き込み用コモンＩ１０線又は読み
出し用コモンＩ１０線には、対応するメモリアレイのカ
ラムスイッチを介して、指定される２組の相補ビット線
が選択的にかつ排（ｂ的に接続される。この実施例にお
いて、上記書き込み用コモンＩ１０線は、後述するよう
に、メモリアレイの指定される相補ビット線に対して、
カラムスイッチの対応するスイッチＭＯＳＦＥＴを介し
て直接的に接続され、読み出し用コモンＩ１０線は、カ
ラムスイッチの対応するスイッチＭＯＳ Ｆ ＥＴのゲ
ートを介して間接的に接続される。その結果、各コモン
Ｉ１０線の直流レベルはその用途に応じて量適化され、
これによってＢｉ・ＣＭＯＳダイナミック型ＲＡＭの書
き込み及び読み出し動作が高速化される。
アレイに対応してそれぞれ２組ずつ設けられる書き込み
用コモン！１０線及び読み出し用コモンＩ１０線をそれ
ぞれ含む、これらの書き込み用コモンＩ１０線又は読み
出し用コモンＩ１０線には、対応するメモリアレイのカ
ラムスイッチを介して、指定される２組の相補ビット線
が選択的にかつ排（ｂ的に接続される。この実施例にお
いて、上記書き込み用コモンＩ１０線は、後述するよう
に、メモリアレイの指定される相補ビット線に対して、
カラムスイッチの対応するスイッチＭＯＳＦＥＴを介し
て直接的に接続され、読み出し用コモンＩ１０線は、カ
ラムスイッチの対応するスイッチＭＯＳ Ｆ ＥＴのゲ
ートを介して間接的に接続される。その結果、各コモン
Ｉ１０線の直流レベルはその用途に応じて量適化され、
これによってＢｉ・ＣＭＯＳダイナミック型ＲＡＭの書
き込み及び読み出し動作が高速化される。
ところで、上記メモリマットＭＡＴＯ〜ＭＡＴ７は、第
１図から類推できるように、ＭＡＴＯ及びＭＡＴ４ない
しＭＡＴ３及びＭＡＴ７の組み合わせでそれぞれ対をな
す、そして、各対のメモリマットは、対応するＸ系選択
回路をはさんで対称的な位置に配置され、上記書き込み
用コモンＩ／Ｏ線及び読み出し用コモンＩ１０線は、対
をなす２個のメモリマットを串刺しするように貫通して
配置される。また、各メモリアレイに対応して設けられ
る合計２組のコモンソース線ＰＰ及びＰＮは、コモンソ
ース線スイッチ回路ＳＷＦ及びＳＷＮにおいて、メモリ
アレイ外のコモンソース回路に接続される。
１図から類推できるように、ＭＡＴＯ及びＭＡＴ４ない
しＭＡＴ３及びＭＡＴ７の組み合わせでそれぞれ対をな
す、そして、各対のメモリマットは、対応するＸ系選択
回路をはさんで対称的な位置に配置され、上記書き込み
用コモンＩ／Ｏ線及び読み出し用コモンＩ１０線は、対
をなす２個のメモリマットを串刺しするように貫通して
配置される。また、各メモリアレイに対応して設けられ
る合計２組のコモンソース線ＰＰ及びＰＮは、コモンソ
ース線スイッチ回路ＳＷＦ及びＳＷＮにおいて、メモリ
アレイ外のコモンソース回路に接続される。
各メモリマットを構成する一対のメモリアレイＡＲＹＬ
及びＡＲＹＲは、後述するように、同図の垂直方向に平
行して配置される１２８本のワード線ならびに４本の冗
長ワード線と、水平方向に平行して配置される５１２組
の相補ビット線ならびに４組の冗長ビット線とをそれぞ
れ備える。上記ワード線及び相補ビット線の交点には、
１３２×５１６個すなわち６８１１２個のダイナミック
型メモリセルが格子状に配置される。これらのメモリセ
ルは、ワード線の選択動作が行われることによってまず
実質的に５１６個ずつ同時に選択され、さらにデータ線
の選択動作が行われることによってそのうちの２個が同
時に選択され、上記書き込み用コモンＩ１０線又は読み
出し用コモンＩ１０線に接続される。その結果、各メモ
リアレイは、それぞれ実質的に６５５３６ビツト（いわ
ゆる６４キロビツト）の記憶容量を有するものとされる
。言うまでもなく、メモリマットＭＡＴＯ〜ＭＡＴＴは
、それぞれ上記メモリアレイの２倍の記憶容量とアドレ
ス空間を有する。
及びＡＲＹＲは、後述するように、同図の垂直方向に平
行して配置される１２８本のワード線ならびに４本の冗
長ワード線と、水平方向に平行して配置される５１２組
の相補ビット線ならびに４組の冗長ビット線とをそれぞ
れ備える。上記ワード線及び相補ビット線の交点には、
１３２×５１６個すなわち６８１１２個のダイナミック
型メモリセルが格子状に配置される。これらのメモリセ
ルは、ワード線の選択動作が行われることによってまず
実質的に５１６個ずつ同時に選択され、さらにデータ線
の選択動作が行われることによってそのうちの２個が同
時に選択され、上記書き込み用コモンＩ１０線又は読み
出し用コモンＩ１０線に接続される。その結果、各メモ
リアレイは、それぞれ実質的に６５５３６ビツト（いわ
ゆる６４キロビツト）の記憶容量を有するものとされる
。言うまでもなく、メモリマットＭＡＴＯ〜ＭＡＴＴは
、それぞれ上記メモリアレイの２倍の記憶容量とアドレ
ス空間を有する。
この実施例において、メモリマットＭＡＴＯ〜ＭＡＴＴ
は、対応するアレイ選択信号ＡＳＯＬ又はＡＳＯＲある
いはＡＳＩＬ又はＡＳＩＲがハイレベルとされることで
選択的に起動され、ワード線選択やデータ線選択ならび
にセンスアンプ駆動に必要な一連の動作を自律的にかつ
独立して実行する。その結果、Ｂ！・ＣＭＯＳダイナミ
ック型ＲＡＭは、その選択動作が簡素化されかつ高速化
されるとともに、上記メモリマットの記憶容量すなわち
１２８キロビットをその増設単位として、ユニット化で
きるものとなる。
は、対応するアレイ選択信号ＡＳＯＬ又はＡＳＯＲある
いはＡＳＩＬ又はＡＳＩＲがハイレベルとされることで
選択的に起動され、ワード線選択やデータ線選択ならび
にセンスアンプ駆動に必要な一連の動作を自律的にかつ
独立して実行する。その結果、Ｂ！・ＣＭＯＳダイナミ
ック型ＲＡＭは、その選択動作が簡素化されかつ高速化
されるとともに、上記メモリマットの記憶容量すなわち
１２８キロビットをその増設単位として、ユニット化で
きるものとなる。
（２）制御部
この実施例のＢｉ・ＣＭＯＳダイナミック型ＲＡＭは、
各部の動作を集中管理するためのタイミング発生回路を
実質的に具備しない、各部の制御論理は、後述するよう
に、直列結合される複数の機能単位によって構成され、
各機能単位は、前段に設けられる機能単位の出力信号に
従ってその動作が起動されまた停止される。その結果、
各制御論理は、いわゆる将棋倒し式回路形態とされ、所
定のクロック信号又はタイミング信号に従って同期化さ
れることな（、言い換えると所定のクロック信号又はタ
イミング信号が到来するのを待つことな（、将棋倒し式
に制御シーケンスが進行する。
各部の動作を集中管理するためのタイミング発生回路を
実質的に具備しない、各部の制御論理は、後述するよう
に、直列結合される複数の機能単位によって構成され、
各機能単位は、前段に設けられる機能単位の出力信号に
従ってその動作が起動されまた停止される。その結果、
各制御論理は、いわゆる将棋倒し式回路形態とされ、所
定のクロック信号又はタイミング信号に従って同期化さ
れることな（、言い換えると所定のクロック信号又はタ
イミング信号が到来するのを待つことな（、将棋倒し式
に制御シーケンスが進行する。
これにより、等価的に８１・ＣＭＯＳダイナミック型Ｒ
ＡＭの動作が高速化され、そのアクセスタイムが短縮さ
れる。
ＡＭの動作が高速化され、そのアクセスタイムが短縮さ
れる。
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、上記タイミン
グ発生回路に代えて、外部から起動制御信号として供給
されるチップイネーブル信号ＣＥや、リフレッシュ制御
信号ＲＦ、 ライトイネーブル信号Ｗ百ならびに出力イ
ネーブル信号でτをもとに所定の内部制御信号を形成し
、各部に分配する制御部を備える。
グ発生回路に代えて、外部から起動制御信号として供給
されるチップイネーブル信号ＣＥや、リフレッシュ制御
信号ＲＦ、 ライトイネーブル信号Ｗ百ならびに出力イ
ネーブル信号でτをもとに所定の内部制御信号を形成し
、各部に分配する制御部を備える。
すなわち、パッド■を介して供給されるチップイネーブ
ル信号でＴは、第１図に示されるように、制御部のτ百
バッファＣＥＨに入力され、さらに内部制御信号ＣＥ１
として、半導体基板面の上辺、中込及び下辺に設けられ
る３個のＣＥドライバＣＥＤＵ、ＣＥＤＭ及びＣＥＤＤ
に供給される。これらのＣＥドライバは、対応する内部
制御４８号Ｃ２Ｕ、Ｃ３Ｕ及びＣＩＭ、Ｃ２Ｍ、Ｔｒｇ
ｒならびにＣＩＤ、Ｃ２Ｄ等をそれぞれ形成し、半導体
基板面の対応する位置に配置される周辺回路に供給する
。
ル信号でＴは、第１図に示されるように、制御部のτ百
バッファＣＥＨに入力され、さらに内部制御信号ＣＥ１
として、半導体基板面の上辺、中込及び下辺に設けられ
る３個のＣＥドライバＣＥＤＵ、ＣＥＤＭ及びＣＥＤＤ
に供給される。これらのＣＥドライバは、対応する内部
制御４８号Ｃ２Ｕ、Ｃ３Ｕ及びＣＩＭ、Ｃ２Ｍ、Ｔｒｇ
ｒならびにＣＩＤ、Ｃ２Ｄ等をそれぞれ形成し、半導体
基板面の対応する位置に配置される周辺回路に供給する
。
同様に、パッド■を介して供給されるリフレッシュ制御
信ｑＲ下は、制御部のπ７バッファＲＦＢに入力され、
これをもとに、内部制御信号Ｒ１了）（形成される。リ
フレッシュ制御信号ＲＦは、第３図に示されるバッファ
単位回路ＡＢにも入力され、これをもとに、動作サイク
ルを判定するための相補内部制御信号ＢＲ（ここで、非
反転内部制御信号ＢＲと反転内部制御信号ＢＲをあわせ
て相補内部制御信号ＢＲのように表す、以下、相補信号
について同様）が形成される。
信ｑＲ下は、制御部のπ７バッファＲＦＢに入力され、
これをもとに、内部制御信号Ｒ１了）（形成される。リ
フレッシュ制御信号ＲＦは、第３図に示されるバッファ
単位回路ＡＢにも入力され、これをもとに、動作サイク
ルを判定するための相補内部制御信号ＢＲ（ここで、非
反転内部制御信号ＢＲと反転内部制御信号ＢＲをあわせ
て相補内部制御信号ＢＲのように表す、以下、相補信号
について同様）が形成される。
一方、パッドＷＥを介して供給されるライトイネーブル
信号ＷＥは、第２図に示されるように、制御部のＷ百バ
フファＷＥＢに入力され、これをもとに、内部制御信号
ＷＩＢ、ＷＧ及びＷＯＥ等が形成される。ライトイネー
ブル信号ＷＥは、第３図に示されるバッファ単位回路Ａ
Ｂにも入力され、これをもとに、動作サイクルを判定す
るための相補内部制御信号ＢＷが形成される。
信号ＷＥは、第２図に示されるように、制御部のＷ百バ
フファＷＥＢに入力され、これをもとに、内部制御信号
ＷＩＢ、ＷＧ及びＷＯＥ等が形成される。ライトイネー
ブル信号ＷＥは、第３図に示されるバッファ単位回路Ａ
Ｂにも入力され、これをもとに、動作サイクルを判定す
るための相補内部制御信号ＢＷが形成される。
さらに、パッドδ１“を介して供給される出力イネーブ
ル信号ＯＥは、制御部のＯＥバッファＯＥＢに入力され
、これをもとに、内部制御信号ＯＲが形成される。出力
イネーブル信号ＯＥは、第３図に示される高電圧検出回
路ＳＶＣにも入力される。高電圧検出回路ＳＶＣは、上
記出力イネーブル信号ττが回路の電源電圧ＶＣＣを超
える高電圧とされるとき、その出力信号すなわち内部制
御信号ＴＳＶを選択的にハイレベルとする。
ル信号ＯＥは、制御部のＯＥバッファＯＥＢに入力され
、これをもとに、内部制御信号ＯＲが形成される。出力
イネーブル信号ＯＥは、第３図に示される高電圧検出回
路ＳＶＣにも入力される。高電圧検出回路ＳＶＣは、上
記出力イネーブル信号ττが回路の電源電圧ＶＣＣを超
える高電圧とされるとき、その出力信号すなわち内部制
御信号ＴＳＶを選択的にハイレベルとする。
上記制御部の各回路は、各起動制御信号が供給されるボ
ンディングパッドや各内部制御信号を受ける回路の配置
位置に対応して、それぞれ半導体基板面の最適位置に分
散して配置される。
ンディングパッドや各内部制御信号を受ける回路の配置
位置に対応して、それぞれ半導体基板面の最適位置に分
散して配置される。
（３）アドレス選択部
Ｂ１・ＣＭＯＳダイナミック型ＲＡＭは、合計２０個の
アドレス入力パッドＡＯ〜Ａ１９を有する。このうち、
パッドＡＯ〜へ８には、ワード線選択を行うためのＸア
ドレス信号が入力され、パッドＡ９〜Ａ１６には、ビッ
ト線選択を行うためのＸアドレス信号が供給される。さ
らに、パッドＡＩ７〜Ａ１９には、１回のメモリアクセ
スにおいて同時に選択状態とされる８個のメモリセルに
択一的に記憶データを入出力するためのＸアドレス信号
が供給される。つまり、この実施例のＢｉ・ＣＭＯＳダ
イナミック型ＲＡＭは、各アドレス信号がそれぞれ個別
の外部端子を介して入力されるいわゆるノンアドレスマ
ルチプレクス方式を採るものである。
アドレス入力パッドＡＯ〜Ａ１９を有する。このうち、
パッドＡＯ〜へ８には、ワード線選択を行うためのＸア
ドレス信号が入力され、パッドＡ９〜Ａ１６には、ビッ
ト線選択を行うためのＸアドレス信号が供給される。さ
らに、パッドＡＩ７〜Ａ１９には、１回のメモリアクセ
スにおいて同時に選択状態とされる８個のメモリセルに
択一的に記憶データを入出力するためのＸアドレス信号
が供給される。つまり、この実施例のＢｉ・ＣＭＯＳダ
イナミック型ＲＡＭは、各アドレス信号がそれぞれ個別
の外部端子を介して入力されるいわゆるノンアドレスマ
ルチプレクス方式を採るものである。
パッドＡＯ〜へ８を介して供給される９ビツトのＸアド
レス信号は、第１図に示されるように、Ｘアドレスバッ
ファＸＡＢの対応する単位回路に入力される。Ｘアドレ
スバッファＸＡＢは、特に制限されないが、９ビツトの
パイナリイヵウンタからなるリフレッシュカウンタＲＦ
Ｃを含み、内部制御信号Ｃ２Ｕ、Ｃ２Ｍ及びＲＥＦに従
って、上記バンドＡＯ−Ａ８を介して入力されるＸアド
レス信号あるいはリフレッシュカウンタＲＦＣから出力
されるリフレッシュアドレス信号を選択的に取り込み、
これを保持する。また、これらのアドレス信号をもとに
、相補内部アドレス信号且Ｏ〜旦８を形成する。
レス信号は、第１図に示されるように、Ｘアドレスバッ
ファＸＡＢの対応する単位回路に入力される。Ｘアドレ
スバッファＸＡＢは、特に制限されないが、９ビツトの
パイナリイヵウンタからなるリフレッシュカウンタＲＦ
Ｃを含み、内部制御信号Ｃ２Ｕ、Ｃ２Ｍ及びＲＥＦに従
って、上記バンドＡＯ−Ａ８を介して入力されるＸアド
レス信号あるいはリフレッシュカウンタＲＦＣから出力
されるリフレッシュアドレス信号を選択的に取り込み、
これを保持する。また、これらのアドレス信号をもとに
、相補内部アドレス信号且Ｏ〜旦８を形成する。
相補内部アドレス信号１０〜１８のうち、上位２ビット
を除（相補内部アドレス信号ｆｌＯ−ｆ１６は、Ｘ系冗
長回路ＸＲに供給される。このうち、下位２ビツトの相
補内部アドレス信号ＢＯ及び１１は、特に制限されない
が、ワード線選択駆動信号ＸｎＵ及びＸｎＤを択一的に
形成するために供される。また、残りの相補内部アドレ
ス信号旦２〜ｉ８は、ｌないし３ビツトずつ組み合わさ
れた後、対応するＸプリデコーダＸＡＤＩ又はＸＡＤ２
あるいはＡＸ７に供給され、これらをもとに、プリデコ
ード信号ＡＸ２ｎ、ＡＸ５ｎ、ＡＸ７Ｒ又はＡＸ７Ｗあ
るいはアレイ選択信号ＡＳＯＬ。
を除（相補内部アドレス信号ｆｌＯ−ｆ１６は、Ｘ系冗
長回路ＸＲに供給される。このうち、下位２ビツトの相
補内部アドレス信号ＢＯ及び１１は、特に制限されない
が、ワード線選択駆動信号ＸｎＵ及びＸｎＤを択一的に
形成するために供される。また、残りの相補内部アドレ
ス信号旦２〜ｉ８は、ｌないし３ビツトずつ組み合わさ
れた後、対応するＸプリデコーダＸＡＤＩ又はＸＡＤ２
あるいはＡＸ７に供給され、これらをもとに、プリデコ
ード信号ＡＸ２ｎ、ＡＸ５ｎ、ＡＸ７Ｒ又はＡＸ７Ｗあ
るいはアレイ選択信号ＡＳＯＬ。
ＡＳＯＲ又はＡＳＩＬ、ＡＳＩＲがそれぞれ選択的に形
成される。
成される。
ところで、Ｘ系冗長回路ＸＲでは、上記ワード線選択タ
イミング信号の形成処理と並行して、６ビツトの相補内
部アドレス信号Ｂｉ・８６と各冗長ワード線に割り当て
られた不良アドレスとの比較照合動作が行われる。その
結果、両アドレスが全ビット−政した場合、さらに相補
内部アドレス信号１０と組み合わせることによって、冗
長ワード線選択駆動信号ＸＲｎＵ及びＸＲｎＤが択一的
に形成される。
イミング信号の形成処理と並行して、６ビツトの相補内
部アドレス信号Ｂｉ・８６と各冗長ワード線に割り当て
られた不良アドレスとの比較照合動作が行われる。その
結果、両アドレスが全ビット−政した場合、さらに相補
内部アドレス信号１０と組み合わせることによって、冗
長ワード線選択駆動信号ＸＲｎＵ及びＸＲｎＤが択一的
に形成される。
上記ワード線選択駆動信号及び冗長ワード線選択駆動信
号ならびにプリデコード信号は、各メモリマットのＸデ
コーダＸＤ等に供給され、ワード線の選択動作に供され
る。また、アレイ選択信号ＡＳＯＬ、ＡＳＯＲ又はＡＳ
ＩＬ、ＡＳＩＲは、前述のように、所定の組み合わせで
メモリマットＭＡＴＯ〜ＭＡＴＴに共通に供給され、そ
の起動信号として供される。
号ならびにプリデコード信号は、各メモリマットのＸデ
コーダＸＤ等に供給され、ワード線の選択動作に供され
る。また、アレイ選択信号ＡＳＯＬ、ＡＳＯＲ又はＡＳ
ＩＬ、ＡＳＩＲは、前述のように、所定の組み合わせで
メモリマットＭＡＴＯ〜ＭＡＴＴに共通に供給され、そ
の起動信号として供される。
一方、バンドＡ９〜Ａ１６を介して供給される８ビツト
のＸアドレス信号は、第１図に示されるように、Ｙアド
レスバンファＹＡＢの対応する単位回路に入力される。
のＸアドレス信号は、第１図に示されるように、Ｙアド
レスバンファＹＡＢの対応する単位回路に入力される。
ＹアドレスバンファＹＡＢは、内部制御信号Ｃ３ＴＪに
従って・Ｘアドレス信号を取り込み、これを保持する。
従って・Ｘアドレス信号を取り込み、これを保持する。
また、これらのＸアドレス信号をもとに、相補内部アド
レス信号旦９〜且１６を形成する。
レス信号旦９〜且１６を形成する。
相補内部アドレス信号！９〜８１６は、２ビツトずつ所
定の組み合わさせで、対応するＹブリデコーグＹＡＤに
供給され、これらをもとに、プリデコード信号ＡＶＯｎ
、ＡＹ２ｎ、ＡＹ４ｎ及びＡＹ６ｎがそれぞれ選択的に
形成される。相補内部アドレス信号１９〜Ｂ１６は、さ
らにＹ系冗長回路ＹＲにも供給され、各冗長ビット線に
割り当てられた不良アドレスとの比較照合処理が並行し
て行われる。その結果、両アドレスが全ビット−致する
と、冗長データ線駆動信号ＹＲｎＵ及びＹＲｎＤが択一
的に形成される。
定の組み合わさせで、対応するＹブリデコーグＹＡＤに
供給され、これらをもとに、プリデコード信号ＡＶＯｎ
、ＡＹ２ｎ、ＡＹ４ｎ及びＡＹ６ｎがそれぞれ選択的に
形成される。相補内部アドレス信号１９〜Ｂ１６は、さ
らにＹ系冗長回路ＹＲにも供給され、各冗長ビット線に
割り当てられた不良アドレスとの比較照合処理が並行し
て行われる。その結果、両アドレスが全ビット−致する
と、冗長データ線駆動信号ＹＲｎＵ及びＹＲｎＤが択一
的に形成される。
上記°プリデコード信号及び冗長データ線駆動信号は、
各メモリマットのＹデコーダＹＤ等に供給され、相補ビ
ット線の選択動作に供される。
各メモリマットのＹデコーダＹＤ等に供給され、相補ビ
ット線の選択動作に供される。
さらに、バンドＡＩ７〜Ａ１９を介して供される３ビツ
トの２アドレス信号は、第２図に示されるように、２ア
ドレスバツフアＺＡＢの対応する単位回路に入力される
。２アドレスバフフアＺＡＢは、上記２アドレス信号を
取り込み増幅して、上述のτ丁バフファＣＥＢから供さ
れる内部制御信号で百に従って、これを保持する。また
、これらのＺアドレス信号をもとに、相補内部アドレス
信号ＢＩＴ〜旦１９を形成する。
トの２アドレス信号は、第２図に示されるように、２ア
ドレスバツフアＺＡＢの対応する単位回路に入力される
。２アドレスバフフアＺＡＢは、上記２アドレス信号を
取り込み増幅して、上述のτ丁バフファＣＥＢから供さ
れる内部制御信号で百に従って、これを保持する。また
、これらのＺアドレス信号をもとに、相補内部アドレス
信号ＢＩＴ〜旦１９を形成する。
相補内部アドレス信号８１７〜Ｂ１９は、Ｚプリデコー
ダＺＡＤに供給され、これらをもとに、入出力選択信号
ＡＺＯ〜ＡＺ７が択一的に形成される。これらの入出力
選択信号は、対応するライトアンプＷＡ Ｏ−ＷＡ ？
ならびにデータ選択回路０５２１〜ＤＳ２４及びＤＳ８
に所定の組み合わせで供給され、入力データの書き込み
選択ならびに読み出しデータの出力選択に供される。
ダＺＡＤに供給され、これらをもとに、入出力選択信号
ＡＺＯ〜ＡＺ７が択一的に形成される。これらの入出力
選択信号は、対応するライトアンプＷＡ Ｏ−ＷＡ ？
ならびにデータ選択回路０５２１〜ＤＳ２４及びＤＳ８
に所定の組み合わせで供給され、入力データの書き込み
選択ならびに読み出しデータの出力選択に供される。
（４）データ入出力部
Ｂ１・ＣＭＯＳダイナミック型ＲＡＭのデータ入出力部
には、それぞれ４個のデータ入カバソフ１ＤＩＢ１〜Ｄ
ＩＢ４ならびにデータ出力バッファＤＯＢＩ−ＤＯＢ４
が設けられる。
には、それぞれ４個のデータ入カバソフ１ＤＩＢ１〜Ｄ
ＩＢ４ならびにデータ出力バッファＤＯＢＩ−ＤＯＢ４
が設けられる。
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭが×４ビット構成
とされるとき、上記データ入カバソファＤＩＢＩ ＮＤ
ＩＢ４ならびにデータ出力バンフＩＤ０Ｂ１〜ＤＯＢ４
はすべて使用される。
とされるとき、上記データ入カバソファＤＩＢＩ ＮＤ
ＩＢ４ならびにデータ出力バンフＩＤ０Ｂ１〜ＤＯＢ４
はすべて使用される。
このとき、データ入カバソファＤ［８１〜ＤＩＢ４の入
力端子は、対応するデータ入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ
４にそれぞれ結合され、その出力端子は、対応する２１
１のライトアンプＷＡＧ及びＷＡＩないしＷＡ６及びＷ
Ａ？の入力端子にそれぞれ結合される。これらのライト
アンプの出力端子は、対応する２組の書き込み用コモン
Ｉ１０線Ｗ、１００Ｌ及びＷｌｏｏＲないしＷＴＯ７Ｌ
及び％１０７Ｒにそれぞれ結合される。
力端子は、対応するデータ入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ
４にそれぞれ結合され、その出力端子は、対応する２１
１のライトアンプＷＡＧ及びＷＡＩないしＷＡ６及びＷ
Ａ？の入力端子にそれぞれ結合される。これらのライト
アンプの出力端子は、対応する２組の書き込み用コモン
Ｉ１０線Ｗ、１００Ｌ及びＷｌｏｏＲないしＷＴＯ７Ｌ
及び％１０７Ｒにそれぞれ結合される。
Ｂ ｉ −ＣＭＯＳダイナミック型ＲＡＭが×４ビット
構成とされるとき、データ入カバソファＤＩＢ１〜ＤＩ
Ｂ４は、特に制限されないが、内部制御ｔＳ号ＷＩＢに
従って、対応するデータ入出力端子Ｉ／Ｏ１〜ｌ１０４
を介して供給される入力データを取り込み、対応する２
個のライトアンプに伝達する。ライトアンプＷＡＯ〜Ｗ
Ａ７は、内部制御信号ＷＧならびに入出力選択信号ＡＺ
Ｏ〜Ａｚ７に従って、選択的に動作状態とされる。この
動作状態において、各ライトアンプは、対応するデータ
人カバソファを介して供給される入力データをもとに相
補書き込み信号を形成し、対応する書き込み用コモン１
７０線を介して、選択されたメモリセルに供給する。
構成とされるとき、データ入カバソファＤＩＢ１〜ＤＩ
Ｂ４は、特に制限されないが、内部制御ｔＳ号ＷＩＢに
従って、対応するデータ入出力端子Ｉ／Ｏ１〜ｌ１０４
を介して供給される入力データを取り込み、対応する２
個のライトアンプに伝達する。ライトアンプＷＡＯ〜Ｗ
Ａ７は、内部制御信号ＷＧならびに入出力選択信号ＡＺ
Ｏ〜Ａｚ７に従って、選択的に動作状態とされる。この
動作状態において、各ライトアンプは、対応するデータ
人カバソファを介して供給される入力データをもとに相
補書き込み信号を形成し、対応する書き込み用コモン１
７０線を介して、選択されたメモリセルに供給する。
同様に、データ出力バッファＤＯＢ Ｉ ＮＤＯＢ４の
入力端子は、対応するデータ選択回路０５２１〜ＤＳ２
４の出力端子にそれぞれ結合され、その出力端子は、対
応するデータ入出力端子Ｔ１０１〜Ｉ／Ｏ４にそれぞれ
結合される。データ選択回路０８２１〜ＤＳ２４の二つ
の入力端子は、対応する２個のリードアンプＲＡＯ及び
ＲＡＩないしＲＡ６及びＲＡＴの出力端子にそれぞれ結
合される。これらのリードアンプの入力端子は、対応す
る２組の読み出し用コモン！１０線Ｒ１００Ｌ及び且１
００ＲないしＲＩ０７Ｌ及び且１０７Ｒにそれぞれ結合
される。
入力端子は、対応するデータ選択回路０５２１〜ＤＳ２
４の出力端子にそれぞれ結合され、その出力端子は、対
応するデータ入出力端子Ｔ１０１〜Ｉ／Ｏ４にそれぞれ
結合される。データ選択回路０８２１〜ＤＳ２４の二つ
の入力端子は、対応する２個のリードアンプＲＡＯ及び
ＲＡＩないしＲＡ６及びＲＡＴの出力端子にそれぞれ結
合される。これらのリードアンプの入力端子は、対応す
る２組の読み出し用コモン！１０線Ｒ１００Ｌ及び且１
００ＲないしＲＩ０７Ｌ及び且１０７Ｒにそれぞれ結合
される。
この実施例において、メモリアレイの選択されたメモリ
セルから上記読み出し用コモンＩ１０線を介して出力さ
れる読み出し信号は、電流信号とされる。このとき、各
読み出し用コモンＩ１０線の電位はほぼ固定され、これ
らの読み出し用コモンＩ１０線に結合される寄生容量の
影響が排除される。その結果、読み出し信号の伝達遅延
時間が縮小され、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭ
の読み出し動作が高速化される。
セルから上記読み出し用コモンＩ１０線を介して出力さ
れる読み出し信号は、電流信号とされる。このとき、各
読み出し用コモンＩ１０線の電位はほぼ固定され、これ
らの読み出し用コモンＩ１０線に結合される寄生容量の
影響が排除される。その結果、読み出し信号の伝達遅延
時間が縮小され、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭ
の読み出し動作が高速化される。
リードアンプＲＡＧ〜ＲＡＴは、内部制御信号且Ｓ、π
１］Σ、ＭＡ、ＭＬＴ、ＭＬＴＤ及びＭＥ等に従って、
選択的にかつ同時に動作状態とされる。この動作状態に
おいて、各リードアンプは、選択されたメモリセルから
対応する読み出し用コモン夏１０線を介して出力される
読み出し信号を電圧信号に変換した後、増幅する。これ
らの読み出しデータは、各リードアンプの出力ラッチに
よって保持されるとともに、対応するデータ選択回路Ｄ
Ｓ２１−ＤＳ２４に伝達される。データ選択回路ＤＳ２
１−ＤＳ２４は、実質的に内部制御信号ＤＥに従って動
作状態とされ、対応する２個のリードアンプの出力信号
を入出力選択信号ＡＺＯ〜ＡＺ７に従って選択し、対応
するデータ出力バッファＤＯＢ １〜ＤＯＢ４に伝達す
る。データ出力バッファＤＯＢＩ−ＤＯＢ４は、実質的
に内部制御信号τπに従って動作状態とされ、対応する
データ選択回路ＤＳ２１〜ＤＳ２４を介して伝達される
読み出しデータを、対応するデータ入出力端子Ｉ／Ｏ１
−Ｉ／Ｏ４から送出する。
１］Σ、ＭＡ、ＭＬＴ、ＭＬＴＤ及びＭＥ等に従って、
選択的にかつ同時に動作状態とされる。この動作状態に
おいて、各リードアンプは、選択されたメモリセルから
対応する読み出し用コモン夏１０線を介して出力される
読み出し信号を電圧信号に変換した後、増幅する。これ
らの読み出しデータは、各リードアンプの出力ラッチに
よって保持されるとともに、対応するデータ選択回路Ｄ
Ｓ２１−ＤＳ２４に伝達される。データ選択回路ＤＳ２
１−ＤＳ２４は、実質的に内部制御信号ＤＥに従って動
作状態とされ、対応する２個のリードアンプの出力信号
を入出力選択信号ＡＺＯ〜ＡＺ７に従って選択し、対応
するデータ出力バッファＤＯＢ １〜ＤＯＢ４に伝達す
る。データ出力バッファＤＯＢＩ−ＤＯＢ４は、実質的
に内部制御信号τπに従って動作状態とされ、対応する
データ選択回路ＤＳ２１〜ＤＳ２４を介して伝達される
読み出しデータを、対応するデータ入出力端子Ｉ／Ｏ１
−Ｉ／Ｏ４から送出する。
一方、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭが×１ビッ
ト構成とされるとき、それぞれ１個のデータ入カバソフ
ァＤＩＢ４及びデータ出力バッファＤＯＢ４のみが使用
される。
ト構成とされるとき、それぞれ１個のデータ入カバソフ
ァＤＩＢ４及びデータ出力バッファＤＯＢ４のみが使用
される。
このとき、データ入カバソファＤＩＢ４の入力端子は、
データ入力端子ＤＩに結合され、その出力端子は、すべ
てのライトアンプＷＡＧ〜ＷＡ７に共通結合される。Ｂ
ｉ・ＣＭＯＳダイナミック型ＲＡＭがライトサイクルと
されるとき、データ入力端子ＤＩを介して供給される入
力データは、データ入カバソファＤＩＢ４を介してすべ
てのライトアンプＷＡＯ〜ＷＡ７に伝達される。ライト
アンプＷＡ Ｏ−ＷＡ ７は、入出力選択信号ＡＺＯ〜
ＡＺ７に従って択一的に動作状態とされ、入力データを
もとに形成した相補、書き込み信号を対応する書き込み
用コモン夏１０線に供給する。
データ入力端子ＤＩに結合され、その出力端子は、すべ
てのライトアンプＷＡＧ〜ＷＡ７に共通結合される。Ｂ
ｉ・ＣＭＯＳダイナミック型ＲＡＭがライトサイクルと
されるとき、データ入力端子ＤＩを介して供給される入
力データは、データ入カバソファＤＩＢ４を介してすべ
てのライトアンプＷＡＯ〜ＷＡ７に伝達される。ライト
アンプＷＡ Ｏ−ＷＡ ７は、入出力選択信号ＡＺＯ〜
ＡＺ７に従って択一的に動作状態とされ、入力データを
もとに形成した相補、書き込み信号を対応する書き込み
用コモン夏１０線に供給する。
同様に、データ出力バッファＤＯＢ４の入力端子は、デ
ータ選択回路ＤＳ８の出力端子に結合され、その出力端
子は、データ出力端子ＤＯに結合される。データ選択回
路ＤＳ８の八つの入力端子は、リードアンプＲＡＧ〜Ｒ
Ａ７の出力端子にそれぞれ結合される。リードアンプＲ
ＡＧ−ＲＡＴにより増幅され、その出力ラッチに保持さ
れる読み出しデータは、データ選択回路ＤＳ８により、
入出力選択信号ＡＺＯ〜ＡＺ７に従って択一的に選択さ
れ、データ出力バッファＤＯＢ４を経て、データ出力端
子ＤＯから送出される。
ータ選択回路ＤＳ８の出力端子に結合され、その出力端
子は、データ出力端子ＤＯに結合される。データ選択回
路ＤＳ８の八つの入力端子は、リードアンプＲＡＧ〜Ｒ
Ａ７の出力端子にそれぞれ結合される。リードアンプＲ
ＡＧ−ＲＡＴにより増幅され、その出力ラッチに保持さ
れる読み出しデータは、データ選択回路ＤＳ８により、
入出力選択信号ＡＺＯ〜ＡＺ７に従って択一的に選択さ
れ、データ出力バッファＤＯＢ４を経て、データ出力端
子ＤＯから送出される。
Ｂ ｉ −ＣＭＯＳダイナミック型ＲＡＭのデータ入出
力部は、さらに、マルチビットテストモードに供される
マルチビットテスト回路ＭＢＴを備える。マルチビット
テスト回路ＭＢＴは、試験制御信号ＴＭＢに従って、選
択的に動作状態とされ、リードアンプＲＡＧ〜ＲＡ７か
ら出力される８ビツトの読み出しデータを比較照合して
、その結果をデータ選択回路ＤＳ８に出力する。
力部は、さらに、マルチビットテストモードに供される
マルチビットテスト回路ＭＢＴを備える。マルチビット
テスト回路ＭＢＴは、試験制御信号ＴＭＢに従って、選
択的に動作状態とされ、リードアンプＲＡＧ〜ＲＡ７か
ら出力される８ビツトの読み出しデータを比較照合して
、その結果をデータ選択回路ＤＳ８に出力する。
（５）テスト部
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、特に制限され
ないが、第３図に示されるように、テストモード設定信
号ラッチＡＦ及び高電圧検出回路ＳｖＣならびにテスト
モード制御回路ＴＥＳＴからなるテスト部を備える。
ないが、第３図に示されるように、テストモード設定信
号ラッチＡＦ及び高電圧検出回路ＳｖＣならびにテスト
モード制御回路ＴＥＳＴからなるテスト部を備える。
このうち、テストモード設定信号ラッチＡＦは、Ｂ１・
ＣＭＯＳダイナミック型ＲＡＭがテストモードセットサ
イクルとされるとき、パッドＡ９〜Ａ１５を介して供給
されるテストモード設定信号を、内部制御信号ＦＴに従
って取り込み、これを保持する。テストモード設定信号
ラッチＡＦの出力信号ＡＦ９〜ＡＦ１５は、テストモー
ド制御回路ＴＥＳＴに供給される。
ＣＭＯＳダイナミック型ＲＡＭがテストモードセットサ
イクルとされるとき、パッドＡ９〜Ａ１５を介して供給
されるテストモード設定信号を、内部制御信号ＦＴに従
って取り込み、これを保持する。テストモード設定信号
ラッチＡＦの出力信号ＡＦ９〜ＡＦ１５は、テストモー
ド制御回路ＴＥＳＴに供給される。
一方、高電圧検出回路ＳＶＣは、パッドＯＥのレベルを
モニタし、そのレベルが回路の電源電圧ｖＣＣを超える
高電圧とされるとき、その出力信号ＴＳＶを選択的にハ
イレベルとする。パッドＯＥのレベルには、前述のよう
に、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭがテストサイ
クルとされるとき、選択的に上記高電圧が供給される。
モニタし、そのレベルが回路の電源電圧ｖＣＣを超える
高電圧とされるとき、その出力信号ＴＳＶを選択的にハ
イレベルとする。パッドＯＥのレベルには、前述のよう
に、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭがテストサイ
クルとされるとき、選択的に上記高電圧が供給される。
テストモード制御回路ＴＥＳＴは、上記テストモード設
定信号ラッチＡＦ及び高電圧検出回路ＳＶＣの出力信号
を受け、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭのテスト
モードを制御する。
定信号ラッチＡＦ及び高電圧検出回路ＳＶＣの出力信号
を受け、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭのテスト
モードを制御する。
この実施例のＢｉ・ＣＭＯＳダイナミック型ＲＡＭにお
けるテストモードの種類とその具体的な内容については
、後述する。
けるテストモードの種類とその具体的な内容については
、後述する。
（６）信号発生部
Ｂ ｌ −ＣＭＯＳダイナミック型ＲＡＭは、特に制限
されないが、第３図に示されるように、ＯＥＣ信号発生
回路と、ＹＥ信号発生回路、下層信号発生回路ＦＲ，Ｆ
Ｔ信号発生回路及びＸＣ信号発生回路を備える。
されないが、第３図に示されるように、ＯＥＣ信号発生
回路と、ＹＥ信号発生回路、下層信号発生回路ＦＲ，Ｆ
Ｔ信号発生回路及びＸＣ信号発生回路を備える。
このうち、ＯＥＣ信号発生回路は、相補内部制御信号Ｂ
Ｗ及び旦Ｒならびに内部制御信号ＷＯＥをもとに、内部
制御信号ＯＥＣを形成する。ここで、相補内部制御信号
ＢＷは、ライトイネーブル信号Ｗ丁がチップイネーブル
信号ττに先立ってロウレベルとされるとき、選択的に
論理“ｌ” （その非反転信号がハイレベルとされ反転
信号がロウレベルとされる状態を論理″１″と称する。
Ｗ及び旦Ｒならびに内部制御信号ＷＯＥをもとに、内部
制御信号ＯＥＣを形成する。ここで、相補内部制御信号
ＢＷは、ライトイネーブル信号Ｗ丁がチップイネーブル
信号ττに先立ってロウレベルとされるとき、選択的に
論理“ｌ” （その非反転信号がハイレベルとされ反転
信号がロウレベルとされる状態を論理″１″と称する。
また、この逆の状態を論理“Ｏ”と称する。以下同様）
とされ、相補内部制御信号ＢＲは、リフレッシュ制御信
号τ丁がチンブイネーブル信号τ下に先立ってロウレベ
ルとされるとき、選択的に論理“１”とされる、内部制
御信号ＷＯＥは、内部制御信号ＣＩＭがハイレベルすな
わちチップイネーブル信号τ丁がロウレベルとされる時
点でライトイネーブル信号ＷＥがロウレベルとされると
き、選択的にロウレベルとされる。
とされ、相補内部制御信号ＢＲは、リフレッシュ制御信
号τ丁がチンブイネーブル信号τ下に先立ってロウレベ
ルとされるとき、選択的に論理“１”とされる、内部制
御信号ＷＯＥは、内部制御信号ＣＩＭがハイレベルすな
わちチップイネーブル信号τ丁がロウレベルとされる時
点でライトイネーブル信号ＷＥがロウレベルとされると
き、選択的にロウレベルとされる。
ＯＥＧ信号発生回路の出力信号すなわち内部制御信号Ｏ
ＥＣは、上述のＯＥバッファＯＥＨに供給され、データ
出力制御に供される。
ＥＣは、上述のＯＥバッファＯＥＨに供給され、データ
出力制御に供される。
一方、ＹＥ信号発生回路ＹＥは、特に制限されないが、
内部制御信号ＢＲ及び試験制御信号〒で“〒１らびに内
部制御信号ＶＴｉをもとに、内部制御信号ＹＥを形成す
る。ここで、試験制御信号ＴＣＴは、後述するように、
Ｂ ｉ −ＣＭＯＳダイナミック型ＲＡＭかカウンタテ
ストモードとされるとき、選択的にハイレベルとされる
。内部制御信号ＹＥは、内部制御信号ＢＲ又は試験制御
信号ＴＣＴのいずれかがロウレベルとされるとき、言い
換えるとＢ ｉ −ＣＭＯＳダイナミック型ＲＡＭがオ
ートリフレッシュモードでない場合、あるいはオートリ
フレッシュモードであってもカウンタテストモードが指
定されている場合、選択的にハイレベルとされる。この
内部制御信号ＹＥは、リードアンプ及びライトアンプ等
を活性化するための制御信号として供される。
内部制御信号ＢＲ及び試験制御信号〒で“〒１らびに内
部制御信号ＶＴｉをもとに、内部制御信号ＹＥを形成す
る。ここで、試験制御信号ＴＣＴは、後述するように、
Ｂ ｉ −ＣＭＯＳダイナミック型ＲＡＭかカウンタテ
ストモードとされるとき、選択的にハイレベルとされる
。内部制御信号ＹＥは、内部制御信号ＢＲ又は試験制御
信号ＴＣＴのいずれかがロウレベルとされるとき、言い
換えるとＢ ｉ −ＣＭＯＳダイナミック型ＲＡＭがオ
ートリフレッシュモードでない場合、あるいはオートリ
フレッシュモードであってもカウンタテストモードが指
定されている場合、選択的にハイレベルとされる。この
内部制御信号ＹＥは、リードアンプ及びライトアンプ等
を活性化するための制御信号として供される。
さらに、ＦＲ信号発生回路ＦＲは、上記反転内部制御信
号Ｗπをもとに、内部制御信号丁■を形成する。内部制
御信号ＦＲは、反転内部制御信号ＢＲがロウレベルとさ
れるとき、言い換えるとＢｉ・ＣＭＯＳダイナミック型
ＲＡＭがオートリフレッシュモードとされるとき、選択
的にロウレベルとされる。この内部制御信号Ｔ下は、Ｘ
アドレスバンマアＸＡＢに含まれるリフレッシェカウン
タＲＦＣのカウントパルスとして供される。
号Ｗπをもとに、内部制御信号丁■を形成する。内部制
御信号ＦＲは、反転内部制御信号ＢＲがロウレベルとさ
れるとき、言い換えるとＢｉ・ＣＭＯＳダイナミック型
ＲＡＭがオートリフレッシュモードとされるとき、選択
的にロウレベルとされる。この内部制御信号Ｔ下は、Ｘ
アドレスバンマアＸＡＢに含まれるリフレッシェカウン
タＲＦＣのカウントパルスとして供される。
Ｔ子信号発生回路ＦＴは、上記反転内部制御信号Ｗ７及
び正正ならびに内部制御信号ＣＩＭをもとに、内部制御
信号ＦＴｔ−形成する。内部制御信号Ｔ下は、上記反転
内部制御信号「Ｔ及びπ下がともにロウレベルとされる
とき、言い換えるとライトイネーブル信号ＷＥ及びリフ
レッシュ制御信号π７がともにチップイネーブル信号■
に先立９てロウレベルとされＢｉ・ＣＭＯＳダイナミッ
ク型ＲＡＭがテストモードセットサイクルとされるとき
、内部制御信号ＣＩＭに同期して選択的にロウレベルと
される。この内部制御信号ＦＴは、前述のように、テス
トモード設定信号ラッチＡＦのラッチ制御信号として供
される。
び正正ならびに内部制御信号ＣＩＭをもとに、内部制御
信号ＦＴｔ−形成する。内部制御信号Ｔ下は、上記反転
内部制御信号「Ｔ及びπ下がともにロウレベルとされる
とき、言い換えるとライトイネーブル信号ＷＥ及びリフ
レッシュ制御信号π７がともにチップイネーブル信号■
に先立９てロウレベルとされＢｉ・ＣＭＯＳダイナミッ
ク型ＲＡＭがテストモードセットサイクルとされるとき
、内部制御信号ＣＩＭに同期して選択的にロウレベルと
される。この内部制御信号ＦＴは、前述のように、テス
トモード設定信号ラッチＡＦのラッチ制御信号として供
される。
ＸＣＣ信号発生回路Ｘ線、内部制御信号ＣＥＩ及びＷＧ
Ｃならびに試験制御信号ＴＢＩ及び〒１゜Ｗ）もとに、
内部制御信号ＸＣＩ及びＸＣ２を形成する。ここで、内
部制御信号ＣＥＩは、チップイネーブル信号ＧＥがロウ
レベルとされることでハイレベルとされ、内部制御信号
ＷＧＣは、チップイネーブル信号ＣＥがロウレベルとさ
れてから所定の時間が経過した時点で、選択的にハイレ
ベルとされる。また、試験制御信号ＴＢＩ及びＴＤＷは
、Ｂ１・ＣＭＯＳダイナミック型ＲＡＭがバーインテス
トモードあるいはダブルワード線テストモードとされる
とき、それぞれ選択的にハイレベル又はロウレベルとさ
れる。内部制御信号ＸＣ１は、試験制御信号ＴＤＷがロ
ウレベルとされるとき、言い換えるとＢ ｉ −ＣＭＯ
Ｓグイナミ７り型ＲＡＭがダブルワード線テストモード
とされるとき、内部制御信号ＣＥＩに同期して、選択的
にロウレベルとされる。同様に、内部制御信号Ｘ０丁は
、試験制御信号ＴＢＩ及び内部制御信号ＷＧＣがともに
ハイレベルとされるとき、言い換えるとＢム・ＣＭＯＳ
ダイナミック型ＲＡＭがバーインテストモードとされる
とき、選択的にロウレベルとされる。これらの内部制御
信号ＸＣＩ及びＸ０２は、Ｘ系冗長回路ＸＲに供給され
、同時に選択状態とされるワード線の数を設定するため
に供され。
Ｃならびに試験制御信号ＴＢＩ及び〒１゜Ｗ）もとに、
内部制御信号ＸＣＩ及びＸＣ２を形成する。ここで、内
部制御信号ＣＥＩは、チップイネーブル信号ＧＥがロウ
レベルとされることでハイレベルとされ、内部制御信号
ＷＧＣは、チップイネーブル信号ＣＥがロウレベルとさ
れてから所定の時間が経過した時点で、選択的にハイレ
ベルとされる。また、試験制御信号ＴＢＩ及びＴＤＷは
、Ｂ１・ＣＭＯＳダイナミック型ＲＡＭがバーインテス
トモードあるいはダブルワード線テストモードとされる
とき、それぞれ選択的にハイレベル又はロウレベルとさ
れる。内部制御信号ＸＣ１は、試験制御信号ＴＤＷがロ
ウレベルとされるとき、言い換えるとＢ ｉ −ＣＭＯ
Ｓグイナミ７り型ＲＡＭがダブルワード線テストモード
とされるとき、内部制御信号ＣＥＩに同期して、選択的
にロウレベルとされる。同様に、内部制御信号Ｘ０丁は
、試験制御信号ＴＢＩ及び内部制御信号ＷＧＣがともに
ハイレベルとされるとき、言い換えるとＢム・ＣＭＯＳ
ダイナミック型ＲＡＭがバーインテストモードとされる
とき、選択的にロウレベルとされる。これらの内部制御
信号ＸＣＩ及びＸ０２は、Ｘ系冗長回路ＸＲに供給され
、同時に選択状態とされるワード線の数を設定するため
に供され。
（７）電源部
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、＋５■とされ
る回路の電源電圧ＶＣＣをもとに、対応する内部電圧を
形成する複数の電圧発生回路ＶＧ。
る回路の電源電圧ＶＣＣをもとに、対応する内部電圧を
形成する複数の電圧発生回路ＶＧ。
ＶＣＨ，ＶＢＢ、ＨＶＣ，ＶＯ２及びＶＲＥを備える。
また、上記電圧発生回路ＶＧ及びＶＣＨならびにＶＢＨ
に、電圧発生用のパルス信号Ｏ３Ｃを供給する発振回路
ＯＳＣと、内部制御信号ＷＫを形成するＷＫ信号発生回
路を備える。
に、電圧発生用のパルス信号Ｏ３Ｃを供給する発振回路
ＯＳＣと、内部制御信号ＷＫを形成するＷＫ信号発生回
路を備える。
このうち、発振回路ＯＳＣは、内部制御信号ＣＥｌがロ
ウレベルとされるとき、言い換えるとＢｉ−ｃＭＯｓダ
イナミ７り型ＲＡＭが非選択状態とされるとき選択的に
動作状態とされる第１の発振回路０３ＣＩと、内部制御
信号Ｃａｌがハイレベルとされるとき、言い換えるとＢ
１−ＣＭＯＳダイナミック型ＲＡＭが選択状態とされ
るとき選択的に動作状態とされる第２の発振回路０３Ｃ
２とを備える。これらの発振回路ｏｓｃｉ及び０８Ｃ２
は、いずれも上記内部制御信号ＣＥＩがロウレベル又は
ハイレベルに変化される当初において１周期分のパルス
信号ＯＳＣを形成し、その後、内部制御信号ＣＥＩがロ
ウレベル又はハイレベルに固定されることで、上記パル
ス信号回路及びＣＭＯＳＣを所定の周期で周期的に形成
する。
ウレベルとされるとき、言い換えるとＢｉ−ｃＭＯｓダ
イナミ７り型ＲＡＭが非選択状態とされるとき選択的に
動作状態とされる第１の発振回路０３ＣＩと、内部制御
信号Ｃａｌがハイレベルとされるとき、言い換えるとＢ
１−ＣＭＯＳダイナミック型ＲＡＭが選択状態とされ
るとき選択的に動作状態とされる第２の発振回路０３Ｃ
２とを備える。これらの発振回路ｏｓｃｉ及び０８Ｃ２
は、いずれも上記内部制御信号ＣＥＩがロウレベル又は
ハイレベルに変化される当初において１周期分のパルス
信号ＯＳＣを形成し、その後、内部制御信号ＣＥＩがロ
ウレベル又はハイレベルに固定されることで、上記パル
ス信号回路及びＣＭＯＳＣを所定の周期で周期的に形成
する。
電圧発生回路ＶＣは、上記パルス信号ＯＳＣを受け、所
定の内部電圧ＶＣを形成する。この内部電圧ＶＣは、電
流ｍとし−ｃａｔｓするＭＯＳＦＥＴに所定のゲート電
圧を与えるために供される。
定の内部電圧ＶＣを形成する。この内部電圧ＶＣは、電
流ｍとし−ｃａｔｓするＭＯＳＦＥＴに所定のゲート電
圧を与えるために供される。
同様に、電圧発生回路ＶＣＨは、上記パルス信号ＯＳＣ
を受け、回路の電源電圧より高いレベルとされる内部電
圧ＶＣＨを形成する。この内部電圧ＶＣＨは、各Ｘデコ
ーダＸＤのワード線駆動回路に供給され、ワード線選択
電圧として、指定されるワード線に択一的に伝達される
。
を受け、回路の電源電圧より高いレベルとされる内部電
圧ＶＣＨを形成する。この内部電圧ＶＣＨは、各Ｘデコ
ーダＸＤのワード線駆動回路に供給され、ワード線選択
電圧として、指定されるワード線に択一的に伝達される
。
ところで、この実施例の８１・ＣＭＯＳダイナミック型
ＲＡＭには、１６本のワード線を同時に立ち上げるバー
インテストモードが用意される。
ＲＡＭには、１６本のワード線を同時に立ち上げるバー
インテストモードが用意される。
このバーインテストモードが実行されるとき、内部電圧
ＶＣＨに対する負荷が急増し、上記電圧発生回路ＶＣＨ
の電流供給能力では不充分となる。
ＶＣＨに対する負荷が急増し、上記電圧発生回路ＶＣＨ
の電流供給能力では不充分となる。
このため、外部端子ＯＥを介して、内部電圧ＶＣＨが補
充される。
充される。
電圧発生回路ＶＢＢは、上記パルス信号ＯＳＣを受け、
所定の負電圧とされる基板バックバイアス電圧ＶＢＢを
形成する。この基板パンクバイアス電圧ＶＢＢは、ＢＩ
−ＣＭＯＳダイナミック型ＲＡＭの半導体基板に供給さ
れ、これによってＢｉ・ＣＭＯＳダイナミック型ＲＡＭ
の動作の安定化が図られる。電圧発生回路ＶＢＢの動作
は、パッドＶＢＴに回路の電源電圧■ＣＣが供給される
ことで、選択的に停止される。
所定の負電圧とされる基板バックバイアス電圧ＶＢＢを
形成する。この基板パンクバイアス電圧ＶＢＢは、ＢＩ
−ＣＭＯＳダイナミック型ＲＡＭの半導体基板に供給さ
れ、これによってＢｉ・ＣＭＯＳダイナミック型ＲＡＭ
の動作の安定化が図られる。電圧発生回路ＶＢＢの動作
は、パッドＶＢＴに回路の電源電圧■ＣＣが供給される
ことで、選択的に停止される。
このように、１個の発振回路回路及びＣＭＯＳＣを複数
の電圧発生回路で共有することにより、電源部の構成が
簡素化される。
の電圧発生回路で共有することにより、電源部の構成が
簡素化される。
電圧発生回路ＨＶＣは、回路の電源電圧ＶＣＣをもとに
、その二分の−の電圧値とされる内部電圧ＨＶＣを形成
する。この内部電圧ＨＶＣは、ビット線、書き込み用コ
モンＩ１０線等の各相補ノードをイコライズするプリチ
ャージ電圧として供されとともに、内部電圧ＶＰＬとし
て各メモリアレイに供給され、ダイナミック型メモリセ
ルのプレート電圧として供される。電圧発生回路ｙｉ
ｖ ｃは、試験制御信号ＴＶＰＧがハイレベルとされる
とき、言い換えるとＢ ｉ −ＣＭＯＳダイナミック型
ＲＡＭが上述のダブルワード線テストモード又はＶＰＬ
ストレステストモードとされるとき、選択的に上記内部
電圧ＶＰＬを停止する。そして、Ｂｉ・ＣＭＯＳダイナ
ｉ−／り型ＲＡＭが上記ｖｐＬストレステストモードと
され、試験制御信号ＴＶＰＨがハイレベルとされること
で、内部電圧ＶＰＬを回路の電源電圧ＶＣＣとする。
、その二分の−の電圧値とされる内部電圧ＨＶＣを形成
する。この内部電圧ＨＶＣは、ビット線、書き込み用コ
モンＩ１０線等の各相補ノードをイコライズするプリチ
ャージ電圧として供されとともに、内部電圧ＶＰＬとし
て各メモリアレイに供給され、ダイナミック型メモリセ
ルのプレート電圧として供される。電圧発生回路ｙｉ
ｖ ｃは、試験制御信号ＴＶＰＧがハイレベルとされる
とき、言い換えるとＢ ｉ −ＣＭＯＳダイナミック型
ＲＡＭが上述のダブルワード線テストモード又はＶＰＬ
ストレステストモードとされるとき、選択的に上記内部
電圧ＶＰＬを停止する。そして、Ｂｉ・ＣＭＯＳダイナ
ｉ−／り型ＲＡＭが上記ｖｐＬストレステストモードと
され、試験制御信号ＴＶＰＨがハイレベルとされること
で、内部電圧ＶＰＬを回路の電源電圧ＶＣＣとする。
電圧発生回路ＶＲＥは、回路の電源電圧ＶＣＣをもとに
、所定の内部電圧ＶＲＥを形成する。この内部電圧ＶＲ
Ｅは、各入カバソファのＥＣＬ入力回路に含まれるバイ
ポーラ電流スイッチ回路に供給され、その論理スレフシ
ホルトレベルをｄ定する参照電位として供される、この
実施例において、電圧発生回路ＶＲＥに供給される回路
の電源電圧ｖＣＣは、闇別のバッドＶＣＣＲを介してこ
のＢ ｉ −ＣＭＯＳダイナミック型ＲＡＭに供給され
、内部電圧ＶＲＥの安定化が図られる。
、所定の内部電圧ＶＲＥを形成する。この内部電圧ＶＲ
Ｅは、各入カバソファのＥＣＬ入力回路に含まれるバイ
ポーラ電流スイッチ回路に供給され、その論理スレフシ
ホルトレベルをｄ定する参照電位として供される、この
実施例において、電圧発生回路ＶＲＥに供給される回路
の電源電圧ｖＣＣは、闇別のバッドＶＣＣＲを介してこ
のＢ ｉ −ＣＭＯＳダイナミック型ＲＡＭに供給され
、内部電圧ＶＲＥの安定化が図られる。
ＷＫ信号発生回路ＷＫは、上記基板バックバイアス電圧
ＶＢＢをモニタし、これが所定の値に達したことを条件
に、その出力信号すなわち内部制御信号マＴ）ロウレベ
ルとする。この内部制御信号ＷＫは、τ丁バッファＣＥ
Ｂに供給され、これを選択的に動作状態とするために供
される。特に制限されないが、上記バッドＶＢＴに回路
の電源電圧ＶＣＣが供給されるとき、内部制御信号ＷＫ
はロウレベルに固定される。これにより、基板バックバ
イアス電圧ＶＢＢが浅い状態において、Ｂｉ・ＣＭＯＳ
ダイナミック型ＲＡＭの特性評価試験等を実施すること
ができる。
ＶＢＢをモニタし、これが所定の値に達したことを条件
に、その出力信号すなわち内部制御信号マＴ）ロウレベ
ルとする。この内部制御信号ＷＫは、τ丁バッファＣＥ
Ｂに供給され、これを選択的に動作状態とするために供
される。特に制限されないが、上記バッドＶＢＴに回路
の電源電圧ＶＣＣが供給されるとき、内部制御信号ＷＫ
はロウレベルに固定される。これにより、基板バックバ
イアス電圧ＶＢＢが浅い状態において、Ｂｉ・ＣＭＯＳ
ダイナミック型ＲＡＭの特性評価試験等を実施すること
ができる。
３、１．５ 、内部信号形式及び周辺回路形態第６図に
は、この発明が通用されたＢｔ−ＣＭＯＳダイナミック
型ＲＡＭの内部信号形式及び周辺回路形態を示す一実施
例の機能ブロック図が示されている。同図をもとに、こ
の実施例のＢｌ・ＣＭＯＳダイナミック型ＲＡＭの内部
信号形式及び周辺回路形態の概要ならびにその特徴につ
いて説明する。なお、第６ＷＪにおいて、０印が付され
るアルファベントは、伝達される内部信号の信号形式を
示すものであり、それぞれ第５表の意味を持つ、また、
各ブロックの枠にそって付される記号は、各ブロックの
回路形態を示すものであり、それぞれ第６表の意味を持
つ。
は、この発明が通用されたＢｔ−ＣＭＯＳダイナミック
型ＲＡＭの内部信号形式及び周辺回路形態を示す一実施
例の機能ブロック図が示されている。同図をもとに、こ
の実施例のＢｌ・ＣＭＯＳダイナミック型ＲＡＭの内部
信号形式及び周辺回路形態の概要ならびにその特徴につ
いて説明する。なお、第６ＷＪにおいて、０印が付され
るアルファベントは、伝達される内部信号の信号形式を
示すものであり、それぞれ第５表の意味を持つ、また、
各ブロックの枠にそって付される記号は、各ブロックの
回路形態を示すものであり、それぞれ第６表の意味を持
つ。
この実施例のＢ ｌ −ＣＭＯＳダイナミック型ＲＡＭ
は、前述のように、高集積化及び大容量化を図る目的か
ら、そのメモリアレイがダイナミック型メモリセルによ
り構成され、センスアンプ及びカラムスイッチ等の直接
周辺回路が、同様にＭＯＳＦＥＴにより構成される。し
たがって、まずメモリアレイにおけるワード線の選択レ
ベルが、少第５表 なくともメモリセルを構成するアドレス選択用ＭＯＳＦ
ＥＴのしきい値電圧分以上、ビット線の書き込み信号振
幅の絶対値より大きいことを必要条件とされ、ビット線
選択信号など直接周辺回路に対する選択制御信号のレベ
ルが、ＭＯＳＦＥＴを充分オン・オフしうるようなＭＯ
Ｓレベルであることを必要条件とされる。このため、こ
の実施例第６表 ＴＴ Ｌ ： Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓ
ｉｓｔｏｒ ＬｏｇｉｃＭＯ５：ＭＯＳＦＥＴ Ｅ ＣＬ ： Ｅｍｉｔｔｓｒ Ｃｏｕｐｌｅｄ
ＬｏｇｉｃＭＯＳ：ＭＯＳＦＥＴ回路 ＣＭＯＳ：相補型ＭＯＳＦ２７回路 ＣＭＯＳ：バイポーラ・ＣＭＯＳ回路 ＥＣＬ ： ＥＣＬ回路 では、第６図に示されるように、ＴＴＬ又はＥＣＬレベ
ルで供給されるチップイネーブル信号で百等の起動制御
信号やアドレス信号が、各入力バッファに設けられる例
えばＴＴＬ−ＭＯＳレベ）Ｌ４換回路Ｃｖによってまず
ＭＯＳレベルに変換された後、比較的駆動能力の大きな
りｌ・ＣＭＯＳ又はＣＭＯＳドライバＤＶを介して、Ｘ
系冗長回路ＸＲ及びＸプリデコーダＸＡＤやＹ系冗長回
路ＹＲ及びＹプリデコーダＹＡＤならびに２プリデコー
ダＺＡＤ等に伝達される。以下、このＢｉ・ＣＭＯＳダ
イナミック型ＲＡＭのアドレス選択部を構成する各ブロ
ックは、特に制限されないが、その論理処理を行う部分
がＣＭＯ５論理ゲート回路を基本として構成され、出力
段がＣＭＯＳ回路及びバイポーラ回路が組み合わされて
なるＢｉ・ＣＭＯＳ論理ゲート回路を基本として構成さ
れる。
は、前述のように、高集積化及び大容量化を図る目的か
ら、そのメモリアレイがダイナミック型メモリセルによ
り構成され、センスアンプ及びカラムスイッチ等の直接
周辺回路が、同様にＭＯＳＦＥＴにより構成される。し
たがって、まずメモリアレイにおけるワード線の選択レ
ベルが、少第５表 なくともメモリセルを構成するアドレス選択用ＭＯＳＦ
ＥＴのしきい値電圧分以上、ビット線の書き込み信号振
幅の絶対値より大きいことを必要条件とされ、ビット線
選択信号など直接周辺回路に対する選択制御信号のレベ
ルが、ＭＯＳＦＥＴを充分オン・オフしうるようなＭＯ
Ｓレベルであることを必要条件とされる。このため、こ
の実施例第６表 ＴＴ Ｌ ： Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓ
ｉｓｔｏｒ ＬｏｇｉｃＭＯ５：ＭＯＳＦＥＴ Ｅ ＣＬ ： Ｅｍｉｔｔｓｒ Ｃｏｕｐｌｅｄ
ＬｏｇｉｃＭＯＳ：ＭＯＳＦＥＴ回路 ＣＭＯＳ：相補型ＭＯＳＦ２７回路 ＣＭＯＳ：バイポーラ・ＣＭＯＳ回路 ＥＣＬ ： ＥＣＬ回路 では、第６図に示されるように、ＴＴＬ又はＥＣＬレベ
ルで供給されるチップイネーブル信号で百等の起動制御
信号やアドレス信号が、各入力バッファに設けられる例
えばＴＴＬ−ＭＯＳレベ）Ｌ４換回路Ｃｖによってまず
ＭＯＳレベルに変換された後、比較的駆動能力の大きな
りｌ・ＣＭＯＳ又はＣＭＯＳドライバＤＶを介して、Ｘ
系冗長回路ＸＲ及びＸプリデコーダＸＡＤやＹ系冗長回
路ＹＲ及びＹプリデコーダＹＡＤならびに２プリデコー
ダＺＡＤ等に伝達される。以下、このＢｉ・ＣＭＯＳダ
イナミック型ＲＡＭのアドレス選択部を構成する各ブロ
ックは、特に制限されないが、その論理処理を行う部分
がＣＭＯ５論理ゲート回路を基本として構成され、出力
段がＣＭＯＳ回路及びバイポーラ回路が組み合わされて
なるＢｉ・ＣＭＯＳ論理ゲート回路を基本として構成さ
れる。
このことが、このＢ１・ＣＭＯＳダイナミック型ＲＡＭ
の内部信号形式及び周辺回路形態に関する第１の特徴と
され、その結果、周辺回路の選択動作が高速化される。
の内部信号形式及び周辺回路形態に関する第１の特徴と
され、その結果、周辺回路の選択動作が高速化される。
次に、このＢ ｉ −ＣＭＯＳダイナミック型ＲＡＭの
内部信号形式に関する第２の特徴は、ワード線選択方式
として、そのレベルがデータ線における書き込み信号振
幅の絶対値より大きくされるワード線選択電圧すなわち
内部電圧ＶＣＨを指定されるワード線に択一的に伝達す
ることによって行われる、いわゆるスタティック型ワー
ド線選択方式を採用していることにある。これにより、
従来のダイナミック型ＲＡＭ等において、ワード線選択
動作が進みワード線を駆動しうるタイミングとなったと
き、所定のブースト容量を介して形成されていたブース
トレベルのワード線選択タイミング信号は不要となり、
単に上記内部電圧ＶＣＨを選択信号に従って指定される
ワード線に選択的に伝達することによって、ワード線駆
動が実現される。その結果、上記ブーストレベルのワー
ド線選択タイミング信号を形成し、伝達するために生じ
ていた伝達遅延時間はほぼ解消され、相応してＢｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭのワード線選択動作が高速
化される。
内部信号形式に関する第２の特徴は、ワード線選択方式
として、そのレベルがデータ線における書き込み信号振
幅の絶対値より大きくされるワード線選択電圧すなわち
内部電圧ＶＣＨを指定されるワード線に択一的に伝達す
ることによって行われる、いわゆるスタティック型ワー
ド線選択方式を採用していることにある。これにより、
従来のダイナミック型ＲＡＭ等において、ワード線選択
動作が進みワード線を駆動しうるタイミングとなったと
き、所定のブースト容量を介して形成されていたブース
トレベルのワード線選択タイミング信号は不要となり、
単に上記内部電圧ＶＣＨを選択信号に従って指定される
ワード線に選択的に伝達することによって、ワード線駆
動が実現される。その結果、上記ブーストレベルのワー
ド線選択タイミング信号を形成し、伝達するために生じ
ていた伝達遅延時間はほぼ解消され、相応してＢｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭのワード線選択動作が高速
化される。
このＢｉ・ＣＭＯＳダイナミック型ＲＡＭの内部信号形
式及び周辺回路形態に関する第３の特徴は、メモリアレ
イに対応して設けられるコモンＩ１０線が、前述のよう
に、指定されるデータ線が対応するスイッチＭＯＳＦＥ
Ｔを介して直接的に接続される書き込み用コモンＩ１０
線と、対応するスイッチＭＯＳＦＥＴのゲートを介して
間接的に接続される読み出し用コモン１７０線とにｊ［
ｔＥ分離され、かつ読み出し用コモンＩ１０線を介して
伝達される読み出し信号が電流信号とされることにある
。これにより、選択されたメモリセルから対応するデー
タ線ＢＬを介して出力される読み出し信号は、はとんど
読み出し用コモン！１０線の電位変化をともなうことな
く、言い換えると読み出し月コモンＩ１０線に結合され
る寄生容量のチャージ又はディスチャージ動作をともな
うことなく、リードアンプＲ／Ｏ線に伝達される。
式及び周辺回路形態に関する第３の特徴は、メモリアレ
イに対応して設けられるコモンＩ１０線が、前述のよう
に、指定されるデータ線が対応するスイッチＭＯＳＦＥ
Ｔを介して直接的に接続される書き込み用コモンＩ１０
線と、対応するスイッチＭＯＳＦＥＴのゲートを介して
間接的に接続される読み出し用コモン１７０線とにｊ［
ｔＥ分離され、かつ読み出し用コモンＩ１０線を介して
伝達される読み出し信号が電流信号とされることにある
。これにより、選択されたメモリセルから対応するデー
タ線ＢＬを介して出力される読み出し信号は、はとんど
読み出し用コモン！１０線の電位変化をともなうことな
く、言い換えると読み出し月コモンＩ１０線に結合され
る寄生容量のチャージ又はディスチャージ動作をともな
うことなく、リードアンプＲ／Ｏ線に伝達される。
さらに、このＢｔ−ＣＭＯＳダイナミック型ＲＡＭの内
部信号形式及び周辺回路形態に関する第４の特徴は、読
み出し用コモンＩ１０線に結合されるリードアンプＲＡ
の電流電圧変換回路１−ＶＣＶ及び差動増幅回路ＡＭＰ
が、差動バイポーラトランジスタを基本として構成され
ることにある。
部信号形式及び周辺回路形態に関する第４の特徴は、読
み出し用コモンＩ１０線に結合されるリードアンプＲＡ
の電流電圧変換回路１−ＶＣＶ及び差動増幅回路ＡＭＰ
が、差動バイポーラトランジスタを基本として構成され
ることにある。
読み出し用コモンＩ１０線を介して電流信号で伝達され
る読み出し信号は、リードアンプＲＡの電流電圧変換回
路によってＥＣＬレベルの電圧信号に変換された後、高
速かつ高感度の差動増幅回路によりて増幅される。そし
て、ＥＣＬレベルのまま、データ選択回路ＤＳに伝達さ
れ、さらにデータ出力バッファＤＯＢに伝達される。こ
れらの読み出しデータは、データ出力バッフ７ＤＯＢに
よって一旦ＭＯＳレベルに変換された後、出力ドライバ
ＤＶからデータ出力端子ＤＯを経て、ＴＴＬ又はＥＣＬ
レベルで送出される。これにより、読み出し信号の増幅
及び出力動作が高速化され、相応してＢｉ・ＣＭＯＳダ
イナミック型ＲＡＭのリードサイクルが高速化される。
る読み出し信号は、リードアンプＲＡの電流電圧変換回
路によってＥＣＬレベルの電圧信号に変換された後、高
速かつ高感度の差動増幅回路によりて増幅される。そし
て、ＥＣＬレベルのまま、データ選択回路ＤＳに伝達さ
れ、さらにデータ出力バッファＤＯＢに伝達される。こ
れらの読み出しデータは、データ出力バッフ７ＤＯＢに
よって一旦ＭＯＳレベルに変換された後、出力ドライバ
ＤＶからデータ出力端子ＤＯを経て、ＴＴＬ又はＥＣＬ
レベルで送出される。これにより、読み出し信号の増幅
及び出力動作が高速化され、相応してＢｉ・ＣＭＯＳダ
イナミック型ＲＡＭのリードサイクルが高速化される。
このＢ ｉ −ＣＭＯＳダイナミック型ＲＡＭにおける
記憶データの書き込み動作は、第６図に図示されないが
、ＭＯＳレベルで行われる。
記憶データの書き込み動作は、第６図に図示されないが
、ＭＯＳレベルで行われる。
３、１．６ 、基本回路及び回路素子
この実施例のＢ ｉ −ＣＭＯＳダイナミック型ＲＡＭ
では、論理回路等の基本回路ならびに抵抗手段等の回路
素子について、いくつかの工夫がなされている。以下、
この実施例の基本回路及び回路素子の構成とその特徴に
ついて説明する。
では、論理回路等の基本回路ならびに抵抗手段等の回路
素子について、いくつかの工夫がなされている。以下、
この実施例の基本回路及び回路素子の構成とその特徴に
ついて説明する。
（１）論理回路
このＢｉ・ＣＭＯＳダイナ文ツク型ＲＡＭにおいて、各
論理ブロックを構成する論理回路は、ＣＭＯＳ論理ゲー
ト回路及びＥＣＬ回路ならびにＢｉ ・ＣＭＯＳ論理ゲ
ート回路が、その動作速度と消費電流ならびにレイアウ
ト面積を考慮した上で選択的に用いられる０例えば、第
１８図に示される７バツフアＣＥＢにおいて、比較的大
ｆｋ ナファンアウトを必要とする回路については、バ
イポーラトランジスタ（以下、単にトランジスタと略称
する）Ｔｌ及びＴ２を基本構成とするＢｉ −ＣＭＯＳ
インバータ回路ＢＣＮＩやＢＣＮ２及びＢｉ・ＣＭＯＳ
ナントゲート回ＩＩＢｃＧＩ等が用いられ、ファンアウ
トの少ないその他の回路についてはＣＭＯＳ論理ゲート
回路が用いられる。
論理ブロックを構成する論理回路は、ＣＭＯＳ論理ゲー
ト回路及びＥＣＬ回路ならびにＢｉ ・ＣＭＯＳ論理ゲ
ート回路が、その動作速度と消費電流ならびにレイアウ
ト面積を考慮した上で選択的に用いられる０例えば、第
１８図に示される７バツフアＣＥＢにおいて、比較的大
ｆｋ ナファンアウトを必要とする回路については、バ
イポーラトランジスタ（以下、単にトランジスタと略称
する）Ｔｌ及びＴ２を基本構成とするＢｉ −ＣＭＯＳ
インバータ回路ＢＣＮＩやＢＣＮ２及びＢｉ・ＣＭＯＳ
ナントゲート回ＩＩＢｃＧＩ等が用いられ、ファンアウ
トの少ないその他の回路についてはＣＭＯＳ論理ゲート
回路が用いられる。
周知のように、Ｂ ｉ ・ＣＭＯＳ論理ゲート回路の出
力信号は、トランジスタＴＩ及びＴ２等のベース・エミ
ンタ電圧分だけ圧縮される。したがって、その出力信号
を受けるＣＭＯ５論理ゲート回路等において、Ｐチャン
ネル及びＮチャンネル間Ｏ３ＦＥＴがウィークリーに同
時にオン状態となり、貫通電流が流される場合がある。
力信号は、トランジスタＴＩ及びＴ２等のベース・エミ
ンタ電圧分だけ圧縮される。したがって、その出力信号
を受けるＣＭＯ５論理ゲート回路等において、Ｐチャン
ネル及びＮチャンネル間Ｏ３ＦＥＴがウィークリーに同
時にオン状態となり、貫通電流が流される場合がある。
このため、この実施例のＢｉ・ＣＭＯＳダイナミック型
ＲＡＭでは、例えば第１８図のＢ１・ＣＭＯＳインバー
タ回路ＢＣＮＩに代表して示されるように、Ｂ１・ＣＭ
ＯＳ論理ゲート回路の出力端子に、ラッチ形態とされる
２個のＣＭＯＳインバータ回路Ｎ２及びＮ５等を設け、
これによって最終的な出力信号のレベルを、回路の電源
電圧ＶＣＣ又は接地電位ｖＳＳまで拡大している。同様
な狙いから、例えば同図のＢｉ・ＣＭＯＳインバータ回
路ＢＣＮ２に代表して示されるように、Ｂｉ−ＣＭＯＳ
論理ゲート回路と並列形態にＣＭＯＳインバータ回路Ｎ
６等を付加する方法も採られる。これらのことが、この
Ｂｔ−ＣＭＯＳダイナ文ツク型ＲＡＭの論理回路に関す
る第１の特徴とされ、その結果、Ｂｉ・ＣＭＯＳグイナ
ミンク型ＲＡＭの低消費電力化が図られる。
ＲＡＭでは、例えば第１８図のＢ１・ＣＭＯＳインバー
タ回路ＢＣＮＩに代表して示されるように、Ｂ１・ＣＭ
ＯＳ論理ゲート回路の出力端子に、ラッチ形態とされる
２個のＣＭＯＳインバータ回路Ｎ２及びＮ５等を設け、
これによって最終的な出力信号のレベルを、回路の電源
電圧ＶＣＣ又は接地電位ｖＳＳまで拡大している。同様
な狙いから、例えば同図のＢｉ・ＣＭＯＳインバータ回
路ＢＣＮ２に代表して示されるように、Ｂｉ−ＣＭＯＳ
論理ゲート回路と並列形態にＣＭＯＳインバータ回路Ｎ
６等を付加する方法も採られる。これらのことが、この
Ｂｔ−ＣＭＯＳダイナ文ツク型ＲＡＭの論理回路に関す
る第１の特徴とされ、その結果、Ｂｉ・ＣＭＯＳグイナ
ミンク型ＲＡＭの低消費電力化が図られる。
ところで、上記Ｂｔ−ｃＭｏｓインバータ回路ＢＣＮＩ
を構成するトランジスタＴＩ等は、回路図から類推でき
るように、そのベースと回路の電源電圧との間に設けら
れるＰチャンネルＭＯＳＦＥＴのソースが、意ｉｔｈ的
にその第２のコレクタにおいて結合される。このとき、
トランジスタＴ１等の第１のコレクタＣ１は、特に制限
されないが、例えば第６５図に示されるように、２個の
コンタク１−ＣＮＩＩ及びＣＮ１２を介して、回路の電
源電圧に接続するためのアルミニウム１ｎＦｆＪＡＬ１
と結合される。一方、トランジスタＴＩ等の第２のコレ
クタＣ２は、比較的大きな１個のコンタク）ＣＮ２を介
して、上記ＰチャンネルＭＯＳＦＥＴのソースンと接続
するためのアルミニウム配線層ＡＬ２と結合される。こ
のことが、このＢｉ・ＣＭＯＳダイナミック、型ＲＡＭ
の論理回路に関する第２の特徴とされ、その結果、Ｂｉ
・ＣＭＯＳ論理ゲート回路の基板電流が削減される。
を構成するトランジスタＴＩ等は、回路図から類推でき
るように、そのベースと回路の電源電圧との間に設けら
れるＰチャンネルＭＯＳＦＥＴのソースが、意ｉｔｈ的
にその第２のコレクタにおいて結合される。このとき、
トランジスタＴ１等の第１のコレクタＣ１は、特に制限
されないが、例えば第６５図に示されるように、２個の
コンタク１−ＣＮＩＩ及びＣＮ１２を介して、回路の電
源電圧に接続するためのアルミニウム１ｎＦｆＪＡＬ１
と結合される。一方、トランジスタＴＩ等の第２のコレ
クタＣ２は、比較的大きな１個のコンタク）ＣＮ２を介
して、上記ＰチャンネルＭＯＳＦＥＴのソースンと接続
するためのアルミニウム配線層ＡＬ２と結合される。こ
のことが、このＢｉ・ＣＭＯＳダイナミック、型ＲＡＭ
の論理回路に関する第２の特徴とされ、その結果、Ｂｉ
・ＣＭＯＳ論理ゲート回路の基板電流が削減される。
次に、このＢ ｉ −ＣＭＯＳダイナミック型ＲＡＭの
論理回路に関する第３の特徴は、例えば第１８図のＣＭ
ＯＳインバータ回路Ｎ２ないしＮ４及びＣＭＯＳナント
ゲート回路Ｇ１ないしＧ２ならびにＢ、１−ＣＭＯＳナ
ントゲート回路ＢＣＧＩに代表して示されるように、Ｂ
ｉ・ＣＭＯＳ論理ゲート回路の出力信号を受けるＣＭＯ
Ｓインバータ回路等を構成するＭＯＳＦＥＴのしきい値
電圧の絶対値を意識的に大きくしていることにある。す
なわち、ＢＩ−ＣＭＯＳインバータ回路の出力信号は、
第８１図（ｂ）に例示されるように、当初、例えば回路
の電源電圧ｖＣＣからトランジスタＴ１等のベース・エ
ミッタ電圧ｖＢｅ分だけ低下するが、ＣＭＯＳインバー
タ回路Ｎ９等が並列形態に付加されることで、最終的に
は回路の電源電圧ＶＣＣに達する。ところが、通常のＣ
ＭＯＳインバータ回路では、例えばそれを構成するＰチ
ャンネルＭ回路及びＣＭＯＳＦＥＴが、そのしきい値電
圧の絶対値ＶＴＨＰＩが比較的小さくされるために、ウ
ィークリーなオン状態となり、貫通電流ｉが余分に流さ
れる。このため、この実施例では、Ｂｉ−ＣＭＯＳ論理
ゲート回路の出力信号を受けるＣＭＯＳ論理ゲート回路
等を構成するＰチャンネル及びＮチャンネルＭＯＳＦＥ
Ｔのしきい値電圧を、少なくともトランジスタＴＩ等の
ベース・エミッタ電圧ＶＢＥと同等以上の大きさとする
ことで、上記貫通電流ｉを削減している。その結果、Ｂ
１・ＣＭＯＳダイナミック型ＲＡＭのさらなる低消費電
力化が図られる。
論理回路に関する第３の特徴は、例えば第１８図のＣＭ
ＯＳインバータ回路Ｎ２ないしＮ４及びＣＭＯＳナント
ゲート回路Ｇ１ないしＧ２ならびにＢ、１−ＣＭＯＳナ
ントゲート回路ＢＣＧＩに代表して示されるように、Ｂ
ｉ・ＣＭＯＳ論理ゲート回路の出力信号を受けるＣＭＯ
Ｓインバータ回路等を構成するＭＯＳＦＥＴのしきい値
電圧の絶対値を意識的に大きくしていることにある。す
なわち、ＢＩ−ＣＭＯＳインバータ回路の出力信号は、
第８１図（ｂ）に例示されるように、当初、例えば回路
の電源電圧ｖＣＣからトランジスタＴ１等のベース・エ
ミッタ電圧ｖＢｅ分だけ低下するが、ＣＭＯＳインバー
タ回路Ｎ９等が並列形態に付加されることで、最終的に
は回路の電源電圧ＶＣＣに達する。ところが、通常のＣ
ＭＯＳインバータ回路では、例えばそれを構成するＰチ
ャンネルＭ回路及びＣＭＯＳＦＥＴが、そのしきい値電
圧の絶対値ＶＴＨＰＩが比較的小さくされるために、ウ
ィークリーなオン状態となり、貫通電流ｉが余分に流さ
れる。このため、この実施例では、Ｂｉ−ＣＭＯＳ論理
ゲート回路の出力信号を受けるＣＭＯＳ論理ゲート回路
等を構成するＰチャンネル及びＮチャンネルＭＯＳＦＥ
Ｔのしきい値電圧を、少なくともトランジスタＴＩ等の
ベース・エミッタ電圧ＶＢＥと同等以上の大きさとする
ことで、上記貫通電流ｉを削減している。その結果、Ｂ
１・ＣＭＯＳダイナミック型ＲＡＭのさらなる低消費電
力化が図られる。
このように、ＭＯＳＦＥＴのしきい値電圧を大きくする
ことで貫通電流ｉを削減する方法は、例えば、その前段
回路の出力端子とその入力端子との間のレイアウト距離
が比較的長いＣＭＯＳ論理ゲート回路等についても、同
様に実施される。なお、以下の回路図等において、それ
を構成するＭＯＳＦＥＴのしきい値電圧が意識的に大き
くされる０ＭＯ３及びＢｉ・ＣＭＯＳ論理ゲート回路に
ついては、その入力側が黒く塗りつぶされる。また、Ｂ
ｉ・ＣＭＯＳ論理ゲート回路については、その出力側が
黒く塗りつぶされる。
ことで貫通電流ｉを削減する方法は、例えば、その前段
回路の出力端子とその入力端子との間のレイアウト距離
が比較的長いＣＭＯＳ論理ゲート回路等についても、同
様に実施される。なお、以下の回路図等において、それ
を構成するＭＯＳＦＥＴのしきい値電圧が意識的に大き
くされる０ＭＯ３及びＢｉ・ＣＭＯＳ論理ゲート回路に
ついては、その入力側が黒く塗りつぶされる。また、Ｂ
ｉ・ＣＭＯＳ論理ゲート回路については、その出力側が
黒く塗りつぶされる。
一方、ＥＣＬ回路は、例えば第３４図のデータ選択回路
ＤＳ２に代表して示されるように、電流スイッチ回路を
構成する一対のバイポーラトランジスタのコレクタすな
わち非反転出力ノードＤＳ２及び反転出力ノードτ丁丁
と回路の電源電圧ＶＣＣとの間に直列形態に設けられる
ダイオードＤＩないしＢ３を備える。これらのダイオー
ドは、上記出力ノードのレベルを所定のＥＣＬレベルに
クランプする作用を持つ。ところが、特別な対策を施さ
ない場合、これらのダイオードが実質的にカットオフ状
態とされるとき、ダイオードＤＩとＢ２又はＢ３との共
通結合ノードのレベルがその寄生容量によって残存し、
このレベル変化に対応して動作速度が変化するという問
題が生じる。このため、この実施例では、上記共通結合
ノードと回路の電源電圧との間に、比較的小さなコンダ
クタンスを持つように設計されかつ定常的にオン状態と
されるＰチャンネルＭＯＳＦＥＴＱＰ２等を設け、各共
通結合ノードのレベルを回路の電源電圧ｖＣＣにイコラ
イズする方法を採っている。このことが、この実施例の
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭの論理回路に関す
る第４の特徴とされ、これによって、データ選択回路Ｄ
Ｓ２等の信号伝達遅延時間が安定化される。
ＤＳ２に代表して示されるように、電流スイッチ回路を
構成する一対のバイポーラトランジスタのコレクタすな
わち非反転出力ノードＤＳ２及び反転出力ノードτ丁丁
と回路の電源電圧ＶＣＣとの間に直列形態に設けられる
ダイオードＤＩないしＢ３を備える。これらのダイオー
ドは、上記出力ノードのレベルを所定のＥＣＬレベルに
クランプする作用を持つ。ところが、特別な対策を施さ
ない場合、これらのダイオードが実質的にカットオフ状
態とされるとき、ダイオードＤＩとＢ２又はＢ３との共
通結合ノードのレベルがその寄生容量によって残存し、
このレベル変化に対応して動作速度が変化するという問
題が生じる。このため、この実施例では、上記共通結合
ノードと回路の電源電圧との間に、比較的小さなコンダ
クタンスを持つように設計されかつ定常的にオン状態と
されるＰチャンネルＭＯＳＦＥＴＱＰ２等を設け、各共
通結合ノードのレベルを回路の電源電圧ｖＣＣにイコラ
イズする方法を採っている。このことが、この実施例の
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭの論理回路に関す
る第４の特徴とされ、これによって、データ選択回路Ｄ
Ｓ２等の信号伝達遅延時間が安定化される。
このように、クランプダイオードの共通結合されたノー
ドをイコライズする方法は、例えば、第３４図のデータ
選択回路ＤＳ８や第３２図のリードアンプＲＡ等にも採
用されている。
ドをイコライズする方法は、例えば、第３４図のデータ
選択回路ＤＳ８や第３２図のリードアンプＲＡ等にも採
用されている。
（２）抵抗手段
このＢｉ・ＣＭＯＳダイナミック型ＲＡＭは、拡散抵抗
を用いた複数の抵抗手段を備える。この実施例において
、上記抵抗手段は、第６６図に例示され４ように、所定
のシート抵抗値を有しかつ半導体基板面の比較的長い距
離にわたって形成されるＰ−拡散層りを基本構成とする
。この拡散層りの一方は、特に制限されないが、固定し
た位置に形成されるコンタクトＣＮ３を介して、アルミ
ニウム配線層ＡＬに結合される。このコンタクトＣＮ３
０周辺下層には、オーミック結合させるためのＰ÷層が
形成される。
を用いた複数の抵抗手段を備える。この実施例において
、上記抵抗手段は、第６６図に例示され４ように、所定
のシート抵抗値を有しかつ半導体基板面の比較的長い距
離にわたって形成されるＰ−拡散層りを基本構成とする
。この拡散層りの一方は、特に制限されないが、固定し
た位置に形成されるコンタクトＣＮ３を介して、アルミ
ニウム配線層ＡＬに結合される。このコンタクトＣＮ３
０周辺下層には、オーミック結合させるためのＰ÷層が
形成される。
一方、上記拡散層りの他方には、その延長方向に比較的
長い距離にわたって形成されるアルミニウム配線層ＡＬ
が固定的に設けられ、このアルミニウム配線層ＡＬと上
記拡散層りとを結合するためのコンタクトＣＮ４が、例
えば対応する内部回路の性能評価に見合った所定の位置
に、選択的に形成される。そして、このコンタクトＣＮ
４ならびに拡散層りの他端を包むように、オーミック結
合させるためのＰ十層が形成される。つまり、抵抗手段
は、上記コンタク）ＣＮ４が形成される位置を移動させ
ることで、第６６図＜ａ＞に示される最大抵抗値Ｒｍａ
ｘから第６６図（ｂ）に示される最小抵抗値Ｒｌｌｌ１
ｎまでの間において、任意の抵抗値を採りうるちのとな
る。これにより、コンタクト及び２１層を形成するため
のフォトマスクを部分的に修正するだけで、各抵抗手段
の抵抗値をトリミングでき、Ｂｉ・ＣＭＯＳダイナミッ
ク型ＲＡＭの製品調整を効率化できる。
長い距離にわたって形成されるアルミニウム配線層ＡＬ
が固定的に設けられ、このアルミニウム配線層ＡＬと上
記拡散層りとを結合するためのコンタクトＣＮ４が、例
えば対応する内部回路の性能評価に見合った所定の位置
に、選択的に形成される。そして、このコンタクトＣＮ
４ならびに拡散層りの他端を包むように、オーミック結
合させるためのＰ十層が形成される。つまり、抵抗手段
は、上記コンタク）ＣＮ４が形成される位置を移動させ
ることで、第６６図＜ａ＞に示される最大抵抗値Ｒｍａ
ｘから第６６図（ｂ）に示される最小抵抗値Ｒｌｌｌ１
ｎまでの間において、任意の抵抗値を採りうるちのとな
る。これにより、コンタクト及び２１層を形成するため
のフォトマスクを部分的に修正するだけで、各抵抗手段
の抵抗値をトリミングでき、Ｂｉ・ＣＭＯＳダイナミッ
ク型ＲＡＭの製品調整を効率化できる。
（３）入力回路
このＢｉ・ＣＭＯＳダイナミック型ＲＡＭは、前述のよ
うに、ＴＴＬレベル又はＥＣＬレベルに対応しうる製品
型式を有し、これらの製品型式が共通の半導体基板によ
りて実現される。Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭ
は、前述のように、チアブイネーブル信号τＩ°等の起
動制御信号やアドレス信号等に対応して設けられる複数
の大力バッファを備える。これらの大力バッファは、例
えば第１８図のてπバッファＣＥＢに代表して示される
ように、ＴＴＬレベルの入力信号に対応して設けられる
入力回路ＩＣＩと、ＥＣＬレベルの入力信号に対応して
設けられる入力回路ＩＣ２とをそれぞれ備える。これら
の入力回路は、例えばフォトマスクの接続切り換え点Ｃ
３Ｉ〜Ｃ３８に関する部分が変更されることによって、
その入力レベルが選択的に切り換えられる。このことが
、この実施例のＢｉ−ｃＭＯｓダイナミック型ＲＡＭの
入力回路に関する第１の特徴とされ、結果的にＢｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭの品種展開が効率化される
。
うに、ＴＴＬレベル又はＥＣＬレベルに対応しうる製品
型式を有し、これらの製品型式が共通の半導体基板によ
りて実現される。Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭ
は、前述のように、チアブイネーブル信号τＩ°等の起
動制御信号やアドレス信号等に対応して設けられる複数
の大力バッファを備える。これらの大力バッファは、例
えば第１８図のてπバッファＣＥＢに代表して示される
ように、ＴＴＬレベルの入力信号に対応して設けられる
入力回路ＩＣＩと、ＥＣＬレベルの入力信号に対応して
設けられる入力回路ＩＣ２とをそれぞれ備える。これら
の入力回路は、例えばフォトマスクの接続切り換え点Ｃ
３Ｉ〜Ｃ３８に関する部分が変更されることによって、
その入力レベルが選択的に切り換えられる。このことが
、この実施例のＢｉ−ｃＭＯｓダイナミック型ＲＡＭの
入力回路に関する第１の特徴とされ、結果的にＢｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭの品種展開が効率化される
。
一方、例えば上記ＣＥバンファＣＥＢの入力回路１０１
に着目すると、入力信号すなわちチンブイネーブル信号
ＣＥは、まず入力回路ＩＣＩのＣＭＯＳインバータ回路
Ｎｌに入力され、ＭＯＳレベルに変換される。ＣＭＯＳ
インバー７回１１Ｎｔの出力信号は、上述のＢｉ・ＣＭ
ＯＳインバータ回路ＢＣＮＩに入力され、さらにいくつ
かのＢｉ・ＣＭＯＳ論理ゲート回路を経て、内部信号Ｃ
Ｅ１とされる。このＢｉ・ＣＭＯＳダイナミック型ＲＡ
Ｍの入力回路に関する第２の特徴は、このように、入力
信号をまずＣＭＯＳ論理ケート回路で受けた後、駆動能
力の大きなり％・ＣＭＯＳ論理ケート回路に引き継ぐこ
とにある。これにより、入力用外部端子からみた入力容
量が削減され、実質的に入力信号の伝達遅延時間が縮小
される。
に着目すると、入力信号すなわちチンブイネーブル信号
ＣＥは、まず入力回路ＩＣＩのＣＭＯＳインバータ回路
Ｎｌに入力され、ＭＯＳレベルに変換される。ＣＭＯＳ
インバー７回１１Ｎｔの出力信号は、上述のＢｉ・ＣＭ
ＯＳインバータ回路ＢＣＮＩに入力され、さらにいくつ
かのＢｉ・ＣＭＯＳ論理ゲート回路を経て、内部信号Ｃ
Ｅ１とされる。このＢｉ・ＣＭＯＳダイナミック型ＲＡ
Ｍの入力回路に関する第２の特徴は、このように、入力
信号をまずＣＭＯＳ論理ケート回路で受けた後、駆動能
力の大きなり％・ＣＭＯＳ論理ケート回路に引き継ぐこ
とにある。これにより、入力用外部端子からみた入力容
量が削減され、実質的に入力信号の伝達遅延時間が縮小
される。
さらに、このＢｉ・ＣＭＯＳダイナミック型ＲＡＭの入
力回路に関する第３の特徴は、例えば上記Ｂｉ・ＣＭＯ
Ｓインバータ回路ＢＣＮＩの出力信号が、その入力端子
と回路の電源電圧（第１の電源電圧）との間に設けられ
るＰチャンネル型（第１導電型）のＭＯＳＦＥＴＱＰ１
のゲートに供給され、正帰還経路が形成されることにあ
る。この正帰還経路は、例えば回路の電源電圧の変動等
によって入力信号のレベルが実質的に変動しあるいは入
力信号にノイズが重畳される場合等において、Ｂ １−
ＣＭＯＳインバータ回路ＢＣＮ１の出力信号を安定させ
る作用を持つ、その結果、入力回路■Ｃ１のノイズマー
ジンが改善され、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭ
の動作が安定化されるものである。
力回路に関する第３の特徴は、例えば上記Ｂｉ・ＣＭＯ
Ｓインバータ回路ＢＣＮＩの出力信号が、その入力端子
と回路の電源電圧（第１の電源電圧）との間に設けられ
るＰチャンネル型（第１導電型）のＭＯＳＦＥＴＱＰ１
のゲートに供給され、正帰還経路が形成されることにあ
る。この正帰還経路は、例えば回路の電源電圧の変動等
によって入力信号のレベルが実質的に変動しあるいは入
力信号にノイズが重畳される場合等において、Ｂ １−
ＣＭＯＳインバータ回路ＢＣＮ１の出力信号を安定させ
る作用を持つ、その結果、入力回路■Ｃ１のノイズマー
ジンが改善され、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭ
の動作が安定化されるものである。
（４）駆動回路
このＢｉ・ＣＭＯＳダイナミック型ＲＡＭは、例えば第
３２図のリードアンプＲ／Ｏ線に代表して示されるよう
に、対応する内部回路に対して所定の動作電流を選択的
に供給するための駆動回路を備える。この実施例のＢｔ
−ｃＭＯｓダイナミック型ＲＡＭは、これらの駆動回路
において、いくつかの特徴を有する。すなわち、例えば
第３２図において、リードアンプＲＡは、一対のトラン
ジスタＴ３及びＴ４を基本構成とする電流電圧変換回路
を備える。トランジスタＴ３及びＴ４のエミッタは、対
応する読み出し用コモンＩ １０ｉＪｌｌＲＩ ＯＬの
非反転及び反転信号線にそれぞれ結合され、そのベース
には、回路の電源電圧ｖＣＣよりダイオード１段分だけ
低い所定の定電圧が共通に供給される。これらのトラン
ジスタのコレクタは、対応する負荷抵抗を介して回路の
電源電圧に結合され、そのエミッタと回路の接地電位と
の間には、さらにＮチャンネルＭＯＳＦＥＴＱＮ５及び
ＱＮ６ならびにＱＮ７及びＱＮ８がそれぞれ直列形態に
設けられる。特に制限されないが、Ｍ回路及びＣＭＯＳ
ＦＢＴＱＮ６及びＱＮ８は、比較的大きなコンダクタン
スを持つように設計される。ＭＯＳＦＥＴＱＮ５及びＱ
Ｎ７のゲートには内部制御信号Ｒ８が共通に供給され、
ＭＯＳＦＥＴＱＮ６及びＱＮ８のゲートには上述の内部
電圧ＶＧが共通に供給される。これにより、トランジス
タＴ３及びＴ４は、上記内部制御信号Ｒ３がハイレベル
とされることを条件に、内部電圧ＶＧの電圧値とＭＯＳ
ＦＥＴＱ、Ｎ６及びＱＮ８のコンダクタンスとによって
決まる所定の動作電流を受け、動作状態とされる。
３２図のリードアンプＲ／Ｏ線に代表して示されるよう
に、対応する内部回路に対して所定の動作電流を選択的
に供給するための駆動回路を備える。この実施例のＢｔ
−ｃＭＯｓダイナミック型ＲＡＭは、これらの駆動回路
において、いくつかの特徴を有する。すなわち、例えば
第３２図において、リードアンプＲＡは、一対のトラン
ジスタＴ３及びＴ４を基本構成とする電流電圧変換回路
を備える。トランジスタＴ３及びＴ４のエミッタは、対
応する読み出し用コモンＩ １０ｉＪｌｌＲＩ ＯＬの
非反転及び反転信号線にそれぞれ結合され、そのベース
には、回路の電源電圧ｖＣＣよりダイオード１段分だけ
低い所定の定電圧が共通に供給される。これらのトラン
ジスタのコレクタは、対応する負荷抵抗を介して回路の
電源電圧に結合され、そのエミッタと回路の接地電位と
の間には、さらにＮチャンネルＭＯＳＦＥＴＱＮ５及び
ＱＮ６ならびにＱＮ７及びＱＮ８がそれぞれ直列形態に
設けられる。特に制限されないが、Ｍ回路及びＣＭＯＳ
ＦＢＴＱＮ６及びＱＮ８は、比較的大きなコンダクタン
スを持つように設計される。ＭＯＳＦＥＴＱＮ５及びＱ
Ｎ７のゲートには内部制御信号Ｒ８が共通に供給され、
ＭＯＳＦＥＴＱＮ６及びＱＮ８のゲートには上述の内部
電圧ＶＧが共通に供給される。これにより、トランジス
タＴ３及びＴ４は、上記内部制御信号Ｒ３がハイレベル
とされることを条件に、内部電圧ＶＧの電圧値とＭＯＳ
ＦＥＴＱ、Ｎ６及びＱＮ８のコンダクタンスとによって
決まる所定の動作電流を受け、動作状態とされる。
このとき、各トランジスタのコレクタには、選択された
メモリセルから読み出し用コモンＩ１０線ＲＩＯＬを介
して伝達される読み出し信号の電流変化に対応した電圧
信号が得られる。つまり、トランジスタＴ３及びＴ４は
、電流電圧変換用のセンス回路として作用する。また、
ＭＯＳ Ｆ ＥＴＱＮ６及びＱＮ８は、上記センス回路
に比較的大きな動作電流を与える第１の電流源として作
用し、ＭＯＳＦＥＴＱＮ５及びＱＮ７は、上記動作電流
をセンス回路に選択的に供給する第１のスイッチ手段と
して作用する。
メモリセルから読み出し用コモンＩ１０線ＲＩＯＬを介
して伝達される読み出し信号の電流変化に対応した電圧
信号が得られる。つまり、トランジスタＴ３及びＴ４は
、電流電圧変換用のセンス回路として作用する。また、
ＭＯＳ Ｆ ＥＴＱＮ６及びＱＮ８は、上記センス回路
に比較的大きな動作電流を与える第１の電流源として作
用し、ＭＯＳＦＥＴＱＮ５及びＱＮ７は、上記動作電流
をセンス回路に選択的に供給する第１のスイッチ手段と
して作用する。
上記トランジスタＴ３及びＴ４のエミッタは、さらにＮ
チャンネルＭＯＳＦＥＴＱＮ９及びＱＮｌｏならびにＱ
ＮＩＩを介して、回路の接地電位に結合される。このＭ
ＯＳＦＥＴＱＮＩ １は、上記ＭＯＳＦＥＴＱＮ６及び
ＱＮ８に比較して、充分小さなコンダクタンスを持つよ
うに設計される。
チャンネルＭＯＳＦＥＴＱＮ９及びＱＮｌｏならびにＱ
ＮＩＩを介して、回路の接地電位に結合される。このＭ
ＯＳＦＥＴＱＮＩ １は、上記ＭＯＳＦＥＴＱＮ６及び
ＱＮ８に比較して、充分小さなコンダクタンスを持つよ
うに設計される。
ＭＯＳＦＥＴＱＮ９及びＱＮＩＯのゲートには、上記内
部制御信号ＲＳの反転信号すなわち反転内部制御信号Ｒ
３が共通に供給され、ＭＯＳＦＥＴＱｌｌのゲートには
上記内部電圧ＶＣが供給される。これにより、ＭＯＳＦ
ＥＴＱＩ １は、上記センス回路に比較的小さな動作電
流を与える第２の電流源として作用し、Ｍ回路及びＣＭ
ＯＳＦＥＴＱＮ９及びＱＮＩＯは、上記反転内部制御信
号Ｒ３がハイレベルとされることを条件に、上記動作電
流をセンス回路に選択的に供給する第２のスイッチ手段
として作用する。
部制御信号ＲＳの反転信号すなわち反転内部制御信号Ｒ
３が共通に供給され、ＭＯＳＦＥＴＱｌｌのゲートには
上記内部電圧ＶＣが供給される。これにより、ＭＯＳＦ
ＥＴＱＩ １は、上記センス回路に比較的小さな動作電
流を与える第２の電流源として作用し、Ｍ回路及びＣＭ
ＯＳＦＥＴＱＮ９及びＱＮＩＯは、上記反転内部制御信
号Ｒ３がハイレベルとされることを条件に、上記動作電
流をセンス回路に選択的に供給する第２のスイッチ手段
として作用する。
ここで、上記相補内部制御信号Ｒ３は、Ｂｉ・ＣＭＯＳ
ダイナミック型ＲＡＭが非選択状態とされるとき論理“
０′とされ、選択状態とされるとき、所定のタイミング
で一時的に論理“ｌ”とされる、したがって、上記トラ
ンジスタＴ３及びＴ４からなるセンス回路には、ＢＩ−
ＣＭＯＳダイナミック型ＲＡＭが非選択状態とされると
き、比較的小さな動作電流が供給され、これによってセ
ンス回路はウオーミングアツプ状態とされる。そして、
Ｂｉ−ＣＭＯＳダイナミック型ＲＡＭが選択状態とされ
るとき、上記センス回路には比較的大きな動作電流が供
給され、これによってセンス回路は完全な動作状態とさ
れる。このことが、このＢｉ・ＣＭＯＳダイナミック型
ＲＡＭの駆動回路に関する第１の特徴とされ、その結果
としてリードアンプＲＡの電流電圧変換回路の動作立ち
上がりが高速化される。
ダイナミック型ＲＡＭが非選択状態とされるとき論理“
０′とされ、選択状態とされるとき、所定のタイミング
で一時的に論理“ｌ”とされる、したがって、上記トラ
ンジスタＴ３及びＴ４からなるセンス回路には、ＢＩ−
ＣＭＯＳダイナミック型ＲＡＭが非選択状態とされると
き、比較的小さな動作電流が供給され、これによってセ
ンス回路はウオーミングアツプ状態とされる。そして、
Ｂｉ−ＣＭＯＳダイナミック型ＲＡＭが選択状態とされ
るとき、上記センス回路には比較的大きな動作電流が供
給され、これによってセンス回路は完全な動作状態とさ
れる。このことが、このＢｉ・ＣＭＯＳダイナミック型
ＲＡＭの駆動回路に関する第１の特徴とされ、その結果
としてリードアンプＲＡの電流電圧変換回路の動作立ち
上がりが高速化される。
ところで、上記電流電圧変換回路には、もう一つの工夫
がなされている。すなわち、Ｂｉ・ＣＭＯＳダイナミッ
ク型ＲＡＭが選択状態とされるとき、センス回路を構成
するトランジスタＴ３及びＴ４に与えられる比較的大き
な動作電流は、前述のように、ＭＯＳＦＥＴＱＮ６及び
ＱＮ８からなる別個の電流源を介して供給される。これ
は、これらの電流源を共通化した場合に、実質的に読み
出し用コモン！１０線を短絡する形となって、読み出し
電流が低下するのを防止するためのものである。ところ
が、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭの非選択状態
とされるとき、上記トランジスタＴ３及びＴ４に与えら
れる比較的小さな動作電流は、ＭＯＳＦＥＴＱＮＩ １
からなる共通の電流源を介して供給される。これは、そ
のコンダクタンスが非常に小さくされるＭＯＳＦＥＴＱ
ＮＩ１を別個に設けた場合に、そのレイアウト等による
わずかな特性バラツキでかえってレベル差が生じ、セン
ス回路の立ち上がりが遅（なるのを防止するものである
。上記ＭＯＳＦＥＴＱＮ９及びＱＮＩＯならびにＱＮＩ
Ｉは、第８５図に示されるように、さらにレベルバラン
スを図る目的から、はぼ対称的にレイアウトされる。
がなされている。すなわち、Ｂｉ・ＣＭＯＳダイナミッ
ク型ＲＡＭが選択状態とされるとき、センス回路を構成
するトランジスタＴ３及びＴ４に与えられる比較的大き
な動作電流は、前述のように、ＭＯＳＦＥＴＱＮ６及び
ＱＮ８からなる別個の電流源を介して供給される。これ
は、これらの電流源を共通化した場合に、実質的に読み
出し用コモン！１０線を短絡する形となって、読み出し
電流が低下するのを防止するためのものである。ところ
が、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭの非選択状態
とされるとき、上記トランジスタＴ３及びＴ４に与えら
れる比較的小さな動作電流は、ＭＯＳＦＥＴＱＮＩ １
からなる共通の電流源を介して供給される。これは、そ
のコンダクタンスが非常に小さくされるＭＯＳＦＥＴＱ
ＮＩ１を別個に設けた場合に、そのレイアウト等による
わずかな特性バラツキでかえってレベル差が生じ、セン
ス回路の立ち上がりが遅（なるのを防止するものである
。上記ＭＯＳＦＥＴＱＮ９及びＱＮＩＯならびにＱＮＩ
Ｉは、第８５図に示されるように、さらにレベルバラン
スを図る目的から、はぼ対称的にレイアウトされる。
駆動回路に対する上記の発明は、例えば、上記リードア
ンプＲＡのトランジスタＴ５及びＴ６あるいはＴ９及び
ＴＩＯからなるエミッタフォロア回路の駆動回路等にも
通用される。
ンプＲＡのトランジスタＴ５及びＴ６あるいはＴ９及び
ＴＩＯからなるエミッタフォロア回路の駆動回路等にも
通用される。
次に、このＢｉ・ＣＭＯＳダイナミック型ＲＡＭの駆動
回路に関する第３の特徴は、上記リードアンプＲＡの差
動トランジスタＴ７及びＴ８を基本構成とする差動増幅
回路（内部回路）の駆動回路にある。すなわち、上記差
動トランジスタＴ７及びＴ８は、そのゲートに内部電圧
ＶＣを受は電流源として作用するＮチャンネルＭＯＳＦ
ＥＴＱＮ１７から、相補プリデコード信号ＡＸ７Ｒに従
って選択的にオン状態とされるＮチャンネルＭＯＳＦＥ
ＴＱＮ１２等ならびに内部制御信号Ｍ／Ｏ線に従って選
択的にオン状態とされるＮチャンネルＭＯＳＦＥＴＱＮ
１６を介して選択的に動作電流が供給されることで、選
択的に動作状態とされる。
回路に関する第３の特徴は、上記リードアンプＲＡの差
動トランジスタＴ７及びＴ８を基本構成とする差動増幅
回路（内部回路）の駆動回路にある。すなわち、上記差
動トランジスタＴ７及びＴ８は、そのゲートに内部電圧
ＶＣを受は電流源として作用するＮチャンネルＭＯＳＦ
ＥＴＱＮ１７から、相補プリデコード信号ＡＸ７Ｒに従
って選択的にオン状態とされるＮチャンネルＭＯＳＦＥ
ＴＱＮ１２等ならびに内部制御信号Ｍ／Ｏ線に従って選
択的にオン状態とされるＮチャンネルＭＯＳＦＥＴＱＮ
１６を介して選択的に動作電流が供給されることで、選
択的に動作状態とされる。
この実施例において、上記ＭＯＳＦＥＴＱＮＩ ７のド
レインと回路の接地電位との間には、所定の静電容量を
有するキャパシタＣＩ（容量手段）が並列形態に設けら
れる。このキャパシタＣ１は、上記ＭＯＳＦＥＴＱＮ１
２等ならびにＱＮ１６がともにオン状態となり、電流供
給経路が形成される当初において、−時的に差動トラン
ジスタＴ７及びＴ８に対する動作電流の引き込みを行う
、その結果、コレクタ結合による論理和がとられること
でウオーミングアツプができない差動トランジスタＴ７
・Ｔ８等の立ち上がりを高速化し、Ｂｉ・ＣＭＯＳダイ
ナミック型ＲＡＭの読み出し動作を高速化することがで
きる。
レインと回路の接地電位との間には、所定の静電容量を
有するキャパシタＣＩ（容量手段）が並列形態に設けら
れる。このキャパシタＣ１は、上記ＭＯＳＦＥＴＱＮ１
２等ならびにＱＮ１６がともにオン状態となり、電流供
給経路が形成される当初において、−時的に差動トラン
ジスタＴ７及びＴ８に対する動作電流の引き込みを行う
、その結果、コレクタ結合による論理和がとられること
でウオーミングアツプができない差動トランジスタＴ７
・Ｔ８等の立ち上がりを高速化し、Ｂｉ・ＣＭＯＳダイ
ナミック型ＲＡＭの読み出し動作を高速化することがで
きる。
（５）ヒユーズ切断回路
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、前述のように
、上辺側及び下辺側メモリマットに対応して２ｆ囚ずつ
設けられ、かつこれらのメモリマットの４組の冗長ワー
ド線ならびに４組の冗長相補ビット線の２式に対応して
共通に設けられる合計４個のＸ系冗長選択回路ＸＲＤＯ
，ＸＲＤＩ及びＸＲＤ２．ＸＲＤ３ならびにＹ系冗長選
択回路ＹＲＤＯ，ＹＲＤＩ及びＹＲＤ２．ＹＲＤ３を備
える。これらの冗長選択回路は、各対の冗長ワード線又
は冗長相補ビット線に割り当てられた不良アドレスを保
持する不良アドレスＲＯＭとして、不良アドレスの各ビ
ットに対応して設けられる複数のヒユーズ手段を含む。
、上辺側及び下辺側メモリマットに対応して２ｆ囚ずつ
設けられ、かつこれらのメモリマットの４組の冗長ワー
ド線ならびに４組の冗長相補ビット線の２式に対応して
共通に設けられる合計４個のＸ系冗長選択回路ＸＲＤＯ
，ＸＲＤＩ及びＸＲＤ２．ＸＲＤ３ならびにＹ系冗長選
択回路ＹＲＤＯ，ＹＲＤＩ及びＹＲＤ２．ＹＲＤ３を備
える。これらの冗長選択回路は、各対の冗長ワード線又
は冗長相補ビット線に割り当てられた不良アドレスを保
持する不良アドレスＲＯＭとして、不良アドレスの各ビ
ットに対応して設けられる複数のヒユーズ手段を含む。
この実施例において、各ヒユーズ手段は、第２５図の冗
長イネーブル回路ＲＣＨに設けられるヒユーズ手段Ｆ１
や冗長アドレス比較回路ＲＣ／Ｏ線に設けられるヒユー
ズ手段Ｆ２に代表して示されるように、対応して設けら
れかつ比較的大きな電流供給経路を有するヒユーズ切断
用のバイポーラトランジスタＴｌｌ又はＴ１２を介して
、選択的かつ確実な切断処理を受ける。
長イネーブル回路ＲＣＨに設けられるヒユーズ手段Ｆ１
や冗長アドレス比較回路ＲＣ／Ｏ線に設けられるヒユー
ズ手段Ｆ２に代表して示されるように、対応して設けら
れかつ比較的大きな電流供給経路を有するヒユーズ切断
用のバイポーラトランジスタＴｌｌ又はＴ１２を介して
、選択的かつ確実な切断処理を受ける。
ここで、上記トランジスタＴｌｌは、ヒユーズ切断用の
電源電圧ＶＣＲ及び接地電位ＶＳＲが供給され、電源電
圧ｖＰが冗長ワード線又は冗長データ線に対応して選択
的に供給されることで、選択的にオン状態とされる。ま
た、トランジスタＴ１２等は、不良アドレスの対応する
ビットすなわち対応する相補内部アドレス信号Ｂｉ・８
６等が論理“ｌ”とされることで、さらに選択的にオン
状態とされる。これにより、ヒユーズ切断用トランジス
タＴｌｌ及びＴＩ２等に供給されるベース電流が削減さ
れる。
電源電圧ＶＣＲ及び接地電位ＶＳＲが供給され、電源電
圧ｖＰが冗長ワード線又は冗長データ線に対応して選択
的に供給されることで、選択的にオン状態とされる。ま
た、トランジスタＴ１２等は、不良アドレスの対応する
ビットすなわち対応する相補内部アドレス信号Ｂｉ・８
６等が論理“ｌ”とされることで、さらに選択的にオン
状態とされる。これにより、ヒユーズ切断用トランジス
タＴｌｌ及びＴＩ２等に供給されるベース電流が削減さ
れる。
ところで、第７２図に示されるように、冗長イネーブル
回路ＲＣＥに設けられる切断用トランジスタＴｌｌを、
相補内部アドレス信号ＢＯに従って選択的にオン状態と
することで、さらにベース電流を削減することもできる
。
回路ＲＣＥに設けられる切断用トランジスタＴｌｌを、
相補内部アドレス信号ＢＯに従って選択的にオン状態と
することで、さらにベース電流を削減することもできる
。
（６）静電保護回路
Ｂｉ・ＣＭＯＳダイナ文７り型ＲＡＭは、特に制限され
ないが、入力用ボンディングパッドのそれぞれに対応し
て設けられる複数の静電保護回路を備える。第８８図（
ａ）には、上記静電保護回路の一実施例の平面配置図が
示され、第８８図（ｂ）には、その断面図が示されてい
る。また、第８８図（Ｃ）には、上記静電保護回路の等
価回路図が示されている。
ないが、入力用ボンディングパッドのそれぞれに対応し
て設けられる複数の静電保護回路を備える。第８８図（
ａ）には、上記静電保護回路の一実施例の平面配置図が
示され、第８８図（ｂ）には、その断面図が示されてい
る。また、第８８図（Ｃ）には、上記静電保護回路の等
価回路図が示されている。
この実施例の静電保護回路は、特に制原されないが、金
属配線層すなわちアルミニウム配線層Ａｌｌ及びコンタ
クトＣ０ＮＴを介して対応するバンドＰＡＤに結合され
るＮ１拡散層すなわち入力拡散層Ｌｌをそれぞれ含む、
この入力拡散層Ｌ１は、保護抵抗Ｒとして作用する拡散
層Ｌ２を介して、大深度拡散ＮＣＮ２ （第２の大深度
拡散Ｎ）に結合され、さらに対応するコンタクトＣ０Ｎ
Ｔならびにアルミニウム配線層ＡＬ３を介して、対応す
る内部回路の入力端子ＩＮに結合される。上記大深度拡
散層ＣＮ２は、クランプＭＯＳＦＥＴＱＮのドレインと
して作用するとともに、その下層に設けられるＰ◆層と
結合されることで、上記入力端子ＩＮとＰ型半導体基板
すなわち基板バ。
属配線層すなわちアルミニウム配線層Ａｌｌ及びコンタ
クトＣ０ＮＴを介して対応するバンドＰＡＤに結合され
るＮ１拡散層すなわち入力拡散層Ｌｌをそれぞれ含む、
この入力拡散層Ｌ１は、保護抵抗Ｒとして作用する拡散
層Ｌ２を介して、大深度拡散ＮＣＮ２ （第２の大深度
拡散Ｎ）に結合され、さらに対応するコンタクトＣ０Ｎ
Ｔならびにアルミニウム配線層ＡＬ３を介して、対応す
る内部回路の入力端子ＩＮに結合される。上記大深度拡
散層ＣＮ２は、クランプＭＯＳＦＥＴＱＮのドレインと
して作用するとともに、その下層に設けられるＰ◆層と
結合されることで、上記入力端子ＩＮとＰ型半導体基板
すなわち基板バ。
クバイアス電圧ＶＢＢとの間に設けられかつ比較的小さ
なブレークダウン電圧を持っり改ンプダイオードＤ３を
構成する。
なブレークダウン電圧を持っり改ンプダイオードＤ３を
構成する。
一方、上記入力拡散層Ｌ１の下層には、Ｎウェル領域Ｎ
ＷＥＬＬが形成され、さらにこの入力拡散層Ｌ１と対向
するように、大深度拡散層ＣＮＩ（第１の大深度拡散層
）が形成される。上記大深度拡散層ＣＮＩは、対応する
アルミニウム配線層ＡＬ２を介して、回路の電源電圧Ｖ
ＣＣに結合される。これにより、入力拡散層Ｌ１は、パ
ッドＰＡＤとＰ型半導体基板すなわち基板バックバイア
ス電圧ＶＢＢとの間に設けられかつ比較的大きなブレー
クダウン電圧を持つクランプダイオードＤｌを構成し、
大深度拡散層ＣＮＩは、回路の電源電圧ｖＣＣと基板バ
ックバイアス電圧ＶＢＢとの間に設けられかつ比較的小
さなブレークダウン電圧を持つクランプダイオードＤ２
を構成する。
ＷＥＬＬが形成され、さらにこの入力拡散層Ｌ１と対向
するように、大深度拡散層ＣＮＩ（第１の大深度拡散層
）が形成される。上記大深度拡散層ＣＮＩは、対応する
アルミニウム配線層ＡＬ２を介して、回路の電源電圧Ｖ
ＣＣに結合される。これにより、入力拡散層Ｌ１は、パ
ッドＰＡＤとＰ型半導体基板すなわち基板バックバイア
ス電圧ＶＢＢとの間に設けられかつ比較的大きなブレー
クダウン電圧を持つクランプダイオードＤｌを構成し、
大深度拡散層ＣＮＩは、回路の電源電圧ｖＣＣと基板バ
ックバイアス電圧ＶＢＢとの間に設けられかつ比較的小
さなブレークダウン電圧を持つクランプダイオードＤ２
を構成する。
これらのことから、パッドＰＡＤを介して入力されるス
パイクノイズ等は、まず比較的大きなブレークダウン電
圧を持つクランプダイオードＤＩを介して吸収され、さ
らに残存するスパイクノイズ等が、比較的小さなブレー
クダウン電圧を持つクランプダイオードＤ３を介して吸
収される。そして、バッドＰＡＤに負電圧のパルスが印
加されるとき、ダイオードＤ１が正接合となって基板に
電流が流しだされるが、上記ダイオードＤ３によって吸
収される。これにより、静電保護回路の保護特性が向上
され、Ｂ１・ＣＭＯＳダイナミック型ＲＡＭの信頼性が
高められる。
パイクノイズ等は、まず比較的大きなブレークダウン電
圧を持つクランプダイオードＤＩを介して吸収され、さ
らに残存するスパイクノイズ等が、比較的小さなブレー
クダウン電圧を持つクランプダイオードＤ３を介して吸
収される。そして、バッドＰＡＤに負電圧のパルスが印
加されるとき、ダイオードＤ１が正接合となって基板に
電流が流しだされるが、上記ダイオードＤ３によって吸
収される。これにより、静電保護回路の保護特性が向上
され、Ｂ１・ＣＭＯＳダイナミック型ＲＡＭの信頼性が
高められる。
３、１．７ 、アドレス構成及び選択方式Ｂ１・ＣＭＯ
Ｓダイナミック型ＲＡＭは、前述のように、ノンアドレ
スマルチプレクス方式をとり、合計２０個のアドレス入
力端子ＡＯ〜Ａ１９を備える。さらに、Ｂｉ・ＣＭＯＳ
ダイナミック型ＲＡＭは、第５図に示されるように、そ
れぞれ対をなす８個のメモリマットＭＡＴＯ及びＭＡＴ
４ないしＭＡＴ３及びＭＡＴ７を備え、各メモリマット
は、一対のメモリアレイＡＲＹＬ及びＡＲＹＲをそれぞ
れ備える。そして、各メモリアレイは、第４図に示され
るように、４本ずつ群分割される３２群、合計１２８本
のワード線と、５１２組のデータ線をそれぞれ備える。
Ｓダイナミック型ＲＡＭは、前述のように、ノンアドレ
スマルチプレクス方式をとり、合計２０個のアドレス入
力端子ＡＯ〜Ａ１９を備える。さらに、Ｂｉ・ＣＭＯＳ
ダイナミック型ＲＡＭは、第５図に示されるように、そ
れぞれ対をなす８個のメモリマットＭＡＴＯ及びＭＡＴ
４ないしＭＡＴ３及びＭＡＴ７を備え、各メモリマット
は、一対のメモリアレイＡＲＹＬ及びＡＲＹＲをそれぞ
れ備える。そして、各メモリアレイは、第４図に示され
るように、４本ずつ群分割される３２群、合計１２８本
のワード線と、５１２組のデータ線をそれぞれ備える。
この実施例において、Ｂｉ・ＣＭＯＳダイナミック型Ｒ
ＡＭが選択状態とされるとき、上記メモリマットＭＡＴ
Ｏ〜ＭＡＴＴは、それぞれ４個ずつ同時に動作状態とさ
れる。そして、第５図に斜線を付して示されるように、
同時に動作状態とされる４個のメモリマットから、左又
は右側のメモリアレイが同時に動作状態とされる。つま
り、このＢｉ・ＣＭＯＳダイナミック型ＲＡＭでは、半
導体基板面の短辺に平行する中心線（以下、横の中心線
と称する）をはさんでそれぞれ４個のメモリマットが対
称的に配置され、このうちいわゆる千鳥状に配置される
４個のメモリマットが同時に動作状態とされる。その結
果、複数のメモリマットが同時に動作状態とされること
による半導体基板面の発熱分布が均一化され、Ｂｉ・Ｃ
ＭＯＳグイナミンク型ＲＡＭの信頼性が高められる。
ＡＭが選択状態とされるとき、上記メモリマットＭＡＴ
Ｏ〜ＭＡＴＴは、それぞれ４個ずつ同時に動作状態とさ
れる。そして、第５図に斜線を付して示されるように、
同時に動作状態とされる４個のメモリマットから、左又
は右側のメモリアレイが同時に動作状態とされる。つま
り、このＢｉ・ＣＭＯＳダイナミック型ＲＡＭでは、半
導体基板面の短辺に平行する中心線（以下、横の中心線
と称する）をはさんでそれぞれ４個のメモリマットが対
称的に配置され、このうちいわゆる千鳥状に配置される
４個のメモリマットが同時に動作状態とされる。その結
果、複数のメモリマットが同時に動作状態とされること
による半導体基板面の発熱分布が均一化され、Ｂｉ・Ｃ
ＭＯＳグイナミンク型ＲＡＭの信頼性が高められる。
このＢｔ−ＣＭＯＳダイナミック型ＲＡＭにおいて、２
０個のアドレス入力端子ＡＯ〜Ａ１９を介して入力され
るアドレス信号は、特に制限されないが、第７表に示さ
れるように分類され、それぞれ対応する用途に供される
。すなわち、まずアドレス入力端子ＡＯ〜へ８を介して
入力される９ビツトのアドレス信号ＡＯ〜Ａ８は、Ｘア
ドレス信号とされ、このうち、下位２ビ、トのアドレス
信号ＡＯ及びＡ１は、特に制限されないが、上記第７表 第７表（つづき） ワード線群内の４本のワード線を択一的に指定するワー
ド線選択駆動信号ＸＯ〜Ｘ３を形成するために供される
。また、上位２ビツトのアドレス信号Ａ７及び八８は、
同時に動作状態とされる４個のメモリマットの組み合わ
せを指定するアレイ選択信号ＡＳＯＬ、ＡＳＯＲ又はＡ
ＳＩＬ、ＡＳＩＲを択一的に形成するために供される。
０個のアドレス入力端子ＡＯ〜Ａ１９を介して入力され
るアドレス信号は、特に制限されないが、第７表に示さ
れるように分類され、それぞれ対応する用途に供される
。すなわち、まずアドレス入力端子ＡＯ〜へ８を介して
入力される９ビツトのアドレス信号ＡＯ〜Ａ８は、Ｘア
ドレス信号とされ、このうち、下位２ビ、トのアドレス
信号ＡＯ及びＡ１は、特に制限されないが、上記第７表 第７表（つづき） ワード線群内の４本のワード線を択一的に指定するワー
ド線選択駆動信号ＸＯ〜Ｘ３を形成するために供される
。また、上位２ビツトのアドレス信号Ａ７及び八８は、
同時に動作状態とされる４個のメモリマットの組み合わ
せを指定するアレイ選択信号ＡＳＯＬ、ＡＳＯＲ又はＡ
ＳＩＬ、ＡＳＩＲを択一的に形成するために供される。
そして、残り５ビツトのアドレス信号は、Ａ２ないしＡ
４あるいはＡ５及びＡ６の組み合わせで対応するＸプリ
デコーダに供給され、プリデコード信号ＡＸ２０〜ＡＸ
２７あるいはＡＸ５０〜ＡＸ５３を択一的に形成するた
めに供される。
４あるいはＡ５及びＡ６の組み合わせで対応するＸプリ
デコーダに供給され、プリデコード信号ＡＸ２０〜ＡＸ
２７あるいはＡＸ５０〜ＡＸ５３を択一的に形成するた
めに供される。
上記アレイ選択信号は、対応するメモリマットに供給さ
れ、これによって各メモリマットが、ワード線及びデー
タ線の選択動作ならびにセンスアンプ駆動等の一連の動
作を開始する。また、上記ワード線選択駆動信号及びプ
リデコード信号は、各Ｘデコーダに供給され、これによ
って動作状態とされるメモリアレイから指定される１本
のワード線が択一的に選択状態とされる。
れ、これによって各メモリマットが、ワード線及びデー
タ線の選択動作ならびにセンスアンプ駆動等の一連の動
作を開始する。また、上記ワード線選択駆動信号及びプ
リデコード信号は、各Ｘデコーダに供給され、これによ
って動作状態とされるメモリアレイから指定される１本
のワード線が択一的に選択状態とされる。
同様に、アドレス入力端子Ａ９〜Ａ１６を介して入力さ
れる８ビツトのアドレス信号Ａ９〜Ａ１６は、Ｙアドレ
ス信号とされ、データ線の選択動作に供される。すなわ
ち、アドレス信号Ａ９〜Ａ１６は、第７表に示されるよ
うに、それぞれＡ９及びＡ１０．Ａｌｌ及びＡｌ１．Ａ
１３及びＡ１４ならびにＡ１５及びＡ１６の組み合わせ
で対応するＹプリデコーダに供給され、これによってプ
リデコード信号ＡＹＯＱ〜ＡＹＯ３ないしＡＹ６０〜Ａ
Ｙ６３が択一的に形成される。
れる８ビツトのアドレス信号Ａ９〜Ａ１６は、Ｙアドレ
ス信号とされ、データ線の選択動作に供される。すなわ
ち、アドレス信号Ａ９〜Ａ１６は、第７表に示されるよ
うに、それぞれＡ９及びＡ１０．Ａｌｌ及びＡｌ１．Ａ
１３及びＡ１４ならびにＡ１５及びＡ１６の組み合わせ
で対応するＹプリデコーダに供給され、これによってプ
リデコード信号ＡＹＯＱ〜ＡＹＯ３ないしＡＹ６０〜Ａ
Ｙ６３が択一的に形成される。
上記プリデコード信号は、各Ｙデコーダに供給され、そ
の結果、動作状態とされるメモリアレイから指定される
２本の相補ビット線が選択され、対応する２組の書き込
み用コモンＩ１０線又は読み出し用コモンＩ１０線を介
して、ライトアンプ又はリードアンプに接続される。前
述のように、この実施例のＢ ｉ −ＣＭＯＳダイナミ
ック型ＲＡＭでは、同時に４四のメモリアレイが同時に
動作状態とされ、これらのメモリアレイのそれぞれから
２組の相補ビット線、言い換えると２個のメモリセルが
同時に選択状態とされる。つまり、このＢ」・ＣＭＯＳ
ダイナミック型ＲＡＭでは、１回のメモリアクセスにお
いて、常に８個のメモリセルが同時に選択状態とされ、
対応するライトアンプ又はリードアンプまで接続された
後、２アドレス信号による選択動作を待つ。
の結果、動作状態とされるメモリアレイから指定される
２本の相補ビット線が選択され、対応する２組の書き込
み用コモンＩ１０線又は読み出し用コモンＩ１０線を介
して、ライトアンプ又はリードアンプに接続される。前
述のように、この実施例のＢ ｉ −ＣＭＯＳダイナミ
ック型ＲＡＭでは、同時に４四のメモリアレイが同時に
動作状態とされ、これらのメモリアレイのそれぞれから
２組の相補ビット線、言い換えると２個のメモリセルが
同時に選択状態とされる。つまり、このＢ」・ＣＭＯＳ
ダイナミック型ＲＡＭでは、１回のメモリアクセスにお
いて、常に８個のメモリセルが同時に選択状態とされ、
対応するライトアンプ又はリードアンプまで接続された
後、２アドレス信号による選択動作を待つ。
一方、アドレス入力端子Ａ１７〜Ａ１９を介して入力さ
れる３ビツトのアドレス信号Ａ１７〜Ａ１９は、第７表
に示されるように、２アドレス信号とされ、記憶データ
の入出力選択動作に供される。アドレス信号Ａ１７〜Ａ
１９は、Ｘプリデコーダによってデコードされ、これに
よって入出力選択信号ＡＺＯ〜ＡＺ７が択一的に形成さ
れる。
れる３ビツトのアドレス信号Ａ１７〜Ａ１９は、第７表
に示されるように、２アドレス信号とされ、記憶データ
の入出力選択動作に供される。アドレス信号Ａ１７〜Ａ
１９は、Ｘプリデコーダによってデコードされ、これに
よって入出力選択信号ＡＺＯ〜ＡＺ７が択一的に形成さ
れる。
これらの入出力選択信号は、後述するように、対応する
ライトアンプＷＡＯ〜ＷＡ？ならびにデータ選択回路Ｄ
Ｓ２及びＤＳ８に供給され、その結果、データ入力端子
ＤＩを介して入力される書き込みデータが同時に選択状
態とされる８個のメモリセルに択一的に伝達され、ある
いは同時に選択状態とされる８１固のメモリセルから出
力される読み出しデータが択一的にデータ出力端子Ｄｏ
を介して送出される。
ライトアンプＷＡＯ〜ＷＡ？ならびにデータ選択回路Ｄ
Ｓ２及びＤＳ８に供給され、その結果、データ入力端子
ＤＩを介して入力される書き込みデータが同時に選択状
態とされる８個のメモリセルに択一的に伝達され、ある
いは同時に選択状態とされる８１固のメモリセルから出
力される読み出しデータが択一的にデータ出力端子Ｄｏ
を介して送出される。
３、１．８ 、冗長方式
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、前述のように
、それぞれ対をなし基板面中央のＸ系選択回路をはさん
で４個ずつ対称的に配置される合計８個のメモリマット
ＭＡＴＯ〜ＭＡＴ３ （以下、上辺側メモリマットと称
す）ならびにＭＡＴ４〜ＭＡＴ？ （以下、下辺側メモ
リマットと称す）を備える。これらのメモリマットは、
それぞれ一対のメモリアレイを備え、さらに、各メモリ
アレイは、それぞれ４本の冗長ワード線ＲＷＬＯ〜ＲＷ
Ｌ３と４組の冗長相補ビット線ＲＢＬＯ−ＲＢＬ３とを
備える。
、それぞれ対をなし基板面中央のＸ系選択回路をはさん
で４個ずつ対称的に配置される合計８個のメモリマット
ＭＡＴＯ〜ＭＡＴ３ （以下、上辺側メモリマットと称
す）ならびにＭＡＴ４〜ＭＡＴ？ （以下、下辺側メモ
リマットと称す）を備える。これらのメモリマットは、
それぞれ一対のメモリアレイを備え、さらに、各メモリ
アレイは、それぞれ４本の冗長ワード線ＲＷＬＯ〜ＲＷ
Ｌ３と４組の冗長相補ビット線ＲＢＬＯ−ＲＢＬ３とを
備える。
このＢｉ・ＣＭＯＳダイナミック型ＲＡＭは、上記冗長
ワード線ならびに冗長相補データ線の割り当て方法すな
わち冗長方式に関するい（つかの特徴を有する。すなわ
ち、このＢｉ・ＣＭＯＳダイナミック型ＲＡＭの冗長方
式に関する第１の特徴は、冗長ワード線ならびに冗長相
補データ線に対する切り換えが、上辺側及び下辺側のメ
モリマットにおいてそれぞれ独立して行われ、いわゆる
ブロック救済方式をとっていることにある。これは、半
導体基板面の配置位置が異なる場合、障害の内容が異な
ることを考慮したものであり、このように冗長救済単位
が縮小されることによってＢｉ・ＣＭＯＳダイナミック
型ＲＡＭの救済率すなわち製品歩留りが高められる。
ワード線ならびに冗長相補データ線の割り当て方法すな
わち冗長方式に関するい（つかの特徴を有する。すなわ
ち、このＢｉ・ＣＭＯＳダイナミック型ＲＡＭの冗長方
式に関する第１の特徴は、冗長ワード線ならびに冗長相
補データ線に対する切り換えが、上辺側及び下辺側のメ
モリマットにおいてそれぞれ独立して行われ、いわゆる
ブロック救済方式をとっていることにある。これは、半
導体基板面の配置位置が異なる場合、障害の内容が異な
ることを考慮したものであり、このように冗長救済単位
が縮小されることによってＢｉ・ＣＭＯＳダイナミック
型ＲＡＭの救済率すなわち製品歩留りが高められる。
次に、このＢ ｉ −ＣＭＯＳダイナミック型ＲＡＭの
冗長方式に関する第２の特徴は、各メモリアレイの冗長
ワード線に対する切り換えが、隣接して配置される２本
のワード線を単位として行われことである。これは、隣
接ワード線間の短絡障害が比較的高い確率で発生してい
ることを考慮したものであり、これによってＢｉ・ＣＭ
ＯＳダイナミック型ＲＡＭの救済率すなわち製品歩留り
がさらに高められる。
冗長方式に関する第２の特徴は、各メモリアレイの冗長
ワード線に対する切り換えが、隣接して配置される２本
のワード線を単位として行われことである。これは、隣
接ワード線間の短絡障害が比較的高い確率で発生してい
ることを考慮したものであり、これによってＢｉ・ＣＭ
ＯＳダイナミック型ＲＡＭの救済率すなわち製品歩留り
がさらに高められる。
さらに、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭでは、後
述するように、各メモリアレイにおける相補ビット線の
選択動作が２組を単位として行われ、冗長相補ビット線
に対する切り換えもこれに合わせて２組を単位として行
われる。
述するように、各メモリアレイにおける相補ビット線の
選択動作が２組を単位として行われ、冗長相補ビット線
に対する切り換えもこれに合わせて２組を単位として行
われる。
以上のことから、Ｂ５−ＣＭＯＳダイナミック型ＲＡＭ
のＸ系冗長回路ＸＲでは、下辺側メモリマットに対応し
て２個のＸ系冗長選択回路ＸＲＤＯ及びＸＲＤＩが設け
られ、下辺側メモリマットに対応して２個のＸ系冗長選
択回路ＸＲＤ２及びＸＲＤ３が設けられる。これらのＸ
系冗長選択回路は、上辺側又覗下辺側に配置される４個
のメモリマットすなわち８個のメモリアレイに設けられ
る４本の冗長ワード線のうちの２本に、それぞれ共通に
対応付けられる。各Ｘ系冗長選択回路では、まず、最下
位ビットならびにアレイ選択用の上位２ビ７トを除く６
ビントの相補内部アドレス信号Ｂｌ〜ｆｉ６と、対応す
る２本の冗長ワード線に割り当てられた不良アドレスと
の比較照合処理が行われる。その結果、両アドレスが一
致した場合、さらに最下位ビットの相補内部アドレス信
号旦０との組み合わせによって、上辺側又は下辺側メモ
リマットに対応する冗長ワード線選択駆動信号ＸＲＯＵ
−ＸＲ３Ｕ又はＸＲＯＤ〜ＸＲ３Ｄが、それぞれ択一的
に形成される。
のＸ系冗長回路ＸＲでは、下辺側メモリマットに対応し
て２個のＸ系冗長選択回路ＸＲＤＯ及びＸＲＤＩが設け
られ、下辺側メモリマットに対応して２個のＸ系冗長選
択回路ＸＲＤ２及びＸＲＤ３が設けられる。これらのＸ
系冗長選択回路は、上辺側又覗下辺側に配置される４個
のメモリマットすなわち８個のメモリアレイに設けられ
る４本の冗長ワード線のうちの２本に、それぞれ共通に
対応付けられる。各Ｘ系冗長選択回路では、まず、最下
位ビットならびにアレイ選択用の上位２ビ７トを除く６
ビントの相補内部アドレス信号Ｂｌ〜ｆｉ６と、対応す
る２本の冗長ワード線に割り当てられた不良アドレスと
の比較照合処理が行われる。その結果、両アドレスが一
致した場合、さらに最下位ビットの相補内部アドレス信
号旦０との組み合わせによって、上辺側又は下辺側メモ
リマットに対応する冗長ワード線選択駆動信号ＸＲＯＵ
−ＸＲ３Ｕ又はＸＲＯＤ〜ＸＲ３Ｄが、それぞれ択一的
に形成される。
同様に、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭのＹ系冗
長回路ＹＲでは、上辺側メモリマットに対応して２個の
Ｙ系冗長選択回路ＹＲＤＯ及びＹＲＤＩが設けられ、下
辺側メモリマットに対応して２個のＹ系冗長選択回路Ｙ
ＲＤ２及びＹＲＤ３が設けられる。これらのＹ系冗長選
択回路は、上辺側又は下辺側に配置される４個のメモリ
マー／ ）すなわち８（Ｉｌｉｌのメモリアレイに設け
られる４組の冗長相補ビット線のうちの２組に、それぞ
れ共通に対応付けられる。各Ｙ系冗長選択回路では、Ｙ
アドレス信号に対応する８ビツトの相補内部アドレス信
号旦９〜旦１６と、対応する２組の冗長相補ビット線に
割り当てられた不良アドレスとの比較照合処理が行われ
る。その結果、両アドレスが一致した場合、上辺側ある
いは下辺側メモリマットに対応する冗長ビット線駆動信
号ＹＲＯＵ又はＹＲＩＵあるいはＹＲＯＤ又はＹＲＩＤ
が、それぞれ択一的に形成される。
長回路ＹＲでは、上辺側メモリマットに対応して２個の
Ｙ系冗長選択回路ＹＲＤＯ及びＹＲＤＩが設けられ、下
辺側メモリマットに対応して２個のＹ系冗長選択回路Ｙ
ＲＤ２及びＹＲＤ３が設けられる。これらのＹ系冗長選
択回路は、上辺側又は下辺側に配置される４個のメモリ
マー／ ）すなわち８（Ｉｌｉｌのメモリアレイに設け
られる４組の冗長相補ビット線のうちの２組に、それぞ
れ共通に対応付けられる。各Ｙ系冗長選択回路では、Ｙ
アドレス信号に対応する８ビツトの相補内部アドレス信
号旦９〜旦１６と、対応する２組の冗長相補ビット線に
割り当てられた不良アドレスとの比較照合処理が行われ
る。その結果、両アドレスが一致した場合、上辺側ある
いは下辺側メモリマットに対応する冗長ビット線駆動信
号ＹＲＯＵ又はＹＲＩＵあるいはＹＲＯＤ又はＹＲＩＤ
が、それぞれ択一的に形成される。
３、１．９、基本的レイアウト方式
このＢｉ・ＣＭＯＳダイナミック型ＲＡＭは、半導体基
板面のレイアウトに関するいくつかの特徴を有する。以
下、この実施例のＢｉ・ＣＭＯＳダイナミック型ＲＡＭ
の基本的レイアウトの概要とその特徴について説明する
。
板面のレイアウトに関するいくつかの特徴を有する。以
下、この実施例のＢｉ・ＣＭＯＳダイナミック型ＲＡＭ
の基本的レイアウトの概要とその特徴について説明する
。
（１）チンプレイアウト
第４７図には、このＢｉ・ＣＭＯＳダイナミック型ＲＡ
Ｍの半導体基板面における一実施例のチンプレイアウト
図が示されている。なお、以下の説明では、便宜上、第
４７図の上方及び下方をそれぞれ半導体基板面の上辺及
び下辺と称し、同図の左方及び右方をそれぞれ半導体基
板面の右辺及び左辺と称する。
Ｍの半導体基板面における一実施例のチンプレイアウト
図が示されている。なお、以下の説明では、便宜上、第
４７図の上方及び下方をそれぞれ半導体基板面の上辺及
び下辺と称し、同図の左方及び右方をそれぞれ半導体基
板面の右辺及び左辺と称する。
第４７図において、Ｂｉ・ＣＭＯＳダイナミック型ＲＡ
Ｍを構成する各ブロックは、その表面が長方形を呈する
Ｐ型半導体基板面に形成される。
Ｍを構成する各ブロックは、その表面が長方形を呈する
Ｐ型半導体基板面に形成される。
半導体基板面の中央部には、短辺に平行する中心線（以
下、横の中心線と称する）にそって、Ｘ系選択回路を含
む中込周辺回路ＰＨＭが配置され、この中込周辺回路Ｐ
ＨＭをはさんで、それぞれ４個のメモリマットＭＡＴＯ
〜ＭＡＴ３ならびにＭＡＴ４〜ＭＡＴＴが対称的に配置
される。
下、横の中心線と称する）にそって、Ｘ系選択回路を含
む中込周辺回路ＰＨＭが配置され、この中込周辺回路Ｐ
ＨＭをはさんで、それぞれ４個のメモリマットＭＡＴＯ
〜ＭＡＴ３ならびにＭＡＴ４〜ＭＡＴＴが対称的に配置
される。
この実施例において、各メモリマットは、一対のメモリ
アレイをそれぞれ含み、各メモリアレイは、実質的に１
２８本のワード線をそれぞれ含む。
アレイをそれぞれ含み、各メモリアレイは、実質的に１
２８本のワード線をそれぞれ含む。
そして、各ワード線は、いわゆる分割ワード線方式を採
り、上記中道間近回路ＰＨＭを起点としてかつ半導体基
板面の各短辺に向かうべく配置される。言うまでもなく
、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭのメモリアクセ
スは、まずワード線の選択動作すなわちＸ系選択動作を
もって開始される。このように、Ｘ系選択回路を含む中
込周辺回路ＰＨＭを半導体基板面の中央部に配置し、こ
れをはさんで対称的にワード線すなわちメモリマットを
配置することで、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭ
のワード線選択動作が高速化され、そのアクセスタイム
が高速化される。
り、上記中道間近回路ＰＨＭを起点としてかつ半導体基
板面の各短辺に向かうべく配置される。言うまでもなく
、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭのメモリアクセ
スは、まずワード線の選択動作すなわちＸ系選択動作を
もって開始される。このように、Ｘ系選択回路を含む中
込周辺回路ＰＨＭを半導体基板面の中央部に配置し、こ
れをはさんで対称的にワード線すなわちメモリマットを
配置することで、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭ
のワード線選択動作が高速化され、そのアクセスタイム
が高速化される。
メモリマットＭＡＴＯ〜ＭＡＴ３の外（［１１１には、
半導体基板面の上辺にそって、例えばＹアドレスバッフ
ァＹＡＢ等を含む上辺周辺回路ＰＨＵが配置される。同
様に、メモリマットＭＡ７４〜ＭＡＴ７の外側には、半
導体基板面の下辺にそって、例えばライトアンプ及びリ
ードアンプを含む下辺周辺回路ＰＨＤが配置される。
半導体基板面の上辺にそって、例えばＹアドレスバッフ
ァＹＡＢ等を含む上辺周辺回路ＰＨＵが配置される。同
様に、メモリマットＭＡ７４〜ＭＡＴ７の外側には、半
導体基板面の下辺にそって、例えばライトアンプ及びリ
ードアンプを含む下辺周辺回路ＰＨＤが配置される。
第４７図から類推できるように、入力ｆａ号又は出力信
号を各周辺回路に伝達するためのボンディングパッドは
、対応する上辺周辺回路ＰＨＵ及び中込周辺回路ＰＨＭ
ならびに下辺周辺回路ＰＨＤの周辺にそれぞれ近接して
配置される。これにより、各入力信号及び出力信号の伝
達遅延時間が短縮され、Ｂｉ・ＣＭＯＳダイナミック型
ＲＡＭの高速化が図られる。
号を各周辺回路に伝達するためのボンディングパッドは
、対応する上辺周辺回路ＰＨＵ及び中込周辺回路ＰＨＭ
ならびに下辺周辺回路ＰＨＤの周辺にそれぞれ近接して
配置される。これにより、各入力信号及び出力信号の伝
達遅延時間が短縮され、Ｂｉ・ＣＭＯＳダイナミック型
ＲＡＭの高速化が図られる。
（２）メモリマット及びメモリアレイ
第４８図には、第４７図の半導体基板面の上辺側に配置
されるメモリマットＭＡＴＯ〜ＭＡＴ３の一実施例の基
本配Ｗ図が示されている。半導体基板面の下辺側に配置
されるメモリマツ）ＭＡＴ４〜ＭＡＴＴは、同図と半導
体基板面の横の中心線をはさんで線対称的に配置される
。
されるメモリマットＭＡＴＯ〜ＭＡＴ３の一実施例の基
本配Ｗ図が示されている。半導体基板面の下辺側に配置
されるメモリマツ）ＭＡＴ４〜ＭＡＴＴは、同図と半導
体基板面の横の中心線をはさんで線対称的に配置される
。
第４８図において、各メモリマットの中央部には、Ｙデ
コーダＹＤが配置され、これをはさむように、一対のメ
モリアレイＡＲＹＬ及びＡＲＹＲが配置される。各メモ
リアレイの左右には、対応するＰ型センスアンプＳＡＰ
及びＮ型センスアンプＳＡＮがそれぞれ配置され、その
下方には、対応するχデコーダＸＤがそれぞれ配置され
る。また、各メモリアレイの上方ならびに各Ｘデコーダ
ＸＤの下方には、対応するコモンソース線スイッチ回路
ＳＷＦ及びＳＷＮがそれぞれ配置され、各コモンソース
線スイッチ回路ＳＷＮの内側には、対応するワード線プ
リチャージ信号発生回路ｗｐＨがそれぞれ配置される。
コーダＹＤが配置され、これをはさむように、一対のメ
モリアレイＡＲＹＬ及びＡＲＹＲが配置される。各メモ
リアレイの左右には、対応するＰ型センスアンプＳＡＰ
及びＮ型センスアンプＳＡＮがそれぞれ配置され、その
下方には、対応するχデコーダＸＤがそれぞれ配置され
る。また、各メモリアレイの上方ならびに各Ｘデコーダ
ＸＤの下方には、対応するコモンソース線スイッチ回路
ＳＷＦ及びＳＷＮがそれぞれ配置され、各コモンソース
線スイッチ回路ＳＷＮの内側には、対応するワード線プ
リチャージ信号発生回路ｗｐＨがそれぞれ配置される。
ｙデコーダＹＤ及び各Ｎ型センスアンプＳＡＮとの間に
は、ワード線と平行するように、それぞれ２組の書き込
み用コモンＩ１０線及び読み出し用コモンＩ１０線が配
置される。これらのコモンＩ１０線は、前述のように、
半導体基板面の横の中心線をはさんで対称的に配置され
るメモリマットまで貫通して配置される。また、特に読
み出し用コモンＩ１０線が結合されるリードアンプは、
バイポーラトランジスタによって構成され、非常に大き
な感度を有する。このため、この実施例のＢ ｉ −Ｃ
ＭＯＳダイナミック型ＲＡＭでは、第７５図に示される
ように、２組の読み出し用コモン！１０線ＲＩ／Ｏの両
側に、２本の接地電位供給線ＶＳＳを配置している。こ
れにより、読み出し用コモンＩ１０線に対する他の信号
線からのカップリングを防止し、Ｂｉ・ＣＭＯＳダイナ
ミック型ＲＡＭのノイズマージンを高めている。
は、ワード線と平行するように、それぞれ２組の書き込
み用コモンＩ１０線及び読み出し用コモンＩ１０線が配
置される。これらのコモンＩ１０線は、前述のように、
半導体基板面の横の中心線をはさんで対称的に配置され
るメモリマットまで貫通して配置される。また、特に読
み出し用コモンＩ１０線が結合されるリードアンプは、
バイポーラトランジスタによって構成され、非常に大き
な感度を有する。このため、この実施例のＢ ｉ −Ｃ
ＭＯＳダイナミック型ＲＡＭでは、第７５図に示される
ように、２組の読み出し用コモン！１０線ＲＩ／Ｏの両
側に、２本の接地電位供給線ＶＳＳを配置している。こ
れにより、読み出し用コモンＩ１０線に対する他の信号
線からのカップリングを防止し、Ｂｉ・ＣＭＯＳダイナ
ミック型ＲＡＭのノイズマージンを高めている。
（３）周辺回路及びバンド
第４９図には、第４７図の８１・ＣＭＯＳダイナミック
型ＲＡＭの上辺周辺回路ＰＨＵの部分配置図が示されて
いる。また、第５０図及び第５１図には、第４７図の９
１−ＣＭＯＳダイナ＜７り型ＲＡＭの中道周辺回路ＰＨ
Ｍ及び下辺周辺回路ＰＨＤの部分配置図がそれぞれ示さ
れている。
型ＲＡＭの上辺周辺回路ＰＨＵの部分配置図が示されて
いる。また、第５０図及び第５１図には、第４７図の９
１−ＣＭＯＳダイナ＜７り型ＲＡＭの中道周辺回路ＰＨ
Ｍ及び下辺周辺回路ＰＨＤの部分配置図がそれぞれ示さ
れている。
第４９図において、上辺周辺回路Ｐ ＨＵのほぼ中央部
には、特に側層されないが、ＹアドレスバンファＹＡＢ
及びＹプリデコーダＹＡＤが配置され、これらをはさん
でＹ系冗長回路ＹＲが配置される。左側のＹ系冗長回路
ＹＲの上方には、電圧発生回路ＶＣ及びセンスアンプ駆
動回路ＳＡＰが配置され、その周辺には、Ｙアドレス信
号を入力するためのアドレス入力用バッドＡ９〜Ａ１３
等が配置される。同様に、右側のＹ系冗長回路ＹＲの上
方には、発振回路ＯＳＣや電圧発生回路ＶＢＢ、αドラ
イバＣＥＤＵ及びＷＫ信号発生回路ＷＫ等が配置され、
その右側には、電圧発生回路ＨＶＣ，ＸＣ信号発生回路
ＸＣ，テストモード制御回路ＴＥＳＴ、ならびにテスト
モード設定信号ラッチＡＦ等が配置される。これらの回
路の周辺には、Ｙアドレス信号を入力するためのアドレ
ス入力用パッドＡ８及びＡ１４〜Ａ１６等が配置される
。さらに、上辺周辺回路ＰＨＵの最下段には、メモリマ
ットＭＡＴＯ〜ＭＡＴ３にそって、センスアンプ駆動用
のＰチャンネルＭＯＳＦＥＴ （ＭＯ３Ｐ）が配置され
る。
には、特に側層されないが、ＹアドレスバンファＹＡＢ
及びＹプリデコーダＹＡＤが配置され、これらをはさん
でＹ系冗長回路ＹＲが配置される。左側のＹ系冗長回路
ＹＲの上方には、電圧発生回路ＶＣ及びセンスアンプ駆
動回路ＳＡＰが配置され、その周辺には、Ｙアドレス信
号を入力するためのアドレス入力用バッドＡ９〜Ａ１３
等が配置される。同様に、右側のＹ系冗長回路ＹＲの上
方には、発振回路ＯＳＣや電圧発生回路ＶＢＢ、αドラ
イバＣＥＤＵ及びＷＫ信号発生回路ＷＫ等が配置され、
その右側には、電圧発生回路ＨＶＣ，ＸＣ信号発生回路
ＸＣ，テストモード制御回路ＴＥＳＴ、ならびにテスト
モード設定信号ラッチＡＦ等が配置される。これらの回
路の周辺には、Ｙアドレス信号を入力するためのアドレ
ス入力用パッドＡ８及びＡ１４〜Ａ１６等が配置される
。さらに、上辺周辺回路ＰＨＵの最下段には、メモリマ
ットＭＡＴＯ〜ＭＡＴ３にそって、センスアンプ駆動用
のＰチャンネルＭＯＳＦＥＴ （ＭＯ３Ｐ）が配置され
る。
第５０図において、中道周辺回路ＰＨＭの中央部には、
特に制限されないが、Ｘ系冗長回路ＸＲが配置され、そ
の両側には、ＸアドレスバンファＸＡＢやＸプリテコー
ダＸＡＤ２及びＡＸ７ならびに各種の信号発生回路が配
置される。この中道周辺回路ＰＨＭには、さらにワード
線選択用の電圧発生回路ＶＣＨや、Ｗ丁バッファＷＥＢ
、百下バンファＲＦＢならびにＣＥドライバＣＥＤＭ等
が含まれる。また、中道周辺回路ＰＨＭの両側には、半
導体基板面の各長辺にそって、Ｘアドレス信号を入力す
るためのアドレス入力用パッドＡＯ〜Ａ７が配置される
。
特に制限されないが、Ｘ系冗長回路ＸＲが配置され、そ
の両側には、ＸアドレスバンファＸＡＢやＸプリテコー
ダＸＡＤ２及びＡＸ７ならびに各種の信号発生回路が配
置される。この中道周辺回路ＰＨＭには、さらにワード
線選択用の電圧発生回路ＶＣＨや、Ｗ丁バッファＷＥＢ
、百下バンファＲＦＢならびにＣＥドライバＣＥＤＭ等
が含まれる。また、中道周辺回路ＰＨＭの両側には、半
導体基板面の各長辺にそって、Ｘアドレス信号を入力す
るためのアドレス入力用パッドＡＯ〜Ａ７が配置される
。
一方、第５１図において、下辺周辺回路ＰＨＤは、メモ
リマットＭＡＴ４〜ＭＡＴ７にそ９て配置されるそれぞ
れ８個のライトアンプＷＡ及びリードアンプＲＡと、そ
の最上段に配置されるセンスアンプ駆動用のＮチャンネ
ルＭＯＳＦＥＴ （ＭＯ３Ｎ）とを含む、これらのライ
トアンプＷＡ及びリードアンプＲＡの下方には、Ｚアド
レスバンファＺＡＢ−？’ＺプリデコーダＺＡＤ、デー
タ選択回路ＤＳ２及びＤＳ８ならびにデータ人力バッフ
ァＤＩＲ及びデータ出力バンファＤＯＢ等が配置される
。これらの回路の周辺には、２アドレス信号を入力する
ためのアドレス入力用パッドＡ１７〜Ａ１９やデータ入
力用バッドＤＩ及びデータ出力用バッドＤＯ等が配置さ
れる。また、各起動制御信号を入力するためのパッドτ
Ｅ、ＲＦ、ＷＥ”及びＯＥ等や回路の接地電位を供給す
るためのパッドＶＳＳ等も配置される。
リマットＭＡＴ４〜ＭＡＴ７にそ９て配置されるそれぞ
れ８個のライトアンプＷＡ及びリードアンプＲＡと、そ
の最上段に配置されるセンスアンプ駆動用のＮチャンネ
ルＭＯＳＦＥＴ （ＭＯ３Ｎ）とを含む、これらのライ
トアンプＷＡ及びリードアンプＲＡの下方には、Ｚアド
レスバンファＺＡＢ−？’ＺプリデコーダＺＡＤ、デー
タ選択回路ＤＳ２及びＤＳ８ならびにデータ人力バッフ
ァＤＩＲ及びデータ出力バンファＤＯＢ等が配置される
。これらの回路の周辺には、２アドレス信号を入力する
ためのアドレス入力用パッドＡ１７〜Ａ１９やデータ入
力用バッドＤＩ及びデータ出力用バッドＤＯ等が配置さ
れる。また、各起動制御信号を入力するためのパッドτ
Ｅ、ＲＦ、ＷＥ”及びＯＥ等や回路の接地電位を供給す
るためのパッドＶＳＳ等も配置される。
（４）ワード線及びワード線駆動回路
第５２図には、第４８図のメモリマットのＸデコーダ回
路に含まれる単位回路ＵＸＤの一実施例の部分配置図が
示されている。また、第５３図ないし第５７図には、上
記単位回路ＵＸＤの拡大配置図が示されている。なお、
以下の拡大配置図において、複数の拡大配置図は、対応
する記号が付される位置において結合される。また、各
拡大配置図の上部には、アルミニウム配線層以後のレイ
アウト状態が示され、その下部には、第１層のアルミニ
ウム配線層までが示される。
路に含まれる単位回路ＵＸＤの一実施例の部分配置図が
示されている。また、第５３図ないし第５７図には、上
記単位回路ＵＸＤの拡大配置図が示されている。なお、
以下の拡大配置図において、複数の拡大配置図は、対応
する記号が付される位置において結合される。また、各
拡大配置図の上部には、アルミニウム配線層以後のレイ
アウト状態が示され、その下部には、第１層のアルミニ
ウム配線層までが示される。
この実施例において、各ＸデコーダＸＤは、ワード線群
すなわち４本のワード線に対応して設けられる３２個の
単位回路ＵＸＤと、４本の冗長ワード線に対応して設け
られるもう１個の単位回路ＵＸＤを備える。これらの単
位回路ＵＸＤは、プリデコード信号ＡＸ２０〜ＡＸ２７
及びＡＸ５０〜ＡＸ５３及びＸＤＧを受け、対応するワ
ード線群を選択状態とするデコーダ回路の一部と、上記
、デコーダ単位回路の出力信号とワード線選択駆動信号
ｘＯ〜ｘ３を受は群内のワード線を択一的に選択状態と
するワード線駆動回路ＷＤとを含む。
すなわち４本のワード線に対応して設けられる３２個の
単位回路ＵＸＤと、４本の冗長ワード線に対応して設け
られるもう１個の単位回路ＵＸＤを備える。これらの単
位回路ＵＸＤは、プリデコード信号ＡＸ２０〜ＡＸ２７
及びＡＸ５０〜ＡＸ５３及びＸＤＧを受け、対応するワ
ード線群を選択状態とするデコーダ回路の一部と、上記
、デコーダ単位回路の出力信号とワード線選択駆動信号
ｘＯ〜ｘ３を受は群内のワード線を択一的に選択状態と
するワード線駆動回路ＷＤとを含む。
そして、これらのワード線駆動回路ＷＤは、群内のワー
ド線に対応して設けられる複数のＰチャンネル型（第１
導電型）及びＮチャンネル型（第２導電型）ＭＯＳＦＥ
Ｔを含む。
ド線に対応して設けられる複数のＰチャンネル型（第１
導電型）及びＮチャンネル型（第２導電型）ＭＯＳＦＥ
Ｔを含む。
この実施例において、ＸデコーダＸＤの各単位回路ＵＸ
Ｄは、対応する４本のワード線のレイアウトピッチと同
一のピッチで、かつこれらのワード線の延長方向に縦長
に配置される。そして、ワード線駆動回路ＷＤの各ワー
ド線に対応する４組のＰチャンネルＭＯＳ Ｆ ＥＴ及
びＮチャンネル間Ｏ３ＦＥＴが、第５３図ないし第５７
図に示されるように、交互に隣接するように縦積み配置
される。これにより、ワード線駆動回路ＷＤのレイアウ
トが効率化され、ＸデコーダＸＤのレイアウト所要面積
が縮小される。
Ｄは、対応する４本のワード線のレイアウトピッチと同
一のピッチで、かつこれらのワード線の延長方向に縦長
に配置される。そして、ワード線駆動回路ＷＤの各ワー
ド線に対応する４組のＰチャンネルＭＯＳ Ｆ ＥＴ及
びＮチャンネル間Ｏ３ＦＥＴが、第５３図ないし第５７
図に示されるように、交互に隣接するように縦積み配置
される。これにより、ワード線駆動回路ＷＤのレイアウ
トが効率化され、ＸデコーダＸＤのレイアウト所要面積
が縮小される。
一方、各ワード線は、前述のように、分割ワード線方式
をとり、ワード線の延長方向に分割されてなる複数の分
割ワード線と、これらの分割ワード線と平行して形成さ
れかつこれらの分割ワード線を共通結合するメインワー
ド線とからなる。この実施例において、各分割ワード線
は、特に制限されないが、対応する複数のメモリセルの
ゲート層を兼ね、例えば比較的シート抵抗値の小さいシ
リサイド等によって形成される。また、各メインワード
線は、アルミニウム配線層等の金属配線層によって形成
され、各分割ワード線の延長方向のほぼ中央部において
、対応する複数の分割ワード線を共通結合する。その結
果、各ワード線における選択信号の伝達遅延時間が短縮
され、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭのワード線
選択動作がさらに高速化される。
をとり、ワード線の延長方向に分割されてなる複数の分
割ワード線と、これらの分割ワード線と平行して形成さ
れかつこれらの分割ワード線を共通結合するメインワー
ド線とからなる。この実施例において、各分割ワード線
は、特に制限されないが、対応する複数のメモリセルの
ゲート層を兼ね、例えば比較的シート抵抗値の小さいシ
リサイド等によって形成される。また、各メインワード
線は、アルミニウム配線層等の金属配線層によって形成
され、各分割ワード線の延長方向のほぼ中央部において
、対応する複数の分割ワード線を共通結合する。その結
果、各ワード線における選択信号の伝達遅延時間が短縮
され、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭのワード線
選択動作がさらに高速化される。
（５）センスアンプ
第５８図には、第４８図のメモリマットのＮ型センスア
ンプＳＡＮに含まれる単位回路ＵＳＡＮの一実施例の部
分配置図が示されている。また、第５９図ないし第６１
図には、上記単位回路υＳＡＮの拡大配置図が示されて
いる。
ンプＳＡＮに含まれる単位回路ＵＳＡＮの一実施例の部
分配置図が示されている。また、第５９図ないし第６１
図には、上記単位回路υＳＡＮの拡大配置図が示されて
いる。
この実施例において、ＹデコーダＹＤの各単位回路は、
後述するように、２組の相補データ線に対応して設けら
れる。これらの単位回路は、第６０図に示されるように
、メモリアレイＡＲＹＬ及びＡＲＹＲに対応して設けら
れる二つのＮ型センスアンプＳＡＮにはさまれて配置さ
れ、その両側には、それぞれ２組の読み出し用コモンＩ
１０線ＲＩＯＡ及びＲＩＯＢならびに書き込み用コモン
Ｉ１０線ＷＩＯＡ及びＷＩＯＢが配置される。これらの
コモンＩ１０線の下層には、対応するスイッチＭＯＳＦ
ＥＴが配置され、その外側には、Ｎ型センスアンプＳＡ
Ｎの対応する単位回路が配置される。これらの単位回路
には、比較的大きな線幅をもって形成されるコモンソー
ス線ＰＮを介して、回路の接地電位が選択的に供給され
る。上記読み出し用コモンＩ１０線ＲＩＯＡ及びＲＩＯ
Ｂの両側には、前述のように、シールド作用を持つ一対
の接地電位供給線ＶＳＳがそれぞれ近接して形成される
。
後述するように、２組の相補データ線に対応して設けら
れる。これらの単位回路は、第６０図に示されるように
、メモリアレイＡＲＹＬ及びＡＲＹＲに対応して設けら
れる二つのＮ型センスアンプＳＡＮにはさまれて配置さ
れ、その両側には、それぞれ２組の読み出し用コモンＩ
１０線ＲＩＯＡ及びＲＩＯＢならびに書き込み用コモン
Ｉ１０線ＷＩＯＡ及びＷＩＯＢが配置される。これらの
コモンＩ１０線の下層には、対応するスイッチＭＯＳＦ
ＥＴが配置され、その外側には、Ｎ型センスアンプＳＡ
Ｎの対応する単位回路が配置される。これらの単位回路
には、比較的大きな線幅をもって形成されるコモンソー
ス線ＰＮを介して、回路の接地電位が選択的に供給され
る。上記読み出し用コモンＩ１０線ＲＩＯＡ及びＲＩＯ
Ｂの両側には、前述のように、シールド作用を持つ一対
の接地電位供給線ＶＳＳがそれぞれ近接して形成される
。
一方、第６２図には、第４８図のメモリマットのＰ型セ
ンスアンプＳＡＮに含まれる単位回路ＵＳＡＰの一実施
例の拡大配置図が示されている。
ンスアンプＳＡＮに含まれる単位回路ＵＳＡＰの一実施
例の拡大配置図が示されている。
第６２図において、Ｐ型センスアンプＳＡＰの単位回路
ＵＳＡＰは、対応するメモリアレイをはさみ、かつ上記
Ｎ型センスアンプＳＡＮの対応する単位回路ＵＳＡＮと
ほぼ対称的に配置される。
ＵＳＡＰは、対応するメモリアレイをはさみ、かつ上記
Ｎ型センスアンプＳＡＮの対応する単位回路ＵＳＡＮと
ほぼ対称的に配置される。
これらの単位回路には、比較的大きな線幅をもって形成
されるコモンソースｌ＄ＰＰを介して、回路の電源電圧
が選択的に供給される。
されるコモンソースｌ＄ＰＰを介して、回路の電源電圧
が選択的に供給される。
（６）コモンＩ１０線
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、前述のように
、各メモリアレイに対応してそれぞれ２組ずつ設けられ
る書き込み用コモンＩ１０線及び読み出し用コモンＩ１
０線を備える。このうち、書き込み用コモンＩ／Ｏ線は
、指定される相補データ線に対して、対応するスイッチ
ＭＯＳＦＥＴを介して直接的に接続され、読み出し用コ
モンＩ１０線は、対応するスイッチＭＯＳＦＥＴのゲー
トを介して間接的に接続される。そして、各コモンＩ１
０線は、対をなしかつ基板中央のＸ系選沢回路をはさん
で対称的に配置される二つのメモリアレイを、串刺しす
べく貫通して配置される。また、読み出し用コモンＩ１
０線は、特に高感度のリードアンプに結合されることか
ら、その両側にはシールド作用を持つ接地電位供給線が
近接して配置され、ノイズマージンが改善される。
、各メモリアレイに対応してそれぞれ２組ずつ設けられ
る書き込み用コモンＩ１０線及び読み出し用コモンＩ１
０線を備える。このうち、書き込み用コモンＩ／Ｏ線は
、指定される相補データ線に対して、対応するスイッチ
ＭＯＳＦＥＴを介して直接的に接続され、読み出し用コ
モンＩ１０線は、対応するスイッチＭＯＳＦＥＴのゲー
トを介して間接的に接続される。そして、各コモンＩ１
０線は、対をなしかつ基板中央のＸ系選沢回路をはさん
で対称的に配置される二つのメモリアレイを、串刺しす
べく貫通して配置される。また、読み出し用コモンＩ１
０線は、特に高感度のリードアンプに結合されることか
ら、その両側にはシールド作用を持つ接地電位供給線が
近接して配置され、ノイズマージンが改善される。
ところで、この実施例のＢｉ・ＣＭＯＳダイナミック型
ＲＡＭでは、上記書き込み用コモン１１線及び読み出し
用コモンＩ１０線は、対をなす二つのメモリアレイで実
質的に共有される。このため、例えば第６７図及び第６
８図に示されるように、書き込み用コモンＩ１０線及び
読み出し用コモンＩ／Ｏ線として共用されるコモン１１
線上０１及び上０２を設ける方法が考えられる。すなわ
ち、第６７図では、コモン１１線ユ０１及び±０２が、
下辺側に設けられるメモリアレイＡＲＹＵと下辺側に設
けられるメモリアレイＡＲＹＤの中間で交差して配置さ
れ、各コモンＩ１０線は、例えば、その上方において対
応するライトアンプに結合され、その下方において対応
するり一ドアンプに結合される。そして、これらのコモ
ンＩ１０線に対して、各メモリアレイから選択されるそ
れぞれ１組、合計２組の相補データ線が選択的に接続さ
れ、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭの動作モード
に応じて、ライトアンプ又はリードアンプが選択的に動
作状態とされる。その結果、コモンＩ１０線の必要数が
半減し、相応してレイアウト所要面積が削減される。
ＲＡＭでは、上記書き込み用コモン１１線及び読み出し
用コモンＩ１０線は、対をなす二つのメモリアレイで実
質的に共有される。このため、例えば第６７図及び第６
８図に示されるように、書き込み用コモンＩ１０線及び
読み出し用コモンＩ／Ｏ線として共用されるコモン１１
線上０１及び上０２を設ける方法が考えられる。すなわ
ち、第６７図では、コモン１１線ユ０１及び±０２が、
下辺側に設けられるメモリアレイＡＲＹＵと下辺側に設
けられるメモリアレイＡＲＹＤの中間で交差して配置さ
れ、各コモンＩ１０線は、例えば、その上方において対
応するライトアンプに結合され、その下方において対応
するり一ドアンプに結合される。そして、これらのコモ
ンＩ１０線に対して、各メモリアレイから選択されるそ
れぞれ１組、合計２組の相補データ線が選択的に接続さ
れ、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭの動作モード
に応じて、ライトアンプ又はリードアンプが選択的に動
作状態とされる。その結果、コモンＩ１０線の必要数が
半減し、相応してレイアウト所要面積が削減される。
一方、第６８図では、共通のコモンＩ／Ｏ線±０１及び
上０２は、メモリアレイＡＲＹＵ及びＡＲＹＤの中間に
おいて交差されないが、各データ線の書き込みノードＷ
及び読み出しノードＲが、上下のメモリアレイにおいて
それぞれ異なるコモンＩ１０線に結合されることで、実
質的にコモンＩ１０線が交差され、上記第６７図と同様
な効果を得ることができる。
上０２は、メモリアレイＡＲＹＵ及びＡＲＹＤの中間に
おいて交差されないが、各データ線の書き込みノードＷ
及び読み出しノードＲが、上下のメモリアレイにおいて
それぞれ異なるコモンＩ１０線に結合されることで、実
質的にコモンＩ１０線が交差され、上記第６７図と同様
な効果を得ることができる。
なお、この実施例のＢ Ｉ −ＣＭＯＳダイナミック型
ＲＡＭのように、それぞれ２組の書き込み用コモンＩ１
０線及び読み出し用コモンＩ１０線が個別に設けられる
場合でも、例えば第６９図に示されるように、対をなす
メモリアレイＡＲＹＵ及びＡＲＹＤからそれぞれ１組の
相補データ線を選択することもよい。
ＲＡＭのように、それぞれ２組の書き込み用コモンＩ１
０線及び読み出し用コモンＩ１０線が個別に設けられる
場合でも、例えば第６９図に示されるように、対をなす
メモリアレイＡＲＹＵ及びＡＲＹＤからそれぞれ１組の
相補データ線を選択することもよい。
（７）基準電位発生回路
コ（Ｄ Ｂ ｉ−ＣＭ ＯＳダイナミック型ＲＡＭは、
前述のように、各起動制御信号やアドレス信号等に対応
して設けられる複数の入力バンファを備える。これらの
入力バッファは、ＴＴＬ及びＥＣＬレベルの両方に対応
して設けられ選択的に有効とされる二つの入力回路を有
する。このうち、ＥＣＬレベルに対応して設けられる入
力回路は、後述するように、差動バイポーラトランジス
タを基本構成とする電流スイッチ回路を含み、この差動
トランジスタに所定の動作電流を与えるための電流源を
含む。これらの電流源は、例えば、第７１図（ａ）に示
されるように、そのベースに所定の基準電位を受け、そ
のエミッタが所定の抵抗を介して回路の接地電位に結合
されるトランジスタＴ１３〜ＴＩ５等をそれぞれ基本構
成とする。
前述のように、各起動制御信号やアドレス信号等に対応
して設けられる複数の入力バンファを備える。これらの
入力バッファは、ＴＴＬ及びＥＣＬレベルの両方に対応
して設けられ選択的に有効とされる二つの入力回路を有
する。このうち、ＥＣＬレベルに対応して設けられる入
力回路は、後述するように、差動バイポーラトランジス
タを基本構成とする電流スイッチ回路を含み、この差動
トランジスタに所定の動作電流を与えるための電流源を
含む。これらの電流源は、例えば、第７１図（ａ）に示
されるように、そのベースに所定の基準電位を受け、そ
のエミッタが所定の抵抗を介して回路の接地電位に結合
されるトランジスタＴ１３〜ＴＩ５等をそれぞれ基本構
成とする。
ＥＣＬ回路を基本構成とする従来の半導体築積回路装置
において、上記電流源に基準電位を供給するための基準
電位発生回路は、上記第７１図（ａ）に例示されるよう
に、複数の電流源に対して共通に設けられる。したがっ
て、その供給経路における電圧低下や動作電流の変化に
ともなって基準電位そのものの値が変動し、電流スイッ
チ回路の動作マージンが低下される。
において、上記電流源に基準電位を供給するための基準
電位発生回路は、上記第７１図（ａ）に例示されるよう
に、複数の電流源に対して共通に設けられる。したがっ
て、その供給経路における電圧低下や動作電流の変化に
ともなって基準電位そのものの値が変動し、電流スイッ
チ回路の動作マージンが低下される。
このため、この実施例のＢｉ・ＣＭＯＳダイナミック型
ＲＡＭでは、各電流源に対応して設けられかつ対応する
電流源に近接して分散配置される複数の基準電位発生回
路が用意される。これにより、各基準電位発生回路から
電流源までのレイアウト距離が短縮されるとともに、基
準電位発生回路を他の電流源と共有することによる基準
電位の変動が防止される。その結果、電流スイッチ回路
の動作マージンが拡大され、Ｂｉ・ＣＭＯＳダイナミッ
ク型ＲＡＭの動作が安定化される。
ＲＡＭでは、各電流源に対応して設けられかつ対応する
電流源に近接して分散配置される複数の基準電位発生回
路が用意される。これにより、各基準電位発生回路から
電流源までのレイアウト距離が短縮されるとともに、基
準電位発生回路を他の電流源と共有することによる基準
電位の変動が防止される。その結果、電流スイッチ回路
の動作マージンが拡大され、Ｂｉ・ＣＭＯＳダイナミッ
ク型ＲＡＭの動作が安定化される。
（８）電源幹線
第６３図には、第４７図（ＤＢ ｉ −ＣＭＯＳダイナ
ミック型ＲＡＭの一実施例の電源幹線図が示されている
、なお、同図では、回路の電源電圧ｖＣＣを伝達する電
源供給線が実線で示され、回路の接地電位ＶＳＳを伝達
する電源供給線が点線で示されている。
ミック型ＲＡＭの一実施例の電源幹線図が示されている
、なお、同図では、回路の電源電圧ｖＣＣを伝達する電
源供給線が実線で示され、回路の接地電位ＶＳＳを伝達
する電源供給線が点線で示されている。
第６３図において、電源電圧供給パッドＶＣＣを介して
供給される回路の電源電圧ＶＣＣは、上辺周辺回路ＰＨ
Ｕ及び中道周辺回路ＰＨＭならびに下辺周辺回路ＰＨＤ
にそって配置される複数の横の電源電圧供給線と、半導
体基板面の二つの長辺にそって配置され上記横の電源電
圧供給線を共通結合する２本の縦の電源電圧供給線を介
して、分配される。そして、上記横の電源電圧供給線か
ら分岐される複数の電源電圧供給線を介して、さらに各
メモリマットに分配される。
供給される回路の電源電圧ＶＣＣは、上辺周辺回路ＰＨ
Ｕ及び中道周辺回路ＰＨＭならびに下辺周辺回路ＰＨＤ
にそって配置される複数の横の電源電圧供給線と、半導
体基板面の二つの長辺にそって配置され上記横の電源電
圧供給線を共通結合する２本の縦の電源電圧供給線を介
して、分配される。そして、上記横の電源電圧供給線か
ら分岐される複数の電源電圧供給線を介して、さらに各
メモリマットに分配される。
同様に、接地電位供給パッドＶＳＳを介して供給される
回路の接地電位ＶＳＳは、上辺周辺回路ＰＨＵ及び中道
周辺回路ＰＨＭならびに下辺周辺回路ＰＨＤにそって配
置される複数の横の接地電位供給線と、半導体基板面の
二つの長辺にそって配置され上記横の接地電位供給線を
共通結合する２本の縦の接地電位供給線を介して、分配
さ・れる２そして、上記横の接地電位供給線から分岐さ
れる複数の接地電位供給線を介して、さらに各メモリマ
ットに分配される。
回路の接地電位ＶＳＳは、上辺周辺回路ＰＨＵ及び中道
周辺回路ＰＨＭならびに下辺周辺回路ＰＨＤにそって配
置される複数の横の接地電位供給線と、半導体基板面の
二つの長辺にそって配置され上記横の接地電位供給線を
共通結合する２本の縦の接地電位供給線を介して、分配
さ・れる２そして、上記横の接地電位供給線から分岐さ
れる複数の接地電位供給線を介して、さらに各メモリマ
ットに分配される。
一方、電源電圧供給パッドＶＣＣＭを介して供給される
回路の電源電圧■ＣＣは、上記電源電圧供給線と別途に
設けられる電源電圧供給線を介して、センスアンプ駆動
用のＰチャンネルＭＯＳＦＥＴ （ＭＯＳＰ）ならびに
データ出力バッファＤＯＢに伝達される。同様に、接地
電位供給パッドＶＳＳＭを介して供給される回路の接地
電位ＶＳＳは、上記接地電位供給線と別途に設けられる
接地電位供給線を介して、上記データ出力バッファＤＯ
Ｂならびにセンスアンプ駆動用のＮチャンネルＭ回路及
びＣＭＯＳＦＥＴ（ＭｏＳＮ）に伝達される。このよう
に、比較的電流変化の大きなセンスアンプ駆動ＭＯＳＦ
ＥＴならびにデータ出力バッファＤＯＢに対する電源電
圧供給線及び接地電位供給線を別途に設けることで、他
の周辺回路に対する電源ノイズが抑制され、その動作が
安定化される。
回路の電源電圧■ＣＣは、上記電源電圧供給線と別途に
設けられる電源電圧供給線を介して、センスアンプ駆動
用のＰチャンネルＭＯＳＦＥＴ （ＭＯＳＰ）ならびに
データ出力バッファＤＯＢに伝達される。同様に、接地
電位供給パッドＶＳＳＭを介して供給される回路の接地
電位ＶＳＳは、上記接地電位供給線と別途に設けられる
接地電位供給線を介して、上記データ出力バッファＤＯ
Ｂならびにセンスアンプ駆動用のＮチャンネルＭ回路及
びＣＭＯＳＦＥＴ（ＭｏＳＮ）に伝達される。このよう
に、比較的電流変化の大きなセンスアンプ駆動ＭＯＳＦ
ＥＴならびにデータ出力バッファＤＯＢに対する電源電
圧供給線及び接地電位供給線を別途に設けることで、他
の周辺回路に対する電源ノイズが抑制され、その動作が
安定化される。
第６３図には示されていないが、この実施例のＢｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭでは、前述のように、電圧
発生回路ＶＲＥに対する電源電圧供給バンドＶＣＣＲが
、さらに別途に設けられ、内部電圧ＶＲＥの安定化が図
られる。
ＭＯＳダイナミック型ＲＡＭでは、前述のように、電圧
発生回路ＶＲＥに対する電源電圧供給バンドＶＣＣＲが
、さらに別途に設けられ、内部電圧ＶＲＥの安定化が図
られる。
ところで、電源電圧供給線及び接地電位供給線等の電源
供給線は、半導体基板に設けられる２層のアルミニウム
配線層ＡＬＩ及びＡｌ１によって形成される。これらの
アルミニウム配線層は、メインワード線や各回路素子間
を結合する信号線としても用いられる。このため、半導
体基板面の各所で、上記信号線と同層のアルミニウム配
線層により形成される電源供給線とが交差する場合が生
じる。このとき、第６４図（ａ）に示されるように、信
号線によって交差される例えばアルミニウム配線層ＡＬ
Ｉの電源供給線を直角に切断し、スルーホール（コンタ
クト）ＴＨを介してアルミニウム配線層ＡＬ２に迂回さ
せる場合、切断断面積が少なくなり、またアルミニウム
配線層ＡＬＩ及びＡｌ１を結合するスルーホールＴＨの
数も少ない、したがって、電源供給線の実質的なインピ
ーダンスが増大し、電源変動の原因となる。
供給線は、半導体基板に設けられる２層のアルミニウム
配線層ＡＬＩ及びＡｌ１によって形成される。これらの
アルミニウム配線層は、メインワード線や各回路素子間
を結合する信号線としても用いられる。このため、半導
体基板面の各所で、上記信号線と同層のアルミニウム配
線層により形成される電源供給線とが交差する場合が生
じる。このとき、第６４図（ａ）に示されるように、信
号線によって交差される例えばアルミニウム配線層ＡＬ
Ｉの電源供給線を直角に切断し、スルーホール（コンタ
クト）ＴＨを介してアルミニウム配線層ＡＬ２に迂回さ
せる場合、切断断面積が少なくなり、またアルミニウム
配線層ＡＬＩ及びＡｌ１を結合するスルーホールＴＨの
数も少ない、したがって、電源供給線の実質的なインピ
ーダンスが増大し、電源変動の原因となる。
これに対処するため、このＢｉ・ＣＭＯＳダイナミック
型ＲＡＭでは、第６４図（ｂ）あるいは（Ｃ）に示され
るように、上記信号線及び電源供給線を実質的に斜めに
交差させている。これにより、電源供給線の切断断面積
が大きくされ、またアルミニウム配線層ＡＬＩ及びＡｌ
１を結合するスルーホールＴＨの数が多くされる。その
結果、電源供給線の実質的なインピーダンスが抑えられ
、電源変動が抑制される。
型ＲＡＭでは、第６４図（ｂ）あるいは（Ｃ）に示され
るように、上記信号線及び電源供給線を実質的に斜めに
交差させている。これにより、電源供給線の切断断面積
が大きくされ、またアルミニウム配線層ＡＬＩ及びＡｌ
１を結合するスルーホールＴＨの数が多くされる。その
結果、電源供給線の実質的なインピーダンスが抑えられ
、電源変動が抑制される。
（９）主信号線
このＢｉ・ＣＭＯＳダイナミック型ＲＡＭは、例えばチ
ップイネーブル信号で百等の起動制御信号を有し、これ
らの起動制御信号を半導体基板面の中央部及び各短辺に
そって配置される複数の周辺回路に分配するクロック信
号線を備える。これらのクロック信号線等のいわゆる主
信号線は、半導体基板面の上辺及び下辺側に配置される
複数のメモリマットならびにメモリアレイを越えて伝達
される、したがって、主信号線のレイアウト長が長くな
り、その実質的なインピーダンスが増大して、対応する
クロック信号等のノイズマージンが低下する。
ップイネーブル信号で百等の起動制御信号を有し、これ
らの起動制御信号を半導体基板面の中央部及び各短辺に
そって配置される複数の周辺回路に分配するクロック信
号線を備える。これらのクロック信号線等のいわゆる主
信号線は、半導体基板面の上辺及び下辺側に配置される
複数のメモリマットならびにメモリアレイを越えて伝達
される、したがって、主信号線のレイアウト長が長くな
り、その実質的なインピーダンスが増大して、対応する
クロック信号等のノイズマージンが低下する。
これに対処するため、この実施例のＢｔ−ＣＭＯＳグイ
ナミソク型ＲＡＭでは、例えば、半導体基板面の左下辺
に配置されるτπバンファＣＥＢから下辺周辺回路ＰＨ
Ｄに含まれるＣＢドライバＣＥＤＤ及び中道周辺回路Ｐ
ＨＭに含まれるＣＥドライバＣＥＤＭならびに上辺周辺
回路ＰＨＵに含まれるＣＥドライバＣＥＤＵに伝達され
る内部制御信号ＣＥＩを、各メモリマット及びメモリア
レイの両側に半導体基板面の各長辺にそって配置される
２本の信号線を介して伝達し、さらにこれらの信号線を
半導体基板面の中央部すなわち中道周辺回路ＰＨＭに含
まれる上ＥＣＥドライバＣＥＤＭにおいて共通結合する
方法をとっている。これにより、主信号線の実質的なイ
ンピーダンスが低くされ、対応するクロック信号等のノ
イズマージンが拡大される。
ナミソク型ＲＡＭでは、例えば、半導体基板面の左下辺
に配置されるτπバンファＣＥＢから下辺周辺回路ＰＨ
Ｄに含まれるＣＢドライバＣＥＤＤ及び中道周辺回路Ｐ
ＨＭに含まれるＣＥドライバＣＥＤＭならびに上辺周辺
回路ＰＨＵに含まれるＣＥドライバＣＥＤＵに伝達され
る内部制御信号ＣＥＩを、各メモリマット及びメモリア
レイの両側に半導体基板面の各長辺にそって配置される
２本の信号線を介して伝達し、さらにこれらの信号線を
半導体基板面の中央部すなわち中道周辺回路ＰＨＭに含
まれる上ＥＣＥドライバＣＥＤＭにおいて共通結合する
方法をとっている。これにより、主信号線の実質的なイ
ンピーダンスが低くされ、対応するクロック信号等のノ
イズマージンが拡大される。
３．１．１０．テスト方式
このＢ１・ＣＭＯＳダイナミック型ＲＡＭは、製品完成
後において、外部端子を介して実施しうる複数のテスト
モードを有し、そのためのテストモード制御回路ＴＥＳ
Ｔやテストモード設定信号ラッチＡＦ等を内蔵する。
後において、外部端子を介して実施しうる複数のテスト
モードを有し、そのためのテストモード制御回路ＴＥＳ
Ｔやテストモード設定信号ラッチＡＦ等を内蔵する。
Ｂ１・ＣＭＯＳダイナミック型ＲＡＭは、前述のように
、リフレッシュ制御信号ＦＴ及びライトイネーブル信号
Ｗτがチンブイネーブル信号τＴに先立ってロウレベル
とされることで、テストモードセットサイクルとされ、
このとき、アドレス入力端子Ａ９〜Ａ１５を介して供給
されるテストモード設定信号に従って、そのテストモー
ドが選択的に指定される。そして、チンブイネーブル信
号ＣＥがロウレベルとされるとき、出カイネーブル信号
入力端子了百で回路の電源電圧を超える所定の高電圧が
供給されることで、テストサイクルとされ、対応するテ
ストモードによる実質的な試験動作を開始する。
、リフレッシュ制御信号ＦＴ及びライトイネーブル信号
Ｗτがチンブイネーブル信号τＴに先立ってロウレベル
とされることで、テストモードセットサイクルとされ、
このとき、アドレス入力端子Ａ９〜Ａ１５を介して供給
されるテストモード設定信号に従って、そのテストモー
ドが選択的に指定される。そして、チンブイネーブル信
号ＣＥがロウレベルとされるとき、出カイネーブル信号
入力端子了百で回路の電源電圧を超える所定の高電圧が
供給されることで、テストサイクルとされ、対応するテ
ストモードによる実質的な試験動作を開始する。
第８表には、このＢｔ−ＣＭＯＳダイナミック型ＲＡＭ
に用意されるテストモード設定信号と対応するテストモ
ードが表示されている。同表にそって、この実施例のＢ
ｉ・ＣＭＯＳダイナミック型ＲＡＭのテストモードの概
要とその特徴について説明する。
に用意されるテストモード設定信号と対応するテストモ
ードが表示されている。同表にそって、この実施例のＢ
ｉ・ＣＭＯＳダイナミック型ＲＡＭのテストモードの概
要とその特徴について説明する。
（１）マルチビットテストモード
第８表
Ｂ ｉ−ＣＭＯＳダイナミック型ＲＡＭは、テストモー
ドセット号イクルにおいて、アドレス入力端子Ａ９を介
して供給されるテストモード設定信号が論理＠１″とさ
れることで、マルチビットテストモードとされる。この
後、テストモード動作すなわち出力イネーブル信号ＯＥ
を回路の電源電圧ＶＣＣ以上に上げると、Ｂｉ・ＣＭＯ
Ｓダイナミック型ＲＡＭでは、試験制御信号ＴＭＢがハ
イレベルとされ、入出力選択信号ＡＺＯ〜ＡＺ？はいず
れもロウレベルとされる。このため、同時に選択状態と
される８個のメモリセルからリードアンプＲＡＯ〜ＲＡ
７を介して出力される８ビツトの読み出しデータが、マ
ルチビットテスト回路ＭＢＴに伝達され、ここで、デー
タ入力端子ＤＩを介して供給される期待値データと照合
される。その結果、８ビツトの読み出しデータがすべて
期待値データと一致した場合、データ出力端子ＤＯから
ハイレベルの出力信号が送出され、１ビットでも期待値
データと異なると、ロウレベルの出力信号が送出される
。
ドセット号イクルにおいて、アドレス入力端子Ａ９を介
して供給されるテストモード設定信号が論理＠１″とさ
れることで、マルチビットテストモードとされる。この
後、テストモード動作すなわち出力イネーブル信号ＯＥ
を回路の電源電圧ＶＣＣ以上に上げると、Ｂｉ・ＣＭＯ
Ｓダイナミック型ＲＡＭでは、試験制御信号ＴＭＢがハ
イレベルとされ、入出力選択信号ＡＺＯ〜ＡＺ？はいず
れもロウレベルとされる。このため、同時に選択状態と
される８個のメモリセルからリードアンプＲＡＯ〜ＲＡ
７を介して出力される８ビツトの読み出しデータが、マ
ルチビットテスト回路ＭＢＴに伝達され、ここで、デー
タ入力端子ＤＩを介して供給される期待値データと照合
される。その結果、８ビツトの読み出しデータがすべて
期待値データと一致した場合、データ出力端子ＤＯから
ハイレベルの出力信号が送出され、１ビットでも期待値
データと異なると、ロウレベルの出力信号が送出される
。
（２）カウンタテストモード
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、テストモード
セットサイクルにおいて、アドレス入力端子ＡＩＯを介
して供給されるテストモード設定信号が論理“１゛とさ
れることで、カウンタテストモードとされる。この後、
テストモード動作すなわち出力イネーブル信号ＯＥを回
路の電源電圧ＶＣＣ以上に上げると、Ｂｉ・ＣＭＯＳダ
イナミック型ＲＡＭでは、試験制御信号ＴＣＴがロウレ
ベルとされ、Ｙ系活性化信号ＹＥが、オートリフレッシ
ュサイクルにおいてもハイレベルとされる。
セットサイクルにおいて、アドレス入力端子ＡＩＯを介
して供給されるテストモード設定信号が論理“１゛とさ
れることで、カウンタテストモードとされる。この後、
テストモード動作すなわち出力イネーブル信号ＯＥを回
路の電源電圧ＶＣＣ以上に上げると、Ｂｉ・ＣＭＯＳダ
イナミック型ＲＡＭでは、試験制御信号ＴＣＴがロウレ
ベルとされ、Ｙ系活性化信号ＹＥが、オートリフレッシ
ュサイクルにおいてもハイレベルとされる。
このため、オートリフレ７シエサイクルを実行しながら
Ｙ系すなわちリードアンプ及びライトアンプを動作状態
とすることができるため、リフレッシュカウンタＲＦＣ
によってアドレスを指定しながら、所定の読み出し又は
書き込み試験動作を行うことができる。これにより、リ
フレッシュカウンタＲＦＣの動作の正常性等を試験確認
することができる。
Ｙ系すなわちリードアンプ及びライトアンプを動作状態
とすることができるため、リフレッシュカウンタＲＦＣ
によってアドレスを指定しながら、所定の読み出し又は
書き込み試験動作を行うことができる。これにより、リ
フレッシュカウンタＲＦＣの動作の正常性等を試験確認
することができる。
（３）バーインテストモード
Ｂ ｉ −ＣＭＯＳダイナミック型ＲＡＭは、テストモ
ードセットサイクルにおいて、アドレス入力端子Ａｌｌ
を介して供給されるテストモード設定信号が論理“１″
とされることで、バーインテストモードとされる。この
後、テストモード動作すなわち出力イネーブル信号ＯＥ
を回路の電源電圧ＶＣＣ以上に上げると、Ｂｉ・ＣＭＯ
Ｓダイナミック型ＲＡＭでは、試験制御信号ＴＢＩがハ
イレベルとされ、内部制御信号ＸＣ２が所定のタイミン
グでロウレベルとされる。このため、ワード線選択駆動
信号ＸＯ〜Ｘ３が一斉にハイレベルとされ、同時に動作
状態とされる４個のメモリアレイからそれぞれ４本、合
計１６本のワード線が同時に選択状態とされる。これに
より、ワード線の選択比率を高め、効率的なスクリーニ
ングを行うことができる。
ードセットサイクルにおいて、アドレス入力端子Ａｌｌ
を介して供給されるテストモード設定信号が論理“１″
とされることで、バーインテストモードとされる。この
後、テストモード動作すなわち出力イネーブル信号ＯＥ
を回路の電源電圧ＶＣＣ以上に上げると、Ｂｉ・ＣＭＯ
Ｓダイナミック型ＲＡＭでは、試験制御信号ＴＢＩがハ
イレベルとされ、内部制御信号ＸＣ２が所定のタイミン
グでロウレベルとされる。このため、ワード線選択駆動
信号ＸＯ〜Ｘ３が一斉にハイレベルとされ、同時に動作
状態とされる４個のメモリアレイからそれぞれ４本、合
計１６本のワード線が同時に選択状態とされる。これに
より、ワード線の選択比率を高め、効率的なスクリーニ
ングを行うことができる。
なお、このバーインテストモードでは、同時に１６本の
ワード線が選択状態とされることで、ワード線選択電圧
を形成する電圧発生回路ＶＣＨの電流供給姥力が不足す
る。このため、この実施例のＢｉ・ＣＭＯＳダイナミッ
ク型ＲＡＭでは、試験制御用の高電圧が供給される出力
イネーブル信号入力端子ＯＢを介して、上記内部電圧Ｖ
ＣＨを補充する方法がとられる。
ワード線が選択状態とされることで、ワード線選択電圧
を形成する電圧発生回路ＶＣＨの電流供給姥力が不足す
る。このため、この実施例のＢｉ・ＣＭＯＳダイナミッ
ク型ＲＡＭでは、試験制御用の高電圧が供給される出力
イネーブル信号入力端子ＯＢを介して、上記内部電圧Ｖ
ＣＨを補充する方法がとられる。
（４）ＶＰＬストレステストモード
Ｂ ｉ −ＣＭＯＳダイナミック型ＲＡＭは、テストモ
ードセットサイクルにおいて、アドレス入力端子Ａ１２
を介して供給されるテストモード設定信号が論理″１′
″とされることで、ＶＰＬストレステストモードとされ
る。この後、テストモード動作すなわち出力イネーブル
信号ｉを回路の電源電圧ＶＣＣ以上に上げると、Ｂ ｉ
−ＣＭＯＳダイナミック型ＲＡＭでは、試験制御信号
ＴＭＰＨがハイレベルとされ、あわせて試験制御信号Ｔ
ＶＰＣがハイレベルとされる。このため、電圧発生回路
ＨＶＣによるメモリセルへの内部電圧ＨＶＣすなわちプ
レート電圧ＶＰＬの供給が停止され、代わって回路の電
源電圧ｖＣＣが上記プレート電圧ＶＰＬとしてメモリセ
ルに供給される。これにより、例えばメモリセルにロウ
レベルの書き込みを行って第１酸化膜へのＶＰＬストレ
スを与えることで、メモリセルの保持特性の劣化等を試
験確認することができる。
ードセットサイクルにおいて、アドレス入力端子Ａ１２
を介して供給されるテストモード設定信号が論理″１′
″とされることで、ＶＰＬストレステストモードとされ
る。この後、テストモード動作すなわち出力イネーブル
信号ｉを回路の電源電圧ＶＣＣ以上に上げると、Ｂ ｉ
−ＣＭＯＳダイナミック型ＲＡＭでは、試験制御信号
ＴＭＰＨがハイレベルとされ、あわせて試験制御信号Ｔ
ＶＰＣがハイレベルとされる。このため、電圧発生回路
ＨＶＣによるメモリセルへの内部電圧ＨＶＣすなわちプ
レート電圧ＶＰＬの供給が停止され、代わって回路の電
源電圧ｖＣＣが上記プレート電圧ＶＰＬとしてメモリセ
ルに供給される。これにより、例えばメモリセルにロウ
レベルの書き込みを行って第１酸化膜へのＶＰＬストレ
スを与えることで、メモリセルの保持特性の劣化等を試
験確認することができる。
（５）ダブルワード線テストモード
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、テストモード
セットサイクルにおいて、アドレス入力端子Ａ１３を介
して供給されるテストモード設定信号が論理″１”とさ
れることで、ダブルワード線テストモードとされる。こ
の後、テストモード動作すなわち出力イネーブル信号τ
τを回路の電源電圧ＶＣＣ以上に上げると、Ｂ ｉ −
ＣＭＯＳダイナミック型ＲＡＭでは、試験制御信号ＴＤ
Ｗがロウレベルとされ、これによって内部制御信号Ｙτ
Ｔがロウレベルとされ、試験制御信号ＴＶＰＧがハイレ
ベルとされる。このため、電圧発生回路ＨＶＣによるメ
モリセルへのプレート電圧ＶＰＬの供給が停止されると
ともに、指定されるワード線の他に、対応するメモリア
レイの冗長ワード線、つまり上記ワード線と共通のデー
タ線に結合される冗長ワード線が強制的に選択状態とさ
れる。これにより、例えば同時に選択状態とされるメモ
リセルの記憶データの論理を反転しておくことで、二つ
のメモリセルの情報保持能力を比較し、情報蓄積用キャ
パシタの容量不足等を試験確認することができる。
セットサイクルにおいて、アドレス入力端子Ａ１３を介
して供給されるテストモード設定信号が論理″１”とさ
れることで、ダブルワード線テストモードとされる。こ
の後、テストモード動作すなわち出力イネーブル信号τ
τを回路の電源電圧ＶＣＣ以上に上げると、Ｂ ｉ −
ＣＭＯＳダイナミック型ＲＡＭでは、試験制御信号ＴＤ
Ｗがロウレベルとされ、これによって内部制御信号Ｙτ
Ｔがロウレベルとされ、試験制御信号ＴＶＰＧがハイレ
ベルとされる。このため、電圧発生回路ＨＶＣによるメ
モリセルへのプレート電圧ＶＰＬの供給が停止されると
ともに、指定されるワード線の他に、対応するメモリア
レイの冗長ワード線、つまり上記ワード線と共通のデー
タ線に結合される冗長ワード線が強制的に選択状態とさ
れる。これにより、例えば同時に選択状態とされるメモ
リセルの記憶データの論理を反転しておくことで、二つ
のメモリセルの情報保持能力を比較し、情報蓄積用キャ
パシタの容量不足等を試験確認することができる。
なお、この実施例のＢｉ・ＣＭＯＳダイナミック型ＲＡ
Ｍでは、各メモリアレイに設けられる４本の冗長ワード
線のうち、特に制限されないが、２本の冗長ワード線Ｒ
ＷＬ２及びＲＷＬ３が上記ダブルワード線テストモード
に供される。
Ｍでは、各メモリアレイに設けられる４本の冗長ワード
線のうち、特に制限されないが、２本の冗長ワード線Ｒ
ＷＬ２及びＲＷＬ３が上記ダブルワード線テストモード
に供される。
（６）ワード線スクリーニングテストモードＢｉ・ＣＭ
ＯＳダイナミック型ＲＡＭは、テストモードセットサイ
クルにおいて、アドレス入力端子Ａ１４を介して供給さ
れるテストモード設定信号が論理１１１とされることで
、ワード線スクリーニングテストモードとされる。この
後、テストモード動作すなわち出カイネーブル信号百百
を回路の電源電圧７００以上に上げると、Ｂｉ −ＣＭ
ＯＳダイナミック型ＲＡＭでは、試験制御信号ＴＷＬが
ハイレベルとされる。このため、各メモリアレイのすべ
てのワード線がその遠端において回路の接地電位に結合
され、さらに順次選択状態とされることで、ワード線に
試験電流が流される。
ＯＳダイナミック型ＲＡＭは、テストモードセットサイ
クルにおいて、アドレス入力端子Ａ１４を介して供給さ
れるテストモード設定信号が論理１１１とされることで
、ワード線スクリーニングテストモードとされる。この
後、テストモード動作すなわち出カイネーブル信号百百
を回路の電源電圧７００以上に上げると、Ｂｉ −ＣＭ
ＯＳダイナミック型ＲＡＭでは、試験制御信号ＴＷＬが
ハイレベルとされる。このため、各メモリアレイのすべ
てのワード線がその遠端において回路の接地電位に結合
され、さらに順次選択状態とされることで、ワード線に
試験電流が流される。
これにより、すべてのワード線に関する半断線状態等の
スクリーニングを効率的に実施することができる。
スクリーニングを効率的に実施することができる。
（７）ビット線スクリーニングテストモードＢｔ−ＣＭ
ＯＳダイナミック型ＲＡＭは、テストモードセットサイ
クルにおいて、アドレス入力端子Ａ１５を介して供給さ
れるテストモード設定信号が論理“ｌ”とされることで
、ビット線スクリーニングテストモードとされる。この
後、テストモード動作すなわち出力イネーブル信号ＯＥ
を回路の電源電圧ＶＣＣ以上に上げると、Ｂｉ・ＣＭＯ
Ｓダイナミック型ＲＡＭでは、試験制御信号ＴＢＬがハ
イレベルとされる。このため、各メモリアレイにおいて
、隣接して配置されかつ同時に選択状態とされる２組の
相補ビット線が短絡され、さらに順次書き込みデータを
設定することで、短絡電流が流される。これにより、す
べてのビット線に関する半断線状態等のスクリーニング
を効率的に実施することができる。
ＯＳダイナミック型ＲＡＭは、テストモードセットサイ
クルにおいて、アドレス入力端子Ａ１５を介して供給さ
れるテストモード設定信号が論理“ｌ”とされることで
、ビット線スクリーニングテストモードとされる。この
後、テストモード動作すなわち出力イネーブル信号ＯＥ
を回路の電源電圧ＶＣＣ以上に上げると、Ｂｉ・ＣＭＯ
Ｓダイナミック型ＲＡＭでは、試験制御信号ＴＢＬがハ
イレベルとされる。このため、各メモリアレイにおいて
、隣接して配置されかつ同時に選択状態とされる２組の
相補ビット線が短絡され、さらに順次書き込みデータを
設定することで、短絡電流が流される。これにより、す
べてのビット線に関する半断線状態等のスクリーニング
を効率的に実施することができる。
３．２．各部の具体的構成とレイアウトならびにその動
作及び特徴 第１８図ないし第４３図には、この発明が通用されたＢ
ｉ・ＣＭＯＳダイナミック型ＲＡＭの各部の一実施例の
回路図が示されている。また、第４４図ないし第４６図
には、上記ＢＩ−ＣＭＯＳダイナミック型ＲＡＭの一実
施例の信号波形図が示されている。これらの図をもとに
、この実施例のＢｉ・ＣＭＯＳダイナミック型ＲＡＭの
各部の具体的構成とレイアウトならびにその動作及び特
徴について説明する。なお、第１８図ないし第４３図の
回路図では、各部の構成がいわゆる階層的に図示される
。このため、各部の構成が複雑である場合、まず各部の
全体的なブロック構成が示され、さらに各機能単位の具
体的な回路構成が、重複しないように例示的に示される
。第４４図ないし第４６図の信号波形図は、必要に応じ
て参照されたい。
作及び特徴 第１８図ないし第４３図には、この発明が通用されたＢ
ｉ・ＣＭＯＳダイナミック型ＲＡＭの各部の一実施例の
回路図が示されている。また、第４４図ないし第４６図
には、上記ＢＩ−ＣＭＯＳダイナミック型ＲＡＭの一実
施例の信号波形図が示されている。これらの図をもとに
、この実施例のＢｉ・ＣＭＯＳダイナミック型ＲＡＭの
各部の具体的構成とレイアウトならびにその動作及び特
徴について説明する。なお、第１８図ないし第４３図の
回路図では、各部の構成がいわゆる階層的に図示される
。このため、各部の構成が複雑である場合、まず各部の
全体的なブロック構成が示され、さらに各機能単位の具
体的な回路構成が、重複しないように例示的に示される
。第４４図ないし第４６図の信号波形図は、必要に応じ
て参照されたい。
３、２．１ 、メモリマット
この実施例のＢ１・ＣＭＯＳダイナミック型ＲＡＭは、
前述のように、それぞれ対をなす合計８個のメモリマッ
トＭＡＴＯ及びＭＡＴ４ないしＭＡＴ３及びＭＡＴ７が
設けられる。対をなすこれらのメモリマットは、半導体
基板面の中央部に配置されるＸ系選択回路をはさんでそ
れぞれ対称的に配置され、対応する合計４組の書き込み
用コモン！１０線及び読み出し用コモンＩ１０線によっ
てそれぞれ串刺しされる。
前述のように、それぞれ対をなす合計８個のメモリマッ
トＭＡＴＯ及びＭＡＴ４ないしＭＡＴ３及びＭＡＴ７が
設けられる。対をなすこれらのメモリマットは、半導体
基板面の中央部に配置されるＸ系選択回路をはさんでそ
れぞれ対称的に配置され、対応する合計４組の書き込み
用コモン！１０線及び読み出し用コモンＩ１０線によっ
てそれぞれ串刺しされる。
メモリマットＭＡＴＯ〜ＭＡＴＴは、特に制限サレｆｌ
いが、第２６図に示されるように、１個のＹデコーダＹ
Ｄと、このＹデコーダＶＤをはさんで対称的に配置され
る一対のメモリアレイＡＲＹＬ及びＡＲＹＲをそれぞれ
備える。また、ＹデコーダＶＤに対応して設けられるＹ
デコーダ駆動回路ＹＤＧと、各メモリアレイに対応して
設けられる２個のＸデコーダＸＤ、ワード線プリチャー
ジ信号発生回路ＷＰＨ及びビット線プリチャージ信号発
生回路ＰＣならびに２組のコモンソース線スィッチ回路
ＳＷＦ及びＳＷＮをそれぞれ備える。
いが、第２６図に示されるように、１個のＹデコーダＹ
Ｄと、このＹデコーダＶＤをはさんで対称的に配置され
る一対のメモリアレイＡＲＹＬ及びＡＲＹＲをそれぞれ
備える。また、ＹデコーダＶＤに対応して設けられるＹ
デコーダ駆動回路ＹＤＧと、各メモリアレイに対応して
設けられる２個のＸデコーダＸＤ、ワード線プリチャー
ジ信号発生回路ＷＰＨ及びビット線プリチャージ信号発
生回路ＰＣならびに２組のコモンソース線スィッチ回路
ＳＷＦ及びＳＷＮをそれぞれ備える。
これらのメモリマットは、前述のように、Ｂｉ・ＣＭＯ
Ｓダイナミック型ＲＡＭの構成単位としてユニット化さ
れ、対応するプレイ選択信号ＡＳＬ（ＡＳＯＬ又はＡＳ
ＩＬ）あるいはＡＳＲ（ＡＳＯＲ又はＡＳＩＲ）がハイ
レベルとされることで選択的に動作状態とされ、記憶デ
ータの書き込み又は読み出しあるいはリフレッシュに必
要な一連の動作をそれぞれ自律的に実行する。
Ｓダイナミック型ＲＡＭの構成単位としてユニット化さ
れ、対応するプレイ選択信号ＡＳＬ（ＡＳＯＬ又はＡＳ
ＩＬ）あるいはＡＳＲ（ＡＳＯＲ又はＡＳＩＲ）がハイ
レベルとされることで選択的に動作状態とされ、記憶デ
ータの書き込み又は読み出しあるいはリフレッシュに必
要な一連の動作をそれぞれ自律的に実行する。
（１）メモリアレイ
各メモリマットを構成するメモリアレイＡＲＹＬ及びＡ
ＲＹＲは、第２８図に示されるように、同図の垂直方向
に平行して配置される１２８本のワード線ＷＬＯ〜ＷＬ
ｌ ２７ならびに４本の冗長ワード線ＲＷＬＯ−ＲＷ
Ｌ３と、水平方向に平行して配置される５１２組の相補
ビット縁立ユ０〜ＢＬ５１１ならびに４組の冗長相補ビ
ット線ＲＢＬＯ〜ＲＢＬ３とをそれぞれ備える。これら
のワード線及び相補ビット線の交点には、情報蓄積用キ
ャパシタ及びアドレス選択用Ｍ回路及びＣＭＯＳＦＥＴ
からなるダイナミック型メモリセルが、所定の規則性を
もって結合される。
ＲＹＲは、第２８図に示されるように、同図の垂直方向
に平行して配置される１２８本のワード線ＷＬＯ〜ＷＬ
ｌ ２７ならびに４本の冗長ワード線ＲＷＬＯ−ＲＷ
Ｌ３と、水平方向に平行して配置される５１２組の相補
ビット縁立ユ０〜ＢＬ５１１ならびに４組の冗長相補ビ
ット線ＲＢＬＯ〜ＲＢＬ３とをそれぞれ備える。これら
のワード線及び相補ビット線の交点には、情報蓄積用キ
ャパシタ及びアドレス選択用Ｍ回路及びＣＭＯＳＦＥＴ
からなるダイナミック型メモリセルが、所定の規則性を
もって結合される。
メモリアレイを構成するワード線は、その一方において
、対応するＸデコーダＸＤに結合され、択一的に選択状
態とされる。また、その（を方において、そのゲートに
試験制御信号ＴＷＬを受けるＮチャンネルＭＯＳＦＥＴ
を介して、回路の接地電位にそれぞれ結合される。この
試験制御信号ＴＷＬは、前述のように、Ｂｉ・ＣＭＯＳ
ダイナミック型ＲＡＭがワード線スクリーニングテスト
モードとされるとき選択的にハイレベルとされ、これに
よってメモリアレイのすべてのワード線が回路の接地電
位に接続される。
、対応するＸデコーダＸＤに結合され、択一的に選択状
態とされる。また、その（を方において、そのゲートに
試験制御信号ＴＷＬを受けるＮチャンネルＭＯＳＦＥＴ
を介して、回路の接地電位にそれぞれ結合される。この
試験制御信号ＴＷＬは、前述のように、Ｂｉ・ＣＭＯＳ
ダイナミック型ＲＡＭがワード線スクリーニングテスト
モードとされるとき選択的にハイレベルとされ、これに
よってメモリアレイのすべてのワード線が回路の接地電
位に接続される。
一方、メモリアレイを構成する相補ビット線は、その一
方において、ＰセンスアンプＳＡＰの対応する単位回路
に結合される。また、そのイ６方において、Ｎ型センス
アンプＳＡＮ及びデータ線プリチャージ回路の対応する
単位回路に結合され、さらに対応する書き込み用スイッ
チＭＯＳＦＥＴ又は読み出し用スイッチＭＯＳＦＥＴを
介して２組ずつ、書き込み用コモンＩ１０１ｍｗｔｏＡ
及び！１０Ｂあるいは読み出し用コモンＩ１０線ＲＩＯ
Ａ及びＲＩＯＢに選択的に接続される。このとき、書き
込み用コモンＩ１０線ＷＩＯＡ及びＷＩＯＢは、対応す
る書き込み用スイッチＭＯＳＦＥＴを介して直接的に指
定される相補ビット線に接続され、読み出し用コモンＩ
１０線ＲＩＯＡ及びＲ１０Ｂは、対応する読み出し用ス
イッチＭＯＳＦＥＴのゲートを介して間接的に接続され
る。その結果、各読み出し用コモンＩ１０線には、指定
される相補ビット線上に確立される読み出し信号に対応
した電流信号が形成される。
方において、ＰセンスアンプＳＡＰの対応する単位回路
に結合される。また、そのイ６方において、Ｎ型センス
アンプＳＡＮ及びデータ線プリチャージ回路の対応する
単位回路に結合され、さらに対応する書き込み用スイッ
チＭＯＳＦＥＴ又は読み出し用スイッチＭＯＳＦＥＴを
介して２組ずつ、書き込み用コモンＩ１０１ｍｗｔｏＡ
及び！１０Ｂあるいは読み出し用コモンＩ１０線ＲＩＯ
Ａ及びＲＩＯＢに選択的に接続される。このとき、書き
込み用コモンＩ１０線ＷＩＯＡ及びＷＩＯＢは、対応す
る書き込み用スイッチＭＯＳＦＥＴを介して直接的に指
定される相補ビット線に接続され、読み出し用コモンＩ
１０線ＲＩＯＡ及びＲ１０Ｂは、対応する読み出し用ス
イッチＭＯＳＦＥＴのゲートを介して間接的に接続され
る。その結果、各読み出し用コモンＩ１０線には、指定
される相補ビット線上に確立される読み出し信号に対応
した電流信号が形成される。
以上のように、このＢ ｉ −ＣＭＯＳダイナミック型
ＲＡＭのメモリアレイは、まず８個のメモリマットに分
割されかつそれぞれのメモリマットにおいて２個に分割
されることで、実質的にビット線の延長方向に１６分割
される。周知のように、ビット線における微小読み出し
信号の信号量は、第７９図の特性図に示されるように、
ビット線の寄生容量ＣＢとメモリセルを構成する情報蓄
積用キャパシタの容量Ｃ８との比すなわちＣＢ／Ｃ３に
ほぼ比例し、これによってＢｉ・ＣＭＯＳダイナミック
型ＲＡＭのアクセスタイムＴＡＣ５が決定される。この
ため、上記のようにメモリアレイをビット線の延′長方
向に分割し、いわゆるビット線分割方式をとることで、
Ｂ １−ＣＭＯＳダイナミック型ＲＡＭの構成はより最
適化され、そのアクセスタイムが高速化される。
ＲＡＭのメモリアレイは、まず８個のメモリマットに分
割されかつそれぞれのメモリマットにおいて２個に分割
されることで、実質的にビット線の延長方向に１６分割
される。周知のように、ビット線における微小読み出し
信号の信号量は、第７９図の特性図に示されるように、
ビット線の寄生容量ＣＢとメモリセルを構成する情報蓄
積用キャパシタの容量Ｃ８との比すなわちＣＢ／Ｃ３に
ほぼ比例し、これによってＢｉ・ＣＭＯＳダイナミック
型ＲＡＭのアクセスタイムＴＡＣ５が決定される。この
ため、上記のようにメモリアレイをビット線の延′長方
向に分割し、いわゆるビット線分割方式をとることで、
Ｂ １−ＣＭＯＳダイナミック型ＲＡＭの構成はより最
適化され、そのアクセスタイムが高速化される。
さらに、このＢ ｉ −ＣＭＯＳダイナミック型ＲＡＭ
では、前述のよう１に、各相補ビット線が対応するスイ
ッチＭＯＳＦＥＴのゲートを介して間接的かつ選択的に
読み出し用コモンＩ１０線に接続される。したがって、
この実施例のメモリアレイでは、各相補ビット線が、例
えばシェアドセンス用のＭＯＳ Ｆ ＥＴを介すること
なく直接対応するスイッチＭＯＳ Ｆ ＥＴに結合され
、いわゆるシェアドセンス方式をとらない、そして、第
８０図（ａ）に示されるように、各メモリアレイＡＲＹ
に対応して、センスアンプＳＡならびに書き込み用コモ
ンＩ１０線ＷＩＯ及び読み出し用コモンＩ／０線ＲＩＯ
が設けられ、その中間に、対応するＹデコーダＹＤがそ
れぞれ設けられる。これにより、相補ビット線の実質的
な容量は低下され、読み出し用コモンＩ１０線において
充分な信号量が確保される。つまり、コモンＩ１０線を
用途別に分離して設けるこのＢｉ・ＣＭＯＳダイナミッ
ク型ＲＡＭでは、シェアドセンス方式をとらないことが
最適解となりうる。
では、前述のよう１に、各相補ビット線が対応するスイ
ッチＭＯＳＦＥＴのゲートを介して間接的かつ選択的に
読み出し用コモンＩ１０線に接続される。したがって、
この実施例のメモリアレイでは、各相補ビット線が、例
えばシェアドセンス用のＭＯＳ Ｆ ＥＴを介すること
なく直接対応するスイッチＭＯＳ Ｆ ＥＴに結合され
、いわゆるシェアドセンス方式をとらない、そして、第
８０図（ａ）に示されるように、各メモリアレイＡＲＹ
に対応して、センスアンプＳＡならびに書き込み用コモ
ンＩ１０線ＷＩＯ及び読み出し用コモンＩ／０線ＲＩＯ
が設けられ、その中間に、対応するＹデコーダＹＤがそ
れぞれ設けられる。これにより、相補ビット線の実質的
な容量は低下され、読み出し用コモンＩ１０線において
充分な信号量が確保される。つまり、コモンＩ１０線を
用途別に分離して設けるこのＢｉ・ＣＭＯＳダイナミッ
ク型ＲＡＭでは、シェアドセンス方式をとらないことが
最適解となりうる。
なお、シェアドセンス方式をとらないことによるレイア
ウト効率の低下が問題となる場合、例えば第８０図（ｂ
）に示されるように、ＹデコーダＹＤの両側に、メモリ
アレイＡＲＹと対応するセンスアンプＳＡならびに書き
込み用コモンＩ１０線ＷＩＯ及び読み出し用コモンＬ１
０線ＲＩＯからなる複数のユニットを配置し、これらの
ユニットを共通のビット線選択信号とユニット選択信号
によって選択的に活性化する方法がある。
ウト効率の低下が問題となる場合、例えば第８０図（ｂ
）に示されるように、ＹデコーダＹＤの両側に、メモリ
アレイＡＲＹと対応するセンスアンプＳＡならびに書き
込み用コモンＩ１０線ＷＩＯ及び読み出し用コモンＬ１
０線ＲＩＯからなる複数のユニットを配置し、これらの
ユニットを共通のビット線選択信号とユニット選択信号
によって選択的に活性化する方法がある。
（２）センスアンプ
各メモリアレイに含まれるＰ型センスアンプＳＡＰの単
位回路は、そのゲート及びドレインが互いに交差結合さ
れる２個のＰチャンネルＭＯＳＦＥＴによって構成され
る。これらのＭＯＳＦＥＴの共通結合されたゲート及び
ドレインは、対応する相補ビット線にそれぞれ結合され
、そのソースはコモンソース線ＰＰに共通結合される。
位回路は、そのゲート及びドレインが互いに交差結合さ
れる２個のＰチャンネルＭＯＳＦＥＴによって構成され
る。これらのＭＯＳＦＥＴの共通結合されたゲート及び
ドレインは、対応する相補ビット線にそれぞれ結合され
、そのソースはコモンソース線ＰＰに共通結合される。
同様に、各メモリアレイに含まれるＮ型センスアンプＳ
ＡＮの単位回路は、そのゲート及びドレインが互いに交
差結合される２個のＮチャンネルＭＯＳＦＥＴによって
構成される。これらのＭＯＳＦＥＴの共通結合されたゲ
ート及びドレインは、対応する相補ビット線にそれぞれ
結合され、そのソースはコモンソース線ＰＮに＋通結合
すレる。
ＡＮの単位回路は、そのゲート及びドレインが互いに交
差結合される２個のＮチャンネルＭＯＳＦＥＴによって
構成される。これらのＭＯＳＦＥＴの共通結合されたゲ
ート及びドレインは、対応する相補ビット線にそれぞれ
結合され、そのソースはコモンソース線ＰＮに＋通結合
すレる。
これにより、Ｎ型センスアンプＳＡＮの各単位回路は、
Ｐ型センスアンプＳＡＰの対応する単位回路とともに、
１個のセンスアンプ単位増幅回路を構成する。これらの
単位増幅回路は、コモンソース線ＰＰに回路の電源電圧
が供給され、コモンソース線ＰＮに回路の接地電位が供
給されることで、選択的に動作状態とされる。この動作
状態において、各単位増幅回路は、選択されたワード線
に結合される複数のメモリセルから対応する相補ビット
線を介して出力される微小読み出し信号をそれぞれ増幅
し、ハイレベル又はロウレベルの２値読み出し信号とす
る。
Ｐ型センスアンプＳＡＰの対応する単位回路とともに、
１個のセンスアンプ単位増幅回路を構成する。これらの
単位増幅回路は、コモンソース線ＰＰに回路の電源電圧
が供給され、コモンソース線ＰＮに回路の接地電位が供
給されることで、選択的に動作状態とされる。この動作
状態において、各単位増幅回路は、選択されたワード線
に結合される複数のメモリセルから対応する相補ビット
線を介して出力される微小読み出し信号をそれぞれ増幅
し、ハイレベル又はロウレベルの２値読み出し信号とす
る。
（３）コモンソース線スイッチ回路
及びセンスアンプ駆動回路
コモンソース線スイッチ回路ＳＷＦ及びＳＷＮは、特に
制限されないが、第２６図に示されるように、対応する
アレイ選択信号ｒ百に従って選択的にオン状態とされる
２対のＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯ
ＳＦＥＴをそれぞれ含む。すなわち、対応するアレイ選
択信号ＡＳがハイレベルとされ、対応するメモリアレイ
が選択状態とされないとき、コモンソース線スイッチ回
路ＳＷＦでは、端子ＰＮＩ及びＰＰＰならびに端子ＰＰ
Ｉ及びＰＮＦがたすきがけ状に接続され、コモンソース
線スイッチ回路ＳＷＮでも、端子ＰＮＮ及びＰＰ２なら
びに端子ＰＰＮ及びＰＮ２がたすきがけ状に接続される
。一方、対応するアレイ選択信号Ａｓがロウレベルとさ
れ、対応するメモリアレイが選択状態とされると、コモ
ンソース線スイッチ回路ＳＷＦでは、対応する端子ＰＮ
Ｉ及びＰＮＰならびに端子ＰＰＩ及びＰＰＰが平行接続
サレ、コモンソース線スイッチＩＩ％ＳＷＮでも、端子
ＰＮＮ及びＰＮ２ならびに端子ＰＰＮ及びＰＰ２が平行
接続される。
制限されないが、第２６図に示されるように、対応する
アレイ選択信号ｒ百に従って選択的にオン状態とされる
２対のＰチャンネルＭＯＳＦＥＴ及びＮチャンネルＭＯ
ＳＦＥＴをそれぞれ含む。すなわち、対応するアレイ選
択信号ＡＳがハイレベルとされ、対応するメモリアレイ
が選択状態とされないとき、コモンソース線スイッチ回
路ＳＷＦでは、端子ＰＮＩ及びＰＰＰならびに端子ＰＰ
Ｉ及びＰＮＦがたすきがけ状に接続され、コモンソース
線スイッチ回路ＳＷＮでも、端子ＰＮＮ及びＰＰ２なら
びに端子ＰＰＮ及びＰＮ２がたすきがけ状に接続される
。一方、対応するアレイ選択信号Ａｓがロウレベルとさ
れ、対応するメモリアレイが選択状態とされると、コモ
ンソース線スイッチ回路ＳＷＦでは、対応する端子ＰＮ
Ｉ及びＰＮＰならびに端子ＰＰＩ及びＰＰＰが平行接続
サレ、コモンソース線スイッチＩＩ％ＳＷＮでも、端子
ＰＮＮ及びＰＮ２ならびに端子ＰＰＮ及びＰＰ２が平行
接続される。
この実施例において、８個のメモリマットＭＡＴＯ〜Ｍ
ＡＴＴは、前述のように、それぞれ対をなし、上記コモ
ンソース線ＰＰ及びＰＮは、対をなす２個のメモリマッ
トすなわちメモリアレイのそれぞれを串刺しすべく貫通
して配置される。そして、対応する２個のメモリアレイ
を貫通したコモンソース線ＰＰ及びＰＮは、第１図に示
されるように、上辺側のメモリアレイの外側すなわち対
応するコモンソース線スイッチ回路ＳＷＦの端子ＰＰ１
又はＰＮ３においてそれぞれ共通結合され、このうちコ
モンソース線ＰＰすなわち端子ＰＰｌが、さらにＰチャ
ンネル型の３個のセンスアンプ駆動ＭＯＳＦＥＴを介し
て、電源電圧供給用バンドＶＣＣＭに結合される。これ
らの駆動ＭＯＳＦＥＴのゲートには、センスアンプ駆動
回路ＳＡＰから、対応するセンスアンプ駆動信号ＳＡＩ
ないし丁τ丁がそれぞれ供給される。
ＡＴＴは、前述のように、それぞれ対をなし、上記コモ
ンソース線ＰＰ及びＰＮは、対をなす２個のメモリマッ
トすなわちメモリアレイのそれぞれを串刺しすべく貫通
して配置される。そして、対応する２個のメモリアレイ
を貫通したコモンソース線ＰＰ及びＰＮは、第１図に示
されるように、上辺側のメモリアレイの外側すなわち対
応するコモンソース線スイッチ回路ＳＷＦの端子ＰＰ１
又はＰＮ３においてそれぞれ共通結合され、このうちコ
モンソース線ＰＰすなわち端子ＰＰｌが、さらにＰチャ
ンネル型の３個のセンスアンプ駆動ＭＯＳＦＥＴを介し
て、電源電圧供給用バンドＶＣＣＭに結合される。これ
らの駆動ＭＯＳＦＥＴのゲートには、センスアンプ駆動
回路ＳＡＰから、対応するセンスアンプ駆動信号ＳＡＩ
ないし丁τ丁がそれぞれ供給される。
同様に、対応する２個のメモリアレイを貫通したコモン
ソース１ｊｌＰＰ及びＰＮは、下辺側のメモリアレイの
外側すなわち対応するコモンソース線スイッチ回路ＳＷ
Ｆの端子ＰＰ３又はＰＮＩにおいてそれぞれ共通結合さ
れ、このうちコモンソース線ＰＮすなわち端子ＰＮＩが
、さらにＮチャンネル型の２個のセンスアンプ駆動ＭＯ
Ｓ Ｆ ＥＴｔ−介して、接地電位供給用パッドＶＣＣ
Ｍに結合される。これらの駆動ＭＯＳＦＥＴのゲートに
は、センスアンプ駆動回路ＳＡＮから、対応するセンス
アンプ駆動信号ＳＡＩ及びＳＡ２がそれぞれ供給される
。
ソース１ｊｌＰＰ及びＰＮは、下辺側のメモリアレイの
外側すなわち対応するコモンソース線スイッチ回路ＳＷ
Ｆの端子ＰＰ３又はＰＮＩにおいてそれぞれ共通結合さ
れ、このうちコモンソース線ＰＮすなわち端子ＰＮＩが
、さらにＮチャンネル型の２個のセンスアンプ駆動ＭＯ
Ｓ Ｆ ＥＴｔ−介して、接地電位供給用パッドＶＣＣ
Ｍに結合される。これらの駆動ＭＯＳＦＥＴのゲートに
は、センスアンプ駆動回路ＳＡＮから、対応するセンス
アンプ駆動信号ＳＡＩ及びＳＡ２がそれぞれ供給される
。
一方、対応する２個のメモリアレイを貫通するコモンソ
ース線ＰＰ及びＰＮは、対応する２個のメモリアレイの
中間すなわち端子ＰＰ２及びＰＮ２においてそれぞれ共
通結合され、さらにコモンソース線イコライズ回路ＰＳ
Ｓの入力端子に結合される。このコモンソース線イコラ
イズ回路ＰＳＳは、第３０図に示されるように、上記共
通結合ノードＰＰ２及びＰＮ２の間に設けられ比較的大
きなコンダクタンスを持つようにされるＮチャンネルＭ
ＯＳＦＥＴと、上記共通結合ノードＰＰ２と内部電圧Ｈ
ＶＣ供給点との間に設けられ比較的小さなコンダクタン
スを持つようにされるもう一つのＮチャンネルＭＯＳＦ
ＥＴとを含む。これらのＭＯＳＦＥＴは、Ｂｉ・ＣＭＯ
Ｓダイナミック型ＲＡＭが非選択状態とされるとき選択
的にオン状態となり、上記共通結合ノードＰＰ２及びＰ
Ｎ２を短絡するとともに、上記内部電圧ＨＶＣのレベル
にプリチャージする。
ース線ＰＰ及びＰＮは、対応する２個のメモリアレイの
中間すなわち端子ＰＰ２及びＰＮ２においてそれぞれ共
通結合され、さらにコモンソース線イコライズ回路ＰＳ
Ｓの入力端子に結合される。このコモンソース線イコラ
イズ回路ＰＳＳは、第３０図に示されるように、上記共
通結合ノードＰＰ２及びＰＮ２の間に設けられ比較的大
きなコンダクタンスを持つようにされるＮチャンネルＭ
ＯＳＦＥＴと、上記共通結合ノードＰＰ２と内部電圧Ｈ
ＶＣ供給点との間に設けられ比較的小さなコンダクタン
スを持つようにされるもう一つのＮチャンネルＭＯＳＦ
ＥＴとを含む。これらのＭＯＳＦＥＴは、Ｂｉ・ＣＭＯ
Ｓダイナミック型ＲＡＭが非選択状態とされるとき選択
的にオン状態となり、上記共通結合ノードＰＰ２及びＰ
Ｎ２を短絡するとともに、上記内部電圧ＨＶＣのレベル
にプリチャージする。
ところで、上記センスアンプ駆動信号ＳＡＩ〜ＳＡ３な
らびにＳＡＩ〜ＳＡ２は、第３０図に示されるように、
センスアンプ駆動信号発生回路ＳＡならびにセンスアン
プ！ｉＩ！！動回路ＳＡＰ及びＳＡＮにより、所定のタ
イミング条件に基づいて形成される。すなわち、センス
アンプ駆動信号発生回路ＳＡは、ワード線選択駆動信号
Ｘ０Ｕ−Ｘ３Ｕ及びＸ０Ｄ−Ｘ３Ｄあるいは冗長ワード
線選択駆動信号ＸＲＯＵ−ＸＲ３Ｕ及びＸＲＯＤ−ＸＲ
３Ｄがそれぞれ択一的にハイレベルとされ、かつ内部制
御信号ＣＩＭがハイレベルとされることで、センスアン
プ駆動信号ＳＡをハイレベルとする。
らびにＳＡＩ〜ＳＡ２は、第３０図に示されるように、
センスアンプ駆動信号発生回路ＳＡならびにセンスアン
プ！ｉＩ！！動回路ＳＡＰ及びＳＡＮにより、所定のタ
イミング条件に基づいて形成される。すなわち、センス
アンプ駆動信号発生回路ＳＡは、ワード線選択駆動信号
Ｘ０Ｕ−Ｘ３Ｕ及びＸ０Ｄ−Ｘ３Ｄあるいは冗長ワード
線選択駆動信号ＸＲＯＵ−ＸＲ３Ｕ及びＸＲＯＤ−ＸＲ
３Ｄがそれぞれ択一的にハイレベルとされ、かつ内部制
御信号ＣＩＭがハイレベルとされることで、センスアン
プ駆動信号ＳＡをハイレベルとする。
このセンスアンプ駆動信号ＳＡは、センスアンプ駆動回
路ＳＡＰ及びＳＡＮによって順次遅延され又は反転され
、対応する上記センスアンプ駆動信号５ＡＩ−百ズゴあ
るいは５ＡＩ−ＳＡ２とされる。センスアンプ駆動信号
ＳＡ了〜τズコが順次ロウレベルとされ、またセンスア
ンプ駆動ＳＡＩ〜ＳＡ２が順次ハイレベルとされること
で、対応するセンスアンプ駆動ＭＯＳＦＥＴが順次オン
状態とされる。
路ＳＡＰ及びＳＡＮによって順次遅延され又は反転され
、対応する上記センスアンプ駆動信号５ＡＩ−百ズゴあ
るいは５ＡＩ−ＳＡ２とされる。センスアンプ駆動信号
ＳＡ了〜τズコが順次ロウレベルとされ、またセンスア
ンプ駆動ＳＡＩ〜ＳＡ２が順次ハイレベルとされること
で、対応するセンスアンプ駆動ＭＯＳＦＥＴが順次オン
状態とされる。
これらのことから、対応するアレイ選択信号ＡＳがハイ
レベルとされ、対応するメモリアレイが選択状態とされ
るコモンソース線ＰＰ及びＰＮ。
レベルとされ、対応するメモリアレイが選択状態とされ
るコモンソース線ＰＰ及びＰＮ。
言い換えるならば、対応するコモンソース線スイッチ回
路ＳＷＦ及びＳＷＮがいわゆる平行接続されるコモンソ
ース線ＰＰ及びＰＮに限って、回路の電源電圧及び接地
電位が、対応するセンスアンプＳＡＰ及びＳＡＮを動作
状態とする正常な極性で供給され、これによって対応す
るメモリアレイがいわゆる選択状態とされる。そして、
対応するコモンソース線スイッチ回路ＳＷＦ及びＳＷＮ
がいわゆるたすきがけ状に接続されるコモンソース線Ｐ
Ｐ及びＰＮには、回路の電源電圧及び接地電位が逆極性
で供給されるため、対応するメモリアレイはいわゆる非
選択状態とされる。このとき、これらのコモンソース１
ｊｌＰＰ及びＰＮは、等価的に電源供給線として作用す
る。
路ＳＷＦ及びＳＷＮがいわゆる平行接続されるコモンソ
ース線ＰＰ及びＰＮに限って、回路の電源電圧及び接地
電位が、対応するセンスアンプＳＡＰ及びＳＡＮを動作
状態とする正常な極性で供給され、これによって対応す
るメモリアレイがいわゆる選択状態とされる。そして、
対応するコモンソース線スイッチ回路ＳＷＦ及びＳＷＮ
がいわゆるたすきがけ状に接続されるコモンソース線Ｐ
Ｐ及びＰＮには、回路の電源電圧及び接地電位が逆極性
で供給されるため、対応するメモリアレイはいわゆる非
選択状態とされる。このとき、これらのコモンソース１
ｊｌＰＰ及びＰＮは、等価的に電源供給線として作用す
る。
（４）ビット線プリチャージ回路及び
ビット線プリチャージ信号発生回路
各メモリアレイに含まれるビット線プリチャージ回路の
単位回路は、第２８図に例示されるように、各相補ビッ
ト線の非反転信号線及び反転信号線間に設けられ比較的
大きなコンダクタンスを持つようにされる１個のＮチャ
ンネルＭＯＳ Ｆ ＥＴと、各相補ビット線の非反転信
号線と内部電圧ＨＶＣ供給線との間に設けられ比較的小
さなコンダクタンスを持つようにされるもう１個のＮチ
ャンネルＭＯＳＦＥＴとによって構成される。これらの
ＭＯＳＦＥＴのゲートには、ビット線プリチャージ信号
発生回路ＰＣから、ビット線プリチャージ信号ＰＣが共
通に供給される。
単位回路は、第２８図に例示されるように、各相補ビッ
ト線の非反転信号線及び反転信号線間に設けられ比較的
大きなコンダクタンスを持つようにされる１個のＮチャ
ンネルＭＯＳ Ｆ ＥＴと、各相補ビット線の非反転信
号線と内部電圧ＨＶＣ供給線との間に設けられ比較的小
さなコンダクタンスを持つようにされるもう１個のＮチ
ャンネルＭＯＳＦＥＴとによって構成される。これらの
ＭＯＳＦＥＴのゲートには、ビット線プリチャージ信号
発生回路ＰＣから、ビット線プリチャージ信号ＰＣが共
通に供給される。
ビット線プリチャージ回路の各単位回路を構成する２個
のＭＯＳＦＥＴは、上記ビット線プリチャージ信号ＰＣ
がハイレベルとされることで、選択的にオン状態とされ
る。その結果、各相補ビット線の非反転及び反転信号線
がそれぞれ短絡されるとともに、その電位が内部電圧Ｈ
ＶＣすなわち回路の電源電圧ｖＣＣのほぼ二分の−のレ
ベルにプリチャージされる。
のＭＯＳＦＥＴは、上記ビット線プリチャージ信号ＰＣ
がハイレベルとされることで、選択的にオン状態とされ
る。その結果、各相補ビット線の非反転及び反転信号線
がそれぞれ短絡されるとともに、その電位が内部電圧Ｈ
ＶＣすなわち回路の電源電圧ｖＣＣのほぼ二分の−のレ
ベルにプリチャージされる。
ところで、上記プリチャージ信号ＰＣは、第２７図なら
びに第８４図（ａ）のプリチャージ信号発生回路ＰＣか
ら明らかなように、Ｂｉ・ＣＭＯＳグイナミソク型ＲＡ
Ｍが非選択状態とされるとき、回路の電源電圧ｖＣＣの
ようなハイレベルとされる。そして、Ｂｉ・ＣＭＯＳダ
イナミック型ＲＡＭが選択状態とされるとき、まずキャ
パシタＣ１とプリチャージ信号線ＰＣの寄生容量とのチ
ャージシェアによって、はぼ回路の電源電圧■ＣＣの二
分の−すなわち内部電圧ＨＶＣと同一のレベルとされ、
さらに対応するアレイ選択信号ＡＳがハイレベルとされ
ることで、選択的に回路の接地電位のようなロウレベル
とされる。その結果、プリチャージＭＯＳＦＥＴの制御
が高速化され、相応してＢ１・ＣＭＯＳダイナミック型
ＲＡＭの読み出し動作が高速化される。
びに第８４図（ａ）のプリチャージ信号発生回路ＰＣか
ら明らかなように、Ｂｉ・ＣＭＯＳグイナミソク型ＲＡ
Ｍが非選択状態とされるとき、回路の電源電圧ｖＣＣの
ようなハイレベルとされる。そして、Ｂｉ・ＣＭＯＳダ
イナミック型ＲＡＭが選択状態とされるとき、まずキャ
パシタＣ１とプリチャージ信号線ＰＣの寄生容量とのチ
ャージシェアによって、はぼ回路の電源電圧■ＣＣの二
分の−すなわち内部電圧ＨＶＣと同一のレベルとされ、
さらに対応するアレイ選択信号ＡＳがハイレベルとされ
ることで、選択的に回路の接地電位のようなロウレベル
とされる。その結果、プリチャージＭＯＳＦＥＴの制御
が高速化され、相応してＢ１・ＣＭＯＳダイナミック型
ＲＡＭの読み出し動作が高速化される。
一方、プリチャージ回路の単位回路を構成するＭＯＳＦ
ＥＴは、プリチャージ信号ＰＣのハイレベルに見合った
所定のコンダクタンスを持つものとされ、これによりそ
の物理的なサイズが決定される。そして、このＭＯＳ
Ｆ ＥＴの大きさがプリチャージ信号ＰＣの負荷量を左
右し、またメモリアレイのレイアウト所要面積にも影響
する。このため、例えば第８４図（ｂ）に示されるよう
に、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭが非選択状態
とされる当初において直前のメモリアクセスにおけるア
レイ選択信号ＡＳに対応して選択的にかつ一時的に内部
電圧ＶＣＨのような高電圧とされる第２のプリチャージ
信号ＰＣＩを用意し、このプリチャージ信号ＰＣＨによ
ってオン状態とされるもう一つのプリチャージＭＯＳＦ
ＥＴを設ける方法が考えられる。このＭＯＳＦＥＴのコ
ンダクタンスすなわちサイズは、上記プリチャージ信号
ＰＣが一時的に内部電圧ＶＣＨとされることで、従来の
プリチャージＭＯＳＦＥＴのほぼ二分の−とされる。ま
た、これに応じて、対をなすもう一つのプリチャージＭ
ＯＳＦＥＴのサイズも小さ（され、結果的にメモリアレ
イのレイアウト所要面積が縮小されるものとなる。
ＥＴは、プリチャージ信号ＰＣのハイレベルに見合った
所定のコンダクタンスを持つものとされ、これによりそ
の物理的なサイズが決定される。そして、このＭＯＳ
Ｆ ＥＴの大きさがプリチャージ信号ＰＣの負荷量を左
右し、またメモリアレイのレイアウト所要面積にも影響
する。このため、例えば第８４図（ｂ）に示されるよう
に、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭが非選択状態
とされる当初において直前のメモリアクセスにおけるア
レイ選択信号ＡＳに対応して選択的にかつ一時的に内部
電圧ＶＣＨのような高電圧とされる第２のプリチャージ
信号ＰＣＩを用意し、このプリチャージ信号ＰＣＨによ
ってオン状態とされるもう一つのプリチャージＭＯＳＦ
ＥＴを設ける方法が考えられる。このＭＯＳＦＥＴのコ
ンダクタンスすなわちサイズは、上記プリチャージ信号
ＰＣが一時的に内部電圧ＶＣＨとされることで、従来の
プリチャージＭＯＳＦＥＴのほぼ二分の−とされる。ま
た、これに応じて、対をなすもう一つのプリチャージＭ
ＯＳＦＥＴのサイズも小さ（され、結果的にメモリアレ
イのレイアウト所要面積が縮小されるものとなる。
（５）Ｘデコーダ及びワード線駆動回路ＸデコーダＸＤ
は、特に制限されないが、第２９図に示されるように、
メモリアレイの４本のワード線すなわち各ワード線群に
対応して設けられる３２個のワード線駆動回路ＷＤを備
え、さらに上記ワード線群に対応して設けられ３２の出
力を有するデコーダ回路を含む、これらのワード線駆動
回路ＷＤには、ワード線選択駆動信号ＸＯ〜Ｘ３が共通
に供給されるとともに、上述のワード線選択電圧すなわ
ち内部電圧ＶＣＨと内部制御信号ＷＰＨが供給される。
は、特に制限されないが、第２９図に示されるように、
メモリアレイの４本のワード線すなわち各ワード線群に
対応して設けられる３２個のワード線駆動回路ＷＤを備
え、さらに上記ワード線群に対応して設けられ３２の出
力を有するデコーダ回路を含む、これらのワード線駆動
回路ＷＤには、ワード線選択駆動信号ＸＯ〜Ｘ３が共通
に供給されるとともに、上述のワード線選択電圧すなわ
ち内部電圧ＶＣＨと内部制御信号ＷＰＨが供給される。
Ｘデコーダ回路は、さらに、４本の冗長ワード線に対応
して設けられるもう１個のワード線駆動回路ＷＤを備え
る。このワード線駆動回路ＷＤには、冗長ワード線選択
駆動信号ＸＲＯ〜ＸＲ３が供給されるとともに、上記ワ
ード線選択電圧すなわち内部電圧ＶＣＨと内部制御信号
ＷＰＨが供給される。このワード線駆動回路ＷＤの入力
端子りには、特に制限されないが、反転内部信号ＸＤＧ
の反転信号すなわち対応するアレイ選択信号Ａｓが供給
される。
して設けられるもう１個のワード線駆動回路ＷＤを備え
る。このワード線駆動回路ＷＤには、冗長ワード線選択
駆動信号ＸＲＯ〜ＸＲ３が供給されるとともに、上記ワ
ード線選択電圧すなわち内部電圧ＶＣＨと内部制御信号
ＷＰＨが供給される。このワード線駆動回路ＷＤの入力
端子りには、特に制限されないが、反転内部信号ＸＤＧ
の反転信号すなわち対応するアレイ選択信号Ａｓが供給
される。
ここで、ワード線選択駆動信号ＸＯ〜Ｘ３は、後述する
ように、Ｂ ｉ −ＣＭＯＳダイナミック型ＲＡＭが選
択状態とされかつワード線選択動作が可能な状態となっ
たとき、下位２ビツトの相補内部アドレス信号ｆｉＯ及
びＢｌに従って択一的にハイレベルとされる。また、冗
長ワード線選択駆動信号ＸＲＯ〜ＸＲ３は、後述するよ
うに、メモリアクセスに際して入力されるアドレスと対
応する冗長ワード線に割り当てられた不良アドレスとが
一致したとき、所定のタイミングで選択的にハイレベル
とされる。さらに、内部電圧Ｖ ＣＨは、前述のように
、その絶対値が相補データ線における書き込み信号振幅
の絶対値を超える所定の高電圧とされる。また、内部制
御信号ＷＰＨは、第２７図に示されるように、Ｂｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭが非選択状態とされ、対応
するアレイ選択信号Ａｓならびに内部制御信号ＣＩＭが
ロウレベルとされるとき、回路の接地電位のようなロウ
レベルとされ、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭが
選択状態とされ、対応するアレイ選択信号Ａｓならびに
内部制御信号ＣＩＭがともにハイレベルとされることで
、内部電圧ＶＣＨのような高電圧とされる。
ように、Ｂ ｉ −ＣＭＯＳダイナミック型ＲＡＭが選
択状態とされかつワード線選択動作が可能な状態となっ
たとき、下位２ビツトの相補内部アドレス信号ｆｉＯ及
びＢｌに従って択一的にハイレベルとされる。また、冗
長ワード線選択駆動信号ＸＲＯ〜ＸＲ３は、後述するよ
うに、メモリアクセスに際して入力されるアドレスと対
応する冗長ワード線に割り当てられた不良アドレスとが
一致したとき、所定のタイミングで選択的にハイレベル
とされる。さらに、内部電圧Ｖ ＣＨは、前述のように
、その絶対値が相補データ線における書き込み信号振幅
の絶対値を超える所定の高電圧とされる。また、内部制
御信号ＷＰＨは、第２７図に示されるように、Ｂｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭが非選択状態とされ、対応
するアレイ選択信号Ａｓならびに内部制御信号ＣＩＭが
ロウレベルとされるとき、回路の接地電位のようなロウ
レベルとされ、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭが
選択状態とされ、対応するアレイ選択信号Ａｓならびに
内部制御信号ＣＩＭがともにハイレベルとされることで
、内部電圧ＶＣＨのような高電圧とされる。
一方、ＸデコーダＸＤのデコーダ単位回路は、特に制限
されないが、対応する上記ワード線駆動回路ＷＤの入力
端子りと内部ノードｎｌとの間に設けられるインパーク
回路Ｎ７と、上記内部ノードｎ１とインバータ回路Ｎ８
の出力端子との間に直列形態に設けられる２個のデコー
ダＭＯＳＦＥＴＱＮ１８及びＱＮ１９とを含む。このう
ち、ＭＯＳＦＥＴＱＮ１９は８個のデコーダ単位回路に
よって共有され、いわゆるデコーダトリーが形成される
。ＭＯＳＦＥＴＱＮＩ ８及びＱＮ１９のゲートには、
プリデコード信号ＡＸ２０−ＡＸ２７ならびにＡＸ５０
〜ＡＸ５３が、対応する所定の組み合わせでそれぞれ供
給される。これにより、ＸデコーダＸＤの各単位回路の
出力信号すなわちワード線駆動回路ＷＤの入力信号りは
、対応するアレイ選択信号ＡＳがハイレベルとされ、か
つプリデコード信号ＡＸ２０〜ＡＸ２７ならびにＡＸ５
０〜ＡＸ５３が対応する所定の組み合わせで一斉にハイ
レベルとされることを条件に、選択的にハイレベルとさ
れる。
されないが、対応する上記ワード線駆動回路ＷＤの入力
端子りと内部ノードｎｌとの間に設けられるインパーク
回路Ｎ７と、上記内部ノードｎ１とインバータ回路Ｎ８
の出力端子との間に直列形態に設けられる２個のデコー
ダＭＯＳＦＥＴＱＮ１８及びＱＮ１９とを含む。このう
ち、ＭＯＳＦＥＴＱＮ１９は８個のデコーダ単位回路に
よって共有され、いわゆるデコーダトリーが形成される
。ＭＯＳＦＥＴＱＮＩ ８及びＱＮ１９のゲートには、
プリデコード信号ＡＸ２０−ＡＸ２７ならびにＡＸ５０
〜ＡＸ５３が、対応する所定の組み合わせでそれぞれ供
給される。これにより、ＸデコーダＸＤの各単位回路の
出力信号すなわちワード線駆動回路ＷＤの入力信号りは
、対応するアレイ選択信号ＡＳがハイレベルとされ、か
つプリデコード信号ＡＸ２０〜ＡＸ２７ならびにＡＸ５
０〜ＡＸ５３が対応する所定の組み合わせで一斉にハイ
レベルとされることを条件に、選択的にハイレベルとさ
れる。
ＸデコーダＸＤの各ワード線駆動回路ＷＤは、第２９図
に例示されるように、対応するワード線群を構成する４
本のワード線に対応して設けられる４個の単位回路を含
む、これらの単位回路は、特に制限されないが、例えば
ワード線ＷＬＯとワード線選択電圧供給点すなわち内部
電圧ＶＣＨ供給点との間に設けられるＰチャンネル型（
第１導電型）（７）ＭＯＳＦＥＴＱＰ１５ （第１（７
）ＭＯＳＦＥＴ）と、上記ワード線ＷＬＯと回路の接地
電位（第２の電源電圧）との間に設けられそのゲートが
上記ＭＯＳＦＥＴＱＰＩ ５のゲートすなわち内部ノー
ドｎ２に共通結合されるＮチャンネル型（第２導電型）
のＭＯＳＦＥＴＱＮ２３ （第２のＭＯＳＦＥＴ）とを
それぞれ含む、上記内部ノードｎ２と内部電圧ＶＣＨ供
給点との間には、そのゲートに上記内部制御信号ＷＰＨ
（プリチャージ制御信号）を受けるＰチャンネルＭＯＳ
ＦＥＴＱＰ１３が設けられる。また、このＭＯＳＦＥＴ
ＱＰ１３と並列形態に、そのゲートが対応する上記ワー
ド１１ｗｔ、ｏに結合されるＰチャンネルＭＯＳＦＥＴ
ＱＰ１４（第４のＭＯＳＦＥＴ）が設けられる。さらに
、上記内部ノードｎ２と回路の接地電位との間には、上
記入力信号りがハイレベルとされかつ対応する上記ワー
ド線選択駆動信号Ｘｏ等がハイレベルとされることで、
選択的にオン状態とされるＮチャンネルＭＯＳＦＥＴＱ
Ｎ２０ （スイッチ手段）が設けられる。
に例示されるように、対応するワード線群を構成する４
本のワード線に対応して設けられる４個の単位回路を含
む、これらの単位回路は、特に制限されないが、例えば
ワード線ＷＬＯとワード線選択電圧供給点すなわち内部
電圧ＶＣＨ供給点との間に設けられるＰチャンネル型（
第１導電型）（７）ＭＯＳＦＥＴＱＰ１５ （第１（７
）ＭＯＳＦＥＴ）と、上記ワード線ＷＬＯと回路の接地
電位（第２の電源電圧）との間に設けられそのゲートが
上記ＭＯＳＦＥＴＱＰＩ ５のゲートすなわち内部ノー
ドｎ２に共通結合されるＮチャンネル型（第２導電型）
のＭＯＳＦＥＴＱＮ２３ （第２のＭＯＳＦＥＴ）とを
それぞれ含む、上記内部ノードｎ２と内部電圧ＶＣＨ供
給点との間には、そのゲートに上記内部制御信号ＷＰＨ
（プリチャージ制御信号）を受けるＰチャンネルＭＯＳ
ＦＥＴＱＰ１３が設けられる。また、このＭＯＳＦＥＴ
ＱＰ１３と並列形態に、そのゲートが対応する上記ワー
ド１１ｗｔ、ｏに結合されるＰチャンネルＭＯＳＦＥＴ
ＱＰ１４（第４のＭＯＳＦＥＴ）が設けられる。さらに
、上記内部ノードｎ２と回路の接地電位との間には、上
記入力信号りがハイレベルとされかつ対応する上記ワー
ド線選択駆動信号Ｘｏ等がハイレベルとされることで、
選択的にオン状態とされるＮチャンネルＭＯＳＦＥＴＱ
Ｎ２０ （スイッチ手段）が設けられる。
これらのことから、ワード線駆動回路ＷＤの上記単位回
路は、入力信号りがハイレベルとされかつ対応するワー
ド線選択駆動信号ＸＯ〜Ｘ３がハイレベルとされるとと
もに、内部制御信号ＷＰＨが内部電圧ＶＣＨのような高
電圧とされるとき、対応するワード線ＷＬＯ〜ＷＬ３を
選択的に内部電圧ＶＣＨのような選択レベルとする。Ｍ
ＯＳＦＥＴＱＰ１４は、ワード線レベルを安定化するた
めの正帰還回路を構成する。
路は、入力信号りがハイレベルとされかつ対応するワー
ド線選択駆動信号ＸＯ〜Ｘ３がハイレベルとされるとと
もに、内部制御信号ＷＰＨが内部電圧ＶＣＨのような高
電圧とされるとき、対応するワード線ＷＬＯ〜ＷＬ３を
選択的に内部電圧ＶＣＨのような選択レベルとする。Ｍ
ＯＳＦＥＴＱＰ１４は、ワード線レベルを安定化するた
めの正帰還回路を構成する。
冗長ワード線に対応して設けられるワード線駆動回路Ｗ
Ｄは、対応するアレイ選択信号ＡＳ及び冗長ワード線選
択駆動信号ＸＲＯ〜ＸＲ３に従って同様な動作を行い、
冗長ワード線ＲＷＬ Ｏ−ＲＷＬ３を択一的に内部電圧
Ｖ ＣＨのような選択レベルとする。
Ｄは、対応するアレイ選択信号ＡＳ及び冗長ワード線選
択駆動信号ＸＲＯ〜ＸＲ３に従って同様な動作を行い、
冗長ワード線ＲＷＬ Ｏ−ＲＷＬ３を択一的に内部電圧
Ｖ ＣＨのような選択レベルとする。
第８３図（ｂ）に示されるように、その絶対値が相補デ
ータ線における書き込み信号振幅の絶対値を超える内部
電圧ＶＣＨすなわちワード線選択電圧を、指定されるワ
ード線に択一的に伝達するいわゆるスタティックワード
線選択方式をとることで、Ｂｉ・ＣＭＯＳダイナミック
型ＲＡＭのワード線選択動作は、第８３図（ａ）に示さ
れるようなブースト容量により高電圧のワード線選択駆
動信号ｘｉを形成する従来のダイナミック型ＲＡＭ等に
比較して、ブースト動作に要する時間ならびにワード線
選択駆動信号ｘｉの伝達遅延時間等分だけ高速化され、
相応してそのアクセスタイムが高速化される。
ータ線における書き込み信号振幅の絶対値を超える内部
電圧ＶＣＨすなわちワード線選択電圧を、指定されるワ
ード線に択一的に伝達するいわゆるスタティックワード
線選択方式をとることで、Ｂｉ・ＣＭＯＳダイナミック
型ＲＡＭのワード線選択動作は、第８３図（ａ）に示さ
れるようなブースト容量により高電圧のワード線選択駆
動信号ｘｉを形成する従来のダイナミック型ＲＡＭ等に
比較して、ブースト動作に要する時間ならびにワード線
選択駆動信号ｘｉの伝達遅延時間等分だけ高速化され、
相応してそのアクセスタイムが高速化される。
（６）Ｙデコーダ
このＢｉ・ＣＭＯＳダイナミック型ＲＡＭの各メモリア
レイは、前述のように、５１２組の相補ビット線と４組
の冗長相補ビット線とを備える。
レイは、前述のように、５１２組の相補ビット線と４組
の冗長相補ビット線とを備える。
これらの相補ビー／ ）線は、それぞれ２組ずつ対をな
し、ＹデコーダＶＤから、対応する書き込み用データ線
選択信号ｗｙｓｏ〜ＷＹＳ２５５あるいはＲＷＹＳＯ，
ＲＷＹＳＩが択一的にハイレベルとされることで、書き
込み用コモンＩ１０線Ｗ１０Ａ及ｕｗｒｏＢに２組ずつ
選択的に接続され、また、対応する読み出し用ビット線
選択信号ＲＹＳＯ〜ＲＹＳ ２５５あるいはＲＲＹＳＯ
，ＲＲＹＳｌが択一的にハイレベルとされることで、読
み出し用コモンＩ／Ｏ線１？ＩＯＡ及び且１０Ｂに２組
ずつ選択的に接続される。
し、ＹデコーダＶＤから、対応する書き込み用データ線
選択信号ｗｙｓｏ〜ＷＹＳ２５５あるいはＲＷＹＳＯ，
ＲＷＹＳＩが択一的にハイレベルとされることで、書き
込み用コモンＩ１０線Ｗ１０Ａ及ｕｗｒｏＢに２組ずつ
選択的に接続され、また、対応する読み出し用ビット線
選択信号ＲＹＳＯ〜ＲＹＳ ２５５あるいはＲＲＹＳＯ
，ＲＲＹＳｌが択一的にハイレベルとされることで、読
み出し用コモンＩ／Ｏ線１？ＩＯＡ及び且１０Ｂに２組
ずつ選択的に接続される。
ＹデコーダＶＤは、特に制限されないが、第２７図に示
されるように、２組の相補ビット線に対応して設けられ
、その４個ずつがそれぞれデコーダ単位回路を構成する
２５６個のビット線駆動回路と、２組の冗長相補ビット
線に対応して設けられる２個のビット線駆動回路を備え
る。これらのビット線駆動回路には、Ｙデコーダ制御信
号ＹＤＧＯ〜ＹＤＧ３とプリデコード信号ＡＹＯＯ〜Ａ
ＹＯ３及びＡＶ２０〜ＡＹ２３ならびにＡＶ４０〜ＡＹ
４３が対応する所定の組み合わせで供給され、あるいは
対応するＹデコーダ制御信号ＹＲＧＯ又はＹＲＧＩが選
択的に供給される。さらに、すべてのビット線駆動回路
には、内部制御信号ＷＣＬが共通に供給される。
されるように、２組の相補ビット線に対応して設けられ
、その４個ずつがそれぞれデコーダ単位回路を構成する
２５６個のビット線駆動回路と、２組の冗長相補ビット
線に対応して設けられる２個のビット線駆動回路を備え
る。これらのビット線駆動回路には、Ｙデコーダ制御信
号ＹＤＧＯ〜ＹＤＧ３とプリデコード信号ＡＹＯＯ〜Ａ
ＹＯ３及びＡＶ２０〜ＡＹ２３ならびにＡＶ４０〜ＡＹ
４３が対応する所定の組み合わせで供給され、あるいは
対応するＹデコーダ制御信号ＹＲＧＯ又はＹＲＧＩが選
択的に供給される。さらに、すべてのビット線駆動回路
には、内部制御信号ＷＣＬが共通に供給される。
ここで、Ｙデコーダ制御信号ＹＤＧＯ〜ＹＤＧ３及びＹ
ＲＧＯ，ＹＲＧＩならびに内部制御信号ＷＣＬは、Ｙデ
コーダ駆動回路ＹＤＧによって形成される。すなわち、
Ｙデコーダ駆動回路ＹＤＧは、第２６図に示されるよう
に、対応するアレイ選択信号ＡＳＬ又はＡＳＲがハイレ
ベルとされるとき、内部制御信号ＣＩＭ及びＷＧがハイ
レベルであることを条件に、すなわちＢｉ・ＣＭＯＳダ
イナミック型ＲＡＭがライトサイクルで選択状態とされ
ることを条件に、上記内部制御信号ＷＣＬをハイレベル
とする。また、内部制御信号ＹＲがハイレベルであるこ
とを条件に、すなわちメモリアクセスに際して入力され
るアドレスがいずれの冗長相補データ線に割り当てられ
た不良アドレスとも一致しないことを条件に、上記Ｙデ
コーダ制御信号ＹＤＧＯガＴ丁τ丁をプリデコード信号
ＡＹ６０〜ＡＹ６３に従って択一的にロウレベルとする
。さらに、対応する内部信号ＹＲＯ又はＹＲｌがハイレ
ベルであることを条件に、すなわちメモリアクセスに際
して入力されるアドレスが対応する冗長相補ビット線に
割り当てられた不良アドレスと一致することを条件に、
上記Ｙデコーダ制御信号ＹＲＧＯ及びＹＲＧｌを選択的
にロウレベルとする。
ＲＧＯ，ＹＲＧＩならびに内部制御信号ＷＣＬは、Ｙデ
コーダ駆動回路ＹＤＧによって形成される。すなわち、
Ｙデコーダ駆動回路ＹＤＧは、第２６図に示されるよう
に、対応するアレイ選択信号ＡＳＬ又はＡＳＲがハイレ
ベルとされるとき、内部制御信号ＣＩＭ及びＷＧがハイ
レベルであることを条件に、すなわちＢｉ・ＣＭＯＳダ
イナミック型ＲＡＭがライトサイクルで選択状態とされ
ることを条件に、上記内部制御信号ＷＣＬをハイレベル
とする。また、内部制御信号ＹＲがハイレベルであるこ
とを条件に、すなわちメモリアクセスに際して入力され
るアドレスがいずれの冗長相補データ線に割り当てられ
た不良アドレスとも一致しないことを条件に、上記Ｙデ
コーダ制御信号ＹＤＧＯガＴ丁τ丁をプリデコード信号
ＡＹ６０〜ＡＹ６３に従って択一的にロウレベルとする
。さらに、対応する内部信号ＹＲＯ又はＹＲｌがハイレ
ベルであることを条件に、すなわちメモリアクセスに際
して入力されるアドレスが対応する冗長相補ビット線に
割り当てられた不良アドレスと一致することを条件に、
上記Ｙデコーダ制御信号ＹＲＧＯ及びＹＲＧｌを選択的
にロウレベルとする。
ビット線駆動回路は、対応する上記Ｙデコーダ制御信号
ＹＤＧＯ−Ｙ下でコがロウレベルとされかつプリデコー
ド信号ＡＶＧＯ−ＡＹＯ３及びＡＹ２０〜ＡＹ２３なら
びにＡＹ４０〜ＡＹ４３が対応する組み合わせで一斉に
ハイレベルとされることを条件に、あるいは対応する上
記Ｙデコーダ制御信号ＹＲＧＯ又はＹＲＧｌがロウレベ
ルとされるごとを条件に、まず、読み出し用ビット線選
択信号ＲＹＳＯ〜ＲＹＳ２５５あるいはＲＲＹＳＯ，Ｒ
ＲＹＳＩを択一的にハイレベルとする。そして、やや遅
れて内部制御信号ＷＣＬがハイレベルとされる場合、さ
らに対応する書き込み用ビット線選択信号ＷＹＳ ０−
ＷＹＳ ２５５あるいはＲＷＹＳＯ，ＲＷＹＳＩを択一
的にハイレベルとする。これにより、メモリアレイの対
応する２組の相補ビット線が、まず読み出し用コモンＩ
１０線ＲＩＯＡ及びＲＩＯＢに接続され、さらに選択的
に書き込み用コモンＩ１０線ＷＩＯＡ及びＷＩＯＢに接
続される。
ＹＤＧＯ−Ｙ下でコがロウレベルとされかつプリデコー
ド信号ＡＶＧＯ−ＡＹＯ３及びＡＹ２０〜ＡＹ２３なら
びにＡＹ４０〜ＡＹ４３が対応する組み合わせで一斉に
ハイレベルとされることを条件に、あるいは対応する上
記Ｙデコーダ制御信号ＹＲＧＯ又はＹＲＧｌがロウレベ
ルとされるごとを条件に、まず、読み出し用ビット線選
択信号ＲＹＳＯ〜ＲＹＳ２５５あるいはＲＲＹＳＯ，Ｒ
ＲＹＳＩを択一的にハイレベルとする。そして、やや遅
れて内部制御信号ＷＣＬがハイレベルとされる場合、さ
らに対応する書き込み用ビット線選択信号ＷＹＳ ０−
ＷＹＳ ２５５あるいはＲＷＹＳＯ，ＲＷＹＳＩを択一
的にハイレベルとする。これにより、メモリアレイの対
応する２組の相補ビット線が、まず読み出し用コモンＩ
１０線ＲＩＯＡ及びＲＩＯＢに接続され、さらに選択的
に書き込み用コモンＩ１０線ＷＩＯＡ及びＷＩＯＢに接
続される。
ところで、上記ＹデコーダＹＤでは、第７０図（ａ）の
概念図に示されるように、読み出し用ビット線選択信号
ＲＹＳが、Ｂ ｉ −ＣＭＯＳダイナミック型ＲＡＭの
動作サイクルに関係なく形成され、読み出し用コモンＩ
１０＃ｔＡが、メモリアクセスごとに活性化される。
概念図に示されるように、読み出し用ビット線選択信号
ＲＹＳが、Ｂ ｉ −ＣＭＯＳダイナミック型ＲＡＭの
動作サイクルに関係なく形成され、読み出し用コモンＩ
１０＃ｔＡが、メモリアクセスごとに活性化される。
このため、第７０図（ｂ）に示されるように、読み出し
ビット線選択信号ＲＹＳを、リードサイクルにおいて選
択的にハイレベルとされる内部制御信号ＲＣＬによって
ゲート制御することで、読み出し用コモンＩ１０線をリ
ードサイクル時のみ活性化してもよい。
ビット線選択信号ＲＹＳを、リードサイクルにおいて選
択的にハイレベルとされる内部制御信号ＲＣＬによって
ゲート制御することで、読み出し用コモンＩ１０線をリ
ードサイクル時のみ活性化してもよい。
３．２．２．Ｘ系選択回路
（１）Ｘアドレスバッファ
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、９ビツトのＸ
アドレス信号すなわちアドレス信号ＡＯ〜へ８を受ける
ＸアドレスバッファＸＡＢを備える。このＸアドレスバ
ッファＸＡＢは、リフレンシェカウンタＲＦＣを含み、
第１９図に示されるように、上記Ｘアドレス信号に対応
して設けられる９個のバッファ単位回路ＡＢＯ〜ＡＢ８
ならびにカウンタ単位回路ＣＴＯ〜ＣＴ８を有する。こ
のうち、バッファ単位回路ＡＢＯ〜ＡＢ８の入力端子Ｉ
Ｎは、対応するアドレス入力端子ＡＯ〜へ８にそれぞれ
結合され、その出力信号は、相補内部アドレス信号旦」
〜旦」とされる、また、これらのバッファ単位回路には
、オートリフレッシュサイクルにおいて選択的にロウレ
ベルとされる内部制御信号ＲＥＦと内部制御信号Ｃ２Ｍ
又はＣ２Ｕが共通に供給される。一方、カウンタ単位回
路ＣＴＯ〜ＣＴ８の入力端子ＦＲには、オートリフレッ
シュサイクルにおいて所定のタイ文ングでロウレベルと
される内部制御信号ＦＲが共通に供給され、キャリー入
力端子Ｃ１には、前段カウンタ単位回路のキャリー出力
信号が順次供給される。
アドレス信号すなわちアドレス信号ＡＯ〜へ８を受ける
ＸアドレスバッファＸＡＢを備える。このＸアドレスバ
ッファＸＡＢは、リフレンシェカウンタＲＦＣを含み、
第１９図に示されるように、上記Ｘアドレス信号に対応
して設けられる９個のバッファ単位回路ＡＢＯ〜ＡＢ８
ならびにカウンタ単位回路ＣＴＯ〜ＣＴ８を有する。こ
のうち、バッファ単位回路ＡＢＯ〜ＡＢ８の入力端子Ｉ
Ｎは、対応するアドレス入力端子ＡＯ〜へ８にそれぞれ
結合され、その出力信号は、相補内部アドレス信号旦」
〜旦」とされる、また、これらのバッファ単位回路には
、オートリフレッシュサイクルにおいて選択的にロウレ
ベルとされる内部制御信号ＲＥＦと内部制御信号Ｃ２Ｍ
又はＣ２Ｕが共通に供給される。一方、カウンタ単位回
路ＣＴＯ〜ＣＴ８の入力端子ＦＲには、オートリフレッ
シュサイクルにおいて所定のタイ文ングでロウレベルと
される内部制御信号ＦＲが共通に供給され、キャリー入
力端子Ｃ１には、前段カウンタ単位回路のキャリー出力
信号が順次供給される。
カウンタ単位回路ＣＴＯのキャリー入力端子Ｃｔは、回
路の電源電圧に結合される。各カウンタ単位回路の出力
信号は、リフレッシュアドレス信号ＡＲＯ〜ＡＲ８とし
て、対応する上記バッファ単位回路ＡＢＯ〜ＡＢ８に供
給される。
路の電源電圧に結合される。各カウンタ単位回路の出力
信号は、リフレッシュアドレス信号ＡＲＯ〜ＡＲ８とし
て、対応する上記バッファ単位回路ＡＢＯ〜ＡＢ８に供
給される。
ＸアドレスバッファＸＡＢを構成するバッファ単位回路
ＡＢＯ〜ＡＢ８は、第２０図に例示されるように、ＴＴ
Ｌ及びＥＣＬレベルに対応して設けられる二つの入力回
路と、これらの入力回路の相補出力信号あるいは上記リ
フレッシュアドレス信号ＡＲ（ＡＲＯ〜ＡＲ８）の対応
するビットを選択的に伝達する一対のマルチプレクサ及
びラッチとを含む、すなわち、これらのマルチプレクサ
は、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭが通常の動作
サイクルとされ、内部制御信号ＲＥＦがハイレベルとさ
れるとき、対応する入力回路の相補出力信号を選択し、
後段のラッチ回路に伝達する。
ＡＢＯ〜ＡＢ８は、第２０図に例示されるように、ＴＴ
Ｌ及びＥＣＬレベルに対応して設けられる二つの入力回
路と、これらの入力回路の相補出力信号あるいは上記リ
フレッシュアドレス信号ＡＲ（ＡＲＯ〜ＡＲ８）の対応
するビットを選択的に伝達する一対のマルチプレクサ及
びラッチとを含む、すなわち、これらのマルチプレクサ
は、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭが通常の動作
サイクルとされ、内部制御信号ＲＥＦがハイレベルとさ
れるとき、対応する入力回路の相補出力信号を選択し、
後段のラッチ回路に伝達する。
また、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭがオートリ
フレッシュサイクルとされ、上記内部制御信号ＲＥＦが
ロウレベルとされるとき、リフレッシュアドレス信号人
ＲＯ〜人Ｒ８の対応するビットを選択し、上記ラッチ回
路に伝達する。ラッチ回路は、内部制御信号Ｃすなわち
内部制御信号Ｃ２Ｍ等に従って、上記マルチプレクサか
ら伝達されるアドレス信号を取り込み、これを保持する
。
フレッシュサイクルとされ、上記内部制御信号ＲＥＦが
ロウレベルとされるとき、リフレッシュアドレス信号人
ＲＯ〜人Ｒ８の対応するビットを選択し、上記ラッチ回
路に伝達する。ラッチ回路は、内部制御信号Ｃすなわち
内部制御信号Ｃ２Ｍ等に従って、上記マルチプレクサか
ら伝達されるアドレス信号を取り込み、これを保持する
。
これらのラッチ回路の出力信号は、対応する相補内部ア
ドレス信号ＢＯ〜旦」とされる。
ドレス信号ＢＯ〜旦」とされる。
このように、Ｘアドレス信号ＡＯ〜へ８及びリフレンジ
エアドレス信号ＡＲＯ〜ＡＲ８Ｇ、？ｊｊ数のクロック
ドインバータ回路が実質的に結線論理結合されてなるマ
ルチプレクサを介して伝達することで、Ｘアドレス信号
の伝達遅延時間を縮小し、Ｂｉ・ＣＭＯＳダイナミック
型ＲＡＭのアクセスタイムを高速化することができる。
エアドレス信号ＡＲＯ〜ＡＲ８Ｇ、？ｊｊ数のクロック
ドインバータ回路が実質的に結線論理結合されてなるマ
ルチプレクサを介して伝達することで、Ｘアドレス信号
の伝達遅延時間を縮小し、Ｂｉ・ＣＭＯＳダイナミック
型ＲＡＭのアクセスタイムを高速化することができる。
一方、ＸアドレスバッファＸＡＢを構成するカウンタ単
位回路ＣＴＯ〜ＣＴ８は、特に制限されないが、第２１
図に例示されるように、直列接続される一対のマスター
ラッチ及びスレーブラッチを含む、これらのラッチは、
カウントアツプ用の内部制御信号Ｔπ及びキャリー人力
信号Ｃｉに従って歩進動作を行い、１ビツトのパイナリ
イカウンタとして機能する。カウンタ単位回路ＣＴＯ〜
ＣＴ８は、そのキャリー出力端子及びキャリー人万端子
が直列接続されることで、８ビットのパイナリイカウン
タすなわちリフレッシュカウンタＲＦＣとして＃Ｒ能す
る。各カウンタ単位回路のマスターラッチの出力信号は
、対応するリフレッシュアドレス信号ＡＲＯ〜ＡＲ８と
される。
位回路ＣＴＯ〜ＣＴ８は、特に制限されないが、第２１
図に例示されるように、直列接続される一対のマスター
ラッチ及びスレーブラッチを含む、これらのラッチは、
カウントアツプ用の内部制御信号Ｔπ及びキャリー人力
信号Ｃｉに従って歩進動作を行い、１ビツトのパイナリ
イカウンタとして機能する。カウンタ単位回路ＣＴＯ〜
ＣＴ８は、そのキャリー出力端子及びキャリー人万端子
が直列接続されることで、８ビットのパイナリイカウン
タすなわちリフレッシュカウンタＲＦＣとして＃Ｒ能す
る。各カウンタ単位回路のマスターラッチの出力信号は
、対応するリフレッシュアドレス信号ＡＲＯ〜ＡＲ８と
される。
第８２図には、上記バッファ単位回路ＡＢのＴＴＬイン
タフェースに対するもう一つの実施例の回路図が示され
ている。Ｘアドレス信号の各ビットとリフレッシュアド
レス信号ＡＲＯ〜ＡＲ８の対応するビットは、Ｂｉ・Ｃ
ＭＯＳドライバを構成するバイポーラトランジスタの前
段回路によって論理和がとられ、ＣＭＯＳからなるラッ
チによって保持される。その結果、バッファ単位回路Ａ
Ｂの回路構成が簡素化され、相応して伝達遅延時間が短
縮される。
タフェースに対するもう一つの実施例の回路図が示され
ている。Ｘアドレス信号の各ビットとリフレッシュアド
レス信号ＡＲＯ〜ＡＲ８の対応するビットは、Ｂｉ・Ｃ
ＭＯＳドライバを構成するバイポーラトランジスタの前
段回路によって論理和がとられ、ＣＭＯＳからなるラッ
チによって保持される。その結果、バッファ単位回路Ａ
Ｂの回路構成が簡素化され、相応して伝達遅延時間が短
縮される。
（２）ｘプリデコーダ
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、特に制限され
ないが、４個ずつ２組のＸプリデコーダＸＡＤ １と、
それぞれ８個ずつ１組のＸプリデコーダＸＡＤ２ならび
に１個のＡＸ７を備える。このうち、２組のＸプリデコ
ーダＸＡＤＩには、第２２図に示されるように、相補内
部アドレス信号ｆｉ５及びｆ１６ならびにｆｉ７及びｆ
ｉ８がそれぞれ２ビツトずつ組み合わされて供給される
。また、ＸプリデコーダＸＡＤ２には、３ビツトの相補
内部アドレス信号１２ないしｆｉ４が供給され、Ｘプリ
デコーダＡＸ７には、１ビア）の相補内部アドレス信号
ｉ７が供給される。
ないが、４個ずつ２組のＸプリデコーダＸＡＤ １と、
それぞれ８個ずつ１組のＸプリデコーダＸＡＤ２ならび
に１個のＡＸ７を備える。このうち、２組のＸプリデコ
ーダＸＡＤＩには、第２２図に示されるように、相補内
部アドレス信号ｆｉ５及びｆ１６ならびにｆｉ７及びｆ
ｉ８がそれぞれ２ビツトずつ組み合わされて供給される
。また、ＸプリデコーダＸＡＤ２には、３ビツトの相補
内部アドレス信号１２ないしｆｉ４が供給され、Ｘプリ
デコーダＡＸ７には、１ビア）の相補内部アドレス信号
ｉ７が供給される。
ＸプリデコーダＸＡＤＩは、２人力のＢ」・ＣＭＯＳノ
アゲート回路によって構成され、相補内部アドレス信号
ｆｉ５及びｆ１６あるいはｆｉ７及び五８の論理レベル
の組み合わせに従って、プリデコード信号ＡＸ５０〜Ａ
Ｘ５３あるいはアレイ選択信号ＡＳＯＬ、ＡＳＯＲある
いはＡＳＩＬ、ＡＳＩＲを択一的にハイレベルとする。
アゲート回路によって構成され、相補内部アドレス信号
ｆｉ５及びｆ１６あるいはｆｉ７及び五８の論理レベル
の組み合わせに従って、プリデコード信号ＡＸ５０〜Ａ
Ｘ５３あるいはアレイ選択信号ＡＳＯＬ、ＡＳＯＲある
いはＡＳＩＬ、ＡＳＩＲを択一的にハイレベルとする。
同様に、ＸプリデコーダＸＡＤ２は、３人力のＢｉ・Ｃ
ＭＯＳノアゲート回路により構成され、相補内部アドレ
ス信号１２ないし１４の論理レベルの組み合わせに従っ
て、プリデコード信号ＡＸ２０〜ＡＸ２７を択一的にハ
イレベルとする。さらに、ＸプリデコーダＡＸ７は、相
補内部アドレス信号ｉ７及びＹ系活性化信号すなわち内
部制御信号ＹＥをもとに、相補選択信号ＡＸ？Ｗあるい
は八Ｘ７Ｒを選択的に形成する。
ＭＯＳノアゲート回路により構成され、相補内部アドレ
ス信号１２ないし１４の論理レベルの組み合わせに従っ
て、プリデコード信号ＡＸ２０〜ＡＸ２７を択一的にハ
イレベルとする。さらに、ＸプリデコーダＡＸ７は、相
補内部アドレス信号ｉ７及びＹ系活性化信号すなわち内
部制御信号ＹＥをもとに、相補選択信号ＡＸ？Ｗあるい
は八Ｘ７Ｒを選択的に形成する。
（３）Ｘ系冗長回路ならびに
ワード線駆動信号発生回路及び
冗長ワード線駆動信号発生回路
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、前述のように
、それぞれ対をなし基板中央のＸ系選択回路をはさんで
それぞれ４個ずつ対称的に配置されるメモリマットＭＡ
ＴＯ〜ＭＡＴ３ならびにＭＡＴ４〜ＭＡＴＴを備え、各
メモリマットに対応して一対ずつ設けられる合計１６個
のメモリアレイＡＲＹＬ又はＡＲＹＲを備える。そして
、各メモリアレイは、４本の冗長ワード線ＲＷＬＯ〜Ｒ
ＷＬ３と、４組の冗長相補ビット線ＲＢＬＯ〜１ＢＬ３
とそれぞれ備える。この実施例において、これらの冗長
ワード線ならびに冗長相補ビット線は、前述のように、
上辺側メモリマットＭＡＴ Ｏ〜ＭＡＴ３又は下辺側メ
モリマットＭＡ７４〜ＭＡＴＴを単位として共通に切り
換えられ、いわゆるブロック救済方式がとられる。また
、冗長ワード線に対する切り換えは、隣接する２本のワ
ード線を単位として行われ、冗長相補ビット線に対する
切り換えも、同様に隣接する２組の相補ビット線を単位
として行われる。
、それぞれ対をなし基板中央のＸ系選択回路をはさんで
それぞれ４個ずつ対称的に配置されるメモリマットＭＡ
ＴＯ〜ＭＡＴ３ならびにＭＡＴ４〜ＭＡＴＴを備え、各
メモリマットに対応して一対ずつ設けられる合計１６個
のメモリアレイＡＲＹＬ又はＡＲＹＲを備える。そして
、各メモリアレイは、４本の冗長ワード線ＲＷＬＯ〜Ｒ
ＷＬ３と、４組の冗長相補ビット線ＲＢＬＯ〜１ＢＬ３
とそれぞれ備える。この実施例において、これらの冗長
ワード線ならびに冗長相補ビット線は、前述のように、
上辺側メモリマットＭＡＴ Ｏ〜ＭＡＴ３又は下辺側メ
モリマットＭＡ７４〜ＭＡＴＴを単位として共通に切り
換えられ、いわゆるブロック救済方式がとられる。また
、冗長ワード線に対する切り換えは、隣接する２本のワ
ード線を単位として行われ、冗長相補ビット線に対する
切り換えも、同様に隣接する２組の相補ビット線を単位
として行われる。
Ｘ系冗長回路ＸＲは、第２３図に示されるように、上辺
側メモリマットＭＡＴＯ〜ＭＡＴ３の２本の冗長ワード
線ＲＷＬＯ及びＲＷＬｌあるいはＲＷＬ ２及びＲＷＥ
３に対応して設けられる２個のＸ系冗長選択回路ＸＲＤ
Ｏ及びＸＲＤｌと、下辺側メモリマットＭＡ７４〜ＭＡ
ＴＶの２本の冗長ワード線ＲＷＬＯ及びＲＷＬｌあるい
はＲＷＥ。
側メモリマットＭＡＴＯ〜ＭＡＴ３の２本の冗長ワード
線ＲＷＬＯ及びＲＷＬｌあるいはＲＷＬ ２及びＲＷＥ
３に対応して設けられる２個のＸ系冗長選択回路ＸＲＤ
Ｏ及びＸＲＤｌと、下辺側メモリマットＭＡ７４〜ＭＡ
ＴＶの２本の冗長ワード線ＲＷＬＯ及びＲＷＬｌあるい
はＲＷＥ。
２及びＲＷＬ ３に対応して設けられる２個のＸ系冗長
選択回路ＸＲＤ２及びＸＲＤ３とを備える。
選択回路ＸＲＤ２及びＸＲＤ３とを備える。
Ｘ系冗長回路ＸＲは、さらに、上辺側及び下辺側メモリ
マットに対応してそれぞれ４個ずつ設けられる合計８個
のワード線駆動信号発生回路ＸＯ〜×７と、冗長ワード
線駆動信号発生回路ＸＲＯ〜ＸＲ７とを備える。
マットに対応してそれぞれ４個ずつ設けられる合計８個
のワード線駆動信号発生回路ＸＯ〜×７と、冗長ワード
線駆動信号発生回路ＸＲＯ〜ＸＲ７とを備える。
Ｘ系冗長選択回路ＸＲＤＯ〜ＸＲＤ３は、特に制限され
ないが、第２４図に示されるように、１個の冗長イネー
ブル回路ＲＣＥと、相補内部アドレス信号旦１〜旦６に
対応して設けられる６個の冗長アドレス比較回路ＲＣＡ
Ｉ〜ＲＣＡ６とを備える。このうち、冗長イネーブル回
路ＲＣＥは、第２５図に示されるように、ヒユーズ切断
用トランジスタＴｌｌを介して選択的に切断されるヒユ
ーズ手段Ｆ１と、その後段に設けられるラッチ回路及び
プリチャージ回路を含む。
ないが、第２４図に示されるように、１個の冗長イネー
ブル回路ＲＣＥと、相補内部アドレス信号旦１〜旦６に
対応して設けられる６個の冗長アドレス比較回路ＲＣＡ
Ｉ〜ＲＣＡ６とを備える。このうち、冗長イネーブル回
路ＲＣＥは、第２５図に示されるように、ヒユーズ切断
用トランジスタＴｌｌを介して選択的に切断されるヒユ
ーズ手段Ｆ１と、その後段に設けられるラッチ回路及び
プリチャージ回路を含む。
冗長イネーブル回路ＲＣＨに設けられる上記ヒユーズ手
段Ｆ１は、特に制限されないが、対応するＸ系冗長選択
回路ＸＲＤＯ〜ＸＲＤ３が有効とされるとき、言い換え
ると上辺側又は下辺側メモリマットの対応する２本の冗
長ワード線ＲＷＬ Ｏ及びＲＷＬｌあるいはＲＷＬ２及
びＲＷＬ３に不良アドレスが割り当てられるとき、選択
的に切断される。このとき、上記ラッチ回路の出力信号
はハイレベルとされる。したがワて、冗長イネーブル回
路ＲＣＥは、その検出ノード１０ならびに１１及び１２
を、プリチャージ信号ＲＤＰに従って回路の電源電圧の
ようなハイレベルにプリチャージする。ヒユーズ手ｖｊ
ｔＦＩが切断されないとき、上記ラッチ回路の出力信号
はロウレベルとなり、冗長イネーブル回路ＲＣＥの出力
端子１３及び１４はともにハイレベルに固定される。
段Ｆ１は、特に制限されないが、対応するＸ系冗長選択
回路ＸＲＤＯ〜ＸＲＤ３が有効とされるとき、言い換え
ると上辺側又は下辺側メモリマットの対応する２本の冗
長ワード線ＲＷＬ Ｏ及びＲＷＬｌあるいはＲＷＬ２及
びＲＷＬ３に不良アドレスが割り当てられるとき、選択
的に切断される。このとき、上記ラッチ回路の出力信号
はハイレベルとされる。したがワて、冗長イネーブル回
路ＲＣＥは、その検出ノード１０ならびに１１及び１２
を、プリチャージ信号ＲＤＰに従って回路の電源電圧の
ようなハイレベルにプリチャージする。ヒユーズ手ｖｊ
ｔＦＩが切断されないとき、上記ラッチ回路の出力信号
はロウレベルとなり、冗長イネーブル回路ＲＣＥの出力
端子１３及び１４はともにハイレベルに固定される。
冗長イネーブル回路ＲＣＥの検出ノードｌＯには、第２
４図に示される。ように、対応する６個の冗長アドレス
比較回路ＲＣＡＩ−ＲＣＡ６の検出ノード２０が並列形
態に結合される。また−冗長イネーブル回路ＲＣＥの検
出ノード１１及び１２は、対応する６個の冗長アドレス
比較回路ＲＣＡ１〜ＲＣＡ３あるいはＲＣＡ４〜ＲＣＡ
６の検出ノード２１及び２２を３個ずつ串刺しするよう
に順次直列結合され、その遠端において回路の接地電位
に結合される。
４図に示される。ように、対応する６個の冗長アドレス
比較回路ＲＣＡＩ−ＲＣＡ６の検出ノード２０が並列形
態に結合される。また−冗長イネーブル回路ＲＣＥの検
出ノード１１及び１２は、対応する６個の冗長アドレス
比較回路ＲＣＡ１〜ＲＣＡ３あるいはＲＣＡ４〜ＲＣＡ
６の検出ノード２１及び２２を３個ずつ串刺しするよう
に順次直列結合され、その遠端において回路の接地電位
に結合される。
各Ｘ系冗長選択回路を構成する冗長アドレス比較回路Ｒ
ＣＡＩ−ＲＣＡ６は、第２５図に例示されるように、ヒ
ユーズ切断用のバイポーラトランジスタＴ１２を介して
選択的に切断されるヒユーズ手段Ｆ２をそれぞれ含む、
ヒユーズ手段Ｆ２の後段には、上記ヒユーズ手段Ｆ２が
切断されるときその出力信号が選択的に論理“１″ （
便宜上、ラッチ回路の上側の出力信号がハイレベルとさ
れ下側の出力信号がロウレベルとされる状態を、論理“
１”と称する。以下同様）とされるラッチ回路が設けら
れ、さらにその後段には、上記う、子回路の相補出力信
号と対応する相補内部アドレス信号ｆｉ１〜１６を比較
照合するアドレス比較回路が設けられる。
ＣＡＩ−ＲＣＡ６は、第２５図に例示されるように、ヒ
ユーズ切断用のバイポーラトランジスタＴ１２を介して
選択的に切断されるヒユーズ手段Ｆ２をそれぞれ含む、
ヒユーズ手段Ｆ２の後段には、上記ヒユーズ手段Ｆ２が
切断されるときその出力信号が選択的に論理“１″ （
便宜上、ラッチ回路の上側の出力信号がハイレベルとさ
れ下側の出力信号がロウレベルとされる状態を、論理“
１”と称する。以下同様）とされるラッチ回路が設けら
れ、さらにその後段には、上記う、子回路の相補出力信
号と対応する相補内部アドレス信号ｆｉ１〜１６を比較
照合するアドレス比較回路が設けられる。
冗長アドレス比較回路ＲＣ／Ｏ線に設けられる上記ヒユ
ーズ手段Ｆ２は、特に制限されないが、対応するＸ系冗
長選択回路ＸＲＤＯ〜ＸＲＤ３に割り当てられる不良ア
ドレスの対応するビットが論理“ｌ”であるとき、選択
的に切断される。このとき、上記ラッチ回路の出力信号
は論理“ｌ”とされる、その結果、冗長アドレス比較回
路ＲＣＡの検出ノード２０は、上記ラッチ回路の出力信
号と対応する相補内部アドレス信号旦１−８６が不一致
であるとき、言い換えると上記不良アドレスの対応する
ビットとメモリアクセスに際して供給されるアドレス信
号の対応するビットが不一致であるとき、選択的に回路
の接地電位に結合される。
ーズ手段Ｆ２は、特に制限されないが、対応するＸ系冗
長選択回路ＸＲＤＯ〜ＸＲＤ３に割り当てられる不良ア
ドレスの対応するビットが論理“ｌ”であるとき、選択
的に切断される。このとき、上記ラッチ回路の出力信号
は論理“ｌ”とされる、その結果、冗長アドレス比較回
路ＲＣＡの検出ノード２０は、上記ラッチ回路の出力信
号と対応する相補内部アドレス信号旦１−８６が不一致
であるとき、言い換えると上記不良アドレスの対応する
ビットとメモリアクセスに際して供給されるアドレス信
号の対応するビットが不一致であるとき、選択的に回路
の接地電位に結合される。
同様に、冗長アドレス比較回路ＲＣＡの検出ノード２１
及び２２は、上記ラッチ回路の出力信号と対応する相補
内部アドレス信号ｉ１〜旦６が一致するとき、言い換え
ると上記不良アドレスの対応するビットとメモリアクセ
スに際して供給されるアドレス信号の対応するビットが
一致するとき、選択的に面線される。
及び２２は、上記ラッチ回路の出力信号と対応する相補
内部アドレス信号ｉ１〜旦６が一致するとき、言い換え
ると上記不良アドレスの対応するビットとメモリアクセ
スに際して供給されるアドレス信号の対応するビットが
一致するとき、選択的に面線される。
上記冗長イネーブル回路ＲＣＥの検出ノード１０は、第
２４図に示されるように、さらに対応するＸ系冗長選択
回路ＸＲＤＯ〜ＸＲＤ３の出力端子ｌＯに結合される。
２４図に示されるように、さらに対応するＸ系冗長選択
回路ＸＲＤＯ〜ＸＲＤ３の出力端子ｌＯに結合される。
したがって、上記出力端子ｌＯのレベルは、以上の説明
から類推できるように、そのＸ系冗長選択回路が有効と
され、かつ対応する６個の冗長アドレス比較回路ＲＣＡ
Ｉ〜ＲＣＡ６のいずれかの検出ノード２０が回路の接地
電位に結合されることを条件に、言い換えると割り当て
られた不良アドレスと相補内部アドレス信号旦１−８６
とが１ビツトでも不一致であることを条件に、選択的に
ロウレベルとされ、いわゆる不一致検出信号として供さ
れる。
から類推できるように、そのＸ系冗長選択回路が有効と
され、かつ対応する６個の冗長アドレス比較回路ＲＣＡ
Ｉ〜ＲＣＡ６のいずれかの検出ノード２０が回路の接地
電位に結合されることを条件に、言い換えると割り当て
られた不良アドレスと相補内部アドレス信号旦１−８６
とが１ビツトでも不一致であることを条件に、選択的に
ロウレベルとされ、いわゆる不一致検出信号として供さ
れる。
一方、上記冗長イネーブル回路ＲＣＥの検出ノード１１
及び１２は、上記第２５図に示されるように、対応する
ラッチ回路の出力信号に従って選択的にオン状態とされ
るプリチャージＭＯＳＦＥＴを介して、各Ｘ系冗長選択
回路の出力端子１３及び１４にそれぞれ結合される。そ
の結果、これらの出力端子１３及び１４のレベルは、対
応する３個の冗長アドレス比較回路ＲＣＡＩ〜ＲＣＡ３
あるいはＲＣＡ４〜ＲＣＡ６の検出ノード２１及び２２
がすべて短絡されるとき、言い換えると割り当てられた
不良アドレスの対応する３ビットと相補内部アドレス信
号且１〜Ｂ３あるいは旦４〜旦６とがすべて一致すると
き、それぞれ選択的にロウレベルとされ、いわゆる−政
検出信号として供される。
及び１２は、上記第２５図に示されるように、対応する
ラッチ回路の出力信号に従って選択的にオン状態とされ
るプリチャージＭＯＳＦＥＴを介して、各Ｘ系冗長選択
回路の出力端子１３及び１４にそれぞれ結合される。そ
の結果、これらの出力端子１３及び１４のレベルは、対
応する３個の冗長アドレス比較回路ＲＣＡＩ〜ＲＣＡ３
あるいはＲＣＡ４〜ＲＣＡ６の検出ノード２１及び２２
がすべて短絡されるとき、言い換えると割り当てられた
不良アドレスの対応する３ビットと相補内部アドレス信
号且１〜Ｂ３あるいは旦４〜旦６とがすべて一致すると
き、それぞれ選択的にロウレベルとされ、いわゆる−政
検出信号として供される。
Ｘ系冗長選択回路ＸＲＤＯ及びＸＲＤＩの出力信号１０
すなわち不一致検出信号は、ワード線駆動信号発生回路
Ｘ０−Ｘ３の入力端子ＩＮＩ及びＩＮ２に共通に供給さ
れる。また、Ｘ系冗長選択系冗長選択回路ＸＲＤ２及び
ＸＲＤ３の出力信号ｌＯすなわち不一致検出信号は、ワ
ード線駆動信号発生回路Ｘ４〜Ｘ７の入力端子ＩＮＩ及
びＩＮ２に共通に供給される。一方、Ｘ系冗長選択回路
ＸＲＤＯならびにＸＲＤｌの出力信号１３及び１４すな
わち一致検出信号は、対応する２個の冗長ワード線駆動
信号発生回路ＸＲＯ及びＸＲＩあるいはＸＲ２及びＸＲ
３の入力端子ＩＮＩ及びＩＮ２にそれぞれ共通に供給さ
れる。また、Ｘ系冗長選択回路ＸＲＤ２ならびにＸＲＤ
３の出力信号１３及び１４すなわち一致検出信号は、対
応する２個の冗長ワード線駆動信号発生回路ＸＲ４及び
ＸＲ５あるいはＸＲ６及びＸＲ７の入力端子ＩＮＩ及び
ＩＮ２にそれぞれ共通に供給される。
すなわち不一致検出信号は、ワード線駆動信号発生回路
Ｘ０−Ｘ３の入力端子ＩＮＩ及びＩＮ２に共通に供給さ
れる。また、Ｘ系冗長選択系冗長選択回路ＸＲＤ２及び
ＸＲＤ３の出力信号ｌＯすなわち不一致検出信号は、ワ
ード線駆動信号発生回路Ｘ４〜Ｘ７の入力端子ＩＮＩ及
びＩＮ２に共通に供給される。一方、Ｘ系冗長選択回路
ＸＲＤＯならびにＸＲＤｌの出力信号１３及び１４すな
わち一致検出信号は、対応する２個の冗長ワード線駆動
信号発生回路ＸＲＯ及びＸＲＩあるいはＸＲ２及びＸＲ
３の入力端子ＩＮＩ及びＩＮ２にそれぞれ共通に供給さ
れる。また、Ｘ系冗長選択回路ＸＲＤ２ならびにＸＲＤ
３の出力信号１３及び１４すなわち一致検出信号は、対
応する２個の冗長ワード線駆動信号発生回路ＸＲ４及び
ＸＲ５あるいはＸＲ６及びＸＲ７の入力端子ＩＮＩ及び
ＩＮ２にそれぞれ共通に供給される。
上記ワード線駆動信号発生回路Ｘ０−Ｘ７の入力端子Ｙ
τ了ｌびＣＩＭには、内部制御信号マτ２及びＣＩＭが
それぞれ共通に供給される。また、その入力端子Ｂｉ及
びＢｊには、相補内部アドレス信号ｆｉＯ及びｆｉｌが
対応する所定の組み合わせでそれぞれ供給される。一方
、冗長ワード線駆動信号発生回路ＸＲＯ〜ＸＲ７の入力
端子ＣＩＭには、上記内部制御信号ＣＩＭが共通に供給
される。
τ了ｌびＣＩＭには、内部制御信号マτ２及びＣＩＭが
それぞれ共通に供給される。また、その入力端子Ｂｉ及
びＢｊには、相補内部アドレス信号ｆｉＯ及びｆｉｌが
対応する所定の組み合わせでそれぞれ供給される。一方
、冗長ワード線駆動信号発生回路ＸＲＯ〜ＸＲ７の入力
端子ＣＩＭには、上記内部制御信号ＣＩＭが共通に供給
される。
また、ダブルワード線テストモードに用いられる冗長ワ
ード線ＲＷＬ２及びＲＷＬ３に対応する冗長ワード線駆
動信号発生回路ＸＲ２及びＸＲ３ならびにＸＲ６及びＸ
Ｒ７の入力端子Ｙτには、内部制御信号ＸＣ１が共通に
供給され、その伯の冗長ワード線駆動信号発生回路ＸＲ
Ｏ及びＸＲＩならびにＸＲ４及びＸＲ５の入力端子ｘＣ
は、回路の電源電圧に結合される。さらに、偶数番号の
冗長ワード線駆動信号発生回路ＸＲＯ，ＸＲ２，ＸＲ４
及びＸＲ６の入力端子Ｂｉには、非反転内部アドレス信
号ＢＯが共通に供給され、奇数番号の冗長ワード線駆動
信号発生回路ＸＲＩ、ＸＲ３゜ＸＲ５及びＸＲ７の入力
端子Ｂｉには、反転内部アドレス信号ＢＯが共通に供給
される。
ード線ＲＷＬ２及びＲＷＬ３に対応する冗長ワード線駆
動信号発生回路ＸＲ２及びＸＲ３ならびにＸＲ６及びＸ
Ｒ７の入力端子Ｙτには、内部制御信号ＸＣ１が共通に
供給され、その伯の冗長ワード線駆動信号発生回路ＸＲ
Ｏ及びＸＲＩならびにＸＲ４及びＸＲ５の入力端子ｘＣ
は、回路の電源電圧に結合される。さらに、偶数番号の
冗長ワード線駆動信号発生回路ＸＲＯ，ＸＲ２，ＸＲ４
及びＸＲ６の入力端子Ｂｉには、非反転内部アドレス信
号ＢＯが共通に供給され、奇数番号の冗長ワード線駆動
信号発生回路ＸＲＩ、ＸＲ３゜ＸＲ５及びＸＲ７の入力
端子Ｂｉには、反転内部アドレス信号ＢＯが共通に供給
される。
ここで、内部制御信号ＸＣＩ及びＸで１は、前述のよう
に、Ｂｔ−ＣＭＯＳダイナミック型ＲＡＭがダブルワー
ド線テストモード又はバーインテストモードとされるこ
とを条件に、それぞれ選択的にロウレベルとされる。
に、Ｂｔ−ＣＭＯＳダイナミック型ＲＡＭがダブルワー
ド線テストモード又はバーインテストモードとされるこ
とを条件に、それぞれ選択的にロウレベルとされる。
ワード線選択駆動信号ＸＯ〜ｘ７は、第２５図に例示さ
れるように、Ｂ ｔ ・ＣＭＯＳ複合論理ゲート回路に
よって構成され、対応する入力信号ＩＮｌ及びＩＮ２す
なわち対応する２個のＸ系冗長選択回路ＸＲＤＯ及びＸ
ＲＤｌあルイはＸＲＤ２及びＸＲＤ３の不一致検出信号
がともにロウレベルとされ、かつ相補内部アドレス信号
旦Ｏ及び旦ｌが対応する組み合わせでともにロウレベル
とされることを条件に、対応するワード線選択駆動信号
Ｘ０Ｕ−Ｘ３ＵあるいはＸ０Ｄ−Ｘ３Ｄを選択的にハイ
レベルとする。内部制御信号ＸＣ２がロウレベルとされ
るとき、言い換えるとＢｉ・ＣＭＯＳダイナミック型Ｒ
ＡＭがバーインテストモードとされるとき、ワード線駆
動信号発生回路ＸＯ〜ｘ７は、上記ワード線選択駆動信
号ｘｏｕ−ｘ３ＵあるいはＸ０Ｄ−Ｘ３Ｄを、入力信号
ＩＮＩ及びＩＮ２ならびに相禎内部アドレス信号−旦−
０及びＢｌに関係なく、ハイレベルとする。これにより
、すべてのワード線選択駆動信号Ｘ０Ｕ−Ｘ３Ｕならび
にＸ０Ｄ−Ｘ３Ｄが一斉にハイレベルとされるため、同
時に動作状態とされる４個のメモリアレイからそれぞれ
４本ずつ、合計１６本のワード線が一斉に選択状態とさ
れる。
れるように、Ｂ ｔ ・ＣＭＯＳ複合論理ゲート回路に
よって構成され、対応する入力信号ＩＮｌ及びＩＮ２す
なわち対応する２個のＸ系冗長選択回路ＸＲＤＯ及びＸ
ＲＤｌあルイはＸＲＤ２及びＸＲＤ３の不一致検出信号
がともにロウレベルとされ、かつ相補内部アドレス信号
旦Ｏ及び旦ｌが対応する組み合わせでともにロウレベル
とされることを条件に、対応するワード線選択駆動信号
Ｘ０Ｕ−Ｘ３ＵあるいはＸ０Ｄ−Ｘ３Ｄを選択的にハイ
レベルとする。内部制御信号ＸＣ２がロウレベルとされ
るとき、言い換えるとＢｉ・ＣＭＯＳダイナミック型Ｒ
ＡＭがバーインテストモードとされるとき、ワード線駆
動信号発生回路ＸＯ〜ｘ７は、上記ワード線選択駆動信
号ｘｏｕ−ｘ３ＵあるいはＸ０Ｄ−Ｘ３Ｄを、入力信号
ＩＮＩ及びＩＮ２ならびに相禎内部アドレス信号−旦−
０及びＢｌに関係なく、ハイレベルとする。これにより
、すべてのワード線選択駆動信号Ｘ０Ｕ−Ｘ３Ｕならび
にＸ０Ｄ−Ｘ３Ｄが一斉にハイレベルとされるため、同
時に動作状態とされる４個のメモリアレイからそれぞれ
４本ずつ、合計１６本のワード線が一斉に選択状態とさ
れる。
一方、冗長ワード線駆動信号発生回路ＸＲＯ〜ＸＲ７は
、第２５図に例示されるように、Ｂｉ・ＣＭＯＳ複合論
理ゲート回路によって構成され、対応する入力信号ＩＮ
Ｉ及びＩＮ２すなわち対応するＸ系冗長選択回路ＸＲＤ
Ｏ〜ＸＲＤ３の二つの一政検出信号１３及び１４がとも
にロウレベルとされ、かつ対応する非反転内部アドレス
信号ＢＯ又は反転内部アドレス信号ＢＯがロウレベルと
されることを条件に、対応する冗長ワード線選択駆動信
号ＸＲＯＵ−ＸＲ３ＵあるいはＸＲＯＤ〜ＸＲ３Ｄを選
択的にハイレベルとする。つまり、この実施例では、前
述のように、各メモリアレイに設けられる４本の冗長ワ
ード線が、隣接する２本のワード線を単位として切り換
えられる。このため、各Ｘ系冗長選択回路では、最下位
ビットのアドレス信号の照合を行わず、この冗長ワード
線駆動信号発生回路により相補内部アドレス信号上０を
組み合わせることで、対応する冗長ワード線のみを択一
的に選択状態としている。
、第２５図に例示されるように、Ｂｉ・ＣＭＯＳ複合論
理ゲート回路によって構成され、対応する入力信号ＩＮ
Ｉ及びＩＮ２すなわち対応するＸ系冗長選択回路ＸＲＤ
Ｏ〜ＸＲＤ３の二つの一政検出信号１３及び１４がとも
にロウレベルとされ、かつ対応する非反転内部アドレス
信号ＢＯ又は反転内部アドレス信号ＢＯがロウレベルと
されることを条件に、対応する冗長ワード線選択駆動信
号ＸＲＯＵ−ＸＲ３ＵあるいはＸＲＯＤ〜ＸＲ３Ｄを選
択的にハイレベルとする。つまり、この実施例では、前
述のように、各メモリアレイに設けられる４本の冗長ワ
ード線が、隣接する２本のワード線を単位として切り換
えられる。このため、各Ｘ系冗長選択回路では、最下位
ビットのアドレス信号の照合を行わず、この冗長ワード
線駆動信号発生回路により相補内部アドレス信号上０を
組み合わせることで、対応する冗長ワード線のみを択一
的に選択状態としている。
冗長ワード線駆動信号発生回路ＸＲ２及びＸＲ３ならび
にＸＲ６及びＸＲ７は、さらに、内部制御信号ＸＣＩが
ロウレベルとされるとき、言い換えるとＢｉ・ＣＭＯＳ
ダイナミック型ＲＡＭがダブルワード線テストモードと
されるとき、対応する冗長ワード線選択駆動信号ＸＲ２
Ｕ又はＸＲ３ＵあるいはＸＲ２Ｄ又はＸＲ３Ｄを、入力
信号ｌＮｌ及びＩＮ２に関係なく、ハイレベルとする。
にＸＲ６及びＸＲ７は、さらに、内部制御信号ＸＣＩが
ロウレベルとされるとき、言い換えるとＢｉ・ＣＭＯＳ
ダイナミック型ＲＡＭがダブルワード線テストモードと
されるとき、対応する冗長ワード線選択駆動信号ＸＲ２
Ｕ又はＸＲ３ＵあるいはＸＲ２Ｄ又はＸＲ３Ｄを、入力
信号ｌＮｌ及びＩＮ２に関係なく、ハイレベルとする。
これにより、指定される１本のワード線の他に、対応す
る冗長ワード線ＲＷＬ２又はＲＷＬ３が同時に選択状態
とされ、所定のダブルワード線テストが実行される。
る冗長ワード線ＲＷＬ２又はＲＷＬ３が同時に選択状態
とされ、所定のダブルワード線テストが実行される。
３．２．３．Ｙ系選択回路
（１）Ｙアドレスバッファ
ＹアドレスバフファＹＡＢは、第１９図に示されるよう
に、アドレス入力信号Ａ９〜Ａ１６に対応して設けられ
る８個のバッファ単位回路ＡＢを備える。これらのバッ
ファ単位回路ＡＢは、上記ＸアドレスバッファＸＡＢの
バッファ単位回路ＡＢと同一の回路構成とされる。
に、アドレス入力信号Ａ９〜Ａ１６に対応して設けられ
る８個のバッファ単位回路ＡＢを備える。これらのバッ
ファ単位回路ＡＢは、上記ＸアドレスバッファＸＡＢの
バッファ単位回路ＡＢと同一の回路構成とされる。
ＹアドレスバッファＹＡＢは、内部制御信号Ｃ３Ｕに従
って、上記アドレス入力信号Ａ９〜Ａ１６を取り込み、
保持する。また、これらのアドレス入力信号をもとに、
相補内部アドレス信号ｆｉ９〜旦」６を形成する。
って、上記アドレス入力信号Ａ９〜Ａ１６を取り込み、
保持する。また、これらのアドレス入力信号をもとに、
相補内部アドレス信号ｆｉ９〜旦」６を形成する。
（２）Ｙプリデコーダ
Ｙプリデコード信号Ｄは、第２２図に示されるように、
Ｂｉ・ＣＭＯＳ論理ゲート回路からなり４個ずつ組をな
す合計１６個の単位回路を含む。
Ｂｉ・ＣＭＯＳ論理ゲート回路からなり４個ずつ組をな
す合計１６個の単位回路を含む。
これらの単位回路は、対応する２ビットの相補内部アド
レス信号１９及びＢ１０．Ｂ１１及びＢ１２、Ｂ１３及
びＢ１４あ、るいはＢ１５及び旦１６が対応する組み合
わせでともにロウレベルとされることを条件に、その出
力信号すなわちプリデコード信号ＡＹＯＯ〜ＡＹＯ３，
ＡＹ２０−ＡＹ２３、ＡＹ４０〜ＡＹ４３あるいはＡＹ
６０〜ＡＹ６３をそれぞれ択一的にハイレベルとする。
レス信号１９及びＢ１０．Ｂ１１及びＢ１２、Ｂ１３及
びＢ１４あ、るいはＢ１５及び旦１６が対応する組み合
わせでともにロウレベルとされることを条件に、その出
力信号すなわちプリデコード信号ＡＹＯＯ〜ＡＹＯ３，
ＡＹ２０−ＡＹ２３、ＡＹ４０〜ＡＹ４３あるいはＡＹ
６０〜ＡＹ６３をそれぞれ択一的にハイレベルとする。
（３）Ｙ系冗長回路
Ｙ系冗長回路ＹＲは、第２３図に示されるように、上辺
側メモリマットＭＡＴＯ〜ＭＡＴ３の４組の冗長相補ビ
ット縁立ＢＬＯ〜旦ＢＬ３に対応して設けられる２個の
Ｙ系冗長選択回路ＹＲＤＯ及びＹＲＤＩと、下辺側メモ
リマットＭＡＴ４〜ＭＡＴＴの４組の冗長相補ビット線
ＲＢＬＯ〜ｆｌＢＬ３に対応して設けられる２個のＹ系
冗長選択回路ＹＲＤ２及びＹＲＤ３とを備える。各Ｙ系
冗長選択回路は、第２４図に示されるように、１個の冗
長イネーブル回路ＲＣＥと、相補内部アドレス信号ｉ９
〜８１６に対応して設けられる８個の冗長アドレス比較
回路ＲＣＡ９〜ＲＣＡ１６を備える。これらの冗長イネ
ーブル回路及び冗長アドレス比較回路は、上記Ｘ系冗長
選択回路ＸＲＤＯ〜ＸＲＤ３を構成する冗長イネーブル
回路ＲＣＥ及び冗長アドレス比較回路ＲＣＡＩ〜ＲＣＡ
６とそれぞれ同一の回路構成とされる。また、冗長イネ
ーブル回路ＲＣＥの検出ノード１０は、冗長アドレス比
較回路ＲＣＡ９〜ＲＣＡ１６の検出ノード２０に共通結
合され、検出ノード１１及び検出ノード１２は、それぞ
れ４個の冗長アドレス比較回路ＲＣＡ９〜ＲＣＡ１２あ
るいはＲＣＡ１３〜ＲＣＡ１６の検出ノード２１及び２
２を串刺しするように直列結合され、その遠端において
回路の接地電位に結合される。
側メモリマットＭＡＴＯ〜ＭＡＴ３の４組の冗長相補ビ
ット縁立ＢＬＯ〜旦ＢＬ３に対応して設けられる２個の
Ｙ系冗長選択回路ＹＲＤＯ及びＹＲＤＩと、下辺側メモ
リマットＭＡＴ４〜ＭＡＴＴの４組の冗長相補ビット線
ＲＢＬＯ〜ｆｌＢＬ３に対応して設けられる２個のＹ系
冗長選択回路ＹＲＤ２及びＹＲＤ３とを備える。各Ｙ系
冗長選択回路は、第２４図に示されるように、１個の冗
長イネーブル回路ＲＣＥと、相補内部アドレス信号ｉ９
〜８１６に対応して設けられる８個の冗長アドレス比較
回路ＲＣＡ９〜ＲＣＡ１６を備える。これらの冗長イネ
ーブル回路及び冗長アドレス比較回路は、上記Ｘ系冗長
選択回路ＸＲＤＯ〜ＸＲＤ３を構成する冗長イネーブル
回路ＲＣＥ及び冗長アドレス比較回路ＲＣＡＩ〜ＲＣＡ
６とそれぞれ同一の回路構成とされる。また、冗長イネ
ーブル回路ＲＣＥの検出ノード１０は、冗長アドレス比
較回路ＲＣＡ９〜ＲＣＡ１６の検出ノード２０に共通結
合され、検出ノード１１及び検出ノード１２は、それぞ
れ４個の冗長アドレス比較回路ＲＣＡ９〜ＲＣＡ１２あ
るいはＲＣＡ１３〜ＲＣＡ１６の検出ノード２１及び２
２を串刺しするように直列結合され、その遠端において
回路の接地電位に結合される。
これらのことから、Ｙ系冗長選択回路ＹＲＤＯ〜ＹＲＤ
３の出力信号ｌＯは、メモリアクセスに際して供給され
るアドレスと対応する２組の冗長相補データ線に割り当
てられた不良アドレスとが１ビットでも不一致であると
き、選択的にロウレベルとされ、いわゆる不一致検出信
号として供される。また、各Ｙ系冗長選択回路の出力信
号１３及び１４は、メモリアクセスに際して供給される
Ｙアドレスの上位又は下位の４ビツトと対応する２組の
冗長相補データ線に割り当てられた不良アドレスの上位
又は下位の４ビツトが全ビット−政するとき、選択的に
ロウレベルとされ、いわゆる一致検出信号として供され
る。
３の出力信号ｌＯは、メモリアクセスに際して供給され
るアドレスと対応する２組の冗長相補データ線に割り当
てられた不良アドレスとが１ビットでも不一致であると
き、選択的にロウレベルとされ、いわゆる不一致検出信
号として供される。また、各Ｙ系冗長選択回路の出力信
号１３及び１４は、メモリアクセスに際して供給される
Ｙアドレスの上位又は下位の４ビツトと対応する２組の
冗長相補データ線に割り当てられた不良アドレスの上位
又は下位の４ビツトが全ビット−政するとき、選択的に
ロウレベルとされ、いわゆる一致検出信号として供され
る。
Ｙ系冗長選択回路ＹＲＤＯ〜ＹＲＤ３の出力信号１３及
び１４すなわち一致検出信号は、対応する２人カッアゲ
ート回路によって負論理積がとられた後、対応する２組
の冗長相補データ線を選択するための選択制御信号ＹＲ
ＯＵ、ＹＲＩＵあるいはＹＲＯＤ、ＹＲＩＤとなる。ま
た、Ｙ系冗長選択回路ＹＲＤＯ及びＹＲＤＩあるいはＹ
ＲＤ２及びＹＲＤ３の出力信号１０すなわち不一致検出
信号は、同様に２人カッアゲート回路によってそれぞれ
負論理積がとられた後、冗長相補データ線以外の相補デ
ータ線を選択するための選択制御信号ＹＲＵ又はＹＲＤ
となる。
び１４すなわち一致検出信号は、対応する２人カッアゲ
ート回路によって負論理積がとられた後、対応する２組
の冗長相補データ線を選択するための選択制御信号ＹＲ
ＯＵ、ＹＲＩＵあるいはＹＲＯＤ、ＹＲＩＤとなる。ま
た、Ｙ系冗長選択回路ＹＲＤＯ及びＹＲＤＩあるいはＹ
ＲＤ２及びＹＲＤ３の出力信号１０すなわち不一致検出
信号は、同様に２人カッアゲート回路によってそれぞれ
負論理積がとられた後、冗長相補データ線以外の相補デ
ータ線を選択するための選択制御信号ＹＲＵ又はＹＲＤ
となる。
３．２．４．２系選択回路
（１） ｚアドレスバッファ
ＺアドレスバッファＺＡＢは、アドレス入力信号Ａ１７
〜Ａ１９に対応して設けられる３個のバッファ単位回路
ＺＡＢを備える。これらのバッファ単位回路は、第３１
図に例示されるように、ＴＴＬ及びＥＣＬレベルに対応
して設けられる二つの入力回路及びラッチ回路を含み、
内部制御信号ＦＢがロウレベルとされるとき、選択的に
有効とされる。ＺアドレスバンファＺＡＢば、ＣＥバッ
ファＣＥＢから供給される内部制御信号ＣＯに従って、
対応する上記入力アドレス信号Ａ１７〜Ａ１９を取り込
み、保持する。また、これらの入力アドレス信号をもと
に、相補内部アドレス信号１１７〜Ｂ１９を形成する。
〜Ａ１９に対応して設けられる３個のバッファ単位回路
ＺＡＢを備える。これらのバッファ単位回路は、第３１
図に例示されるように、ＴＴＬ及びＥＣＬレベルに対応
して設けられる二つの入力回路及びラッチ回路を含み、
内部制御信号ＦＢがロウレベルとされるとき、選択的に
有効とされる。ＺアドレスバンファＺＡＢば、ＣＥバッ
ファＣＥＢから供給される内部制御信号ＣＯに従って、
対応する上記入力アドレス信号Ａ１７〜Ａ１９を取り込
み、保持する。また、これらの入力アドレス信号をもと
に、相補内部アドレス信号１１７〜Ｂ１９を形成する。
ここで、アドレス入力信号Ａ１Ｂ及びＡ１９に対応する
バッファ単位回路ＺＡＢのＴ１入力端子には、内部制御
信号７丁が供給され、アドレス入力信号Ａ１７に対応す
るバッファ単位回路ＺＡＢの下下λ力端子は、回路の接
地電位に結合される。
バッファ単位回路ＺＡＢのＴ１入力端子には、内部制御
信号７丁が供給され、アドレス入力信号Ａ１７に対応す
るバッファ単位回路ＺＡＢの下下λ力端子は、回路の接
地電位に結合される。
（２）ｚプリデコーダ
ＺプリデコーダＺＡＤは、上記相補内部アドレス信号旦
ｊ７〜旦１９を対応する所定の組み合わせで受ける８個
の単位回路を含む、これらの単位回路は、上記内部制御
信号Ｔτがロウレベルとされるとき、すなわちＢｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭが×４ビット構成でないと
き、選択的に有効とされ、相補内部アドレス信号１１７
〜ｖ１９が対応する組み合わせで一斉にハイレベルとさ
れることを条件に、対応する入出力選択信号ＡＺＯ〜Ａ
Ｚ７を択一的にハイレベルとする。Ｂｉ・ＣＭＯＳダイ
ナミック型ＲＡＭが×４ビット構成とされ、内部制御信
号ＦＢがハイレベルとされる場合、相補内部アドレス信
号Ｂ１７のみが有効となる。このとき、上記入出力選択
信号ＡＺＯ−ＡＺ７は、それぞれ４つずつ同時にかつ選
択的にハイレベルとされる。
ｊ７〜旦１９を対応する所定の組み合わせで受ける８個
の単位回路を含む、これらの単位回路は、上記内部制御
信号Ｔτがロウレベルとされるとき、すなわちＢｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭが×４ビット構成でないと
き、選択的に有効とされ、相補内部アドレス信号１１７
〜ｖ１９が対応する組み合わせで一斉にハイレベルとさ
れることを条件に、対応する入出力選択信号ＡＺＯ〜Ａ
Ｚ７を択一的にハイレベルとする。Ｂｉ・ＣＭＯＳダイ
ナミック型ＲＡＭが×４ビット構成とされ、内部制御信
号ＦＢがハイレベルとされる場合、相補内部アドレス信
号Ｂ１７のみが有効となる。このとき、上記入出力選択
信号ＡＺＯ−ＡＺ７は、それぞれ４つずつ同時にかつ選
択的にハイレベルとされる。
ＺプリデコーダＺＡＤの上記デコード動作は、試験制御
信号ＴＭＢがハイレベルとされるとき、言い換えるとＢ
ｉ・ＣＭＯＳダイナミック型ＲＡＭがマルチビットテス
トモードとされるとき、選択的に停止される。
信号ＴＭＢがハイレベルとされるとき、言い換えるとＢ
ｉ・ＣＭＯＳダイナミック型ＲＡＭがマルチビットテス
トモードとされるとき、選択的に停止される。
３、２．５ 、データ入出力部
（１）データ入カバソファ
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、４１固のデー
タ人カバソファＤＩＢＩ〜ＤＩＢ４を備える。これらの
データ入カバソファの入力端子は、第２図に示されるよ
うに、Ｂｉ・ＣＭＯＳグイナミンク型ＲＡＭが×４ビッ
ト構成とされるとき、対応するデータ入出力端子Ｉ／Ｏ
１〜Ｉ／Ｏ４に結合される。このとき、データ入力バッ
ファＤＩＢ１〜ＤＩＢ４の出力端子は、対応する２個の
ライトアンプＷＡＯ及びＷＡＩないしＷＡ６及びＷＡ７
の入力端子にそれぞれ共通結合される。Ｂｉ・ＣＭＯＳ
ダイナミック型ＲＡＭが×１ビット構成とされるとき、
データ入力バッフｙＤＩＢ４の入力端子のみがデータ入
力端子ＤＩに結合され、その他のデータ入力バッフｙＤ
ＩＢ１〜ＤＩＢ３は、実質的にその動作が停止される。
タ人カバソファＤＩＢＩ〜ＤＩＢ４を備える。これらの
データ入カバソファの入力端子は、第２図に示されるよ
うに、Ｂｉ・ＣＭＯＳグイナミンク型ＲＡＭが×４ビッ
ト構成とされるとき、対応するデータ入出力端子Ｉ／Ｏ
１〜Ｉ／Ｏ４に結合される。このとき、データ入力バッ
ファＤＩＢ１〜ＤＩＢ４の出力端子は、対応する２個の
ライトアンプＷＡＯ及びＷＡＩないしＷＡ６及びＷＡ７
の入力端子にそれぞれ共通結合される。Ｂｉ・ＣＭＯＳ
ダイナミック型ＲＡＭが×１ビット構成とされるとき、
データ入力バッフｙＤＩＢ４の入力端子のみがデータ入
力端子ＤＩに結合され、その他のデータ入力バッフｙＤ
ＩＢ１〜ＤＩＢ３は、実質的にその動作が停止される。
このとき、上記データ入力バッファＤＩＢ４の出力端子
は、すべてのライトアンプＷＡ Ｏ−ＷＡ ７の入力端
子に共通結合される。
は、すべてのライトアンプＷＡ Ｏ−ＷＡ ７の入力端
子に共通結合される。
データ入力バッファＤＩＢＩ−ＤＩＢ４は、第３９図に
例示されるように、ＴＴＬ及びＥＣＬレベルに対応して
設けられる二つの入力回路からなり、内部制御信号ＷＩ
Ｂ又は試験制御信号ＴＭＢがハイレベルとされることを
条件に、対応する入力信号ＩＮすなわち入力データを取
り込む。
例示されるように、ＴＴＬ及びＥＣＬレベルに対応して
設けられる二つの入力回路からなり、内部制御信号ＷＩ
Ｂ又は試験制御信号ＴＭＢがハイレベルとされることを
条件に、対応する入力信号ＩＮすなわち入力データを取
り込む。
ここで、上記内部制御信号ＷＩＢは、後述するように、
Ｂｉ −ＣＭＯＳダイナミック型ＲＡＭが書き込み系の
動作サイクルとされるとき、選択的にハイレベルとされ
、試験制御信号ＴＭＢは、Ｂｉ−ｃＭＯｓダイナミック
型ＲＡＭがマルチビットテストモードとされるとき、選
択的にハイレベルとされる。
Ｂｉ −ＣＭＯＳダイナミック型ＲＡＭが書き込み系の
動作サイクルとされるとき、選択的にハイレベルとされ
、試験制御信号ＴＭＢは、Ｂｉ−ｃＭＯｓダイナミック
型ＲＡＭがマルチビットテストモードとされるとき、選
択的にハイレベルとされる。
（２）ライトアンプ
Ｂｉ・ＣＭＯＳグイナミンク型ＲＡＭは、各対の書き込
み用コモンＩ１０線里１００Ｌ及び立１００ＲないしＷ
Ｉ０７Ｌ及びＷＩ０７Ｒに対応して設けられる８個のラ
イトアンプＷＡ Ｏ−ＷＡ ７を備える。これらのライ
トアンプの入力端子は、前述のように、データ入力バッ
ファＤＩＢＩ〜ＤＩＢ４の出力端子に所定の組み合わせ
をもって結合され、その出力端子は、対応する２組の上
記書き込み用コモンＩ１０線に結合される。ライトアン
プＷＡ Ｏ−ＷＡ ７には、第２図に示されるように、
内部制御信号Ｃ２Ｄ及びＷＧならびに試験制御信号ＴＭ
Ｂ及び相補選択信号ＡＸ？Ｗが共通に供給され、対応す
る上記入出力選択信号ＡＺＯ〜ＡＺ７が供給される。こ
こで、内部制御信号ＷＧは、Ｂｉ・ＣＭＯＳダイナミッ
ク型ＲＡＭが書き込み系の動作サイクルとされるとき、
所定のタイミングで選択的にハイレベルとされる。
み用コモンＩ１０線里１００Ｌ及び立１００ＲないしＷ
Ｉ０７Ｌ及びＷＩ０７Ｒに対応して設けられる８個のラ
イトアンプＷＡ Ｏ−ＷＡ ７を備える。これらのライ
トアンプの入力端子は、前述のように、データ入力バッ
ファＤＩＢＩ〜ＤＩＢ４の出力端子に所定の組み合わせ
をもって結合され、その出力端子は、対応する２組の上
記書き込み用コモンＩ１０線に結合される。ライトアン
プＷＡ Ｏ−ＷＡ ７には、第２図に示されるように、
内部制御信号Ｃ２Ｄ及びＷＧならびに試験制御信号ＴＭ
Ｂ及び相補選択信号ＡＸ？Ｗが共通に供給され、対応す
る上記入出力選択信号ＡＺＯ〜ＡＺ７が供給される。こ
こで、内部制御信号ＷＧは、Ｂｉ・ＣＭＯＳダイナミッ
ク型ＲＡＭが書き込み系の動作サイクルとされるとき、
所定のタイミングで選択的にハイレベルとされる。
ライトアンプＷＡ Ｏ−ＷＡ ７は、特に制限されない
が、第３９図に例示されるように、書き込み用コモンＩ
１０線Ｗ１００Ｌ〜ＷＩ０７Ｌあるいは一火１００Ｒ〜
−ＷＩ０７Ｒに対応して設けられる２組の書き込み回路
を含む、これらの書き込み回路は、上記内部制御信号Ｃ
２Ｄがロウレベルとされ、かつ内部制御信号ＷＧと試験
制御信号ＴＭＢあるいは対応する入出力選択信号ＡＺＯ
〜ＡＺ７がハイレベルとされるとき、対応する非反転又
は反転選択信号ＡＸ？Ｗがロウレベルとされることを条
件に、選択的に動作状態とされる。この動作状態におい
て、各書き込み回路は、入力データＤＩに従ったＭＯＳ
レベルの相補書き込み１８号を形成し、対応する書き込
み用コモンＩ１０線里■０ＯＬ−ＷＩ０７ＬあるいはＷ
ｌｏｏＲ〜Ｗ１０７Ｒに選択的に供給する。
が、第３９図に例示されるように、書き込み用コモンＩ
１０線Ｗ１００Ｌ〜ＷＩ０７Ｌあるいは一火１００Ｒ〜
−ＷＩ０７Ｒに対応して設けられる２組の書き込み回路
を含む、これらの書き込み回路は、上記内部制御信号Ｃ
２Ｄがロウレベルとされ、かつ内部制御信号ＷＧと試験
制御信号ＴＭＢあるいは対応する入出力選択信号ＡＺＯ
〜ＡＺ７がハイレベルとされるとき、対応する非反転又
は反転選択信号ＡＸ？Ｗがロウレベルとされることを条
件に、選択的に動作状態とされる。この動作状態におい
て、各書き込み回路は、入力データＤＩに従ったＭＯＳ
レベルの相補書き込み１８号を形成し、対応する書き込
み用コモンＩ１０線里■０ＯＬ−ＷＩ０７ＬあるいはＷ
ｌｏｏＲ〜Ｗ１０７Ｒに選択的に供給する。
ところで、この実施例のＢ ｉ −ＣＭＯＳダイナミッ
ク型ＲＡＭでは、ライトアンプＷＡＯ〜ＷＡ７が、入出
力選択信号ＡＺＯ〜ＡＺ７に従って択一的に動作状態と
される。そして、１３ｉ−ｃＭＯＳダイナミック型ＲＡ
ＭがＳＣライトサイクルとされる場合、１回のメモリア
クセスにおいて、入出力選択信号ＡＺＯ−ＡＺ７がアド
レス入力信号Ａ１７〜Ａ１９に従って順次形成され、同
時に選択状態とされる８（ｌ！のメモリセルに対する連
続高速署き込み動作が行われる。しかし、このＢｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭでは、後述するように、リ
ードアンプＲＡＧ〜ＲＡ７がバイポーラトランジスタに
よって構成され、その動作が高速化されているにもかか
わらず、ライトアンプＷＡＯ〜ＷＡ７は、ＣＭＯＳを基
本構成として構成され、充分な動作速度が得られない、
その結果、ＳＣライトサイクルにおけるサイクルタイム
が、ライトアンプＷＡＧ〜ＷＡ７の動作速度によって律
則され、制限される。
ク型ＲＡＭでは、ライトアンプＷＡＯ〜ＷＡ７が、入出
力選択信号ＡＺＯ〜ＡＺ７に従って択一的に動作状態と
される。そして、１３ｉ−ｃＭＯＳダイナミック型ＲＡ
ＭがＳＣライトサイクルとされる場合、１回のメモリア
クセスにおいて、入出力選択信号ＡＺＯ−ＡＺ７がアド
レス入力信号Ａ１７〜Ａ１９に従って順次形成され、同
時に選択状態とされる８（ｌ！のメモリセルに対する連
続高速署き込み動作が行われる。しかし、このＢｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭでは、後述するように、リ
ードアンプＲＡＧ〜ＲＡ７がバイポーラトランジスタに
よって構成され、その動作が高速化されているにもかか
わらず、ライトアンプＷＡＯ〜ＷＡ７は、ＣＭＯＳを基
本構成として構成され、充分な動作速度が得られない、
その結果、ＳＣライトサイクルにおけるサイクルタイム
が、ライトアンプＷＡＧ〜ＷＡ７の動作速度によって律
則され、制限される。
これに対処するため、例えば、第８９図に示されるよう
に、データ入力端子ＤＩを介して供給される入力データ
ＤＩを、−旦、各ライトアンプに設けられるラッチ回路
ＬＴに取り込んだ後、所定の時間が経過した時点で内部
制御信号ＷＧを一時的にハイレベルとし、同時に選択状
態とされる８個のメモリセルに一斉に書き込む方法が考
えられる。この場合、シリアルに供給される入力データ
のレートは、ライトアンプの動作速度によって律則され
ない。
に、データ入力端子ＤＩを介して供給される入力データ
ＤＩを、−旦、各ライトアンプに設けられるラッチ回路
ＬＴに取り込んだ後、所定の時間が経過した時点で内部
制御信号ＷＧを一時的にハイレベルとし、同時に選択状
態とされる８個のメモリセルに一斉に書き込む方法が考
えられる。この場合、シリアルに供給される入力データ
のレートは、ライトアンプの動作速度によって律則され
ない。
（３）リードアンプ及びリードアンプ制御回路Ｂｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭは、第２図に示されるよう
に、２組の読み出し用コモンＩ１０線−Ｒ１００Ｌ及び
且ｊｏＯＲないし且１０７Ｌ及びＲＩ０７Ｒに対応して
設けられる８個のリードアンプＲＡＧ〜ＲＡ７を備える
。これらのリードアンプの入力端子は、対応する２組の
読み出し用コモンＩ１０線且１００Ｌ及びＲ１００Ｒな
いしＲＩ０７Ｌ及びＲＩ０７Ｒにそれぞれ結合され、そ
の出力端子は、データ選択回路ＤＳ８及びマルチビット
テスト回路ＭＢＴの対応する入力端子ならびに対応する
データ選択回路ＤＳ２１〜Ｄ３２４の一方又は他方の入
力端子に結合される。
ＭＯＳダイナミック型ＲＡＭは、第２図に示されるよう
に、２組の読み出し用コモンＩ１０線−Ｒ１００Ｌ及び
且ｊｏＯＲないし且１０７Ｌ及びＲＩ０７Ｒに対応して
設けられる８個のリードアンプＲＡＧ〜ＲＡ７を備える
。これらのリードアンプの入力端子は、対応する２組の
読み出し用コモンＩ１０線且１００Ｌ及びＲ１００Ｒな
いしＲＩ０７Ｌ及びＲＩ０７Ｒにそれぞれ結合され、そ
の出力端子は、データ選択回路ＤＳ８及びマルチビット
テスト回路ＭＢＴの対応する入力端子ならびに対応する
データ選択回路ＤＳ２１〜Ｄ３２４の一方又は他方の入
力端子に結合される。
これらのリードアンプには、上述のＸプリデコーダＡＸ
７から、相補選択信号へＸ７Ｒが共通に供給される。ま
た、後述するリードアンプ制御回路ＲＡＣから、相補内
部制御信号Ｒ３及びＭＥと、内部制御信号Ｒ３Ｄ、ＭＡ
、ＭＬＴ及びＭＬＴＤが共通に供給される。
７から、相補選択信号へＸ７Ｒが共通に供給される。ま
た、後述するリードアンプ制御回路ＲＡＣから、相補内
部制御信号Ｒ３及びＭＥと、内部制御信号Ｒ３Ｄ、ＭＡ
、ＭＬＴ及びＭＬＴＤが共通に供給される。
ここで、上記相補内部制御信号且Ｓ及びＭＥならびに内
部制御信号Ｒ３Ｄ、ＭＡ、ＭＬＴ及びＭＬＴＤは、第３
３図に示されるリードアンプ制御回路ＲＡＣにより、第
４６図の信号波形図に示されるようなタイミング条件で
形成される。すなわち、相補内部制御信号Ｒ３（第１の
タイミング信号）は、チップイネーブル信号ＣＥがロウ
レベルとされ内部制御信号ＣＩＤがハイレベルとされる
ことで有効すなわち論理“ｌ”とされ、内部制御信号Ｒ
３Ｄは、上記相補内部制御信号にやや遅れてロウレベル
とされる。相補内部制御信号Ｒ３は、内部制御信号ＣＩ
Ｄ及びＳＡの論理和信号の遅延信号がハイレベルとされ
かつさらに所定の遅延時間が経過した時点で、論理“０
″とされ、やや遅れて内部制御信号Ｒ３Ｄがハイレベル
に戻される。
部制御信号Ｒ３Ｄ、ＭＡ、ＭＬＴ及びＭＬＴＤは、第３
３図に示されるリードアンプ制御回路ＲＡＣにより、第
４６図の信号波形図に示されるようなタイミング条件で
形成される。すなわち、相補内部制御信号Ｒ３（第１の
タイミング信号）は、チップイネーブル信号ＣＥがロウ
レベルとされ内部制御信号ＣＩＤがハイレベルとされる
ことで有効すなわち論理“ｌ”とされ、内部制御信号Ｒ
３Ｄは、上記相補内部制御信号にやや遅れてロウレベル
とされる。相補内部制御信号Ｒ３は、内部制御信号ＣＩ
Ｄ及びＳＡの論理和信号の遅延信号がハイレベルとされ
かつさらに所定の遅延時間が経過した時点で、論理“０
″とされ、やや遅れて内部制御信号Ｒ３Ｄがハイレベル
に戻される。
各リードアンプでは、後述するように、相補内部制御信
号旦Ｓが論理′″ｌ”とされることで、その電流電圧変
換回路が動作状態とされ、また相補内部制御信号アＲＳ
が論理′１”とされてから内部制御信号Ｒ３Ｄがロウレ
ベルとされるまでの間、対応する読み出し用コモンＩ１
０線のレベル変動が抑制される。
号旦Ｓが論理′″ｌ”とされることで、その電流電圧変
換回路が動作状態とされ、また相補内部制御信号アＲＳ
が論理′１”とされてから内部制御信号Ｒ３Ｄがロウレ
ベルとされるまでの間、対応する読み出し用コモンＩ１
０線のレベル変動が抑制される。
次に、リードアンプ制御回路ＲＡＣでは、内部制御信号
ＳＡがハイレベルとされ各メモリアレイのセンスアンプ
が動作状態とされる時点で、内部制御信号ＭＡ（第２の
タイミング信号）が有効すなわちハイレベルとされ、は
ぼ同時に相補内部制御信号ＭＥが論理“１”とされる。
ＳＡがハイレベルとされ各メモリアレイのセンスアンプ
が動作状態とされる時点で、内部制御信号ＭＡ（第２の
タイミング信号）が有効すなわちハイレベルとされ、は
ぼ同時に相補内部制御信号ＭＥが論理“１”とされる。
内部制御信号ＭＡは、上記内部制御信号且Ｓが論理“０
”とされることでロウレベルに戻される。また、相補内
部制御信号ＭＥは、後述する内部制御信号ＭＬＴがロウ
レベルとされることで論理″０″とされる。
”とされることでロウレベルに戻される。また、相補内
部制御信号ＭＥは、後述する内部制御信号ＭＬＴがロウ
レベルとされることで論理″０″とされる。
各リードアンプでは、後述するように、内部制御信号Ｍ
Ａがハイレベルとされる間、その差動増幅回路が動作状
態とされ、また、相補内部制御信号ＭＥが論理″１”と
される間、各ノードのイコライズ処理が停止される。
Ａがハイレベルとされる間、その差動増幅回路が動作状
態とされ、また、相補内部制御信号ＭＥが論理″１”と
される間、各ノードのイコライズ処理が停止される。
そして、リードアンプ制御回路ＲＡＣでは、上記内部制
御信号ＣＩＤ及びＳＡの論理和信号の遅延信号がハイレ
ベルとされる時点で、内部制御信号ＭＬＴ（第３のタイ
ミング信号）がハイレベルとされ、さらに上記内部制御
信号ＭＡがロウレベルとされる時点で、内部制御信号Ｍ
ＬＴＤ （第４のタイミング信号）がハイレベルとされ
る。内部制御信号ＭＬＴは、内部制御信号ＯＥがロウレ
ベルとされることでロウレベルに戻され、次いで内部制
御信号ＭＬＴＤがロウレベルに戻される。各リードアン
プでは、後述するように、内部制御信号ＭＬＴがハイレ
ベルとされることで、そのＭＯＳラッチが動作状態とさ
れ、また、内部制御信号ＭＬＴＤがハイレベルとされる
ことで、レベル補正用の負荷手段が結合される。
御信号ＣＩＤ及びＳＡの論理和信号の遅延信号がハイレ
ベルとされる時点で、内部制御信号ＭＬＴ（第３のタイ
ミング信号）がハイレベルとされ、さらに上記内部制御
信号ＭＡがロウレベルとされる時点で、内部制御信号Ｍ
ＬＴＤ （第４のタイミング信号）がハイレベルとされ
る。内部制御信号ＭＬＴは、内部制御信号ＯＥがロウレ
ベルとされることでロウレベルに戻され、次いで内部制
御信号ＭＬＴＤがロウレベルに戻される。各リードアン
プでは、後述するように、内部制御信号ＭＬＴがハイレ
ベルとされることで、そのＭＯＳラッチが動作状態とさ
れ、また、内部制御信号ＭＬＴＤがハイレベルとされる
ことで、レベル補正用の負荷手段が結合される。
リードアンプＲＡＯ〜ＲＡ７は、第３２図に例示される
ように、読み出し用コモンＩ１０線ＲＩＯＬ （Ｒ１０
０Ｌ−ＲＩ０７Ｌ）及び−ＲＩＯＲ（且１００Ｒ−Ｒｒ
０７Ｒ）に対応して設けられる２個の単位リードアンプ
ＵＲＡＯ及びＵＲＡ １と、これらの単位リードアン−
プの相補出力信号を選択的に受ける出力ラッチＯＬとを
備える。
ように、読み出し用コモンＩ１０線ＲＩＯＬ （Ｒ１０
０Ｌ−ＲＩ０７Ｌ）及び−ＲＩＯＲ（且１００Ｒ−Ｒｒ
０７Ｒ）に対応して設けられる２個の単位リードアンプ
ＵＲＡＯ及びＵＲＡ １と、これらの単位リードアン−
プの相補出力信号を選択的に受ける出力ラッチＯＬとを
備える。
このうち、単位リードアンプＵＲＡＯ及びＵＲＡｌは、
一対のバイポーラトランジスタＴ３及びＴ４を基本構成
とする電流電圧変換回路と、バイポーラトランジスタＴ
５及びＴ６を基本構成とする一対のエミッタフォロア回
路と、差動バイポーラトランジスタＴ７及びＴ８を基本
構成とする差動増幅回路とをそれぞれ含む。
一対のバイポーラトランジスタＴ３及びＴ４を基本構成
とする電流電圧変換回路と、バイポーラトランジスタＴ
５及びＴ６を基本構成とする一対のエミッタフォロア回
路と、差動バイポーラトランジスタＴ７及びＴ８を基本
構成とする差動増幅回路とをそれぞれ含む。
各単位リードアンプの電流電圧変換回路及び−対のエミ
ッタフォロア回路は、相補内部制御信号Ｒ３が論理゛１
”とされることで選択的に動作状態とされる。この動作
状態において、電流電圧変換回路は、選択されたメモリ
セルから対応する読み出し用コモン１７０線を介して電
流信号として伝達される読み出し信号を、トランジスタ
Ｔ３及びＴ４のコレクタにおいて電圧信号に変換する。
ッタフォロア回路は、相補内部制御信号Ｒ３が論理゛１
”とされることで選択的に動作状態とされる。この動作
状態において、電流電圧変換回路は、選択されたメモリ
セルから対応する読み出し用コモン１７０線を介して電
流信号として伝達される読み出し信号を、トランジスタ
Ｔ３及びＴ４のコレクタにおいて電圧信号に変換する。
これらの電圧信号は、エミッタフォロア回路を経て、対
応する差動増幅回路に伝達される。
応する差動増幅回路に伝達される。
ところで、電流電圧変換回路を構成するトランジスタＴ
３及びＴ４のエミッタすなわち読み出し用コモン！１０
線の非反転及び反転信号線と回路の接地電位との間には
、上記内部制御信号旦Ｓが論理“ｌ”とされてから内部
制御信号Ｒ３Ｄがロウレベルとされるまでの間、Ｎチャ
ンネルＭＯＳＦＥＴＱＮＩ及びＱＮ２からなる負荷手段
が一時的に接続される。これにより、Ｂｉ・ＣＭＯＳダ
イナミック型ＲＡＭが選択状態とされる当初でありかつ
比較的電源変動が大きくなるこのタイミングで、トラン
ジスタＴ３及びＴ４のエミッタ電位のレベルを電源変動
に追随させることができる。
３及びＴ４のエミッタすなわち読み出し用コモン！１０
線の非反転及び反転信号線と回路の接地電位との間には
、上記内部制御信号旦Ｓが論理“ｌ”とされてから内部
制御信号Ｒ３Ｄがロウレベルとされるまでの間、Ｎチャ
ンネルＭＯＳＦＥＴＱＮＩ及びＱＮ２からなる負荷手段
が一時的に接続される。これにより、Ｂｉ・ＣＭＯＳダ
イナミック型ＲＡＭが選択状態とされる当初でありかつ
比較的電源変動が大きくなるこのタイミングで、トラン
ジスタＴ３及びＴ４のエミッタ電位のレベルを電源変動
に追随させることができる。
その結果、電流電圧変換回路の動作が高速化され、Ｂｉ
・ＣＭＯＳダイナミック型ＲＡＭの読み出し動作が高速
化される。
・ＣＭＯＳダイナミック型ＲＡＭの読み出し動作が高速
化される。
次に、各単位リードアンプの差動増幅回路は、上記内部
制御信号ＭＡがハイレベルとされ、かつ対応する反転選
択信号ＡＸ７Ｒ又は非反転選択信号ＡＸ７Ｒがハイレベ
ルとされることで、選択的に動作状態とされる。この動
作状態において、差動増幅回路は、上記電流電圧変換回
路から一対のエミッタフォロア回路を介して電圧信号と
して伝達される読み出し信号を増幅し、出力ラッチＯＬ
に伝達する。このように、比較的消費電流の大きな差動
増幅回路が、内部制御信号Ｍ／Ｏ線に従って一時的に動
作状態とされることで、Ｂ ｉ −ＣＭＯＳダイナミ・
ツク型ＲＡＭのロングサイクルにおける低消費電力化が
図られる。
制御信号ＭＡがハイレベルとされ、かつ対応する反転選
択信号ＡＸ７Ｒ又は非反転選択信号ＡＸ７Ｒがハイレベ
ルとされることで、選択的に動作状態とされる。この動
作状態において、差動増幅回路は、上記電流電圧変換回
路から一対のエミッタフォロア回路を介して電圧信号と
して伝達される読み出し信号を増幅し、出力ラッチＯＬ
に伝達する。このように、比較的消費電流の大きな差動
増幅回路が、内部制御信号Ｍ／Ｏ線に従って一時的に動
作状態とされることで、Ｂ ｉ −ＣＭＯＳダイナミ・
ツク型ＲＡＭのロングサイクルにおける低消費電力化が
図られる。
一方、各リードアンプの出力ラッチＯＬは、そのベース
に、上記単位リードアンプＵＲＡＯ又はＵＲＡ ｌの差
動増幅回路から出力される相補出力信号を受け、かつ一
対の出力エミッタフォロア回路を構成するバイポーラト
ランジスタＴ９及びＴ１０を含む、これらのトランジス
タのベースと回路の接地電位（第２の電源電圧）との間
には、交差結合される一対のＮチャンネルＭＯＳＦＥＴ
ＱＮ１３及びＱＮ１４を基本構成とし、かつ上記内部制
御信号ＭＬＴに従って選択的に動作状態とされるラッチ
回路が設けられる。また、これらのトランジスタのベー
スと回路の電源電圧（第１の電源電圧）との間には、上
記内部制御信号ＭＬＴＤに従って選択的に接続される一
対の負荷手段が設けられる。これにより、単位リードア
ンプＵＲＡＯ又はＵＲＡｌから出力される読み出し信号
は、ＭＯＳ Ｆ ＥＴを基本構成とする消費電流の小さ
なラッチ回路によって保持され、出力エミッタフォロア
回路を介して出力される。このとき、出力信号はＥＣＬ
レベルとされる。
に、上記単位リードアンプＵＲＡＯ又はＵＲＡ ｌの差
動増幅回路から出力される相補出力信号を受け、かつ一
対の出力エミッタフォロア回路を構成するバイポーラト
ランジスタＴ９及びＴ１０を含む、これらのトランジス
タのベースと回路の接地電位（第２の電源電圧）との間
には、交差結合される一対のＮチャンネルＭＯＳＦＥＴ
ＱＮ１３及びＱＮ１４を基本構成とし、かつ上記内部制
御信号ＭＬＴに従って選択的に動作状態とされるラッチ
回路が設けられる。また、これらのトランジスタのベー
スと回路の電源電圧（第１の電源電圧）との間には、上
記内部制御信号ＭＬＴＤに従って選択的に接続される一
対の負荷手段が設けられる。これにより、単位リードア
ンプＵＲＡＯ又はＵＲＡｌから出力される読み出し信号
は、ＭＯＳ Ｆ ＥＴを基本構成とする消費電流の小さ
なラッチ回路によって保持され、出力エミッタフォロア
回路を介して出力される。このとき、出力信号はＥＣＬ
レベルとされる。
ところで、各リードアンプの差動内部ノードには、上記
相補内部制御信号ＭＥが論理“０”とされるとき、選択
的にオン状態とされるイコライズＭＯＳＦＥＴＱＰ３な
いしＱＰ８が設けられる。
相補内部制御信号ＭＥが論理“０”とされるとき、選択
的にオン状態とされるイコライズＭＯＳＦＥＴＱＰ３な
いしＱＰ８が設けられる。
これらのイコライズＭＯＳＦＥＴは、Ｂ １−ＣＭｏ５
ダイナミツク型ＲＡＭが非選択状態とされるとき、選択
的にオン状態とされ、各差動内部ノードを短絡する。そ
の結果、各差動内部ノードの残存電荷がイコライズされ
、リードアンプの動作が高速化される。
ダイナミツク型ＲＡＭが非選択状態とされるとき、選択
的にオン状態とされ、各差動内部ノードを短絡する。そ
の結果、各差動内部ノードの残存電荷がイコライズされ
、リードアンプの動作が高速化される。
（４）データ選択回路
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、第２図に示さ
れるように、４個のデータ選択回路ＤＳ２１−ＤＳ２４
と、１個のデータ選択回路ＤＳ８を備える。このうち、
データ選択回路ＤＳ２１〜ＤＳ２４の二つの入力端子に
は、対応する２個のリードアンプＲＡＧ及びＲＡＩない
しＲＡ６及びＲＡＴの相補出力信号琶００及びＭｏｌな
いしＭ−〇６及びＭＯ７がそれぞれ供給され、その相補
出力信号ＤＳ２は、対応するデータ出力バッファＤＯＢ
Ｉ〜ＤＯＢ４の入力端子に供給される。一方、データ選
択回路ＤＳ８の九つの入力端子には、８個のリードアン
プＲＡＯ〜ＲＡＴならびにマルチビットテスト回路ＭＢ
Ｔの相補出力信号ＭＯＯ〜ＭＯ？ならびにＭＯＳがそれ
ぞれ供給され、その相補出力信号は、Ｂ ｉ −ＣＭＯ
Ｓダイナミック型ＲＡＭが×１ビット構成とされること
を条件に、データ出力バッファＤＯＢ４の入力端子に供
給される。これらのデータ選択回路には、内部制御信号
ＤＥが共通に供給される。また、データ選択回路ＤＳ２
Ｌ−ＤＳ２４には、内部制御信号ＦＢが共通に供給され
るとともに、対応する二つの入出力選択信号ＡＺＯ及び
ＡＺＩないしＡＺ６及びＡＺＩがそれぞれ供給される。
れるように、４個のデータ選択回路ＤＳ２１−ＤＳ２４
と、１個のデータ選択回路ＤＳ８を備える。このうち、
データ選択回路ＤＳ２１〜ＤＳ２４の二つの入力端子に
は、対応する２個のリードアンプＲＡＧ及びＲＡＩない
しＲＡ６及びＲＡＴの相補出力信号琶００及びＭｏｌな
いしＭ−〇６及びＭＯ７がそれぞれ供給され、その相補
出力信号ＤＳ２は、対応するデータ出力バッファＤＯＢ
Ｉ〜ＤＯＢ４の入力端子に供給される。一方、データ選
択回路ＤＳ８の九つの入力端子には、８個のリードアン
プＲＡＯ〜ＲＡＴならびにマルチビットテスト回路ＭＢ
Ｔの相補出力信号ＭＯＯ〜ＭＯ？ならびにＭＯＳがそれ
ぞれ供給され、その相補出力信号は、Ｂ ｉ −ＣＭＯ
Ｓダイナミック型ＲＡＭが×１ビット構成とされること
を条件に、データ出力バッファＤＯＢ４の入力端子に供
給される。これらのデータ選択回路には、内部制御信号
ＤＥが共通に供給される。また、データ選択回路ＤＳ２
Ｌ−ＤＳ２４には、内部制御信号ＦＢが共通に供給され
るとともに、対応する二つの入出力選択信号ＡＺＯ及び
ＡＺＩないしＡＺ６及びＡＺＩがそれぞれ供給される。
さらに、データ選択回路ＤＳ８には、上記内部制御信号
ＦＢの反転信号が供給されるとともに、入出力選択信号
ＡＺＯ〜ＡＺ？ならびに試験制御信号ＴＭＢが供給され
る。ここで、内部制御信号ＤＥは、Ｂｉ・ＣＭＯＳダイ
ナミック型ＲＡＭが読み出し系動作サイクルとされると
き、選択的にハイレベルとされ、内部制御信号ＦＢは、
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭが×４ビ７ト構成
とされるとき、選択的にハイレベルとされる。また、試
験制御信号ＴＭＢは、前述のように、１３ｉ−ｃＭＯｓ
ダイナミック型ＲＡＭがマルチビットテストモードとさ
れるとき、選択的にハイレベルとされる。
ＦＢの反転信号が供給されるとともに、入出力選択信号
ＡＺＯ〜ＡＺ？ならびに試験制御信号ＴＭＢが供給され
る。ここで、内部制御信号ＤＥは、Ｂｉ・ＣＭＯＳダイ
ナミック型ＲＡＭが読み出し系動作サイクルとされると
き、選択的にハイレベルとされ、内部制御信号ＦＢは、
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭが×４ビ７ト構成
とされるとき、選択的にハイレベルとされる。また、試
験制御信号ＴＭＢは、前述のように、１３ｉ−ｃＭＯｓ
ダイナミック型ＲＡＭがマルチビットテストモードとさ
れるとき、選択的にハイレベルとされる。
データ選択回路０８２１〜ＤＳ２４は、第３４図に例示
されるように、コレクタ共通結合される２組の差動バイ
ポーラトランジスタを基本構成とする。これらの差動ト
ランジスタは、上記内部制御信号ＤＥ及びＦＢがともに
ハイレベルとされ、かつ対応する入出力選択信号ＡＺＯ
〜ＡＺ７がハイレベルとされることで、選択的に動作状
態とされ、対応するリードアンプＲＡＯ又はＲＡＩない
しＲＡ６又はＲＡＴの相補出力信号−Ｍ、００又はｙＯ
工ないしＭＯ６又は旦０７を選択的に伝達するマルチプ
レクサとして機能する。
されるように、コレクタ共通結合される２組の差動バイ
ポーラトランジスタを基本構成とする。これらの差動ト
ランジスタは、上記内部制御信号ＤＥ及びＦＢがともに
ハイレベルとされ、かつ対応する入出力選択信号ＡＺＯ
〜ＡＺ７がハイレベルとされることで、選択的に動作状
態とされ、対応するリードアンプＲＡＯ又はＲＡＩない
しＲＡ６又はＲＡＴの相補出力信号−Ｍ、００又はｙＯ
工ないしＭＯ６又は旦０７を選択的に伝達するマルチプ
レクサとして機能する。
一方、データ選択回路ＤＳ８は、第３４図に示されるよ
うに、コレクタ共通結合される９組の差動バイポーラト
ランジスタを基本構成とする。これらの−差動トランジ
スタは、上記内部制御信号ＤＥ及び反転内部制御信号Ｆ
Ｂがともにハイレベルとされ、対応する入出力選択信号
ＡＺＯ〜ＡＺ？あるいは試験制御信号ＴＭＢが択一的に
ハイレベルとされることで、選択的に動作状態とされ、
対応するリードアンプＲＡＯ〜ＲＡ７あるいはマルチビ
ットテスト回路ＭＢＴの相補出力信号ＭＯＯ〜ＭＯ？あ
るいはＭＯＳを選択的に伝達するマルチプレクサとして
機能する。
うに、コレクタ共通結合される９組の差動バイポーラト
ランジスタを基本構成とする。これらの−差動トランジ
スタは、上記内部制御信号ＤＥ及び反転内部制御信号Ｆ
Ｂがともにハイレベルとされ、対応する入出力選択信号
ＡＺＯ〜ＡＺ？あるいは試験制御信号ＴＭＢが択一的に
ハイレベルとされることで、選択的に動作状態とされ、
対応するリードアンプＲＡＯ〜ＲＡ７あるいはマルチビ
ットテスト回路ＭＢＴの相補出力信号ＭＯＯ〜ＭＯ？あ
るいはＭＯＳを選択的に伝達するマルチプレクサとして
機能する。
つまり、このＢｉ・ＣＭＯＳダイナミック型ＲＡＭでは
、前述のように、１回のメモリアクセスにおいて８個の
メモリセルが同時に選択状態とされ、これらのメモリセ
ルの読み出し信号が、対応する読み出し用コモンＩ１０
線を介してリードアンプＲＡＯ−ＲＡＴに伝達され、増
幅される。そして、これらの読み出し信号は、Ｂ ｉ
−ＣＭＯＳダイナミック型ＲＡＭが×４ビット構成とさ
れるとき、さらにデータ選択回路ＤＳ２１〜ＤＳ２４に
よって同時に４ビツトずつ選択され、データ出力バッフ
ァＤＯＢＯ−ＤＯＢ４を介して送出される。また、Ｂｉ
・ＣＭＯＳダイナミック型ＲＡＭが×１ビット構成とさ
れるとき、データ選択回路ＤＳ８によって１ビツトずつ
選択され、データ出力バッファＤＯＢ４を介して送出さ
れる。Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭがマルチビ
ットテストモードとされるとき、８ビットの読み出し信
号は、マルチビットテスト回路ＭＢＴによって比較照合
され、その結果が、相補出力信号ＭＯ３として、データ
選択回路ＤＳ８及びデータ出力バッファＤＯＢ ４を介
して送出される。
、前述のように、１回のメモリアクセスにおいて８個の
メモリセルが同時に選択状態とされ、これらのメモリセ
ルの読み出し信号が、対応する読み出し用コモンＩ１０
線を介してリードアンプＲＡＯ−ＲＡＴに伝達され、増
幅される。そして、これらの読み出し信号は、Ｂ ｉ
−ＣＭＯＳダイナミック型ＲＡＭが×４ビット構成とさ
れるとき、さらにデータ選択回路ＤＳ２１〜ＤＳ２４に
よって同時に４ビツトずつ選択され、データ出力バッフ
ァＤＯＢＯ−ＤＯＢ４を介して送出される。また、Ｂｉ
・ＣＭＯＳダイナミック型ＲＡＭが×１ビット構成とさ
れるとき、データ選択回路ＤＳ８によって１ビツトずつ
選択され、データ出力バッファＤＯＢ４を介して送出さ
れる。Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭがマルチビ
ットテストモードとされるとき、８ビットの読み出し信
号は、マルチビットテスト回路ＭＢＴによって比較照合
され、その結果が、相補出力信号ＭＯ３として、データ
選択回路ＤＳ８及びデータ出力バッファＤＯＢ ４を介
して送出される。
ところで、このＢｉ・ＣＭＯＳダイナミック型ＲＡＭの
データ選択回路Ｄ５８等は、コレクタ共通結合される複
数組の差動トランジスタを基本構成としており、比較的
大きな動作電流とレイアウト面積を必要とする。このた
め、例えば第７８図に示されるように、入出力選択信号
ＡＺＯ〜ＡＺ７又は試験制御信号ＴＭＢに従って選択的
にオン状態とされる伝送ゲートＭ回路及びＣＭＯＳＦＥ
Ｔを用いることで、比較的動作電流及びレイアウト面積
の少ないデータ選択回路ＤＳ８等を実現できる。
データ選択回路Ｄ５８等は、コレクタ共通結合される複
数組の差動トランジスタを基本構成としており、比較的
大きな動作電流とレイアウト面積を必要とする。このた
め、例えば第７８図に示されるように、入出力選択信号
ＡＺＯ〜ＡＺ７又は試験制御信号ＴＭＢに従って選択的
にオン状態とされる伝送ゲートＭ回路及びＣＭＯＳＦＥ
Ｔを用いることで、比較的動作電流及びレイアウト面積
の少ないデータ選択回路ＤＳ８等を実現できる。
一方、Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭが×１ビッ
ト構成とされるとき、８個のリードアンプＲＡＯ〜ＲＡ
７は、第８６図に示されるように、同一の条件で一斉に
動作状態とされ、その出力信号がデータ選択回路ＤＳＢ
によって入出力選択信号ＡＺＯ〜ＡＺ７に従って択一的
に選択され、データ出力バッファＤＯＢ４を介して送出
される。
ト構成とされるとき、８個のリードアンプＲＡＯ〜ＲＡ
７は、第８６図に示されるように、同一の条件で一斉に
動作状態とされ、その出力信号がデータ選択回路ＤＳＢ
によって入出力選択信号ＡＺＯ〜ＡＺ７に従って択一的
に選択され、データ出力バッファＤＯＢ４を介して送出
される。
したがって、Ｂ ｉ −ＣＭＯＳダイナミック型ＲＡＭ
が、例えばＳＣリードサイクルとされる場合、読み出し
信号の最初に出力されるべきビ・７トに対応するリード
アンプの立ち上がりに、比較的高速性が要求される。こ
のため、例えば第８７図に示されるように、ＳＣリード
サイクル等において読み出し信号の最初に出力されるべ
きビットに対応する入出力選択信号ＡＺＯ〜ＡＺ７を保
持するラッチ回路ＺＬＴと、対応する上記ラッチ回路Ｚ
ＬＴの出力信号ＡＬＯ〜ＡＬＴがハイレベルとされると
き、対応するリードアンプの差動増幅回路に比較的大き
な動作電流を選択的に供給する電流源すなわちＮチャン
・ネルＭＯＳＦＥＴＱＮ２５を設け、かつそれ以外の動
作電流を比較的小さくすることで、ＳＣリードサイクル
の第１サイクルの速度を遅（することな（、その低消費
電力化を図ることができる。
が、例えばＳＣリードサイクルとされる場合、読み出し
信号の最初に出力されるべきビ・７トに対応するリード
アンプの立ち上がりに、比較的高速性が要求される。こ
のため、例えば第８７図に示されるように、ＳＣリード
サイクル等において読み出し信号の最初に出力されるべ
きビットに対応する入出力選択信号ＡＺＯ〜ＡＺ７を保
持するラッチ回路ＺＬＴと、対応する上記ラッチ回路Ｚ
ＬＴの出力信号ＡＬＯ〜ＡＬＴがハイレベルとされると
き、対応するリードアンプの差動増幅回路に比較的大き
な動作電流を選択的に供給する電流源すなわちＮチャン
・ネルＭＯＳＦＥＴＱＮ２５を設け、かつそれ以外の動
作電流を比較的小さくすることで、ＳＣリードサイクル
の第１サイクルの速度を遅（することな（、その低消費
電力化を図ることができる。
（５）データ出力バッファ
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、第２図に示さ
れるように、４個のデータ出力バッファＤＯＢＩ〜ＤＯ
Ｂ４を備える。このうち、データ出力バッファＤＯＢＩ
−ＤＯＢ３の入力端子は、対応する上記データ選択回路
ＤＳＬ〜ＤＳ３の出力端子に結合され、その出力端子は
、対応するデータ入出力端子Ｉ／Ｏ１〜ｌ１０３にそれ
ぞれ結合される。一方、データ出力バッファＤＯＢ４の
入力端子は、Ｂｉ・ＣＭＯＳダイナＳ ツク型ＲＡＭが
×１ビット構成とされるとき、上記データ選択回路ＤＳ
８の出力端子に結合され、×４ビット構成とされるとき
、対応するデータ選択回路ＤＳ４の出力端子に結合され
る。データ出力バッファＤＯＢ４の出力端子は、Ｂｉ・
ＣＭＯＳダイナミック型ＲＡＭが×１ビット構成とされ
るとき、データ出力端子ＤＯに結合され、×４ビット構
成とされるとき、対応するデータ入出力端子Ｉ／Ｏ４に
結合される。データ出力バッファＤＯＢ １〜ＤＯＢ４
には、内部制御信号ＤＥ、ＯＥ、ＷＯＥ。
れるように、４個のデータ出力バッファＤＯＢＩ〜ＤＯ
Ｂ４を備える。このうち、データ出力バッファＤＯＢＩ
−ＤＯＢ３の入力端子は、対応する上記データ選択回路
ＤＳＬ〜ＤＳ３の出力端子に結合され、その出力端子は
、対応するデータ入出力端子Ｉ／Ｏ１〜ｌ１０３にそれ
ぞれ結合される。一方、データ出力バッファＤＯＢ４の
入力端子は、Ｂｉ・ＣＭＯＳダイナＳ ツク型ＲＡＭが
×１ビット構成とされるとき、上記データ選択回路ＤＳ
８の出力端子に結合され、×４ビット構成とされるとき
、対応するデータ選択回路ＤＳ４の出力端子に結合され
る。データ出力バッファＤＯＢ４の出力端子は、Ｂｉ・
ＣＭＯＳダイナミック型ＲＡＭが×１ビット構成とされ
るとき、データ出力端子ＤＯに結合され、×４ビット構
成とされるとき、対応するデータ入出力端子Ｉ／Ｏ４に
結合される。データ出力バッファＤＯＢ １〜ＤＯＢ４
には、内部制御信号ＤＥ、ＯＥ、ＷＯＥ。
Ｔ及びＥが共通に供給される。また、データ出力バッフ
ァＤＯＢ １〜ＤＯＢ３には、上記内部制御信号ＦＢが
共通に供給され、データ出力バッファＤＯＢ４の入力端
子ＦＢは、回路の電源電圧に結合される。ここで、内部
制御信号ＯＥ及びＷＯＥは、出力制御信号であり、内部
制御信号Ｔ及びＥは、Ｂｉ・ＣＭＯＳダイナミック型Ｒ
ＡＭの入出力レベルがＴＴＬ又はＥＣＬレベルとされる
とき、択一的にハイレベルとサレル。
ァＤＯＢ １〜ＤＯＢ３には、上記内部制御信号ＦＢが
共通に供給され、データ出力バッファＤＯＢ４の入力端
子ＦＢは、回路の電源電圧に結合される。ここで、内部
制御信号ＯＥ及びＷＯＥは、出力制御信号であり、内部
制御信号Ｔ及びＥは、Ｂｉ・ＣＭＯＳダイナミック型Ｒ
ＡＭの入出力レベルがＴＴＬ又はＥＣＬレベルとされる
とき、択一的にハイレベルとサレル。
データ出力バッファＤＯＢ １〜ＤＯＢ４は、第３６図
に例示されるように、ＴＴＬレベルに対応して設けられ
る出カバソファＯＢＯと、ＥＣＬレベルに対応して設け
られる出カバソファＯＢＩをそれぞれ備える。これらの
出力バッファは、上記内部制御信号ＯＢ、ＷＯＥ、ＤＥ
及びＦＢと、対応する内部制御信号Ｔ又はＥがハイレベ
ルとされることで、選択的に動作状態とされる。この動
作状態において、出カバソファＯＢＩは、対応するデー
タ選択回路ＤＳ２１−ＤＳ２４又はＤＳ８からＥＣＬレ
ベルで伝達される読み出し信号を、−旦ＭＯＳレベルに
変換した後、一対の出力ＭＯＳＦＥＴを介して、ＴＴＬ
レベルで送出する。一方、出カバソファＯＢ２は、上記
ＥＣＬレベルで伝達される読み出し信号を、ＭＯ３レベ
ルに変換することなく、オープンコレクタ型の出力バイ
ポーラトランジスタを介して送出する。
に例示されるように、ＴＴＬレベルに対応して設けられ
る出カバソファＯＢＯと、ＥＣＬレベルに対応して設け
られる出カバソファＯＢＩをそれぞれ備える。これらの
出力バッファは、上記内部制御信号ＯＢ、ＷＯＥ、ＤＥ
及びＦＢと、対応する内部制御信号Ｔ又はＥがハイレベ
ルとされることで、選択的に動作状態とされる。この動
作状態において、出カバソファＯＢＩは、対応するデー
タ選択回路ＤＳ２１−ＤＳ２４又はＤＳ８からＥＣＬレ
ベルで伝達される読み出し信号を、−旦ＭＯＳレベルに
変換した後、一対の出力ＭＯＳＦＥＴを介して、ＴＴＬ
レベルで送出する。一方、出カバソファＯＢ２は、上記
ＥＣＬレベルで伝達される読み出し信号を、ＭＯ３レベ
ルに変換することなく、オープンコレクタ型の出力バイ
ポーラトランジスタを介して送出する。
ところで、このＢｉ・ＣＭＯＳダイナミック型ＲＡＭで
は、出カイネーブル信号百１をロウレベルに固定した状
態で読み出し系の動作サイクルが連続して実行される場
合、出力制御信号ＯＥは、第７４図に示されるように、
後続するサイクルが開始される当初において、−時的に
ロウレベルとされる。このため、各データ出カバソファ
では、その入力ノードが一時的に回路の電源電圧にイコ
ライズされるとともに、出力回路が一時的にリセットさ
れ、その出力が一時的にハイインピーダンス状態ＨｉＺ
とされる。これにより、データ出力バンフプの出力動作
は、各内部ノードの残存電荷による影響を受けず、高速
化される。
は、出カイネーブル信号百１をロウレベルに固定した状
態で読み出し系の動作サイクルが連続して実行される場
合、出力制御信号ＯＥは、第７４図に示されるように、
後続するサイクルが開始される当初において、−時的に
ロウレベルとされる。このため、各データ出カバソファ
では、その入力ノードが一時的に回路の電源電圧にイコ
ライズされるとともに、出力回路が一時的にリセットさ
れ、その出力が一時的にハイインピーダンス状態ＨｉＺ
とされる。これにより、データ出力バンフプの出力動作
は、各内部ノードの残存電荷による影響を受けず、高速
化される。
一方、このＢｉ・ＣＭＯＳダイナミック型ＲＡＭのデー
タ出カバソファＤＯＢＩ〜ＤＯＢ４は、前述のように、
ＴＴＬレベルに対応して設けられる出カバソファＯＢＯ
をそれぞれ含み、これらの出カバソファＯＢＯは、デー
タ選択回路ＤＳ２１〜ＤＳ２４又はＤＳ８からＥＣＬレ
ベルで伝達される読み出し信号を一旦ＭＯＳレベルに変
換するためのレベル変換回路を含む。この実施例におい
て、上記レベル変換回路は、第７６図に示されるように
、差動形態とされる一対の０Ｍ０５回路を基本構成とし
、その相補入力ノード旦ＳＯと回路の電源電圧との間に
は、内部制御信号φすなわち上記内部制御信号ＯＥに従
って選択的にオン状態とされるイコライズＭＯＳＦＥＴ
が設けられる。
タ出カバソファＤＯＢＩ〜ＤＯＢ４は、前述のように、
ＴＴＬレベルに対応して設けられる出カバソファＯＢＯ
をそれぞれ含み、これらの出カバソファＯＢＯは、デー
タ選択回路ＤＳ２１〜ＤＳ２４又はＤＳ８からＥＣＬレ
ベルで伝達される読み出し信号を一旦ＭＯＳレベルに変
換するためのレベル変換回路を含む。この実施例におい
て、上記レベル変換回路は、第７６図に示されるように
、差動形態とされる一対の０Ｍ０５回路を基本構成とし
、その相補入力ノード旦ＳＯと回路の電源電圧との間に
は、内部制御信号φすなわち上記内部制御信号ＯＥに従
って選択的にオン状態とされるイコライズＭＯＳＦＥＴ
が設けられる。
そして、これらのイコライズＭＯＳＦＥＴは、前述のよ
うに、データ出力バンファによる出力動作が行われるべ
きときにのみオフ状態とされる。これにより、レベル変
換回路の相補出力ノートＷＭは、Ｂｉ・ＣＭＯＳダイナ
ミック型ＲＡＭが非選択状態とされるとき、ともにロウ
レベルに固定され、相補入力ノードのイコライズが解か
れることで、そのいずれかがハイレベルに立ち上がる。
うに、データ出力バンファによる出力動作が行われるべ
きときにのみオフ状態とされる。これにより、レベル変
換回路の相補出力ノートＷＭは、Ｂｉ・ＣＭＯＳダイナ
ミック型ＲＡＭが非選択状態とされるとき、ともにロウ
レベルに固定され、相補入力ノードのイコライズが解か
れることで、そのいずれかがハイレベルに立ち上がる。
その結果、レベル変換回路の相補出力信号は、入力レベ
ル変化時における不本意なレベル変動をともなうことな
く、安定して変化される。
ル変化時における不本意なレベル変動をともなうことな
く、安定して変化される。
３、２．６ 、制御部
（１）ＧＥバンファ及びＣＥドライバ
ＣＥ）ｅッファＣＥＢは、第１８図に示されるように、
入力レベルがＴＴＬ又はＥＣＬレベルとされるときそれ
ぞれ選択的に有効とされる２個の入力回路ＩＣＩ及びＩ
Ｃ２を備える。τπバンファＣＥＢは、外部端子ＣＥを
介して供給されるチンブイネーブル信号ＧＥを受け、内
部制御信号ＣＥ１及びてて）形成する。
入力レベルがＴＴＬ又はＥＣＬレベルとされるときそれ
ぞれ選択的に有効とされる２個の入力回路ＩＣＩ及びＩ
Ｃ２を備える。τπバンファＣＥＢは、外部端子ＣＥを
介して供給されるチンブイネーブル信号ＧＥを受け、内
部制御信号ＣＥ１及びてて）形成する。
ＧＥバッファＣＥＢにより形成される上記内部制御信号
ＣＥＩは、上辺周辺回路ＰＨＵ、中辺周近辺周辺回路及
び下辺周辺回路ＰＨＤにそれぞれ設けられるＣＢドライ
バＣＥＤＵ、ＣＥＤＭ及びＣＥＤＤに伝達された後、さ
らに、内部制御信号τ２Ｕ、Ｃ３Ｕ及びＣＩＭ、０７Ｍ
、Ｃ３ＭならびにＣＩＤ、Ｃ２Ｄとして、対応する周辺
回路に供給される。
ＣＥＩは、上辺周辺回路ＰＨＵ、中辺周近辺周辺回路及
び下辺周辺回路ＰＨＤにそれぞれ設けられるＣＢドライ
バＣＥＤＵ、ＣＥＤＭ及びＣＥＤＤに伝達された後、さ
らに、内部制御信号τ２Ｕ、Ｃ３Ｕ及びＣＩＭ、０７Ｍ
、Ｃ３ＭならびにＣＩＤ、Ｃ２Ｄとして、対応する周辺
回路に供給される。
（２）ＯＲバッファ
ττバッファＯＥＢは、特に制限されないが、第３７図
に示されるように、ＧＥパンファＣＥＢとほぼ同様な回
路構成とされ、外部端子を介して供給される出力イネー
ブル信号■を受け、内部制御信号ＣＥＩ、ＯＥＣ：、Ｃ
ｏ及びＳ／Ｏ線に従って、内部？ｔｉｌＪ御信号ＯＥを
形成する。
に示されるように、ＧＥパンファＣＥＢとほぼ同様な回
路構成とされ、外部端子を介して供給される出力イネー
ブル信号■を受け、内部制御信号ＣＥＩ、ＯＥＣ：、Ｃ
ｏ及びＳ／Ｏ線に従って、内部？ｔｉｌＪ御信号ＯＥを
形成する。
（３）ＷＥバ、ファ
ＷＥバフファＷＥＢは、第３８図に示されるように、で
τバ７ファＣＥＢとほぼ同様な回路構成とされ、外部端
子ＷＥを介して供給されるライトイネーブル信号ＷＥを
受け、内部制御信号ＣＩＭ。
τバ７ファＣＥＢとほぼ同様な回路構成とされ、外部端
子ＷＥを介して供給されるライトイネーブル信号ＷＥを
受け、内部制御信号ＣＩＭ。
ＹＥ及びＷＧＣに従って、内部制御信号ＷＧ、 ＷＩＢ
及びＷＯＥを形成する。
及びＷＯＥを形成する。
（４）ＲＦバッファ
ＲＦバフファＲＦＢは、特に制限されないが、第２１図
に示されるように、τ百バンフプＣＥＢとほぼ同様な回
路構成とされ、外部端子π下を介して供給されるリフレ
ッシュ制御信号ＲＦを受け、内部制御信号Ｃ２Ｍに従っ
て、内部制御信号ＲＥＴを形成する。
に示されるように、τ百バンフプＣＥＢとほぼ同様な回
路構成とされ、外部端子π下を介して供給されるリフレ
ッシュ制御信号ＲＦを受け、内部制御信号Ｃ２Ｍに従っ
て、内部制御信号ＲＥＴを形成する。
３、２．７ 、電源部及び信号発生部
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、第３図に示さ
れるように、＋５ｖとされる回路の電源電圧ＶＣＣをも
とに、所定の内部電圧ＶＣＨ，ＶＢＢ、ＶＲＥ、ＶＣ３
，ＶＣ及びＨＶ Ｃを形成する複数の電圧発生回路を備
える。このうち、電圧発生回路ＶＣＨとＶＢＢ及びＶＧ
は、前述のように、発振回路回路及びＣＭＯＳＣから供
給される共通のパルス信号をもとに、対応する内部電圧
を形成する。Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、
さらに、各種内部制御信号を形成する複数の信号発生回
路ＷＫ、ＯＥＣ，ＹＥ、ＦＲ及びＦＴ等ｔ−（ＩＩ、す
る。
れるように、＋５ｖとされる回路の電源電圧ＶＣＣをも
とに、所定の内部電圧ＶＣＨ，ＶＢＢ、ＶＲＥ、ＶＣ３
，ＶＣ及びＨＶ Ｃを形成する複数の電圧発生回路を備
える。このうち、電圧発生回路ＶＣＨとＶＢＢ及びＶＧ
は、前述のように、発振回路回路及びＣＭＯＳＣから供
給される共通のパルス信号をもとに、対応する内部電圧
を形成する。Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、
さらに、各種内部制御信号を形成する複数の信号発生回
路ＷＫ、ＯＥＣ，ＹＥ、ＦＲ及びＦＴ等ｔ−（ＩＩ、す
る。
これらの信号発生回路の概要については、ブロック構成
に関する前項において述べているため、ここでの説明を
割愛する。
に関する前項において述べているため、ここでの説明を
割愛する。
（１）Ｏ３Ｃ発振回路
発振回路回路及びＣＭＯＳＣは、特に制限されないが、
第４２図に示されるように、それぞれ７個のＣＭＯＳ論
理ゲート回路がリング状に直列接続されてなる２個の発
振回路ｏｓｃｉ及び０３Ｃ２を備える。
第４２図に示されるように、それぞれ７個のＣＭＯＳ論
理ゲート回路がリング状に直列接続されてなる２個の発
振回路ｏｓｃｉ及び０３Ｃ２を備える。
このうち、発振回路０３Ｃ１は、内部制御信号ＣＥ１が
ロウレベルとされるとき、すなわちＢｉ・ＣＭＯＳダイ
ナミック型ＲＡＭが非選択状態とされるとき、選択的に
動作状態とされ、発振回路０３Ｃ２は、上記内部制御信
号ＣＥＩがハイレベルとされるとき、すなわちＢｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭが選択状態とされるとき、
選択的に動作状態とされる。この動作状態において、発
振回路０３ＣＩ及び０３Ｃ２は、同一の周波数を持つパ
ルス信号φ１及びφ２を形成する。これらのパルス信号
は、合成され、パルス信号Ｏ５Ｃとして、電圧発生回路
ＶＣＨとＶＢＢ及びＶＧに供給される。
ロウレベルとされるとき、すなわちＢｉ・ＣＭＯＳダイ
ナミック型ＲＡＭが非選択状態とされるとき、選択的に
動作状態とされ、発振回路０３Ｃ２は、上記内部制御信
号ＣＥＩがハイレベルとされるとき、すなわちＢｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭが選択状態とされるとき、
選択的に動作状態とされる。この動作状態において、発
振回路０３ＣＩ及び０３Ｃ２は、同一の周波数を持つパ
ルス信号φ１及びφ２を形成する。これらのパルス信号
は、合成され、パルス信号Ｏ５Ｃとして、電圧発生回路
ＶＣＨとＶＢＢ及びＶＧに供給される。
ところで、発振回路０３ＣＩにより形成されるパルス信
号φｌは、内部制御信号ｃＥｔがハイレベルとされ発振
回路０ＳＣ１が非動作状態とされるとき、ハイレベルに
固定され、内部制御信号ＣＥｌがロウレベルとされ発振
回路０３ＣＩが動作状態とされるとき、ただちにロウレ
ベルに変化された後、所定の周期で周期的にハイレベル
及びロウレベルに変化される。
号φｌは、内部制御信号ｃＥｔがハイレベルとされ発振
回路０ＳＣ１が非動作状態とされるとき、ハイレベルに
固定され、内部制御信号ＣＥｌがロウレベルとされ発振
回路０３ＣＩが動作状態とされるとき、ただちにロウレ
ベルに変化された後、所定の周期で周期的にハイレベル
及びロウレベルに変化される。
一方、発振回路０３Ｃ２により形成されるパルス信号φ
２は、内部制御信号ＣＥＩがロウレベルとされ発振回路
０３Ｃ２が非動作状態とされるとき、ハイレベルに固定
され、内部制御信号ＣＥＩがハイレベルとされ発振回路
０３Ｃ２が動作状態とされるとき、所定の時間すなわち
その周期の二分の−が経過した時点ではじめてロウレベ
ルに変化された後、所定の周期で周期的にハイレベル及
びロウレベルに変化される。
２は、内部制御信号ＣＥＩがロウレベルとされ発振回路
０３Ｃ２が非動作状態とされるとき、ハイレベルに固定
され、内部制御信号ＣＥＩがハイレベルとされ発振回路
０３Ｃ２が動作状態とされるとき、所定の時間すなわち
その周期の二分の−が経過した時点ではじめてロウレベ
ルに変化された後、所定の周期で周期的にハイレベル及
びロウレベルに変化される。
これらのことから、発振回路Ｏ３Ｃの出力信号すなわち
パルス信号ＯＳＣは、Ｂｉ・ＣＭＯＳダイナミック型Ｒ
ＡＭが繰り返し選択状態とされ、上記内部制御信号ＣＥ
Ｉが比較的短い周期で繰り返しハイレベルに変化される
とき、第７３図（ａ）に示されるように、内部制御信号
ＣＥＩにほぼ同期して形成される。Ｂｉ・ＣＭＯＳダイ
ナミック型ＲＡＭが一時的に選択状態とされ、上記内部
制御信号ＣＥＩが比較的短い時間一時的にハイレベルと
される場合、パルス信号回路及びＣＭＯＳＣは、第７３
図（ｂ）に示されるように、内部制御信号ＣＥＩに従っ
てまず一時的にハイレベルとされる。そして、内部制御
信号ＣＥＩがロウレベルに戻された時点で、まずその周
期の二分の−の間ロウレベルとされ、その後所定の周波
数で形成される。一方、比較的長い間選択状態とされる
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭが一時的に非選択
状態とされ、上記内部制御信号ＣＥＩが比較的短い時間
一時的にロウレベルに戻される場合、パルス信号Ｏ３Ｃ
は、第７３図（ｃ）に示されるように、内部制御信号Ｃ
ＥＩがロウレベルが一時的にロウレベルに戻されること
で、まずロウレベルとされる。そして、内部制御信号Ｃ
ＥＩが再度ハイレベルとされる時点で、ただちにハイレ
ベルとされ、その後所定の周波数で形成される。
パルス信号ＯＳＣは、Ｂｉ・ＣＭＯＳダイナミック型Ｒ
ＡＭが繰り返し選択状態とされ、上記内部制御信号ＣＥ
Ｉが比較的短い周期で繰り返しハイレベルに変化される
とき、第７３図（ａ）に示されるように、内部制御信号
ＣＥＩにほぼ同期して形成される。Ｂｉ・ＣＭＯＳダイ
ナミック型ＲＡＭが一時的に選択状態とされ、上記内部
制御信号ＣＥＩが比較的短い時間一時的にハイレベルと
される場合、パルス信号回路及びＣＭＯＳＣは、第７３
図（ｂ）に示されるように、内部制御信号ＣＥＩに従っ
てまず一時的にハイレベルとされる。そして、内部制御
信号ＣＥＩがロウレベルに戻された時点で、まずその周
期の二分の−の間ロウレベルとされ、その後所定の周波
数で形成される。一方、比較的長い間選択状態とされる
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭが一時的に非選択
状態とされ、上記内部制御信号ＣＥＩが比較的短い時間
一時的にロウレベルに戻される場合、パルス信号Ｏ３Ｃ
は、第７３図（ｃ）に示されるように、内部制御信号Ｃ
ＥＩがロウレベルが一時的にロウレベルに戻されること
で、まずロウレベルとされる。そして、内部制御信号Ｃ
ＥＩが再度ハイレベルとされる時点で、ただちにハイレ
ベルとされ、その後所定の周波数で形成される。
つまり、パルス信号ＯＳＣは、Ｂｉ・ＣＭＯＳダイナミ
ック型ＲＡＭがいかなる形で選択状態とされる場合も、
選択状態とされる当初においてまずハイレベルとされ、
その後の安定状態において所定の周波数で形成されるも
のとなる。その結果、このパルス信号回路及びＣＭＯＳ
Ｃをもとに形成される内部電圧は、Ｂｉ・ＣＭＯＳダイ
ナミック型ＲＡＭの選択状態においてただちにその電流
供給能力が高められるため、Ｂｉ・ＣＭＯＳダイナミ、
り型ＲＡＭの立ち上がり動作が安定化される。
ック型ＲＡＭがいかなる形で選択状態とされる場合も、
選択状態とされる当初においてまずハイレベルとされ、
その後の安定状態において所定の周波数で形成されるも
のとなる。その結果、このパルス信号回路及びＣＭＯＳ
Ｃをもとに形成される内部電圧は、Ｂｉ・ＣＭＯＳダイ
ナミック型ＲＡＭの選択状態においてただちにその電流
供給能力が高められるため、Ｂｉ・ＣＭＯＳダイナミ、
り型ＲＡＭの立ち上がり動作が安定化される。
（２）ＶＣＨ電圧発生回路
電圧発生回路Ｖ Ｃ１１は、第４２図に示されるように
、上記発振回路ＯＳＣから供給されるパルス信号回路及
びＣＭＯＳＣをもとに、まず位相の！Ｉｉ畳しない二つ
の内部パルス信号φ３及びφ４を形成し、これらのパル
ス信号により対応するブースト容量を駆動することで、
その絶対値が回路の電源電圧を超える高電位のワード線
選択電圧すなわち内部電圧ＶＣＨを形成する。
、上記発振回路ＯＳＣから供給されるパルス信号回路及
びＣＭＯＳＣをもとに、まず位相の！Ｉｉ畳しない二つ
の内部パルス信号φ３及びφ４を形成し、これらのパル
ス信号により対応するブースト容量を駆動することで、
その絶対値が回路の電源電圧を超える高電位のワード線
選択電圧すなわち内部電圧ＶＣＨを形成する。
内部電圧ＶＣＨのレベルが所定の値を超えるとき、電圧
発生回路ＶＣＨの動作は実質的に停止される。また、Ｂ
ｉ −ＣＭＯＳダイナミック型ＲＡＭがバーインテス
トモードとされるとき、内部電圧ＶＣＨの電流供給能力
は、前述のように、外部端子ＯＥ°を介して補充される
。
発生回路ＶＣＨの動作は実質的に停止される。また、Ｂ
ｉ −ＣＭＯＳダイナミック型ＲＡＭがバーインテス
トモードとされるとき、内部電圧ＶＣＨの電流供給能力
は、前述のように、外部端子ＯＥ°を介して補充される
。
（３）ＶＢＢ電圧発生回路
電圧発生回路ＶＢＢは、第４２図に示されるように、上
記発振回路回路及びＣＭＯＳＣから供給されるパルス信
号ＯＳＣをもとに所定の内部パルス信号を形成し、この
内部パルス信号により対応するブースト容量を駆動する
ことで、所定の負電位とされる基板バックバイアス電圧
ＶＢＢを形成する。
記発振回路回路及びＣＭＯＳＣから供給されるパルス信
号ＯＳＣをもとに所定の内部パルス信号を形成し、この
内部パルス信号により対応するブースト容量を駆動する
ことで、所定の負電位とされる基板バックバイアス電圧
ＶＢＢを形成する。
基板バックバイアス電圧ＶＢＢのレベルカ所定の値より
低くなったとき、あるいはバ・ノドＶＢＴに回路の電源
電圧が供給されるとき、電圧発生回路ＶＢＨの動作は実
質的に停止される。
低くなったとき、あるいはバ・ノドＶＢＴに回路の電源
電圧が供給されるとき、電圧発生回路ＶＢＨの動作は実
質的に停止される。
（４）ＶＧ電圧発生回路
電圧発生回路ＶＣは、第４３図に示されるように、上記
発振回路回路及びＣＭＯＳＣから供給されるパルス信号
ＯＳＣをもとに、所定の正電位とされる内部電圧ＶＧを
形成する。この内部電圧ＶＧは、ＭＯＳＦＥＴにより形
成される電流源の基準電位として供される。
発振回路回路及びＣＭＯＳＣから供給されるパルス信号
ＯＳＣをもとに、所定の正電位とされる内部電圧ＶＧを
形成する。この内部電圧ＶＧは、ＭＯＳＦＥＴにより形
成される電流源の基準電位として供される。
（５）ＶＲＥ電圧発生回路
電圧発生回路ＶＲＥは、特に制限されないが、第４０図
に示されるように、バンドＶＣＣＲを介して供給される
回路の電源電圧ＶＣＣＲを降圧することで、所定の内部
電圧ＶＲＥ及びＶＣＳを形成する。これらの内部電圧は
、ＥＣＬ回路を構成する差動トランジスタの参照電位あ
るいは動作電流源用の基準電位として供される。
に示されるように、バンドＶＣＣＲを介して供給される
回路の電源電圧ＶＣＣＲを降圧することで、所定の内部
電圧ＶＲＥ及びＶＣＳを形成する。これらの内部電圧は
、ＥＣＬ回路を構成する差動トランジスタの参照電位あ
るいは動作電流源用の基準電位として供される。
（６）ＨＶＣ電圧発生回路
電圧発生回路ＨＶＣは、第４３図に示されるように、回
路の電源電圧ＶＣＣを降圧することで、そのほぼ二分の
−の電位とされる内部電圧ＨＶＣを形成する。この内部
電圧ＨＶＣは、プリチャージ電圧として各イコライズ回
路に供給されるとともに、試験制御信号ＴＶＰＣがロウ
レベルとされることを条件に、プレート電圧ＶＰＬとし
て、各メモリアレイのメモリセルに供給される。上記試
験制御信号ＴＶＰＣがハイレベルとされるとき、内部電
圧ＨＶＣは、プレート電圧ＶＰＬとして伝達されない、
このとき、さらに試験制御信号ＴＶＰＨがハイレベルと
されると、回路の電源電圧ＶＣＣがプレート電圧ＶＰＬ
として供給される。これにより、メモリセルに関する所
定のＶＰＬストレステストが実行される。
路の電源電圧ＶＣＣを降圧することで、そのほぼ二分の
−の電位とされる内部電圧ＨＶＣを形成する。この内部
電圧ＨＶＣは、プリチャージ電圧として各イコライズ回
路に供給されるとともに、試験制御信号ＴＶＰＣがロウ
レベルとされることを条件に、プレート電圧ＶＰＬとし
て、各メモリアレイのメモリセルに供給される。上記試
験制御信号ＴＶＰＣがハイレベルとされるとき、内部電
圧ＨＶＣは、プレート電圧ＶＰＬとして伝達されない、
このとき、さらに試験制御信号ＴＶＰＨがハイレベルと
されると、回路の電源電圧ＶＣＣがプレート電圧ＶＰＬ
として供給される。これにより、メモリセルに関する所
定のＶＰＬストレステストが実行される。
３、２．８ 、テスト部
（１）テストモード設定信号ラッチ
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、テストモード
セットサイクルにおいて、アドレス入力端子Ａ９〜Ａ１
５を介して入力されるテストモード設定信号を保持する
７個のテストモード設定信号ラッチＡＦを備える。
セットサイクルにおいて、アドレス入力端子Ａ９〜Ａ１
５を介して入力されるテストモード設定信号を保持する
７個のテストモード設定信号ラッチＡＦを備える。
テストモード設定信号ラッチＡＦは、第４１図に示され
るように、上記テストモードセットサイクルにおいて選
択的にロウレベルとされる内部制御信号ＦＴに従って、
相補内部アドレス信号８９〜Ｂ１５として伝達されるテ
ストモード設定信号を取り込み、これを、次のテストモ
ードセットサイクルが実行されるまでの間、保持する。
るように、上記テストモードセットサイクルにおいて選
択的にロウレベルとされる内部制御信号ＦＴに従って、
相補内部アドレス信号８９〜Ｂ１５として伝達されるテ
ストモード設定信号を取り込み、これを、次のテストモ
ードセットサイクルが実行されるまでの間、保持する。
（２）高電圧検出回路
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、前述のように
、外部端子ＯＥに回路の電源電圧を超える所定の高電圧
が供給されることでテストサイクルとされ、この高電圧
を検出するための高電圧検出回路ＳＶＣを備える。
、外部端子ＯＥに回路の電源電圧を超える所定の高電圧
が供給されることでテストサイクルとされ、この高電圧
を検出するための高電圧検出回路ＳＶＣを備える。
高電圧検出回路ＳＶＣは、第４１図に示されるように、
上記外部端子ＯＥと回路の接地電位との間に直列形態に
設けられる３個のＭＯＳ Ｆ ＥＴを含む、そして、外
部端子ＯＥに回路の電源電圧を超える所定の高電圧が供
給されるとき、その出力信号すなわち試験制御信号ＴＳ
Ｖを選択的にハイレベルとする。
上記外部端子ＯＥと回路の接地電位との間に直列形態に
設けられる３個のＭＯＳ Ｆ ＥＴを含む、そして、外
部端子ＯＥに回路の電源電圧を超える所定の高電圧が供
給されるとき、その出力信号すなわち試験制御信号ＴＳ
Ｖを選択的にハイレベルとする。
（３）テストモード制御回路
テストモード制御回路ＴＥＳＴは、第４１図に示される
ように、上記高電圧検出回路ＳＶＣの出力信号すなわち
試験制御信号ＴＳＶがハイレベルとされることを条件に
、試験制御信号ＴＭＢ、ＴＣＴ、ＴＢＩ、ＴＶＰＨ，Ｔ
ＶＰＣ，ＴＤＷ、ＴＷＬ及びＴＢＬを、上記テストモー
ド設定信号う７チの出力信号ＡＦ９〜ＡＦ１５に従って
選択的に形成する。これらの試験制御信号は、Ｂｉ −
ＣＭＯＳダイナミック型ＲＡＭのテストモードを設定す
るために供される。
ように、上記高電圧検出回路ＳＶＣの出力信号すなわち
試験制御信号ＴＳＶがハイレベルとされることを条件に
、試験制御信号ＴＭＢ、ＴＣＴ、ＴＢＩ、ＴＶＰＨ，Ｔ
ＶＰＣ，ＴＤＷ、ＴＷＬ及びＴＢＬを、上記テストモー
ド設定信号う７チの出力信号ＡＦ９〜ＡＦ１５に従って
選択的に形成する。これらの試験制御信号は、Ｂｉ −
ＣＭＯＳダイナミック型ＲＡＭのテストモードを設定す
るために供される。
（４）マルチビットテスト回路
Ｂｉ・ＣＭＯＳダイナミック型ＲＡＭは、前述のように
、マルチビットテストモードにおいて、同時に選択状態
とされる８個のメモリセルの読み出し信号を比較照合す
るためのマルチビットテスト回路ＭＢＴを備える。
、マルチビットテストモードにおいて、同時に選択状態
とされる８個のメモリセルの読み出し信号を比較照合す
るためのマルチビットテスト回路ＭＢＴを備える。
マルチビットテスト回路ＭＢＴは、第３５図に示される
ように、リードアンプＲＡＧ−ＲＡ７に対応して設けら
れ、かつ一対の差動トランジスタとエミッタ共通結合さ
れる一対の出力トランジスタをそれぞれ含む８個の単位
回路と、これらの単位回路とともに実質的に論理積和回
路を構成する２対の差動トランジスタとを備える。各単
位回路を構成する差動トランジスタのベースには、対応
するリード７ンブの相補出力信号ＭＯＯ〜−Ｍ−０７が
それぞれ供給され、上記２対の差動トランジスタの共通
結合されたエミッタと対応する電流源との間には、その
ゲートに期待値データとして供給される入力データＤＩ
又はその反転信号を受けるＭＯＳＦＥＴが設けられる。
ように、リードアンプＲＡＧ−ＲＡ７に対応して設けら
れ、かつ一対の差動トランジスタとエミッタ共通結合さ
れる一対の出力トランジスタをそれぞれ含む８個の単位
回路と、これらの単位回路とともに実質的に論理積和回
路を構成する２対の差動トランジスタとを備える。各単
位回路を構成する差動トランジスタのベースには、対応
するリード７ンブの相補出力信号ＭＯＯ〜−Ｍ−０７が
それぞれ供給され、上記２対の差動トランジスタの共通
結合されたエミッタと対応する電流源との間には、その
ゲートに期待値データとして供給される入力データＤＩ
又はその反転信号を受けるＭＯＳＦＥＴが設けられる。
マルチビットテスト回路ＭＢＴは、Ｂｉ −ＣＭＯＳダ
イナミック型ＲＡＭがマルチビットテストモードとされ
試験制御信号ＴＭＢがハイレベルとされることで、選択
的に動作状態とされる。この動作状態において、マルチ
ビットテスト回路ＭＢＴは、各リードアンプの相補出力
信号ＭＯＯ〜ｙ、０７と上記期待値データすなわち入力
データＤＩＦとを比較照合する。その結果、すべての相
補出力信号ＭＯＯ〜ＭＯ７と入力データＤＩＦとが一致
することを条件に、その相補出力信号ＭＯ３を選択的に
論理“１゛とする。
イナミック型ＲＡＭがマルチビットテストモードとされ
試験制御信号ＴＭＢがハイレベルとされることで、選択
的に動作状態とされる。この動作状態において、マルチ
ビットテスト回路ＭＢＴは、各リードアンプの相補出力
信号ＭＯＯ〜ｙ、０７と上記期待値データすなわち入力
データＤＩＦとを比較照合する。その結果、すべての相
補出力信号ＭＯＯ〜ＭＯ７と入力データＤＩＦとが一致
することを条件に、その相補出力信号ＭＯ３を選択的に
論理“１゛とする。
以上の本実施例に示されるように、この発明をＢ ｉ
−ＣＭＯＳダイナミック型ＲＡＭ等の半導体記憶装置に
通用することで、次のような作用効果が得られる。すな
わち、 （１）半導体記憶装置のメモリアレイを、格子状に配置
されるダイナミック型メモリセルを基本として構成し、
その周辺回路を、ＣＭＯＳ論理ゲ論理図−１びＥＣＬ回
路ならびに上記ＣＭＯＳ論理ゲ論理図−１びＥＣＬ回路
が組み合わされてなるＢＩ−ＣＭＯＳ論理ゲート回路を
基本として構成して、いわゆるＢ ｉ −ＣＭＯＳダイ
ナミック型ＲＡＭ構造とすることで、半導体記憶装置の
構成を最適化できる。これにより、半導体記憶装置の高
集積化を図りつつ、その動作を高速化できるという効果
が得られる。
−ＣＭＯＳダイナミック型ＲＡＭ等の半導体記憶装置に
通用することで、次のような作用効果が得られる。すな
わち、 （１）半導体記憶装置のメモリアレイを、格子状に配置
されるダイナミック型メモリセルを基本として構成し、
その周辺回路を、ＣＭＯＳ論理ゲ論理図−１びＥＣＬ回
路ならびに上記ＣＭＯＳ論理ゲ論理図−１びＥＣＬ回路
が組み合わされてなるＢＩ−ＣＭＯＳ論理ゲート回路を
基本として構成して、いわゆるＢ ｉ −ＣＭＯＳダイ
ナミック型ＲＡＭ構造とすることで、半導体記憶装置の
構成を最適化できる。これにより、半導体記憶装置の高
集積化を図りつつ、その動作を高速化できるという効果
が得られる。
（２）半導体記憶装置に、ＴＴＬレベル又はＥＣＬレベ
ルの入力信号を対応するＭＯＳレベルの内部アドレス信
号又は内部入力データ信号に変換する入力回路と、上記
内部アドレス信号をもとにＭＯＳレベルを基本とする選
択信号を形成するアドレス選択回路と、上記選択信号に
従って指定されるメモリセルを選択し書き込み用コモン
Ｉ１０線又は読み出し用コモンＩ１０線に選択的に接続
するメモリアレイと、上記内部入力データ信号をもとに
ＭＯＳレベルの書き込み信号を形成し上記書き込み用コ
モンＩ１０線を介して選択されたメモリセルに供給する
書き込み回路と、選択されたメモリセルから上記読み出
し用コモンＩ１０線を介して電流信号として出力される
読み出し信号を電圧信号に変換し増幅してＥＣＬレベル
の内部データ出力信号を形成する読み出し回路と、上記
内部データ出力信号をもとにＴＴＬレベル又はＥＣＬレ
ベルのデータ出力信号を形成し送出する出力回路とを設
けることで、半導体記憶装置の内部信号形態を最適化で
きる。これにより、半導体記憶装置の高集積化ならびに
低消費電力化を図りつつ、内部信号の伝達遅延時間を短
縮し、その動作を高速化できるという効果°が得られる
。
ルの入力信号を対応するＭＯＳレベルの内部アドレス信
号又は内部入力データ信号に変換する入力回路と、上記
内部アドレス信号をもとにＭＯＳレベルを基本とする選
択信号を形成するアドレス選択回路と、上記選択信号に
従って指定されるメモリセルを選択し書き込み用コモン
Ｉ１０線又は読み出し用コモンＩ１０線に選択的に接続
するメモリアレイと、上記内部入力データ信号をもとに
ＭＯＳレベルの書き込み信号を形成し上記書き込み用コ
モンＩ１０線を介して選択されたメモリセルに供給する
書き込み回路と、選択されたメモリセルから上記読み出
し用コモンＩ１０線を介して電流信号として出力される
読み出し信号を電圧信号に変換し増幅してＥＣＬレベル
の内部データ出力信号を形成する読み出し回路と、上記
内部データ出力信号をもとにＴＴＬレベル又はＥＣＬレ
ベルのデータ出力信号を形成し送出する出力回路とを設
けることで、半導体記憶装置の内部信号形態を最適化で
きる。これにより、半導体記憶装置の高集積化ならびに
低消費電力化を図りつつ、内部信号の伝達遅延時間を短
縮し、その動作を高速化できるという効果°が得られる
。
（３）上記（２）項において、ＴＴＬレベル及びＥＣＬ
レベルに対応する複数の入力回路を設け、これをマスタ
ースライスによって選択的に使用することで、共通の半
導体基板による入力信号形態の異なる複数の半導体記憶
装置を実現できるという効果が得られる。
レベルに対応する複数の入力回路を設け、これをマスタ
ースライスによって選択的に使用することで、共通の半
導体基板による入力信号形態の異なる複数の半導体記憶
装置を実現できるという効果が得られる。
（４）上記（２）項において、ワード線を指定するため
のロウアドレスとビット線を指定するためのカラムアド
レスを、それぞれ個別の外部端子を介してかつ実質的に
同時に入力することで、Ｂｌ・ＣＭＯＳダイナミック型
ＲＡＭのアドレス選択部の構成を最適化し、その動作を
高速化できるという効果が得られる。
のロウアドレスとビット線を指定するためのカラムアド
レスを、それぞれ個別の外部端子を介してかつ実質的に
同時に入力することで、Ｂｌ・ＣＭＯＳダイナミック型
ＲＡＭのアドレス選択部の構成を最適化し、その動作を
高速化できるという効果が得られる。
（５）上記（２）項において、リードアンプに、パイボ
ーラトラトジスタを基本構成とする電流電圧変換回路及
び差動増幅回路と、ＭＯＳＦＥＴを基本構成とするラッ
チとを設けることで、Ｂｉ・ＣＭＯＳダイナミック型Ｒ
ＡＭのリードアンプの構成を最適化し、その動作を高速
化できるという効果が得られる。
ーラトラトジスタを基本構成とする電流電圧変換回路及
び差動増幅回路と、ＭＯＳＦＥＴを基本構成とするラッ
チとを設けることで、Ｂｉ・ＣＭＯＳダイナミック型Ｒ
ＡＭのリードアンプの構成を最適化し、その動作を高速
化できるという効果が得られる。
（６）上記（２）項において、出力回路に、リードアン
プから出力されるＥＣＬレベルの内部データ出力ｆ８号
をＭＯＳレベルに変換するレベル変換回路と、上記レベ
ル変換回路の相補出力信号に従って選択的にオン状態と
される一対の出力ＭＯＳＦＥＴとを設けることで、Ｂ
ｉ −ＣＭＯＳダイナミック型ＲＡＭの出力回路の構成
を最適化し、その動作を低消費電力化しかつ高速化でき
るという効果が得られる。
プから出力されるＥＣＬレベルの内部データ出力ｆ８号
をＭＯＳレベルに変換するレベル変換回路と、上記レベ
ル変換回路の相補出力信号に従って選択的にオン状態と
される一対の出力ＭＯＳＦＥＴとを設けることで、Ｂ
ｉ −ＣＭＯＳダイナミック型ＲＡＭの出力回路の構成
を最適化し、その動作を低消費電力化しかつ高速化でき
るという効果が得られる。
（７）その絶対値が実質的にデータ線における書き込み
信号の振幅の絶対値より大きくされるワード線選択電圧
を、指定されるワード線に選択的に伝達することによっ
てワード線の選択動作を行ういわゆるスタティックワー
ド線選択方式とすることで、半導体記憶装置のワード線
選択動作を高速化し、そのアクセスタイムを短縮できろ
という効果が得られる。
信号の振幅の絶対値より大きくされるワード線選択電圧
を、指定されるワード線に選択的に伝達することによっ
てワード線の選択動作を行ういわゆるスタティックワー
ド線選択方式とすることで、半導体記憶装置のワード線
選択動作を高速化し、そのアクセスタイムを短縮できろ
という効果が得られる。
（８）上記（７）項において、ワード線を駆動するワー
ド線駆動回路のそれぞれに、対応するワード線と上記ワ
ード線駆動電圧の供給点との間に設けられそのゲートが
所定の内部ノードに結合されるＰチャンネル型の第１の
ＭＯＳＦＥＴと、対応するワード線と回路の接地電位と
の間に設けられそのゲートが上記内部ノードに結合され
るＮチャンネル型の第２のＭＯＳＦＥＴと、上記供給点
と上記内部ノードとの間に設けられ所定のプリチャージ
制御信号に従って選択的にオン状態とされるＰチャンネ
ル型の第３のＭＯＳＦＥＴと、上記内部ノードと回路の
接地電位との間に設けられ対応する選択信号に従って選
択的にオン状態とされるスイッチ手段と、上記供給点と
上記内部ノードとの間に設けられそのゲートが対応する
ワード線に結合されるＰチャンネル型の第４のＭＯＳＦ
ＥＴとを設けることで、ワード線のレベルを安定化しつ
つ回路構成の簡素化を図ったワード線駆動回路を実現で
きるという効果が得られる。
ド線駆動回路のそれぞれに、対応するワード線と上記ワ
ード線駆動電圧の供給点との間に設けられそのゲートが
所定の内部ノードに結合されるＰチャンネル型の第１の
ＭＯＳＦＥＴと、対応するワード線と回路の接地電位と
の間に設けられそのゲートが上記内部ノードに結合され
るＮチャンネル型の第２のＭＯＳＦＥＴと、上記供給点
と上記内部ノードとの間に設けられ所定のプリチャージ
制御信号に従って選択的にオン状態とされるＰチャンネ
ル型の第３のＭＯＳＦＥＴと、上記内部ノードと回路の
接地電位との間に設けられ対応する選択信号に従って選
択的にオン状態とされるスイッチ手段と、上記供給点と
上記内部ノードとの間に設けられそのゲートが対応する
ワード線に結合されるＰチャンネル型の第４のＭＯＳＦ
ＥＴとを設けることで、ワード線のレベルを安定化しつ
つ回路構成の簡素化を図ったワード線駆動回路を実現で
きるという効果が得られる。
（９）上記（８）項において、各ワード線群に対応して
設けられる複数のワード線駆動回路を、それを構成する
ＰチャンネルＭＯＳＦＥＴ領域及びＮチャンネルＭＯＳ
ＦＥＴ領域が交互に隣接すべく縦積み配置することで、
ワード線駆動回路のレイアウトを効率化し、周辺回路の
レイアウト所要面積を削減できるという効果が得られる
。
設けられる複数のワード線駆動回路を、それを構成する
ＰチャンネルＭＯＳＦＥＴ領域及びＮチャンネルＭＯＳ
ＦＥＴ領域が交互に隣接すべく縦積み配置することで、
ワード線駆動回路のレイアウトを効率化し、周辺回路の
レイアウト所要面積を削減できるという効果が得られる
。
（１０）半導体記憶装置に、対応するメモリアレイとそ
の直接周辺回路をそれぞれ含み、対応するアレイ選択信
号に従って、指定されるメモリセルに対する記憶データ
の書き込み又は読み出しあるいはリフレッシュ等に関す
る一連の動作をそれぞれ自律的に実行する複数のメモリ
マットを設けることで、半導体記憶装置のメモリアレイ
部をユニ７ト化し、その構成を簡素化できるとともに、
増設単位を明確にできるという効果が得られる。
の直接周辺回路をそれぞれ含み、対応するアレイ選択信
号に従って、指定されるメモリセルに対する記憶データ
の書き込み又は読み出しあるいはリフレッシュ等に関す
る一連の動作をそれぞれ自律的に実行する複数のメモリ
マットを設けることで、半導体記憶装置のメモリアレイ
部をユニ７ト化し、その構成を簡素化できるとともに、
増設単位を明確にできるという効果が得られる。
（１１）半導体記憶装置を構成するＸ系選択回路を、半
導体基板面の中央部に配置し、そのメモリアレイを、上
記Ｘ系選択回路をはさみかつそのワード線が半導体基板
面の各短辺に向かって延長されるべくいわゆる縦型配置
することで、半導体記憶装置のレイアウトを最適化し、
その動作を高速化できるという効果が得られる。
導体基板面の中央部に配置し、そのメモリアレイを、上
記Ｘ系選択回路をはさみかつそのワード線が半導体基板
面の各短辺に向かって延長されるべくいわゆる縦型配置
することで、半導体記憶装置のレイアウトを最適化し、
その動作を高速化できるという効果が得られる。
（１２）上記（１１）項において、半導体記憶装置をア
ドレスノンマルチプレクス方式とし、ワード線選択に供
されるロウアドレス信号が伝達されるボンディングパッ
ドを、半導体基板面の中央部に配置されるＸ系選択回路
の両側に近接して配置することで、ロウアドレス信号の
伝達遅延時間を縮小し、半導体記憶装置のアクセスタイ
ムを高速化できるという効果が得られる。
ドレスノンマルチプレクス方式とし、ワード線選択に供
されるロウアドレス信号が伝達されるボンディングパッ
ドを、半導体基板面の中央部に配置されるＸ系選択回路
の両側に近接して配置することで、ロウアドレス信号の
伝達遅延時間を縮小し、半導体記憶装置のアクセスタイ
ムを高速化できるという効果が得られる。
（１３）上記（１２）項において、上記ロウアドレス信
号を受けるバンファ単位回路を、対応するボンディング
パッドに近接して配置することで、ロウアドレス信号の
伝達遅延時間をさらに縮小し、半導体記憶装置のアクセ
スタイムをさらに高速化できるという効果が得られる。
号を受けるバンファ単位回路を、対応するボンディング
パッドに近接して配置することで、ロウアドレス信号の
伝達遅延時間をさらに縮小し、半導体記憶装置のアクセ
スタイムをさらに高速化できるという効果が得られる。
（１４）上記（１１）項において、メモリアレイを構成
するワード線のそれぞれを、ワード線がその延長方向に
分割されてなりかつポリシリコン又はポリサイドあるい
はシリサイドにより形成される複数の分割ワード線と、
アルミニウム配線層等の金属配線層により形成されかつ
上記分割ワード線をその延長方向のほぼ中間において共
通結合するメインワード線とにより構成することで、ワ
ード線選択信号の伝達遅延時間を縮小し、半導体記憶装
置のワード線選択動作を高速化できるという効果が得ら
れる。
するワード線のそれぞれを、ワード線がその延長方向に
分割されてなりかつポリシリコン又はポリサイドあるい
はシリサイドにより形成される複数の分割ワード線と、
アルミニウム配線層等の金属配線層により形成されかつ
上記分割ワード線をその延長方向のほぼ中間において共
通結合するメインワード線とにより構成することで、ワ
ード線選択信号の伝達遅延時間を縮小し、半導体記憶装
置のワード線選択動作を高速化できるという効果が得ら
れる。
（１５）半導体記憶装置の制御部を、所定の内部制御信
号によって起動され対応する一連の動作をクロック信号
又はタイミング信号に従って同期化されることなく順次
実行するいわゆるドミノ形態とすることで、制御部の動
作を高速化できるという効果が得られる。
号によって起動され対応する一連の動作をクロック信号
又はタイミング信号に従って同期化されることなく順次
実行するいわゆるドミノ形態とすることで、制御部の動
作を高速化できるという効果が得られる。
（１６）半導体記憶装置に、メモリアレイの指定される
データ線が選択的にかつ対応するスイッチＭＯＳＦＥＴ
を介して直接的に接続される書き込み用コモンＩ１０線
と、上記メモリアレイの指定されるビット線が選択的に
かつ対応するスイッチＭＯＳＦＥＴのゲートを介して間
接的に接続される読み出し用コモンＩ１０線とを設ける
ことで、各コモンＩ１０線の直流レベルを用途に応じて
最適化し、半導体記憶装置の書き込み及び読み出し動作
を高速化できるという効果が得られる。
データ線が選択的にかつ対応するスイッチＭＯＳＦＥＴ
を介して直接的に接続される書き込み用コモンＩ１０線
と、上記メモリアレイの指定されるビット線が選択的に
かつ対応するスイッチＭＯＳＦＥＴのゲートを介して間
接的に接続される読み出し用コモンＩ１０線とを設ける
ことで、各コモンＩ１０線の直流レベルを用途に応じて
最適化し、半導体記憶装置の書き込み及び読み出し動作
を高速化できるという効果が得られる。
（１７）上記（１６）項において、メモリアレイの指定
されるデータ線から読み出し用コモン！１０線を介して
対応するリードアンプに伝達される読み出し信号を電流
信号し、上記リードアンプをバイポーラトランジスタを
基本として構成することで、読み出し信号の伝達遅延時
間を縮小し、半導体記憶装置の読み出し動作をさらに高
速化できるという効果が得られる。
されるデータ線から読み出し用コモン！１０線を介して
対応するリードアンプに伝達される読み出し信号を電流
信号し、上記リードアンプをバイポーラトランジスタを
基本として構成することで、読み出し信号の伝達遅延時
間を縮小し、半導体記憶装置の読み出し動作をさらに高
速化できるという効果が得られる。
（１８）上記（１６）項において、メモリアレイとして
シェアドセンス方式を採用しないことで、メモリアレイ
の構成を最適化し、半導体記憶装置の読み出し動作を安
定化しつつ高速化できるという効果が得られる。
シェアドセンス方式を採用しないことで、メモリアレイ
の構成を最適化し、半導体記憶装置の読み出し動作を安
定化しつつ高速化できるという効果が得られる。
（１９）上記（１６）項において、メモリアレイとして
分割ビット線方式を採用することで、メモリアレイの構
成を最適化し、半導体記憶装置の読み出し動作を高速化
できるという効果が得られる。
分割ビット線方式を採用することで、メモリアレイの構
成を最適化し、半導体記憶装置の読み出し動作を高速化
できるという効果が得られる。
（２０）上記（１９）項において、各メモリアレイに対
応してそれぞれ２対の書き込み用コモンＩ１０線及び読
み出し用コモンＩ１０線を設けることで、カラムスイッ
チとＹデコーダ単位回路のレイアウトピッチを適合させ
、そのレイアウト所要面積を削減できるという効果が得
られる。
応してそれぞれ２対の書き込み用コモンＩ１０線及び読
み出し用コモンＩ１０線を設けることで、カラムスイッ
チとＹデコーダ単位回路のレイアウトピッチを適合させ
、そのレイアウト所要面積を削減できるという効果が得
られる。
（２１）上記（１９）項において、メモリアレイを２個
ずつ対構成とし、各対のメモリアレイを、半導体基板面
の中央部に配置されるＸ系選択回路をはさんで対称的に
配置するとともに、上記書き込み用及び読み出し用コモ
ンＩ１０線を、対をなす２個のメモリアレイで共有し、
かつ対応する２個のメモリアレイを串刺しすべく貫通し
て配置することで、半導体記憶装置のメモリアレイ部の
構成を簡素化し、そのレイアウト所要面積を削減できる
という効果が得られる。
ずつ対構成とし、各対のメモリアレイを、半導体基板面
の中央部に配置されるＸ系選択回路をはさんで対称的に
配置するとともに、上記書き込み用及び読み出し用コモ
ンＩ１０線を、対をなす２個のメモリアレイで共有し、
かつ対応する２個のメモリアレイを串刺しすべく貫通し
て配置することで、半導体記憶装置のメモリアレイ部の
構成を簡素化し、そのレイアウト所要面積を削減できる
という効果が得られる。
（２２）上記（２１）項において、読み出し用コモンＩ
１０線の両側に、シールド作用を持つ接地電位供給線等
を配置することで、高感度のリードアンプが結合される
読み出し用コモンＩ１０線のノイズマージンを拡大し、
半導体記憶装置の読み出し動作を安定化できるという効
果が得られる。
１０線の両側に、シールド作用を持つ接地電位供給線等
を配置することで、高感度のリードアンプが結合される
読み出し用コモンＩ１０線のノイズマージンを拡大し、
半導体記憶装置の読み出し動作を安定化できるという効
果が得られる。
（２３）上記〈２１）項において、対をなす２個のメモ
リアレイにより共有される複数の共通コモンＩ１０線を
設け、これらの共通コモンＩ／Ｏ線を、対をなすメモリ
アレイの一方で書き込み用コモンＩ１０線として、また
その他方で読み出し用コモンＩ１０線として用いること
で、コモンＩ１０線の所定数を削減し、半導体記憶装置
のメモリアレイ部のレイアウト所要面積を削減できると
いう効果が得られる。
リアレイにより共有される複数の共通コモンＩ１０線を
設け、これらの共通コモンＩ／Ｏ線を、対をなすメモリ
アレイの一方で書き込み用コモンＩ１０線として、また
その他方で読み出し用コモンＩ１０線として用いること
で、コモンＩ１０線の所定数を削減し、半導体記憶装置
のメモリアレイ部のレイアウト所要面積を削減できると
いう効果が得られる。
（２４）外部端子を介して供給される入力信号を受ける
入力回路に、その入力端子に対応する上記入力信号を受
けるＣＭＯＳ論理ゲート回路と、その入力端子に上記Ｃ
ＭＯ５論理ゲート回路の出力信号を受けるＢｉ−ＣＭＯ
Ｓ論理ゲート回路を設けることで、入力回路の入力容量
を削減しつつ、その伝達遅延時間を縮小し、さらにその
駆動能力を拡大できるという効果が得られる。
入力回路に、その入力端子に対応する上記入力信号を受
けるＣＭＯＳ論理ゲート回路と、その入力端子に上記Ｃ
ＭＯ５論理ゲート回路の出力信号を受けるＢｉ−ＣＭＯ
Ｓ論理ゲート回路を設けることで、入力回路の入力容量
を削減しつつ、その伝達遅延時間を縮小し、さらにその
駆動能力を拡大できるという効果が得られる。
（２５）上記（２４）項において、上記Ｂ ｉ −ＣＭ
ＯＳ論理ゲート回路の入力端子と回路の電源電圧との間
に、そのゲートに上記、Ｂ ｉ ・ＣＭＯＳ論理ゲート
回路の出力信号を受けるＰチャンネルＭＯＳＦＥＴを含
む正帰還回路を設ることで、入力回路のノイズマージン
を拡大し、その動作を安定化できるという効果が得られ
る。
ＯＳ論理ゲート回路の入力端子と回路の電源電圧との間
に、そのゲートに上記、Ｂ ｉ ・ＣＭＯＳ論理ゲート
回路の出力信号を受けるＰチャンネルＭＯＳＦＥＴを含
む正帰還回路を設ることで、入力回路のノイズマージン
を拡大し、その動作を安定化できるという効果が得られ
る。
（２６）Ｂｉ・ＣＭＯＳ論理ゲート回路と並列形態に、
ＣＭ ＯＳ ｇ！理ゲート回路を付加することで、Ｂｉ
・ＣＭＯＳ論理ゲート回路の出力信号振幅を回路の電源
電圧及び接地電位間でフルスイングすべく拡大できると
いう効果が得られる。
ＣＭ ＯＳ ｇ！理ゲート回路を付加することで、Ｂｉ
・ＣＭＯＳ論理ゲート回路の出力信号振幅を回路の電源
電圧及び接地電位間でフルスイングすべく拡大できると
いう効果が得られる。
（２７） Ｂ ｉ ・ＣＭＯＳ論理ゲート回路の出力端
子に、ＣＭＯＳ論理ゲート回路からなりその一方の入出
力ノードが上記Ｂｔ・ＣＭＯＳ論理ゲート回路の出力端
子に結合されるラッチを付加することで、Ｂ１・ＣＭＯ
Ｓ論理ゲート回路の出力信号振幅を回路の電源電圧及び
接地電位間でフルスイングすべく拡大できるという効果
が得られる。
子に、ＣＭＯＳ論理ゲート回路からなりその一方の入出
力ノードが上記Ｂｔ・ＣＭＯＳ論理ゲート回路の出力端
子に結合されるラッチを付加することで、Ｂ１・ＣＭＯ
Ｓ論理ゲート回路の出力信号振幅を回路の電源電圧及び
接地電位間でフルスイングすべく拡大できるという効果
が得られる。
（２８）起動制御信号が所定の組み合わせとされること
を条件に、テストモードを設定するためのテストモード
セットサイクルを実行させ、所定の外部端子にその絶対
値が回路の電源電圧より大きな高電圧が供給されること
を条件に、指定されるテストサイクルを実行させること
で、半導体記憶装置のテスト論理を明確化し、その付加
価値を高めることができるという効果が得られる。
を条件に、テストモードを設定するためのテストモード
セットサイクルを実行させ、所定の外部端子にその絶対
値が回路の電源電圧より大きな高電圧が供給されること
を条件に、指定されるテストサイクルを実行させること
で、半導体記憶装置のテスト論理を明確化し、その付加
価値を高めることができるという効果が得られる。
（２９）半導体記憶装置のリードアンプを、所定のタイ
ミング信号に従って一時的に動作状態とすることで、ロ
ングサイクルにおけるリードアンプの消費電流を削減で
きるという効果が得られる。
ミング信号に従って一時的に動作状態とすることで、ロ
ングサイクルにおけるリードアンプの消費電流を削減で
きるという効果が得られる。
（３０）上記（２９）項において、リードアンプの電流
電圧変換回路及び差動増幅回路をバイポーラトランジス
タを基本として構成し、そのラッチをＭＯＳＦＥＴを基
本として構成し、かつ上記ラッチの相補入出力ノードと
回路の電源電圧との間に、所定のタイミング信号に従っ
て選択的に結合され、上記入出力ノードの電位をＥＣＬ
レベルに保持するための一対の負荷手段を設ることで、
リードアンプの低消費電力化を図りつつ、その動作を安
定、化できるという効果が得られる。
電圧変換回路及び差動増幅回路をバイポーラトランジス
タを基本として構成し、そのラッチをＭＯＳＦＥＴを基
本として構成し、かつ上記ラッチの相補入出力ノードと
回路の電源電圧との間に、所定のタイミング信号に従っ
て選択的に結合され、上記入出力ノードの電位をＥＣＬ
レベルに保持するための一対の負荷手段を設ることで、
リードアンプの低消費電力化を図りつつ、その動作を安
定、化できるという効果が得られる。
（３１）上記（３０）項において、リードアンプの電流
電圧変換回路及び差動増幅回路ならびにラッチの相補入
力端子又は相補出力端子あるいは所定の内部ノードに、
所定のタイミング信号に従って選択的に有効とされるイ
コライズ回路を設けることで、各ノードの残存電荷をデ
ィスチャージさせ、リードアンプの動作を安定化しつつ
高速化できるという効果が得られる。
電圧変換回路及び差動増幅回路ならびにラッチの相補入
力端子又は相補出力端子あるいは所定の内部ノードに、
所定のタイミング信号に従って選択的に有効とされるイ
コライズ回路を設けることで、各ノードの残存電荷をデ
ィスチャージさせ、リードアンプの動作を安定化しつつ
高速化できるという効果が得られる。
（３２）上記（３０）項において、電流電圧変換回路を
構成する電流センス用の一対のバイポーラトランジスタ
のエミッタと回路の接地電位との間に、電流電圧変換回
路が動作状態とされる当初において選択的かつ一時的に
接続される一対の負荷手段を設けることで、電源変動に
対して上記エミソタの電位を追随させ、電流電圧変換回
路の動作を高速化できるという効果が得られる。
構成する電流センス用の一対のバイポーラトランジスタ
のエミッタと回路の接地電位との間に、電流電圧変換回
路が動作状態とされる当初において選択的かつ一時的に
接続される一対の負荷手段を設けることで、電源変動に
対して上記エミソタの電位を追随させ、電流電圧変換回
路の動作を高速化できるという効果が得られる。
（３３） 差動バイポーラトランジスタを基本構成とす
る差動増幅回路に所定の動作電流を選択的に与える電流
源と並列形態に、所定の容量手段を付加することで、上
記差動増幅回路の動作の立ち上がりを高速化できるとい
う効果が得られる。
る差動増幅回路に所定の動作電流を選択的に与える電流
源と並列形態に、所定の容量手段を付加することで、上
記差動増幅回路の動作の立ち上がりを高速化できるとい
う効果が得られる。
（３４）所定の内部制御信号に従って選択的に動作状態
とされる内部回路と回路の接地電位との間に、上記内部
回路が待機状態とされるとき上記内部回路に比較的小さ
な動作電流を選択的に供給する第１の電流源と、上記内
部回路が動作状態とされるとき上記内部回路に比較的大
きな動作電流を選択的に供給する第２の電流源を並列形
態に設け、上記内部回路をいわゆるウオーミングアンプ
状態とすることで、上記内部回路の動作の立ち上がりを
高速化できるという効果が得られる。
とされる内部回路と回路の接地電位との間に、上記内部
回路が待機状態とされるとき上記内部回路に比較的小さ
な動作電流を選択的に供給する第１の電流源と、上記内
部回路が動作状態とされるとき上記内部回路に比較的大
きな動作電流を選択的に供給する第２の電流源を並列形
態に設け、上記内部回路をいわゆるウオーミングアンプ
状態とすることで、上記内部回路の動作の立ち上がりを
高速化できるという効果が得られる。
（３５）上記（３４）項において、内部回路が対をなす
差動回路である場合、上記第１の電流源を、差動回路を
構成する二つの上記内部回路によって共有することで、
レイアウトバラツキ等によって生じるレベル差を解消し
、上記差動回路の動作を安定化できるという効果が得ら
れる。
差動回路である場合、上記第１の電流源を、差動回路を
構成する二つの上記内部回路によって共有することで、
レイアウトバラツキ等によって生じるレベル差を解消し
、上記差動回路の動作を安定化できるという効果が得ら
れる。
（３６）同時に動作状態とされかつ増幅後の読み出し信
号を保持するラッチをそれぞれ備える複数のリードアン
プを設け、これらのリードアンプの出力信号を、所定の
出力選択信号に従って順次選択的にデータ出力バッファ
に伝達することで、半導体記憶装置の高速連続読み出し
動作を実現できるという効果が得られる。
号を保持するラッチをそれぞれ備える複数のリードアン
プを設け、これらのリードアンプの出力信号を、所定の
出力選択信号に従って順次選択的にデータ出力バッファ
に伝達することで、半導体記憶装置の高速連続読み出し
動作を実現できるという効果が得られる。
（３７）上記（３６）項において、その出力信号が最初
に伝達されるリードアンプに対して比較的大きな動作電
流を選択的に供給することで、半導体記憶装置の上記高
速連続読み出し動作の立ち上がりを高速化できるという
効果が得られる。
に伝達されるリードアンプに対して比較的大きな動作電
流を選択的に供給することで、半導体記憶装置の上記高
速連続読み出し動作の立ち上がりを高速化できるという
効果が得られる。
〈３８）半導体記憶装置に、複数のライトアンプと、こ
れらのライトアンプに対応して設けられ対応する書き込
みデータを保持する複数のラッチと、所定の外部端子を
介して入力される書き込みデータを所定のアドレス信号
に従って対応する上記ラッチに選択的に伝達する入力選
択回路とを設け、上記外部端子を介して入力される書き
込みデータを上記ラッチに順次取り込み、所定の時間が
経過した時点で上記複数のライトアンプを一斉に動作状
態とすることで、同時に選択状態とされる複数のメモリ
セルに対する高速連続書き込み動作を実現できるという
効果が得られる。
れらのライトアンプに対応して設けられ対応する書き込
みデータを保持する複数のラッチと、所定の外部端子を
介して入力される書き込みデータを所定のアドレス信号
に従って対応する上記ラッチに選択的に伝達する入力選
択回路とを設け、上記外部端子を介して入力される書き
込みデータを上記ラッチに順次取り込み、所定の時間が
経過した時点で上記複数のライトアンプを一斉に動作状
態とすることで、同時に選択状態とされる複数のメモリ
セルに対する高速連続書き込み動作を実現できるという
効果が得られる。
（３９）半導体基板面に分散配置されかつその所定数個
が同時に動作状態とされる複数のメモリマットを備える
半導体記憶装置において、同時に動作状態とされる所定
数個のメモリマットを、例えば千鳥状に選択することで
、半導体基板面の発熱分布を均一化し、半導体記憶装置
の信頼性を高めることができるという効果が得られる。
が同時に動作状態とされる複数のメモリマットを備える
半導体記憶装置において、同時に動作状態とされる所定
数個のメモリマットを、例えば千鳥状に選択することで
、半導体基板面の発熱分布を均一化し、半導体記憶装置
の信頼性を高めることができるという効果が得られる。
（４０）その極性及び電圧値が異なる複数の内部電圧を
形成する複数の電圧発生回路を、共通の発振回路により
形成される所定のパルス信号に従って動作させることで
、電源部の回路構成を簡素化できるという効果が得られ
る。
形成する複数の電圧発生回路を、共通の発振回路により
形成される所定のパルス信号に従って動作させることで
、電源部の回路構成を簡素化できるという効果が得られ
る。
（４１〉電圧発生回路のいずれがか一所定の起動制御信
号に従って選択的に動作状態とされるとき、上記パルス
信号を、上記起動制御信号が有効とされる当初において
まず形成し、その後、所定の周期で周期的に形成するこ
とで、連続起動時における電圧発生回路の動作を安定化
し、対応する内部電圧を安定化できるという効果が得ら
れる。
号に従って選択的に動作状態とされるとき、上記パルス
信号を、上記起動制御信号が有効とされる当初において
まず形成し、その後、所定の周期で周期的に形成するこ
とで、連続起動時における電圧発生回路の動作を安定化
し、対応する内部電圧を安定化できるという効果が得ら
れる。
（４２）半導体記憶装置の冗長回路等に設けられるヒエ
ーズ手段を、対応する選択信号に従って選択的にオン状
態とされるバイポーラトランジスタを介して切断するこ
とで、冗長回路等におけるヒユーズ切断処理を低消費電
力化しつつ確実にし、半導体記憶装置の信頼性を高める
ことができるという効果が得られる。
ーズ手段を、対応する選択信号に従って選択的にオン状
態とされるバイポーラトランジスタを介して切断するこ
とで、冗長回路等におけるヒユーズ切断処理を低消費電
力化しつつ確実にし、半導体記憶装置の信頼性を高める
ことができるという効果が得られる。
（４３）ＣＭＯＳ論理ゲート回路を構成するＭＯＳＦＥ
Ｔのしきい値電圧を、前段回路の出力端子からその入力
端子までの距離が比較的長いとき、あるいはその前段回
路がＢｔ−ｃＭｏｓ論理ゲート回路によって構成される
とき、選択的に大きくすることで、ＣＭＯＳ及びＢｉ・
ＣＭＯＳ論理ゲート回路を含む論理回路の貫通電流を抑
制し、その低消費電力化を図ることができるという効果
が得られる。
Ｔのしきい値電圧を、前段回路の出力端子からその入力
端子までの距離が比較的長いとき、あるいはその前段回
路がＢｔ−ｃＭｏｓ論理ゲート回路によって構成される
とき、選択的に大きくすることで、ＣＭＯＳ及びＢｉ・
ＣＭＯＳ論理ゲート回路を含む論理回路の貫通電流を抑
制し、その低消費電力化を図ることができるという効果
が得られる。
（４４）拡散抵抗を構成する拡散層と対応するアルミニ
ウム配線層等の金属配線層を結合するためのコンタクト
及びＰゝ又はＮ◆拡散層が形成される位置を、フォトマ
スクの一部を変更して選択的に変化させることで、抵抗
手段のトリミングを効率的に実施できるという効果が得
られる。
ウム配線層等の金属配線層を結合するためのコンタクト
及びＰゝ又はＮ◆拡散層が形成される位置を、フォトマ
スクの一部を変更して選択的に変化させることで、抵抗
手段のトリミングを効率的に実施できるという効果が得
られる。
（４５）アドレスノンマルチプレクス方式をとり、かつ
オートリフレッシュモードを有する半導体記憶装置にお
いて、オートリフレ７シエモードが実行されるとき、そ
のＹ系選択回路及び読み出し回路ならびに書き込み回路
等の動作を選択的に停止することで、半導体記憶装置の
オートリフレ・ノシュモードにおける消費電流を削減で
きるという効果が得られる。
オートリフレッシュモードを有する半導体記憶装置にお
いて、オートリフレ７シエモードが実行されるとき、そ
のＹ系選択回路及び読み出し回路ならびに書き込み回路
等の動作を選択的に停止することで、半導体記憶装置の
オートリフレ・ノシュモードにおける消費電流を削減で
きるという効果が得られる。
（４６）相補ビット線の非反転及び反転信号線間に設け
られるプリチャージＭＯＳＦＥＴのゲートに供給される
プリチャージ制御信号を、有効とされる当初において一
時的に回路の電源電圧より太きくすることで、上記プリ
チャージＭＯＳ Ｆ ＥＴのサイズを縮小し、メモリア
レイのレイアウト所要面積を縮小できるという効果が得
、られる。
られるプリチャージＭＯＳＦＥＴのゲートに供給される
プリチャージ制御信号を、有効とされる当初において一
時的に回路の電源電圧より太きくすることで、上記プリ
チャージＭＯＳ Ｆ ＥＴのサイズを縮小し、メモリア
レイのレイアウト所要面積を縮小できるという効果が得
、られる。
（４７）直列結合される複数のダイオードからなるクラ
ンプ回路において、上記複数のダイオードが直列結合さ
れる各ノードに、所定のイコライズ回路を設けることで
、上記各ノードにおける残存電荷をディスチャージし、
クランプ回路のレベル変化を安定化できるという効果が
得られる。
ンプ回路において、上記複数のダイオードが直列結合さ
れる各ノードに、所定のイコライズ回路を設けることで
、上記各ノードにおける残存電荷をディスチャージし、
クランプ回路のレベル変化を安定化できるという効果が
得られる。
（４８）アルミニウム等の金属配線層によって形成され
る信号線が、同層の金属配線層によって形成される電源
供給線等と交差されるとき、上記電源供給線をその上層
又は下層に設けられる第２の金属配線層を介して迂回し
て配置する場合に、上記信号線を、交差区間における電
源供給線との横断距離が出来るだけ長くなるように、実
質的に斜めに交差させることで、電源供給線の交差区間
におけるインピーダンス増加を抑え、電源ノイズを抑制
できるという効果が得られる。
る信号線が、同層の金属配線層によって形成される電源
供給線等と交差されるとき、上記電源供給線をその上層
又は下層に設けられる第２の金属配線層を介して迂回し
て配置する場合に、上記信号線を、交差区間における電
源供給線との横断距離が出来るだけ長くなるように、実
質的に斜めに交差させることで、電源供給線の交差区間
におけるインピーダンス増加を抑え、電源ノイズを抑制
できるという効果が得られる。
（４９）例えばメモリアレイ等の内部回路をはさんで半
導体基板面の比較的長い距離にわたって配置されるクロ
７り信号線等の主信号線を、その出力ノードから上記内
部回路の一方及び他方をまわりこんで配置されかつその
入力ノード又は所定のノードで共通結合される一対の信
号線によって実現することで、主信号線のインピーダン
スを抑え、半導体記憶装置等のノイズマージンを拡大で
きるという効果が得られる。
導体基板面の比較的長い距離にわたって配置されるクロ
７り信号線等の主信号線を、その出力ノードから上記内
部回路の一方及び他方をまわりこんで配置されかつその
入力ノード又は所定のノードで共通結合される一対の信
号線によって実現することで、主信号線のインピーダン
スを抑え、半導体記憶装置等のノイズマージンを拡大で
きるという効果が得られる。
（５０）半導体記憶装置の入力用バッド等に対応して設
けられる静電保護回路に、アルミニウム等の金属配Ｉｊ
ｔＦｘを介してバンドに結合される入力拡散層と、この
入力拡散層と対向して形成され金属配線層を介して回路
の電源電圧に結合される第１の大深度拡散層と、上記パ
ッドと所定の内部ノードとの間に設けられる保護抵抗と
、上記内部ノードと回路の接地電位との間に設けられそ
のソース及びドレイン領域が第２及び第３の大深度拡散
層からなるクランプＭＯＳＦＥＴとを設けることで、静
電保護回路の保護特性を高め、半導体記憶装置等の信頼
性を高めることができるという効果が得られる。
けられる静電保護回路に、アルミニウム等の金属配Ｉｊ
ｔＦｘを介してバンドに結合される入力拡散層と、この
入力拡散層と対向して形成され金属配線層を介して回路
の電源電圧に結合される第１の大深度拡散層と、上記パ
ッドと所定の内部ノードとの間に設けられる保護抵抗と
、上記内部ノードと回路の接地電位との間に設けられそ
のソース及びドレイン領域が第２及び第３の大深度拡散
層からなるクランプＭＯＳＦＥＴとを設けることで、静
電保護回路の保護特性を高め、半導体記憶装置等の信頼
性を高めることができるという効果が得られる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は、上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることは言うまでもない０例えば、Ｂｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭの周辺回路形態の組み合わ
せは、この実施例による制約を受けないし、内部信号形
式も、その組み合わせの一部を変えることができよう。
具体的に説明したが、この発明は、上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることは言うまでもない０例えば、Ｂｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭの周辺回路形態の組み合わ
せは、この実施例による制約を受けないし、内部信号形
式も、その組み合わせの一部を変えることができよう。
また、電源電圧の極性や電圧値は任意であるし、これに
応じて、ワード線選択電圧の極性ならびに電圧値等も変
更できる。各ワード線に対応して設けられるワード線駆
動回路の具体的構成も、種々上えられよう、メモリマッ
ト又はメモリアレイの分割数やその設置数、ならびに各
メモリアレイを構成するワード線やデータ線ならびに冗
長ワード線、冗長データ線及びコモン！１０線等の設置
数も任意である。各アドレス信号のビット数やその用途
は、メモリアレイの構成等に応じて任意に変更できる。
応じて、ワード線選択電圧の極性ならびに電圧値等も変
更できる。各ワード線に対応して設けられるワード線駆
動回路の具体的構成も、種々上えられよう、メモリマッ
ト又はメモリアレイの分割数やその設置数、ならびに各
メモリアレイを構成するワード線やデータ線ならびに冗
長ワード線、冗長データ線及びコモン！１０線等の設置
数も任意である。各アドレス信号のビット数やその用途
は、メモリアレイの構成等に応じて任意に変更できる。
テストモードの具体的試験内容は、種々の組み合わせが
考えられる。金属配線層は、特にアルミニウム又はその
合金により形成されるものである必要はなく、その層数
も任意である。さらに、各回路図に示される具体的な回
路構成や、各配置図に示される具体的なレイアウトなら
びに起動制御信号やアドレス信号及び内部制御信号の組
み合わせ及びそれらの論理レベル等は、種々の実施形態
を採りうる。
考えられる。金属配線層は、特にアルミニウム又はその
合金により形成されるものである必要はなく、その層数
も任意である。さらに、各回路図に示される具体的な回
路構成や、各配置図に示される具体的なレイアウトなら
びに起動制御信号やアドレス信号及び内部制御信号の組
み合わせ及びそれらの論理レベル等は、種々の実施形態
を採りうる。
以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野である日ｔ−ｃＭＯｓダ
イナミック型ＲＡＭに通用した場合について説明したが
、それに限定されるものではなく、例えば、周辺回路及
びメモリアレイのレイアウトならびにテスト方式等に関
する発明は、他の各種の半導体記憶装置にも適用できる
し、抵抗手段、論理回路、入力回路、ヒユーズ切断回路
。
明をその背景となった利用分野である日ｔ−ｃＭＯｓダ
イナミック型ＲＡＭに通用した場合について説明したが
、それに限定されるものではなく、例えば、周辺回路及
びメモリアレイのレイアウトならびにテスト方式等に関
する発明は、他の各種の半導体記憶装置にも適用できる
し、抵抗手段、論理回路、入力回路、ヒユーズ切断回路
。
駆動回路、電源回路ならびに静電保護回路に関する発明
は、他の各種の半導体集積回路装置にも通用できる。こ
れらの発明は、少なくとも対応する回路等を含み、かつ
それを必要とする各種の半導体記憶装置あるいは半導体
集積回路装置に広く通用できる。
は、他の各種の半導体集積回路装置にも通用できる。こ
れらの発明は、少なくとも対応する回路等を含み、かつ
それを必要とする各種の半導体記憶装置あるいは半導体
集積回路装置に広く通用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、半導体記憶装置のメモリアレイをダイナミ
ック型メモリセルを基本として構成し、その周辺回路を
Ｂｉ・ＣＭＯＳ論理ゲート回路を基本として構成するこ
とで、いわゆるＢ １−ＣＭＯＳＭＯＳグラナミンクＭ
構造とする。このとき、ワード線の選択方式を、その絶
対値が書き込み動作時におけるデータ線の信号振幅より
大きなワード線選択電圧を指定されるワード線に択一的
に伝達するいわゆるスタティック型選択方式とする。ま
た、コモンＩ１０線として、指定されるデータ線が対応
するスイッチＭＯＳＦＥＴを介して直接的に接続される
書き込み用コモンＩ１０線と、指定されるデータ線が対
応するスイッチＭＯＳＦＥＴのゲートを介して間接的に
接続される読み出し用コモンＩ１０線とを設けるととも
に、選択されたメモリセルから上記データ線及び読み出
し用コモンＩ１０線を介して伝達される読み出し信号を
電流信号とし、これを差動バイポーラトランジスタを基
本構成とするリードアンプによって電圧信号に変換し、
増幅する。さらに、対をなすメモリアレイとその直接周
辺回路を含み、かつ対応するアレイ選択信号に従って一
連の選択動作を自律的に行う複数のメモリマットを設け
、これらのメモリマットを、半導体基板面の短辺に平行
する中心線にそって配置されるＸ系選択回路をはさんで
対称的にかつ縦型配置する。これにより、メモリアレイ
の高集積化を図りつつ周辺回路の信号伝達遅延時間を縮
小できる。また、コモンＩ１０線をその用途に応じて分
離しかつ読み出し信号を電流信号として伝達することで
、読み出し動作を高速化できる。さらに、ワード線の選
択方式をいわゆるスタティック型選択方式とするととも
に、メモリマットをユニット化しかつＸ系選択回路をは
さんで縦型配置することで、ワード線及びデータ線の選
択動作を高速化できる。その結果、その高速化及び大容
量化ならびに低消費電力化を図った半導体記憶装置を実
現できる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、半導体記憶装置のメモリアレイをダイナミ
ック型メモリセルを基本として構成し、その周辺回路を
Ｂｉ・ＣＭＯＳ論理ゲート回路を基本として構成するこ
とで、いわゆるＢ １−ＣＭＯＳＭＯＳグラナミンクＭ
構造とする。このとき、ワード線の選択方式を、その絶
対値が書き込み動作時におけるデータ線の信号振幅より
大きなワード線選択電圧を指定されるワード線に択一的
に伝達するいわゆるスタティック型選択方式とする。ま
た、コモンＩ１０線として、指定されるデータ線が対応
するスイッチＭＯＳＦＥＴを介して直接的に接続される
書き込み用コモンＩ１０線と、指定されるデータ線が対
応するスイッチＭＯＳＦＥＴのゲートを介して間接的に
接続される読み出し用コモンＩ１０線とを設けるととも
に、選択されたメモリセルから上記データ線及び読み出
し用コモンＩ１０線を介して伝達される読み出し信号を
電流信号とし、これを差動バイポーラトランジスタを基
本構成とするリードアンプによって電圧信号に変換し、
増幅する。さらに、対をなすメモリアレイとその直接周
辺回路を含み、かつ対応するアレイ選択信号に従って一
連の選択動作を自律的に行う複数のメモリマットを設け
、これらのメモリマットを、半導体基板面の短辺に平行
する中心線にそって配置されるＸ系選択回路をはさんで
対称的にかつ縦型配置する。これにより、メモリアレイ
の高集積化を図りつつ周辺回路の信号伝達遅延時間を縮
小できる。また、コモンＩ１０線をその用途に応じて分
離しかつ読み出し信号を電流信号として伝達することで
、読み出し動作を高速化できる。さらに、ワード線の選
択方式をいわゆるスタティック型選択方式とするととも
に、メモリマットをユニット化しかつＸ系選択回路をは
さんで縦型配置することで、ワード線及びデータ線の選
択動作を高速化できる。その結果、その高速化及び大容
量化ならびに低消費電力化を図った半導体記憶装置を実
現できる。
第１図ないし第３図は、この発明が通用されたＢｉ・Ｃ
ＭＯＳダイナミック型ＲＡＭの一実施例を示す全体ブロ
ック図であり、第４図は、上記Ｂｉ−ｃＭＯｓミー０Ｍ
Ｏｓダイナミックモリマントの一実施例を示すブロック
である。 第５図は、この発明が通用されたＢ ｉ −ＣＭＯＳダ
イナミック型ＲＡＭの一実施例を示すメモリマット選択
概念図、第６図は、その内部信号形式及び周辺回路形態
の一実施例を示す機能ブロック図、また、第７図は、そ
の一実施例を示す外部端子配置図である。 第８図ないし第１７図は、この発明が通用されたＢｉ・
ＣＭＯＳダイナミック型ＲＡＭの各動作サイクルの一実
施例を示すタイミング図、第１８図ないし第４３図は、
各部の一実施例を示す回路図、また、第４４図ないし第
４６図は、その一実施例を示す信号波形図である。 第４７図は、この発明が通用されたＢ Ｌ −ＣＭＯＳ
グイナミソク型ＲＡＭの一実施例を示す全体配置図、第
４８図ないし第５２図は、各部の部分配置図、第５２図
ないし第５７図ならびに第５８図ないし第６２図は、ワ
ード線駆動回路ならびにセンスアンプの一実施例を示す
拡大配置図、第６３図は、一実施例を示す電源幹線図で
ある。 第６４図ないし第８９図は、この発明が通用されたＢｉ
・ＣＭＯＳダイナミック型ＲＡＭの各部における発明を
説明するための概念図、特性図。 配置図ならびに変形回路図等である。 ＣＥＢ・・・ＣＥバッファ、ＣＥＤ・・・ＣＥドライバ
、ＸＡＢ・・・Ｘアドレスバッファ、ＡＢ・・・バッフ
ァ単位回路、ＣＴ・・・リフレッシュカウンタ単位回路
、ＹＡＢ・・・Ｙアドレスバッファ、ＲＦＢ・・・ＲＦ
バッファ、ＸＡＤＩ。 ＸＡＤ２．ＡＸ７・・・Ｘプリデコーダ、ＹＡＤ・・・
Ｙプリデコーダ、ＲＤＰ・・・冗長プリチャージ信号発
生回路、ＸＲ・・・Ｘ系冗長回路、ＹＲ・・・Ｙ系冗長
回路、ＸＲＤ・・・Ｘ系冗長選択回路、ＹＲＤ・・・Ｙ
系冗長選択回路、ＲＣＥ・・・冗長イネーブル回路、Ｒ
ＣＡ・・・冗長アドレス比較回路、Ｘ・・・ワード線選
択駆動信号、ＸＲ・・・冗長ワード線選択駆動信号、Ｍ
ＡＴ・・・メモリマット、ＳＷＦ、ＳＷＮ・・・コモン
ソース線スイッチ回１ｉ、ＹＤＧ・・・Ｙデコーダ駆動
回路、ＹＤ・・・Ｙデコーダ、ＷＰＨ・・・ワード線プ
リチャージ信号発生回路、ＰＣ・・・データ線プリチャ
ージ信号発生回路、ＡＲＹ・・・メモリアレイ、ＸＤ・
・・Ｘデコーダ、ＷＤ・・・ワード線駆動回路、ＳＡ・
・・センスアンプ駆動信号発生回路、ＳＡＰ、ＳＡＮ・
・・センスアンプ駆動回路、ＰＳＳ・・・コモンＩ１０
線イコライズ回路、ＺＡＢ・・・２アドレスバツフア、
ＺＡＤ・・・２プリデコーダ、ＲＡＯ〜ＲＡ７・・・リ
ードアンプ、ＲＡＣ・・・リードアンプ制御回路、ＤＳ
２１〜ＤＳ２４．ＤＳ８・・・データ選択回路、ＭＢＴ
・・・マルチビットテスト回路、ＤＯＢ １〜ＤＯＢ４
・・・データ出カバソファ、ＯＥＢ・・・ＯＥバッファ
、ｐＥ・・・ＤＢ信号発生回路、ＷＥＢ・・・ＷＥバン
ファ、ＤＩＢＩ−ＤＩＢ４・・・データ入カバンファ、
ＷＡＯ〜ＷＡ？・・・ライトアンプ、ＦＲ・・・ＦＲ信
号発生回路、ＦＴ・・・ＦＴ信号発生回路、ＯＥＣ・・
・ＯＥＣ信号発生回路、ＹＥ・・・ＹＥ信号発生回路、
ＶＲＥ・・・ＶＲＥ電圧発生回路、ＡＦ・・・テストモ
ード設定信号ラッチ、ＴＥＳＴ・・・テストモード制御
回路、ＸＣ・・・ＸＣ信号発生回路、ＳＶＣ・・・高電
圧検出回路、ＯＳＣ・・・発振回路、ＶＣＨ・・・ＶＣ
Ｈ電圧発生回路、ＶＢＢ・・・ＶＢＢ電圧発生回路、Ｖ
Ｇ・・・ＶＣ電圧発生回路、ＨＶＣ・・・ＨＶＣ電圧発
生回路、ＷＫ・・・Ｗ１信号発生回路。 第４図
ＭＯＳダイナミック型ＲＡＭの一実施例を示す全体ブロ
ック図であり、第４図は、上記Ｂｉ−ｃＭＯｓミー０Ｍ
Ｏｓダイナミックモリマントの一実施例を示すブロック
である。 第５図は、この発明が通用されたＢ ｉ −ＣＭＯＳダ
イナミック型ＲＡＭの一実施例を示すメモリマット選択
概念図、第６図は、その内部信号形式及び周辺回路形態
の一実施例を示す機能ブロック図、また、第７図は、そ
の一実施例を示す外部端子配置図である。 第８図ないし第１７図は、この発明が通用されたＢｉ・
ＣＭＯＳダイナミック型ＲＡＭの各動作サイクルの一実
施例を示すタイミング図、第１８図ないし第４３図は、
各部の一実施例を示す回路図、また、第４４図ないし第
４６図は、その一実施例を示す信号波形図である。 第４７図は、この発明が通用されたＢ Ｌ −ＣＭＯＳ
グイナミソク型ＲＡＭの一実施例を示す全体配置図、第
４８図ないし第５２図は、各部の部分配置図、第５２図
ないし第５７図ならびに第５８図ないし第６２図は、ワ
ード線駆動回路ならびにセンスアンプの一実施例を示す
拡大配置図、第６３図は、一実施例を示す電源幹線図で
ある。 第６４図ないし第８９図は、この発明が通用されたＢｉ
・ＣＭＯＳダイナミック型ＲＡＭの各部における発明を
説明するための概念図、特性図。 配置図ならびに変形回路図等である。 ＣＥＢ・・・ＣＥバッファ、ＣＥＤ・・・ＣＥドライバ
、ＸＡＢ・・・Ｘアドレスバッファ、ＡＢ・・・バッフ
ァ単位回路、ＣＴ・・・リフレッシュカウンタ単位回路
、ＹＡＢ・・・Ｙアドレスバッファ、ＲＦＢ・・・ＲＦ
バッファ、ＸＡＤＩ。 ＸＡＤ２．ＡＸ７・・・Ｘプリデコーダ、ＹＡＤ・・・
Ｙプリデコーダ、ＲＤＰ・・・冗長プリチャージ信号発
生回路、ＸＲ・・・Ｘ系冗長回路、ＹＲ・・・Ｙ系冗長
回路、ＸＲＤ・・・Ｘ系冗長選択回路、ＹＲＤ・・・Ｙ
系冗長選択回路、ＲＣＥ・・・冗長イネーブル回路、Ｒ
ＣＡ・・・冗長アドレス比較回路、Ｘ・・・ワード線選
択駆動信号、ＸＲ・・・冗長ワード線選択駆動信号、Ｍ
ＡＴ・・・メモリマット、ＳＷＦ、ＳＷＮ・・・コモン
ソース線スイッチ回１ｉ、ＹＤＧ・・・Ｙデコーダ駆動
回路、ＹＤ・・・Ｙデコーダ、ＷＰＨ・・・ワード線プ
リチャージ信号発生回路、ＰＣ・・・データ線プリチャ
ージ信号発生回路、ＡＲＹ・・・メモリアレイ、ＸＤ・
・・Ｘデコーダ、ＷＤ・・・ワード線駆動回路、ＳＡ・
・・センスアンプ駆動信号発生回路、ＳＡＰ、ＳＡＮ・
・・センスアンプ駆動回路、ＰＳＳ・・・コモンＩ１０
線イコライズ回路、ＺＡＢ・・・２アドレスバツフア、
ＺＡＤ・・・２プリデコーダ、ＲＡＯ〜ＲＡ７・・・リ
ードアンプ、ＲＡＣ・・・リードアンプ制御回路、ＤＳ
２１〜ＤＳ２４．ＤＳ８・・・データ選択回路、ＭＢＴ
・・・マルチビットテスト回路、ＤＯＢ １〜ＤＯＢ４
・・・データ出カバソファ、ＯＥＢ・・・ＯＥバッファ
、ｐＥ・・・ＤＢ信号発生回路、ＷＥＢ・・・ＷＥバン
ファ、ＤＩＢＩ−ＤＩＢ４・・・データ入カバンファ、
ＷＡＯ〜ＷＡ？・・・ライトアンプ、ＦＲ・・・ＦＲ信
号発生回路、ＦＴ・・・ＦＴ信号発生回路、ＯＥＣ・・
・ＯＥＣ信号発生回路、ＹＥ・・・ＹＥ信号発生回路、
ＶＲＥ・・・ＶＲＥ電圧発生回路、ＡＦ・・・テストモ
ード設定信号ラッチ、ＴＥＳＴ・・・テストモード制御
回路、ＸＣ・・・ＸＣ信号発生回路、ＳＶＣ・・・高電
圧検出回路、ＯＳＣ・・・発振回路、ＶＣＨ・・・ＶＣ
Ｈ電圧発生回路、ＶＢＢ・・・ＶＢＢ電圧発生回路、Ｖ
Ｇ・・・ＶＣ電圧発生回路、ＨＶＣ・・・ＨＶＣ電圧発
生回路、ＷＫ・・・Ｗ１信号発生回路。 第４図
Claims (1)
- 【特許請求の範囲】 １、ダイナミック型メモリセルが格子状に配置されてな
るメモリアレイと、ＣＭＯＳ論理ゲート回路及びＥＣＬ
回路ならびに上記ＣＭＯＳ論理ゲート回路及びＥＣＬ回
路が組み合わされてなるＢｉ・ＣＭＯＳ論理ゲート回路
を基本構成とする周辺回路とを具備することを特徴とす
る半導体記憶装置。 ２、データ入力信号及びアドレス信号を含むＴＴＬレベ
ル又はＥＣＬレベルの入力信号を対応する内部データ入
力信号及び内部アドレス信号を含むＭＯＳレベルの内部
信号に変換する入力回路と、上記内部アドレス信号をも
とにＭＯＳレベルを基本とする選択信号を形成するアド
レス選択回路と、上記選択信号に従って指定されるメモ
リセルを選択し書き込み用コモンＩ／Ｏ線又は読み出し
用コモンＩ／Ｏ線に選択的に接続するメモリアレイと、
上記内部データ入力信号をもとにＭＯＳレベルの書き込
み信号を形成し上記書き込み用コモンＩ／Ｏ線を介して
選択されたメモリセルに供給する書き込み回路と、選択
されたメモリセルから上記読み出し用コモンＩ／Ｏ線を
介して電流信号として出力される読み出し信号を電圧信
号に変換し増幅してＥＣＬレベルの内部データ出力信号
を形成する読み出し回路と、上記内部データ出力信号を
もとにＴＴＬレベル又はＥＣＬレベルのデータ出力信号
を形成し送出する出力回路とを具備することを特徴とす
る半導体記憶装置。 ３、上記入力回路は、ＴＴＬレベル及びＥＣＬレベルに
対応して設けられ、マスタースライスによって選択的に
有効とされる複数の入力回路を含むものであることを特
徴とする特許請求の範囲第２項記載の半導体記憶装置。 ４、上記アドレス信号は、それぞれ個別の外部端子を介
してかつ実質的に同時に入力されるＸアドレス信号及び
Ｙアドレス信号を含むものであることを特徴とする特許
請求の範囲第２項又は第３項記載の半導体記憶装置。 ５、上記メモリセルは、ダイナミック型メモリセルであ
って、上記メモリアレイを構成するワード線の選択レベ
ルの絶対値は、上記書き込み信号の振幅の絶対値より大
きくされるものであることを特徴とする特許請求の範囲
第２項記載の半導体記憶装置。 ６、上記読み出し回路は、バイポーラトラトジスタを基
本構成とする電流電圧変換回路及び差動増幅回路と、Ｍ
ＯＳＦＥＴを基本構成とするラッチとを含むものである
ことを特徴とする特許請求の範囲第２項記載の半導体記
憶装置。 ７、上記出力回路は、上記内部データ出力信号をＭＯＳ
レベルに変換するレベル変換回路と、上記レベル変換回
路の相補出力信号に従って選択的にオン状態とされる一
対の出力ＭＯＳＦＥＴとを含むものであることを特徴と
する特許請求の範囲第２項記載の半導体記憶装置。 ８、その絶対値が実質的にデータ線における書き込み信
号の振幅の絶対値より大きくされるワード線選択電圧を
、指定されるワード線に選択的に伝達することによりワ
ード線の選択動作を行うことを特徴とする半導体記憶装
置。 ９、上記ワード線選択電圧は、上記半導体記憶装置に内
蔵される電圧発生回路において、所定の電源電圧を昇圧
することによって形成されることを特徴とする特許請求
の範囲第８項記載の半導体記憶装置。 １０、上記ワード線は、対応するワード線駆動回路に結
合されるものであって、上記ワード線駆動回路のそれぞ
れは、対応する上記ワード線と上記ワード線駆動電圧の
供給点との間に設けられそのゲートが所定の内部ノード
に結合される第１導電型の第１のＭＯＳＦＥＴと、対応
する上記ワード線と第２の電源電圧との間に設けられそ
のゲートが上記内部ノードに共通結合される第２導電型
の第２のＭＯＳＦＥＴと、上記供給点と上記内部ノード
との間に設けられ所定のプリチャージ制御信号に従って
選択的にオン状態とされる第１導電型の第３のＭＯＳＦ
ＥＴと、上記内部ノードと第２の電源電圧との間に設け
られ対応する選択信号に従って選択的にオン状態とされ
るスイッチ手段と、上記供給点と上記内部ノードとの間
に設けられそのゲートが対応する上記ワード線に結合さ
れる第１導電型の第４のＭＯＳＦＥＴとを含むものであ
ることを特徴とする特許請求の範囲第８項又は第９項記
載の半導体記憶装置。 １１、上記ワード線及びワード線駆動回路は、所定数ず
つ群分割されるものであって、各群を構成する複数のワ
ード線駆動回路は、対応する複数のワード線の延長方向
に縦積み配置されることを特徴とする特許請求の範囲第
８項、第９項又は第１０項記載の半導体記憶装置。 １２、上記各群を構成する複数のワード線駆動回路は、
第１導電型のＭＯＳＦＥＴが形成される領域と第２導電
型のＭＯＳＦＥＴが形成される領域とが交互に隣接すべ
く縦積み配置されることを特徴とする特許請求の範囲第
８項、第９項、第１０項又は第１１項記載の半導体記憶
装置。 １３、メモリアレイ及び対応する直接周辺回路をそれぞ
れ含み、対応する所定の選択信号に従って指定されるメ
モリセルに対する記憶データの書き込み又は読み出しあ
るいはリフレッシュ等に関する一連の動作をそれぞれ自
律的に実行する複数のメモリマットを具備することを特
徴とする半導体記憶装置。 １４、上記半導体記憶装置の記憶容量は、上記メモリマ
ットの記憶容量を単位として、拡張又は縮小されること
を特徴とする特許請求の範囲第１３項記載の半導体記憶
装置。 １５、上記メモリマットのそれぞれは、Ｙデコーダと対
応する一対のメモリアレイ及びＸデコーダを含むもので
あって、上記選択信号は、これらの直接周辺回路に必要
なプリチャージ信号及び駆動信号等を選択的に形成する
ために供されることを特徴とする特許請求の範囲第１３
項又は第１４項記載の半導体記憶装置。 １６、半導体基板面の短辺に平行する中心線にそって配
置されるＸ系選択回路と、上記Ｘ系選択回路をはさみか
つそのワード線が半導体基板面の各短辺に向かって延長
されるべく配置される複数のメモリアレイとを具備する
ことを特徴とする半導体記憶装置。 １７、上記半導体記憶装置は、Ｘアドレス信号及びＹア
ドレス信号がそれぞれ個別の外部端子を介してかつ実質
的に同時に入力されるアドレスノンマルチ方式を採るも
のであって、上記Ｘアドレス信号が伝達されるボンディ
ングパッドは、半導体基板面の上記Ｘ系選択回路の両側
に近接して配置されることを特徴とする特許請求の範囲
第１６項記載の半導体記憶装置。 １８、上記Ｘ系選択回路は、上記Ｘアドレス信号の各ビ
ットに対応して設けられかつ対応する上記ボンディング
パッドにそれぞれ近接して配置される複数の単位回路を
含むものであることを特徴とする特許請求の範囲第１６
項又は第１７項記載の半導体記憶装置。 １９、上記メモリアレイを構成するワード線のそれぞれ
は、上記ワード線がその延長方向に分割されてなる複数
の分割ワード線と、上記分割ワード線と平行して形成さ
れかつ対応する上記複数の分割ワード線を共通結合する
１本のメインワード線とを含むものであることを特徴と
する特許請求の範囲第１６項、第１７項又は第１８項記
載の半導体記憶装置。 ２０、上記分割ワード線は、ポリシリコン又はポリサイ
ドあるいはシリサイドによって形成され、上記メインワ
ード線は、所定の金属配線層によって形成されることを
特徴とする特許請求の範囲第１６項、第１７項、第１８
項又は第１９項記載の半導体記憶装置。 ２１、上記金属配線層は、アルミニウム又はその合金に
よって形成されることを特徴とする特許請求の範囲第１
６項、第１７項、第１８項、第１９項又は第２０項記載
の半導体記憶装置。 ２２、上記分割ワード線は、そのほぼ中間点において対
応する上記メインワード線に結合されることを特徴とす
る特許請求の範囲第１６項、第１７項、第１８項又は第
１９項記載の半導体記憶装置。 ２３、上記複数のメモリアレイの外側には、半導体基板
面の各短辺にそって他の周辺回路が配置され、これらの
周辺回路に近接する位置には、対応する複数のボンディ
ングパッドが配置されることを特徴とする特許請求の範
囲第１６項、第１７項又は第１８項記載の半導体記憶装
置。 ２４、ダイナミック型メモリセルが格子状に配置されて
なるメモリアレイと、所定の起動制御信号をもとに形成
される内部制御信号によって起動され対応する一連の動
作をクロック信号又はタイミング信号に従って同期化さ
れることなく順次実行する周辺回路とを具備することを
特徴とする半導体記憶装置。 ２５、上記周辺回路は、実質的に直列形態とされかつ対
応する前段回路の出力信号に従ってその動作を開始し又
は停止する複数の機能単位を含むものであることを特徴
とする特許請求の範囲第２４項記載の半導体記憶装置。 ２６、メモリアレイの指定されるデータ線が選択的にか
つ対応するスイッチＭＯＳＦＥＴを介して直接的に接続
される書き込み用コモンＩ／Ｏ線と、上記メモリアレイ
の指定されるデータ線が選択的にかつ対応するスイッチ
ＭＯＳＦＥＴのゲートを介して間接的に接続される読み
出し用コモンＩ／Ｏ線とを具備することを特徴とする半
導体記憶装置。 ２７、上記書き込み用コモンＩ／Ｏ線及び読み出し用コ
モンＩ／Ｏ線は、上記メモリアレイの指定されるデータ
線に対してそれぞれ排他的に接続されるものであること
を特徴とする特許請求の範囲第２６項記載の半導体記憶
装置。 ２８、上記メモリアレイの指定されるデータ線から上記
読み出し用コモンＩ／Ｏ線を介して対応するリードアン
プに伝達される読み出し信号は、電流信号とされること
を特徴とする特許請求の範囲第２６項記載の半導体記憶
装置。 ２９、上記メモリアレイは、格子状に配置される複数の
ダイナミック型メモリセルを含むものであり、上記リー
ドアンプは、一対のバイポーラトランジスタを基本構成
とする電流電圧変換回路と一対の差動バイポーラトラン
ジスタを基本構成とする差動増幅回路とを含むものであ
ることを特徴とする特許請求の範囲第２６項又は第２８
項記載の半導体記憶装置。 ３０、上記メモリアレイの指定されるデータ線と上記読
み出し用コモンＩ／Ｏ線とを選択的かつ間接的に接続す
るための上記スイッチＭＯＳＦＥＴのゲートは、例えば
シエアドセンス用のＭＯＳＦＥＴを介することなく、対
応する上記データ線及びセンスアンプに直接結合される
ことを特徴とする特許請求の範囲第２６項記載の半導体
記憶装置。 ３１、上記メモリアレイは、実質的にデータ線の延長方
向に複数分割されることを特徴とする特許請求の範囲第
２６項記載の半導体記憶装置。 ３２、上記半導体記憶装置は、一対の上記メモリアレイ
ならびに上記メモリアレイに対応して設けられるそれぞ
れ２対の上記書き込み用コモンＩ／Ｏ線及び読み出し用
コモンＩ／Ｏ線をそれぞれ含む複数のメモリマットを具
備するものであることを特徴とする特許請求の範囲第２
６項記載の半導体記憶装置。 ３３、上記複数のメモリマットは、２個ずつそれぞれ対
をなし、各対のメモリマットは、半導体基板面の短辺に
平行する中心線にそって配置されるＸ系選択回路をはさ
んで対称的に配置されることを特徴とする特許請求の範
囲第２６項又は第３２項記載の半導体記憶装置。 ３４、上記２対の書き込み用コモンＩ／Ｏ線及び読み出
し用コモンＩ／Ｏ線は、上記対をなす２個のメモリマッ
トで共有され、かつこれらのメモリマットを串刺しすべ
く貫通して配置されることを特徴とする特許請求の範囲
第２６項、第３２項又は第３３項記載の半導体記憶装置
。 ３５、上記読み出し用コモンＩ／Ｏ線の両側には、シー
ルド作用を持つ一対の信号線が近接して配置されること
を特徴とする特許請求の範囲第２６項、第３２項、第３
３項又は第３４項記載の半導体記憶装置。 ３６、上記一対の信号線は、所定の電源電圧を伝達する
電源供給線であることを特徴とする特許請求の範囲第２
６項、第３２項、第３３項、第３４項又は第３５項記載
の半導体記憶装置。 ３７、上記半導体記憶装置は、それぞれ対をなす複数組
の上記メモリアレイと、各対の上記メモリアレイに対応
して設けられかつ対応する各対のメモリアレイを串刺し
すべく貫通して配置される複数のコモンＩ／Ｏ線とを具
備するものであって、対をなす上記メモリアレイの一方
において上記書き込み用コモンＩ／Ｏ線として用いられ
る半数の上記コモンＩ／Ｏ線は、その他方において上記
読み出し用コモンＩ／Ｏ線として用いられ、対をなす上
記メモリアレイの一方において上記読み出し用コモンＩ
／Ｏ線として用いられる残り半数の上記コモンＩ／Ｏ線
は、その他方において上記書き込み用コモンＩ／Ｏ線と
して用いられることを特徴とする特許請求の範囲第２６
項記載の半導体記憶装置。 ３８、その入力端子に対応する外部端子を介して供給さ
れる所定の入力信号を受けるＣＭＯＳ論理ゲート回路と
、その入力端子に上記ＣＭＯＳ論理ゲート回路の出力信
号を受けその出力信号が対応する所定の内部回路に供給
されるＢｉ・ＣＭＯＳ論理ゲート回路とを具備すること
を特徴とする入力回路。 ３９、上記Ｂｉ・ＣＭＯＳ論理ゲート回路の入力端子と
第１の電源電圧との間には、そのゲートに上記Ｂｉ・Ｃ
ＭＯＳ論理ゲート回路の出力信号を受ける第１導電型の
ＭＯＳＦＥＴを含む正帰還回路が設けられることを特徴
とする特許請求の範囲第３８項記載の入力回路。 ４０、上記入力信号は、ＴＴＬレベルとされることを特
徴とする特許請求の範囲第３８項又は第３９項記載の入
力回路。 ４１、Ｂｉ・ＣＭＯＳ論理ゲート回路と、その入力端子
及び出力端子が上記Ｂｉ・ＣＭＯＳ論理ゲート回路の入
力端子及び出力端子にそれぞれ共通結合されるＣＭＯＳ
論理ゲート回路とを具備することを特徴とする論理回路
。 ４２、上記Ｂｉ・ＣＭＯＳ論理ゲート回路及びＣＭＯＳ
論理ゲート回路は、ともにインバータ回路であることを
特徴とする特許請求の範囲第４１項記載の入力回路。 ４３、Ｂｉ・ＣＭＯＳ論理ゲート回路と、その入力端子
及び出力端子が互いに交差結合されることでラッチ形態
とされかつその共通結合された一方の入出力ノードが上
記Ｂｉ・ＣＭＯＳ論理ゲート回路の出力端子に結合され
る一対のＣＭＯＳ論理ゲート回路とを具備することを特
徴とする論理回路。 ４４、上記ＣＭＯＳ論理ゲート回路は、インバータ回路
であることを特徴とする特許請求の範囲第４３項記載の
論理回路。 ４５、起動制御信号が所定の組み合わせとされることを
条件に、テストモードを設定するためのテストモードセ
ットサイクルを実行し、所定の外部端子にその絶対値が
回路の電源電圧より大きな所定の高電圧が供給されるこ
とを条件に、上記テストモードによるテストサイクルを
実行することを特徴とするテスト方式。 ４６、上記テスト方式は、半導体記憶装置に利用される
ものであり、上記テストモードは、上記テストモードセ
ットサイクルにおいて供給されるテストモード設定信号
に従って、選択的に設定されることを特徴とする特許請
求の範囲第４５項記載のテスト方式。 ４７、上記テストモード設定信号は、所定のアドレス入
力端子を介して供給され、かつテストモード制御回路に
設けられるラッチによって保持されることを特徴とする
特許請求の範囲第４５項又は第４６項記載のテスト方式
。 ４８、それぞれのエミッタが読み出し用コモンＩ／Ｏ線
に結合される電流センス用の一対のバイポーラトランジ
スタを含む電流電圧変換回路と、それぞれのベースに上
記電流電圧変換回路の相補出力信号を受ける一対の差動
バイポーラトランジスタを含む差動増幅回路と、それぞ
れのベースに上記差動増幅回路の相補出力信号を受ける
一対のバイポーラトランジスタを含む出力エミッタフォ
ロアとを備えるリードアンプを具備することを特徴とす
る半導体記憶装置。 ４９、上記電流電圧変換回路は、実質的に上記リードア
ンプの出力信号レベルが確立されるまでの間一時的に有
効とされる第１のタイミング信号に従って選択的に動作
状態とされ、上記差動増幅回路は、上記第１のタイミン
グ信号に遅れて有効とされかつほぼ同時に無効とされる
第２のタイミング信号に従って選択的に動作状態とされ
ることを特徴とする特許請求の範囲第４８項記載の半導
体記憶装置。 ５０、上記差動増幅回路の相補出力端子と第２の電源電
圧との間には、上記第１及び第２のタイミングが無効と
される直前に有効とされる第３のタイミング信号に従っ
て選択的にラッチを構成する一対の差動ＭＯＳＦＥＴが
設けられ、上記差動増幅回路の相補出力端子と第１の電
源電圧との間には、上記第３のタイミング信号に遅れて
無効とされる第４のタイミング信号に従って選択的に接
続されかつ上記相補出力端子の電位をＥＣＬレベルに保
持するための一対の負荷手段が設けられることを特徴と
する特許請求の範囲第４８項又は第４９項記載の半導体
記憶装置。 ５１、上記電流電圧変換回路及び差動増幅回路ならびに
ラッチの相補入力端子又は相補出力端子あるいは所定の
内部ノードは、対応する上記各回路が非動作状態とされ
るとき、イコライズされることを特徴とする特許請求の
範囲第４８項記載の半導体記憶装置。 ５２、上記電流電圧変換回路を構成する電流センス用の
一対のバイポーラトランジスタのエミッタと第２の電源
電圧との間には、上記電流電圧変換回路が動作状態とさ
れる当初において選択的かつ一時的に接続される一対の
負荷手段が設けられることを特徴とする特許請求の範囲
第４８項記載の半導体記憶装置。 ５３、差動バイポーラトランジスタを基本構成とする差
動増幅回路に所定の動作電流を与えるための電流源と、
上記差動増幅回路と上記電流源との間に設けられ所定の
駆動制御信号に従って選択的にオン状態とされるスイッ
チ手段と、上記電流源と並列形態に設けられる容量手段
とを具備することを特徴とする駆動回路。 ５４、上記差動増幅回路及び駆動回路は、Ｂｉ・ＣＭＯ
Ｓダイナミック型ＲＡＭのリードアンプに含まれるもの
であることを特徴とする特許請求の範囲第５３項記載の
駆動回路。 ５５、所定の内部回路に比較的小さな動作電流を与える
ための第１の電流源と、上記内部回路に比較的大きな動
作電流を与えるための第２の電流源と、上記内部回路と
上記第１の電流源との間に設けられ所定のタイミング信
号に従って選択的にオン状態とされる第１のスイッチ手
段と、上記内部回路と上記第２の電流源との間に設けら
れ上記第１のスイッチ手段と相補的にオン状態とされる
第２のスイッチ手段とを具備することを特徴とする駆動
回路。 ５６、上記第１及び第２の電流源は、それぞれのゲート
に所定の定電圧を受けるＭＯＳＦＥＴによって構成され
ることを特徴とする特許請求の範囲第５５項記載の駆動
回路。 ５７、上記内部回路は、それぞれ対をなし差動回路を構
成するものであって、上記第１の電流源は、各差動回路
を構成する二つの上記内部回路により共有されることを
特徴とする特許請求の範囲第５５項又は第５６項記載の
駆動回路。 ５８、同時に動作状態とされかつ増幅後の読み出し信号
を保持するラッチをそれぞれ備える複数のリードアンプ
と、上記リードアンプの出力信号を所定のアドレス信号
に従って択一的に伝達する出力選択回路と、上記出力選
択回路を介して伝達される出力信号を対応する外部端子
から送出するデータ出力バッファとを具備し、１回のメ
モリアクセスにおいて、所定の起動制御信号のレベルが
固定されかつ上記アドレス信号が順次変化されることを
条件に、上記複数のリードアンプの出力信号を上記アド
レス信号に従って順次択一的に上記データ出力バッファ
に伝達することで、高速連続読み出し動作を行うことを
特徴とする半導体記憶装置。 ５９、上記リードアンプは、所定のタイミング信号に従
って動作電流が供給されことで選択的かつ一時的に動作
状態とされるものであって、上記高速連続読み出し動作
において、その出力信号が最初に伝達される上記リード
アンプに供給される上記動作電流の値は、他の上記リー
ドアンプに供給される上記動作電流の値より大きくされ
ることを特徴とする特許請求の範囲第５８項記載の半導
体記憶装置。 ６０、複数のライトアンプと、上記ライトアンプに対応
して設けられ対応する書き込みデータを保持する複数の
ラッチと、所定の外部端子を介して入力される上記書き
込みデータを所定のアドレス信号に従って対応する上記
ラッチに選択的に伝達する入力選択回路とを具備し、上
記アドレス信号が順次変化されかつ所定の書き込み信号
が入力されることを条件に、上記外部端子を介して入力
される上記書き込みデータを上記ラッチに順次取り込み
、所定の時間が経過した時点で上記複数のライトアンプ
を一斉に動作状態とすることで、同時に選択状態とされ
る複数のメモリセルに対する書き込み動作を行うことを
特徴とする半導体記憶装置。 ６１、半導体基板面に分散配置されかつその所定数個が
同時に動作状態とされる複数のメモリマットを具備し、
上記同時に動作状態とされる所定数個のメモリマットの
組み合わせが、動作状態における半導体基板面の発熱分
布が最も均一となるように設定されることを特徴とする
半導体記憶装置。 ６２、上記メモリマットは、半導体基板面の一方の中心
線をはさんでそれぞれ複数個ずつ対称的に配置され、か
つ上記中心線の一方及び他方においてそれぞれ複数個ず
つ同時に動作状態とされるものであって、上記中心線の
一方において同時に動作状態とされる複数のメモリマッ
トは、上記中心線の他方において同時に動作状態とされ
る複数のメモリマットに対して半導体基板面の中心点を
軸とする点対称な位置に配置されるものであることを特
徴とする特許請求の範囲第６１項記載の半導体記憶装置
。 ６３、所定のパルス信号を形成する発振回路と、上記パ
ルス信号をもとに対応する所定の内部電圧をそれぞれ形
成する複数の電圧発生回路を具備する電源回路。 ６４、上記電圧発生回路のそれぞれは、その極性及び／
又は絶対値がことなる複数の上記内部電圧を形成するも
のであることを特徴とする特許請求の範囲第６３項記載
の電源回路。 ６５、上記電圧発生回路のいずれかは、所定の起動制御
信号に従って選択的に動作状態とされかつ上記パルス信
号に従って昇圧又は降圧動作を行うためのブースト容量
を含むものであって、上記発振回路は、上記起動制御信
号が有効とされる当初においてまず１周期分の上記パル
ス信号を形成し、その後、所定の周期で上記パルス信号
を周期的に形成する第１の発振回路を含むものであるこ
とを特徴とする特許請求の範囲第６３項又は第６４項記
載の電源回路。 ６６、上記電圧発生回路のいずれかは、上記起動制御信
号が無効とされかつ対応する上記内部電圧の絶対値が所
定値より小さくなったとき選択的に動作状態とされるも
のであって、上記発振回路は、さらに、上記起動制御信
号が無効とされる当初においてまず１周期分の上記パル
ス信号を形成し、その後、所定の周期で上記パルス信号
を周期的に形成する第２の発振回路を含むものであるこ
とを特徴とする特許請求の範囲第６３項、第６４項又は
第６５項記載の電源回路。 ６７、上記電源回路は、Ｂｉ・ＣＭＯＳダイナミック型
ＲＡＭに内蔵され、ワード線の選択動作に供されかつそ
の絶対値が書き込み動作時におけるデータ線の信号振幅
の絶対値より大きくされるワード線選択電圧を形成する
第１の電圧発生回路と、所定の負電位の基板バックバイ
アス電圧を形成する第２の電圧発生回路とを含むもので
あって、上記ワード線選択電圧及び基板バックバイアス
電圧は、ともにその絶対値が所定の値を超えないように
クランプされるものであることを特徴とする特許請求の
範囲第６３項、第６４項、第６５項又は第６６項記載の
電源回路。 ６８、所定の制御信号に従って選択的にオン状態とされ
ることで、対応するヒューズ手段を選択的に切断するバ
イポーラトランジスタを具備することを特徴とするヒュ
ーズ切断回路。 ６９、上記ヒューズ手段及びヒューズ切断回路は、Ｂｉ
・ＣＭＯＳダイナミック型ＲＡＭの冗長回路に含まれる
ことを特徴とする特許請求の範囲第６８項記載のヒュー
ズ切断回路。 ７０、上記ヒューズ手段及びヒューズ切断回路は、冗長
選択に必要なアドレス信号の各ビットに対応して設けら
れるものであって、上記バイポーラトランジスタは、対
応するアドレス信号が有効とされるとき選択的にそのベ
ース電流が与えられることを特徴とする特許請求の範囲
第６８項又は第６９項記載のヒューズ切断回路。 ７１、その入力条件に応じてそれを構成するＭＯＳＦＥ
Ｔのしきい値電圧の絶対値が選択的に大きく又は小さく
されるＣＭＯＳ論理ゲート回路を具備することを特徴と
する論理回路。 ７２、上記ＣＭＯＳ論理ゲート回路は、その前段回路の
出力端子からその入力端子までの距離が比較的長いとき
、あるいはその前段回路がＢｉ・ＣＭＯＳ論理ゲート回
路によって構成されるとき、上記ＭＯＳＦＥＴのしきい
値電圧の絶対値が選択的に大きくされることを特徴とす
る特許請求の範囲第７１項記載の論理回路。 ７３、実質的に拡散抵抗を構成するＰ＾−又はＮ＾−拡
散層と、対応するコンタクトを介して上記Ｐ＾−又はＮ
＾−拡散層の一方又は他方と結合される一対の金属配線
層と、上記Ｐ＾−又はＮ＾−拡散層と上記金属配線層の
中間に形成されかつ上記Ｐ＾−又はＮ＾−拡散層の一端
及び他端から対応する上記コンタクトまでを囲むように
形成されるＰ＾＋又はＮ＾＋拡散層とを具備し、上記金
属配線層の一方又は両方を予め上記Ｐ＾−又はＮ＾−拡
散層の延長方向に長く形成し、かつ上記コンタクトの位
置及び上記Ｐ＾＋又はＮ＾＋拡散層の内端の位置を変え
ることによりその抵抗値が選択的に設定されることを特
徴とする抵抗手段。 ７４、Ｘアドレス信号及びＹアドレス信号に対応して設
けられる外部端子を具備するとともに、起動制御信号が
所定の組み合わせとされることで内蔵するリフレッシュ
カウンタにより指定されるワード線に関するリフレッシ
ュ動作を実行するオートリフレッシュモードを有し、か
つ上記オートリフレッシュモードにおいて、そのＹ系選
択回路及び読み出し回路ならびに書き込み回路等の動作
が選択的に停止されることを特徴とする半導体記憶装置
。 ７５、第１のプリチャージ制御信号を受けて選択的にオ
ン状態とされ、対応する相補データ線の非反転及び反転
信号線を短絡し所定のプリチャージレベルとする第１の
プリチャージＭＯＳＦＥＴを具備し、上記第１のプリチ
ャージ制御信号の絶対値が、それが有効とされる当初に
おいて一時的に回路の電源電圧より大きくされることを
特徴とする半導体記憶装置。 ７６、上記第１のプリチャージＭＯＳＦＥＴは、上記第
１のプリチャージ制御信号の絶対値が一時的に回路の電
源電圧より大きくされることで、そのコンダクタンスが
一時的に大きくされることから、相応してそのサイズが
小さくされるものであることを特徴とする特許請求の範
囲第７５項記載の半導体記憶装置。 ７７、上記半導体記憶装置は、さらに、対応するメモリ
アレイ内に、上記第１のプリチャージＭＯＳＦＥＴと同
時に通常の論理レベルとされる第２のプリチャージ制御
信号に従って選択的にオン状態とされる第２のプリチャ
ージＭＯＳＦＥＴを具備するものであることを特徴とす
る特許請求の範囲第７５項又は第７６項記載の半導体記
憶装置。 ７８、電流スイッチ回路を構成する一対の差動バイポー
ラトランジスタと、上記差動バイポーラトランジスタの
コレクタ電位を受ける一対の出力バイポーラトランジス
タと、上記差動バイポーラトランジスタのコレクタと第
１の電源電圧との間に設けられ直列形態とされる複数の
ダイオードからなるクランプ回路と、上記複数のダイオ
ードが直列結合される各ノードに対応して設けられるイ
コライズ回路とを含むＥＣＬ回路を具備することを特徴
とする論理回路。 ７９、上記クランプ回路は、直列形態とされる２個のダ
イオードにより構成され、上記イコライズ回路は、上記
２個のダイオードが直列結合されるノードと第１の電源
電圧との間に設けられる負荷手段により構成されること
を特徴とする特許請求の範囲第７８項記載の論理回路。 ８０、上記負荷手段は、そのゲートが第２の電源電圧に
結合される第１導電型のＭＯＳＦＥＴにより構成される
ことを特徴とする特許請求の範囲第７８項又は第７９項
記載の論理回路。 ８１、第１の金属配線層によって形成される電源供給線
が同層の金属配線層によって形成される他の信号線と交
差されるとき、上記電源供給線をその上層又は下層に設
けられる第２の金属配線層を介して迂回して配置する場
合に、上記信号線を、上記交差区間における上記電源供
給線との横断距離が出来るだけ長くなるように、実質的
に斜めに交差させることを特徴とするレイアウト方式。 ８２、上記金属配線層は、アルミニウム又はその合金に
より形成されることを特徴とする特許請求の範囲第８１
項記載のレイアウト方式。 ８３、所定の内部回路をはさんで半導体基板面の比較的
長い距離にわたって配置されるべき所定の信号線を、そ
の出力ノードから上記内部回路の一方及び他方をまわり
こんで配置されかつその入力ノード又は所定のノードで
共通結合される一対の信号線によって実現することを特
徴とするレイアウト方式。 ８４、上記一対の信号線は、半導体基板面の各辺にそっ
て配置され、かつ半導体基板面の中央部においてさらに
共通結合されるものであることを特徴とする特許請求の
範囲第８３項記載のレイヤウト方式。 ８５、上記信号線は、クロック信号を伝達するためのも
のであることを特徴とする特許請求の範囲第８３項又は
第８４項記載のレイアウト方式。 ８６、上記半導体基板は、半導体記憶装置を形成するた
めのものであって、上記内部回路は、上記半導体記憶装
置のメモリマットであることを特徴とする特許請求の範
囲第８３項、第８４項又は第８５項記載のレイアウト方
式。 ８７、金属配線層を介してボンディングパッドに結合さ
れる入力拡散層と、上記入力拡散層と対向して形成され
金属配線層を介して第１の電源電圧に結合される第１の
大深度拡散層と、上記ボンディングパッドと所定の内部
ノードとの間に設けられる保護抵抗と、上記内部ノード
と第２の電源電圧との間に設けられそのソース及びドレ
イン領域が第２及び第３の大深度拡散層からなるクラン
プＭＯＳＦＥＴとを具備することを特徴とする静電保護
回路。 ８８、上記入力拡散層及び上記第１の大深度拡散層の全
域又は互いに対向する前縁部の周囲及び／又は下層には
、所定のウェル領域が設けられることを特徴とする特許
請求の範囲第８７項記載の静電保護回路。
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