JPH10162573A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10162573A JPH10162573A JP8320375A JP32037596A JPH10162573A JP H10162573 A JPH10162573 A JP H10162573A JP 8320375 A JP8320375 A JP 8320375A JP 32037596 A JP32037596 A JP 32037596A JP H10162573 A JPH10162573 A JP H10162573A
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Abstract
(57)【要約】
【課題】 同期型半導体記憶装置において、データ出力
の高速化及び出力トランジスタにおける貫通電流の防止
をはかる。 【解決手段】 データパス上の出力制御を行うラッチ回
路119より前に電圧変換回路52を有し、また、出力
を制御する内部同期信号Φ4のパス上に電圧変換回路5
6を有し、この電圧変換回路56によりレベル変換され
た内部同期信号Φ4にてラッチ回路119を制御する。
の高速化及び出力トランジスタにおける貫通電流の防止
をはかる。 【解決手段】 データパス上の出力制御を行うラッチ回
路119より前に電圧変換回路52を有し、また、出力
を制御する内部同期信号Φ4のパス上に電圧変換回路5
6を有し、この電圧変換回路56によりレベル変換され
た内部同期信号Φ4にてラッチ回路119を制御する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、外部入力されるクロック信号に同期して動
作する半導体記憶装置に関する。
関し、特に、外部入力されるクロック信号に同期して動
作する半導体記憶装置に関する。
【0002】
【従来の技術】近年、CPUの高速化に伴い、半導体記
憶装置の動作の高速化を要望する声が高まっている。し
かし、プロセスの微細化の物理的限界や、大容量化に伴
うチップサイズの増大等により、この要望は必ずしも果
たせているとはいえない。そこで、この問題を打破する
1つの手段として、同期型半導体記憶装置が提案されて
いる(特開昭61−148692号「記憶装置」、特開
平6−76566号「半導体メモリ装置」、特開平8−
96573号「半導体記憶装置」等)。
憶装置の動作の高速化を要望する声が高まっている。し
かし、プロセスの微細化の物理的限界や、大容量化に伴
うチップサイズの増大等により、この要望は必ずしも果
たせているとはいえない。そこで、この問題を打破する
1つの手段として、同期型半導体記憶装置が提案されて
いる(特開昭61−148692号「記憶装置」、特開
平6−76566号「半導体メモリ装置」、特開平8−
96573号「半導体記憶装置」等)。
【0003】図2は、同期型半導体記憶装置の一例を示
す回路図である。
す回路図である。
【0004】複数のアドレス入力端子ADDに接続され
た複数の入力回路101と、制御信号入力端子RAS
B、CASB、WEB、CSBにそれぞれ接続された入
力回路102、103、104、105と、外部クロッ
クCLKを入力し内部同期信号Φ1を出力する入力回路
106と、内部同期信号Φ1を入力し内部同期信号Φ2
及びΦ3を出力する同期信号発生回路114と、内部同
期信号Φ1を入力し内部同期信号Φ4を出力する同期信
号発生回路115と、入力回路101、102、10
3、104、105の出力を入力しデコードして出力す
るコマンドデコーダ112と、コマンドデコーダ112
の出力を入力し内部同期信号Φ2に同期してリード動作
制御信号Φ8を出力するラッチ回路113と、リード動
作制御信号Φ8を入力し出力イネーブル信号Φ9を出力
するデータラッチ回路118と、入力回路101の出力
を入力し内部同期信号Φ2に同期して複数の内部アドレ
ス信号Φ5を出力するバーストカウンタ107と、内部
アドレス信号Φ5を入力し複数のカラム選択線スイッチ
信号Φ6を出力するカラムデコーダ108と、入力回路
101の出力を入力してロウアドレス選択信号Φ7を出
力するロウデコーダ110と、メモリセル111と、カ
ラム選択線スイッチ信号Φ6を入力しメモリセル111
のデータを増幅し出力する複数のセンスアンプ109
と、センスアンプ109の出力を入力し内部同期信号Φ
3に同期して出力する複数のラッチ回路116と、複数
のラッチ回路116の出力を入力し増幅してデータD1
T及びD1Nを出力するデータアンプ117と、データ
D1T及びD1Nと出力イネーブル信号Φ9の反転信号
を入力しデータD2T及びD2Nを出力するアンドゲー
トAN1及びAN2と、データD2T及びD2Nを入力
し内部同期信号Φ4に同期して信号D3T及びD3Nを
出力するデータラッチ回路119及び120と、出力ト
ランジスタTR1及びTR2から構成されている。
た複数の入力回路101と、制御信号入力端子RAS
B、CASB、WEB、CSBにそれぞれ接続された入
力回路102、103、104、105と、外部クロッ
クCLKを入力し内部同期信号Φ1を出力する入力回路
106と、内部同期信号Φ1を入力し内部同期信号Φ2
及びΦ3を出力する同期信号発生回路114と、内部同
期信号Φ1を入力し内部同期信号Φ4を出力する同期信
号発生回路115と、入力回路101、102、10
3、104、105の出力を入力しデコードして出力す
るコマンドデコーダ112と、コマンドデコーダ112
の出力を入力し内部同期信号Φ2に同期してリード動作
制御信号Φ8を出力するラッチ回路113と、リード動
作制御信号Φ8を入力し出力イネーブル信号Φ9を出力
するデータラッチ回路118と、入力回路101の出力
を入力し内部同期信号Φ2に同期して複数の内部アドレ
ス信号Φ5を出力するバーストカウンタ107と、内部
アドレス信号Φ5を入力し複数のカラム選択線スイッチ
信号Φ6を出力するカラムデコーダ108と、入力回路
101の出力を入力してロウアドレス選択信号Φ7を出
力するロウデコーダ110と、メモリセル111と、カ
ラム選択線スイッチ信号Φ6を入力しメモリセル111
のデータを増幅し出力する複数のセンスアンプ109
と、センスアンプ109の出力を入力し内部同期信号Φ
3に同期して出力する複数のラッチ回路116と、複数
のラッチ回路116の出力を入力し増幅してデータD1
T及びD1Nを出力するデータアンプ117と、データ
D1T及びD1Nと出力イネーブル信号Φ9の反転信号
を入力しデータD2T及びD2Nを出力するアンドゲー
トAN1及びAN2と、データD2T及びD2Nを入力
し内部同期信号Φ4に同期して信号D3T及びD3Nを
出力するデータラッチ回路119及び120と、出力ト
ランジスタTR1及びTR2から構成されている。
【0005】尚、本図においては、本発明の動作の説明
に特に必要のない回路や、バッファリングの為のインバ
ータ等は省略している。
に特に必要のない回路や、バッファリングの為のインバ
ータ等は省略している。
【0006】図2において示された回路の中で、出力を
制御する内部同期信号Φ4のパス(同期信号発生回路1
15、信号Φ4のパス、データラッチ回路119及び1
20、及び出力トランジスタTR1及びTR2を含む回
路ブロック130)の具体的な従来の回路の例を図3に
示す。
制御する内部同期信号Φ4のパス(同期信号発生回路1
15、信号Φ4のパス、データラッチ回路119及び1
20、及び出力トランジスタTR1及びTR2を含む回
路ブロック130)の具体的な従来の回路の例を図3に
示す。
【0007】本図において、図中に示された電源の内、
VVTと示された電源は、通常の周辺回路に用いられて
いる電源よりも、より高電位の電源を示している。
VVTと示された電源は、通常の周辺回路に用いられて
いる電源よりも、より高電位の電源を示している。
【0008】データのパス上の回路は、データD2T及
びD2Nを入力するデータラッチ回路119及び120
と、データラッチ回路119の出力92を受ける電圧変
換回路51と、データラッチ回路120の出力97を受
けるインバータ61と、電源VTTに接続され、電圧変
換回路51の出力を受けるインバータ71と、出力トラ
ンジスタTR1及びTR2から構成されている。これら
の回路は、データ出力ピンの本数に応じて複数設置され
ている。
びD2Nを入力するデータラッチ回路119及び120
と、データラッチ回路119の出力92を受ける電圧変
換回路51と、データラッチ回路120の出力97を受
けるインバータ61と、電源VTTに接続され、電圧変
換回路51の出力を受けるインバータ71と、出力トラ
ンジスタTR1及びTR2から構成されている。これら
の回路は、データ出力ピンの本数に応じて複数設置され
ている。
【0009】また、出力を制御する内部同期信号Φ4の
パスには、内部同期信号Φ1を入力し、内部同期信号Φ
4を出力する同期信号発生回路115があり、ここで作
られた出力制御用の内部同期信号Φ4は、データラッチ
回路119及び120へ入力される。
パスには、内部同期信号Φ1を入力し、内部同期信号Φ
4を出力する同期信号発生回路115があり、ここで作
られた出力制御用の内部同期信号Φ4は、データラッチ
回路119及び120へ入力される。
【0010】デバイス外部の配線を駆動するために、出
力トランジスタTR1及びTR2は内部のトランジスタ
に対して、かなり大きいサイズで設計されるのが一般的
であり、その大きなトランジスタを駆動するために、図
2には示されていないが、図3で示したように、ラッチ
回路119及び120の出力と出力トランジスタTR1
及びTR2との間に、バッファリングのインバータ7
1、61、62、63があるのが一般的である。また、
図3で示した回路のうち、出力を制御する内部同期信号
のパス以外の部分、すなわちラッチ回路119及び12
0から出力端子DQまでの回路は、各出力端子の側に設
けられるため、必然的に内部同期信号Φ4の配線長は長
くなり、さらに内部同期信号Φ4は複数のラッチ回路を
駆動するために配線容量が大きくなるため、内部同期信
号Φ4の配線上にもバッファリングのインバータ65が
設けられている。
力トランジスタTR1及びTR2は内部のトランジスタ
に対して、かなり大きいサイズで設計されるのが一般的
であり、その大きなトランジスタを駆動するために、図
2には示されていないが、図3で示したように、ラッチ
回路119及び120の出力と出力トランジスタTR1
及びTR2との間に、バッファリングのインバータ7
1、61、62、63があるのが一般的である。また、
図3で示した回路のうち、出力を制御する内部同期信号
のパス以外の部分、すなわちラッチ回路119及び12
0から出力端子DQまでの回路は、各出力端子の側に設
けられるため、必然的に内部同期信号Φ4の配線長は長
くなり、さらに内部同期信号Φ4は複数のラッチ回路を
駆動するために配線容量が大きくなるため、内部同期信
号Φ4の配線上にもバッファリングのインバータ65が
設けられている。
【0011】尚、データのパス上において、電圧変換回
路51が設けられているのは、ハイレベルの出力をする
際に、出力用トランジスタTR1のオン抵抗を減じて十
分なハイレベルの出力を得るために点91の電位を通常
の電源レベルよりも高い電位にする必要があるためであ
る。
路51が設けられているのは、ハイレベルの出力をする
際に、出力用トランジスタTR1のオン抵抗を減じて十
分なハイレベルの出力を得るために点91の電位を通常
の電源レベルよりも高い電位にする必要があるためであ
る。
【0012】図2、図3及び図4を用いて、この従来の
半導体記憶装置の動作を説明する。
半導体記憶装置の動作を説明する。
【0013】図4は、図2及び図3に示す半導体記憶装
置の動作を説明する波形図であり、同期式半導体記憶装
置の「CASレイテンシ=3」でリードバースト動作中
の状態を示している。「CASレイテンシ」とは、外部
より読み出しの命令(リードコマンド)が入力された
後、出力端子にデータが出力されるまでに必要なクロッ
クサイクル数で、「CASレイテンシ=3」の場合、3
サイクルを必要とする。すなわち、リードコマンドが入
力されたクロックサイクルから数えて、3サイクル先の
クロックサイクル時に要求されたデータが出力されてい
るものである。
置の動作を説明する波形図であり、同期式半導体記憶装
置の「CASレイテンシ=3」でリードバースト動作中
の状態を示している。「CASレイテンシ」とは、外部
より読み出しの命令(リードコマンド)が入力された
後、出力端子にデータが出力されるまでに必要なクロッ
クサイクル数で、「CASレイテンシ=3」の場合、3
サイクルを必要とする。すなわち、リードコマンドが入
力されたクロックサイクルから数えて、3サイクル先の
クロックサイクル時に要求されたデータが出力されてい
るものである。
【0014】クロックサイクルC1時に、外部入力され
るクロック信号CLKがロウレベルからハイレベルへ遷
移するとき、リードコマンドを入力すると、コマンドデ
コーダによりリードコマンドが入力されたことを示す信
号が出力され、ラッチ回路113へ入力される。クロッ
クサイクルC2のとき、内部同期信号Φ2に同期して、
リード動作を制御する信号Φ8がロウレベルとなり、さ
らに内部同期信号Φ4の立ち下がりに同期して出力イネ
ーブル信号Φ9がロウレベルとなる。
るクロック信号CLKがロウレベルからハイレベルへ遷
移するとき、リードコマンドを入力すると、コマンドデ
コーダによりリードコマンドが入力されたことを示す信
号が出力され、ラッチ回路113へ入力される。クロッ
クサイクルC2のとき、内部同期信号Φ2に同期して、
リード動作を制御する信号Φ8がロウレベルとなり、さ
らに内部同期信号Φ4の立ち下がりに同期して出力イネ
ーブル信号Φ9がロウレベルとなる。
【0015】一方、メモリセルから読み出されたデータ
は、クロックサイクルC2の時、内部同期信号Φ3に同
期してラッチ回路116から出力され、データアンプ1
17で増幅され、データ信号D1T及びD1Nとなる。
クロックサイクルC2において出力データイネーブル信
号Φ9がロウレベルになった後は、データD1T及びD
1NはナンドゲートAN1及びAN2を通過してデータ
信号D2T及びD2Nとなりラッチ回路119及び12
0へ入力される。クロックサイクルC3時に、内部同期
信号Φ4に同期してラッチ回路119及び120からデ
ータが出力され、出力ピンよりデータが出力される。
は、クロックサイクルC2の時、内部同期信号Φ3に同
期してラッチ回路116から出力され、データアンプ1
17で増幅され、データ信号D1T及びD1Nとなる。
クロックサイクルC2において出力データイネーブル信
号Φ9がロウレベルになった後は、データD1T及びD
1NはナンドゲートAN1及びAN2を通過してデータ
信号D2T及びD2Nとなりラッチ回路119及び12
0へ入力される。クロックサイクルC3時に、内部同期
信号Φ4に同期してラッチ回路119及び120からデ
ータが出力され、出力ピンよりデータが出力される。
【0016】
【発明が解決しようとする課題】一般的に、半導体記憶
装置におけるデータ出力時間、すなわちアクセスは、短
い方がよいとされている。例えば、半導体集積回路を部
品とした電気回路システムの多くは、クロック信号に同
期して全体の制御を行っているのが一般的であるが、半
導体記憶装置から出力されたデータを入力するデバイス
にとって、半導体記憶装置のアクセスが短いほどセット
アップ時間が長くなり、システム全体の設計が容易にな
るからである。図4において、t1で示された時間が同
期式半導体記憶装置のクロックアクセス時間であり、t
2で示された時間が半導体記憶装置から出力されたデー
タを入力するデバイスにとってのセットアップ時間とな
る。すなわち時間t1を短縮することが求められてい
る。
装置におけるデータ出力時間、すなわちアクセスは、短
い方がよいとされている。例えば、半導体集積回路を部
品とした電気回路システムの多くは、クロック信号に同
期して全体の制御を行っているのが一般的であるが、半
導体記憶装置から出力されたデータを入力するデバイス
にとって、半導体記憶装置のアクセスが短いほどセット
アップ時間が長くなり、システム全体の設計が容易にな
るからである。図4において、t1で示された時間が同
期式半導体記憶装置のクロックアクセス時間であり、t
2で示された時間が半導体記憶装置から出力されたデー
タを入力するデバイスにとってのセットアップ時間とな
る。すなわち時間t1を短縮することが求められてい
る。
【0017】時間t1は、外部入力されるクロック信号
CLKから、入力回路106、同期信号発生回路115
を経て同期信号Φ4がハイレベルになるまでの時間と、
同期信号Φ4がハイレベルとなりデータ信号がラッチ回
路119及び120から出力され、出力トランジスタT
R1及びTR2を駆動し、出力ピンからデータが出力さ
れるまでの時間で決まることとなる。
CLKから、入力回路106、同期信号発生回路115
を経て同期信号Φ4がハイレベルになるまでの時間と、
同期信号Φ4がハイレベルとなりデータ信号がラッチ回
路119及び120から出力され、出力トランジスタT
R1及びTR2を駆動し、出力ピンからデータが出力さ
れるまでの時間で決まることとなる。
【0018】このうち、入力回路106から内部同期信
号Φ4までのパスについては、高速化のために、なるべ
くバッファリングの段数を少なく、またファンアウトを
よくすることが要求されるが、前述したように信号Φ4
の配線容量が大きいために、バッファリングの段数を減
らすとファンアウトが悪化し、信号の伝達が遅くなり、
クロックアクセス時間が長くなるという問題がある。
号Φ4までのパスについては、高速化のために、なるべ
くバッファリングの段数を少なく、またファンアウトを
よくすることが要求されるが、前述したように信号Φ4
の配線容量が大きいために、バッファリングの段数を減
らすとファンアウトが悪化し、信号の伝達が遅くなり、
クロックアクセス時間が長くなるという問題がある。
【0019】また、データパスのうち、点92から点9
1へ信号が伝達する時間は、途中の電圧変換回路にて電
圧変換動作を介するため、電圧変換を必要としない信号
伝達(例えば図3における点97から点96への信号伝
達)時間に比べて長くなることは明らかである。
1へ信号が伝達する時間は、途中の電圧変換回路にて電
圧変換動作を介するため、電圧変換を必要としない信号
伝達(例えば図3における点97から点96への信号伝
達)時間に比べて長くなることは明らかである。
【0020】このことにより、クロックアクセス時間が
長くなるという問題がある。
長くなるという問題がある。
【0021】さらに、データ信号対の伝達時間が異なる
こととなり、ハイレベル出力時からロウレベル出力時に
おいて点91がハイレベルからロウレベルへ遷移する時
刻と、点96がロウレベルからハイレベルへ遷移する時
間が逆転し、出力トランジスタTR1及びTR2がとも
にオン状態となって貫通電流が流れる可能性があり、こ
れを防止するためには、インバータ61、62、63、
71のトランジスタサイズの調整等が必要であるが、プ
ロセス等のばらつき等を考慮すると、設計上の困難を伴
う場合がある。
こととなり、ハイレベル出力時からロウレベル出力時に
おいて点91がハイレベルからロウレベルへ遷移する時
刻と、点96がロウレベルからハイレベルへ遷移する時
間が逆転し、出力トランジスタTR1及びTR2がとも
にオン状態となって貫通電流が流れる可能性があり、こ
れを防止するためには、インバータ61、62、63、
71のトランジスタサイズの調整等が必要であるが、プ
ロセス等のばらつき等を考慮すると、設計上の困難を伴
う場合がある。
【0022】本発明の目的は、上記のクロックアクセス
時間t1を短縮し、また、出力トランジスタにおける貫
通電流の防止を容易にした半導体記憶装置を提供するこ
とにある。
時間t1を短縮し、また、出力トランジスタにおける貫
通電流の防止を容易にした半導体記憶装置を提供するこ
とにある。
【0023】
【課題を解決するための手段】本発明によれば、外部入
力されたクロック信号に同期して動作する半導体記憶装
置において、出力トランジスタの制御を行うラッチ回路
と、前記クロック信号から内部同期信号を発生する手段
と、この内部同期信号をレベル変換し、レベル変換され
た内部同期信号を出力する電圧変換回路とを備え、前記
レベル変換された内部同期信号にて前記ラッチ回路を制
御することを特徴とする半導体記憶装置が得られる。
力されたクロック信号に同期して動作する半導体記憶装
置において、出力トランジスタの制御を行うラッチ回路
と、前記クロック信号から内部同期信号を発生する手段
と、この内部同期信号をレベル変換し、レベル変換され
た内部同期信号を出力する電圧変換回路とを備え、前記
レベル変換された内部同期信号にて前記ラッチ回路を制
御することを特徴とする半導体記憶装置が得られる。
【0024】更に本発明によれば、上記半導体記憶装置
において、データをレベル変換し、レベル変換されたデ
ータを出力する別の電圧変換回路を有し、前記ラッチ回
路は、前記レベル変換されたデータをラッチし、ラッチ
されたデータによって前記出力トランジスタを制御する
ことを特徴とする半導体記憶装置が得られる。
において、データをレベル変換し、レベル変換されたデ
ータを出力する別の電圧変換回路を有し、前記ラッチ回
路は、前記レベル変換されたデータをラッチし、ラッチ
されたデータによって前記出力トランジスタを制御する
ことを特徴とする半導体記憶装置が得られる。
【0025】また本発明によれば、外部入力されたクロ
ック信号に同期して動作する半導体記憶装置において、
出力制御トランジスタの制御を行うラッチ回路を制御す
るために、前記クロック信号から生成された内部同期信
号のパス上に、電圧変換回路を有し、この電圧変換回路
から出力された、レベル変換された内部同期信号にて前
記ラッチ回路を制御することを特徴とする半導体記憶装
置が得られる。
ック信号に同期して動作する半導体記憶装置において、
出力制御トランジスタの制御を行うラッチ回路を制御す
るために、前記クロック信号から生成された内部同期信
号のパス上に、電圧変換回路を有し、この電圧変換回路
から出力された、レベル変換された内部同期信号にて前
記ラッチ回路を制御することを特徴とする半導体記憶装
置が得られる。
【0026】更に本発明によれば、上記半導体記憶装置
において、データパス上に別の電圧変換回路を有し、前
記ラッチ回路は、前記別の電圧変換回路によってレベル
変換されたデータをラッチし、ラッチされたデータによ
って前記出力トランジスタを制御することを特徴とする
半導体記憶装置が得られる。
において、データパス上に別の電圧変換回路を有し、前
記ラッチ回路は、前記別の電圧変換回路によってレベル
変換されたデータをラッチし、ラッチされたデータによ
って前記出力トランジスタを制御することを特徴とする
半導体記憶装置が得られる。
【0027】本発明の半導体記憶装置は、アクセス時間
を決めるパスとなる、出力を制御する内部同期信号のパ
ス上に電圧変換回路を設けるとともに、データパス上の
電圧変換回路を出力のタイミングを決めるラッチ回路よ
り前に設置し、上記レベル変換された内部同期信号によ
ってラッチ回路を駆動し、レベル変換されたデータ信号
をラッチ回路から出力する手段を有している。
を決めるパスとなる、出力を制御する内部同期信号のパ
ス上に電圧変換回路を設けるとともに、データパス上の
電圧変換回路を出力のタイミングを決めるラッチ回路よ
り前に設置し、上記レベル変換された内部同期信号によ
ってラッチ回路を駆動し、レベル変換されたデータ信号
をラッチ回路から出力する手段を有している。
【0028】
【発明の実施の形態】次に、本発明の実施例について、
図面を参照して説明する。
図面を参照して説明する。
【0029】図1は、本発明の一実施例を示す回路図で
あり、図3の従来の回路に対応している。
あり、図3の従来の回路に対応している。
【0030】図1及び図2を参照して、データのパス上
の回路は、データ信号D2Tを入力し、データ信号VD
2Tを出力する電圧変換回路52と、データ信号VD2
T及びD2Nを入力しD3T及びD3Nを出力するデー
タラッチ回路119及び120と、インバータ61と、
電源VTTに接続されたインバータ71と、出力トラン
ジスタTR1及びTR2から構成されており、ラッチ回
路119及び120は図2に対応する。これらの回路
は、データ出力ピンの本数に応じて複数設置されてい
る。
の回路は、データ信号D2Tを入力し、データ信号VD
2Tを出力する電圧変換回路52と、データ信号VD2
T及びD2Nを入力しD3T及びD3Nを出力するデー
タラッチ回路119及び120と、インバータ61と、
電源VTTに接続されたインバータ71と、出力トラン
ジスタTR1及びTR2から構成されており、ラッチ回
路119及び120は図2に対応する。これらの回路
は、データ出力ピンの本数に応じて複数設置されてい
る。
【0031】また、出力を制御する内部同期信号Φ4の
パスには、信号Φ1を入力し、内部同期信号Φ4を出力
する、電圧変換回路56を含んだ同期信号発生回路11
5があり、ここで作られた出力制御用の内部同期信号
は、上記各ラッチ回路へ入力される。
パスには、信号Φ1を入力し、内部同期信号Φ4を出力
する、電圧変換回路56を含んだ同期信号発生回路11
5があり、ここで作られた出力制御用の内部同期信号
は、上記各ラッチ回路へ入力される。
【0032】さらに、従来例とは異なり、出力を制御す
るラッチ回路から、出力トランジスタの間のデータパス
上には、出力変換回路が設けられていない構成となって
いる。
るラッチ回路から、出力トランジスタの間のデータパス
上には、出力変換回路が設けられていない構成となって
いる。
【0033】図1、図2及び図4を用いて、本発明の動
作を説明する。
作を説明する。
【0034】図4は、図1及び図2に示す例の動作を説
明する波形図であり、同期式半導体記憶装置の「CAS
レイテンシ=3」で、リードバースト動作中の状態を示
している。
明する波形図であり、同期式半導体記憶装置の「CAS
レイテンシ=3」で、リードバースト動作中の状態を示
している。
【0035】クロックサイクルC1時に、外部入力され
るクロック信号CLKがロウレベルからハイレベルへ遷
移するとき、リードコマンドを入力すると、コマンドデ
コーダによりリードコマンドが入力されたことを示す信
号が出力され、ラッチ回路113へ入力される。クロッ
クサイクルC2のとき、内部同期信号Φ2に同期して、
リード動作を制御する信号Φ8がロウレベルとなり、さ
らに内部同期信号Φ4の立ち下がりに同期して出力イネ
ーブル信号Φ9がロウレベルとなる。
るクロック信号CLKがロウレベルからハイレベルへ遷
移するとき、リードコマンドを入力すると、コマンドデ
コーダによりリードコマンドが入力されたことを示す信
号が出力され、ラッチ回路113へ入力される。クロッ
クサイクルC2のとき、内部同期信号Φ2に同期して、
リード動作を制御する信号Φ8がロウレベルとなり、さ
らに内部同期信号Φ4の立ち下がりに同期して出力イネ
ーブル信号Φ9がロウレベルとなる。
【0036】一方、メモリセルから読み出されたデータ
は、クロックサイクルC2の時、内部同期信号Φ3に同
期してラッチ回路116から出力され、データアンプ1
17で増幅され、データ信号D1T及びD1Nとなる。
クロックサイクルC2において出力データイネーブル信
号Φ9がロウレベルになった後は、データ信号D1T及
びD1NはナンドゲートAN1及びAN2を通過してデ
ータ信号D2T及びD2Nとなりラッチ回路119及び
120へ入力される。クロックサイクルC3時に、内部
同期信号Φ4に同期してラッチ回路119及び120か
らデータが出力され、出力ピンよりデータが出力され
る。
は、クロックサイクルC2の時、内部同期信号Φ3に同
期してラッチ回路116から出力され、データアンプ1
17で増幅され、データ信号D1T及びD1Nとなる。
クロックサイクルC2において出力データイネーブル信
号Φ9がロウレベルになった後は、データ信号D1T及
びD1NはナンドゲートAN1及びAN2を通過してデ
ータ信号D2T及びD2Nとなりラッチ回路119及び
120へ入力される。クロックサイクルC3時に、内部
同期信号Φ4に同期してラッチ回路119及び120か
らデータが出力され、出力ピンよりデータが出力され
る。
【0037】さらに詳細に、クロックアクセスパスの信
号の流れについて説明する。
号の流れについて説明する。
【0038】入力回路106から出力されたクロック信
号Φ1は、図1に示すインバータ列85、86、87、
88、89及びナンド回路NAN1により、クロック信
号と逆相の1ショット信号Φ41となり、電圧変換回路
56及びインバータにより、内部同期信号Φ4が作られ
る。
号Φ1は、図1に示すインバータ列85、86、87、
88、89及びナンド回路NAN1により、クロック信
号と逆相の1ショット信号Φ41となり、電圧変換回路
56及びインバータにより、内部同期信号Φ4が作られ
る。
【0039】従来例とは異なり、ナンド回路NAN1か
ら信号Φ4を作る間に、電圧変換回路56が設けられて
いるため、従来回路に比較して、信号Φ4の入力回路側
の点での動作は、少々遅くなるが、このΦ4信号を伝達
する配線は、従来例のところで述べたように配線容量が
大きく、信号の伝達先、すなわち本発明におけるラッチ
回路119のトランスファゲートへの入力点においては
波形がなまり、ラッチ回路の動作が遅くなるので、本発
明のように、電圧変換を行った大振幅の信号で伝達して
いるほうが、ラッチ回路のトランスファーゲートを駆動
するには有利であり、信号Φ4の入力回路側点から、ラ
ッチ回路側点の間の信号伝達時間は短くなる。
ら信号Φ4を作る間に、電圧変換回路56が設けられて
いるため、従来回路に比較して、信号Φ4の入力回路側
の点での動作は、少々遅くなるが、このΦ4信号を伝達
する配線は、従来例のところで述べたように配線容量が
大きく、信号の伝達先、すなわち本発明におけるラッチ
回路119のトランスファゲートへの入力点においては
波形がなまり、ラッチ回路の動作が遅くなるので、本発
明のように、電圧変換を行った大振幅の信号で伝達して
いるほうが、ラッチ回路のトランスファーゲートを駆動
するには有利であり、信号Φ4の入力回路側点から、ラ
ッチ回路側点の間の信号伝達時間は短くなる。
【0040】また、データパス上のデータ信号D2T
は、電圧変換回路52によって、電圧を変換されたデー
タ信号VD2Tとなり、ラッチ回路119へ入力される
信号の流れとなっているが、図4の例で示すように、ク
ロックサイクルC3のクロック信号により出力されるデ
ータは、クロックサイクルC2のクロック信号により、
データ信号D2Tとなってラッチ回路へ入力され、クロ
ックサイクルC3のクロック信号を待つような構成とな
っているため、電圧変換回路52による、信号伝達時間
の遅れは、クロックアクセスには関係しない。
は、電圧変換回路52によって、電圧を変換されたデー
タ信号VD2Tとなり、ラッチ回路119へ入力される
信号の流れとなっているが、図4の例で示すように、ク
ロックサイクルC3のクロック信号により出力されるデ
ータは、クロックサイクルC2のクロック信号により、
データ信号D2Tとなってラッチ回路へ入力され、クロ
ックサイクルC3のクロック信号を待つような構成とな
っているため、電圧変換回路52による、信号伝達時間
の遅れは、クロックアクセスには関係しない。
【0041】上記実施例では、「CASレイテンシ=
3」の一例を示しているが、同期式半導体記憶装置で、
レイテンシが2以上の動作モードであれば、上記実施例
と同様に出力を制御するクロック信号を発生させるクロ
ックサイクルより前に、データ信号が出力を制御するラ
ッチ信号へ入力され、出力を制御するクロックサイクル
でのクロック信号による出力制御を待つ構成となるた
め、上記実施例と同様に、上記電圧変換回路による信号
伝達時間の遅れはクロックアクセスに関係しないことと
なる。
3」の一例を示しているが、同期式半導体記憶装置で、
レイテンシが2以上の動作モードであれば、上記実施例
と同様に出力を制御するクロック信号を発生させるクロ
ックサイクルより前に、データ信号が出力を制御するラ
ッチ信号へ入力され、出力を制御するクロックサイクル
でのクロック信号による出力制御を待つ構成となるた
め、上記実施例と同様に、上記電圧変換回路による信号
伝達時間の遅れはクロックアクセスに関係しないことと
なる。
【0042】出力制御するクロック信号により、ラッチ
回路から出力され、出力トランジスタへ伝達されるデー
タ信号のパスには、電圧変換回路は設けられておらず、
電圧変換による信号伝達時間の遅れがないので、従来回
路に比較して、ラッチ回路からデータ信号が出力され出
力トランジスタを駆動するまでの時間は短くなる。
回路から出力され、出力トランジスタへ伝達されるデー
タ信号のパスには、電圧変換回路は設けられておらず、
電圧変換による信号伝達時間の遅れがないので、従来回
路に比較して、ラッチ回路からデータ信号が出力され出
力トランジスタを駆動するまでの時間は短くなる。
【0043】さらに、従来例とは異なり電圧変換回路が
ないことにより、ラッチ回路から、出力トランジスタを
駆動するゲート節点までの、データ信号対の伝達時間が
ほぼ同じ時間となるため、出力トランジスタTR1及び
TR2が、ともにオン状態となり、貫通電流を流すこと
が無くなる。
ないことにより、ラッチ回路から、出力トランジスタを
駆動するゲート節点までの、データ信号対の伝達時間が
ほぼ同じ時間となるため、出力トランジスタTR1及び
TR2が、ともにオン状態となり、貫通電流を流すこと
が無くなる。
【0044】
【発明の効果】以上説明したように、本発明は、内部同
期信号のパス上に電圧変換回路を設けるとともに、デー
タパス上の電圧変換回路をデータ出力のタイミングを決
めるラッチ回路より前に備えることにより、外部クロッ
ク信号の入力からデータが出力される間でのクロックア
クセス時間が短くなるとともに、出力トランジスタにお
ける貫通電流を縮減するという効果を有する事となる。
期信号のパス上に電圧変換回路を設けるとともに、デー
タパス上の電圧変換回路をデータ出力のタイミングを決
めるラッチ回路より前に備えることにより、外部クロッ
ク信号の入力からデータが出力される間でのクロックア
クセス時間が短くなるとともに、出力トランジスタにお
ける貫通電流を縮減するという効果を有する事となる。
【図1】本発明の一実施例による同期式半導体記憶装置
の要部を示す回路図である。
の要部を示す回路図である。
【図2】同期式半導体記憶装置の一例を示す回路図であ
る。
る。
【図3】従来の同期式半導体記憶装置の要部を示す回路
図である。
図である。
【図4】図1及び図2の動作を説明するためのタイムチ
ャートである。
ャートである。
51、52、56 電圧変換回路 61、62、63、71、85、86、87、88、8
9 インバータ 101、102、103、104、105、106
入力回路 107 バーストカウンタ 108 カラムデコーダ 109 センスアンプ 110 ロウデコーダ 111 メモリセル 112 コマンドデコーダ 113、116 ラッチ回路 114、115 同期信号発生回路 117 データアンプ 118、119、120 ラッチ回路 TR1、TR2 出力トランジスタ AN1、AN2 アンドゲート NAN1 ナンドゲート Φ1、Φ2、Φ3、Φ4 内部同期信号 Φ5 内部アドレス信号 Φ6 カラム選択線スイッチ信号 Φ7 ロウアドレス選択信号 Φ8 リード動作制御信号 Φ9 出力イネーブル信号 D1T、D1N、D2T、D2N、VD2T、D3T、
D3N データ信号
9 インバータ 101、102、103、104、105、106
入力回路 107 バーストカウンタ 108 カラムデコーダ 109 センスアンプ 110 ロウデコーダ 111 メモリセル 112 コマンドデコーダ 113、116 ラッチ回路 114、115 同期信号発生回路 117 データアンプ 118、119、120 ラッチ回路 TR1、TR2 出力トランジスタ AN1、AN2 アンドゲート NAN1 ナンドゲート Φ1、Φ2、Φ3、Φ4 内部同期信号 Φ5 内部アドレス信号 Φ6 カラム選択線スイッチ信号 Φ7 ロウアドレス選択信号 Φ8 リード動作制御信号 Φ9 出力イネーブル信号 D1T、D1N、D2T、D2N、VD2T、D3T、
D3N データ信号
Claims (4)
- 【請求項1】 外部入力されたクロック信号に同期して
動作する半導体記憶装置において、出力トランジスタの
制御を行うラッチ回路と、前記クロック信号から内部同
期信号を発生する手段と、この内部同期信号をレベル変
換し、レベル変換された内部同期信号を出力する電圧変
換回路とを備え、前記レベル変換された内部同期信号に
て前記ラッチ回路を制御することを特徴とする半導体記
憶装置。 - 【請求項2】 請求項1に記載の半導体記憶装置におい
て、データをレベル変換し、レベル変換されたデータを
出力する別の電圧変換回路を有し、前記ラッチ回路は、
前記レベル変換されたデータをラッチし、ラッチされた
データによって前記出力トランジスタを制御することを
特徴とする半導体記憶装置。 - 【請求項3】 外部入力されたクロック信号に同期して
動作する半導体記憶装置において、出力制御トランジス
タの制御を行うラッチ回路を制御するために、前記クロ
ック信号から生成された内部同期信号のパス上に、電圧
変換回路を有し、この電圧変換回路から出力された、レ
ベル変換された内部同期信号にて前記ラッチ回路を制御
することを特徴とする半導体記憶装置。 - 【請求項4】 請求項3の半導体記憶装置において、デ
ータパス上に別の電圧変換回路を有し、前記ラッチ回路
は、前記別の電圧変換回路によってレベル変換されたデ
ータをラッチし、ラッチされたデータによって前記出力
トランジスタを制御することを特徴とする半導体記憶装
置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8320375A JPH10162573A (ja) | 1996-11-29 | 1996-11-29 | 半導体記憶装置 |
US08/969,340 US5872741A (en) | 1996-11-29 | 1997-11-28 | Semiconductor memory device having voltage converters |
KR1019970065762A KR100304749B1 (ko) | 1996-11-29 | 1997-11-29 | 반도체기억장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8320375A JPH10162573A (ja) | 1996-11-29 | 1996-11-29 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10162573A true JPH10162573A (ja) | 1998-06-19 |
Family
ID=18120778
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8320375A Pending JPH10162573A (ja) | 1996-11-29 | 1996-11-29 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5872741A (ja) |
JP (1) | JPH10162573A (ja) |
KR (1) | KR100304749B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6333895B1 (en) | 1999-10-07 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous semiconductor device having a reduced clock access time |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3624848B2 (ja) * | 2000-10-19 | 2005-03-02 | セイコーエプソン株式会社 | クロック生成回路、データ転送制御装置及び電子機器 |
TWI625618B (zh) * | 2017-07-11 | 2018-06-01 | 新唐科技股份有限公司 | 可程式化接腳位準的控制電路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02246151A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 抵抗手段と論理回路、入力回路、ヒューズ切断回路、駆動回路、電源回路、静電保護回路及びこれらを含む半導体記憶装置ならびにそのレイアウト方式及びテスト方式 |
US5450341A (en) * | 1992-08-31 | 1995-09-12 | Nippon Steel Corporation | Non-volatile semiconductor memory device having memory cells, each for at least three different data writable thereinto selectively and a method of using the same |
JPH07326191A (ja) * | 1994-05-31 | 1995-12-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2907081B2 (ja) * | 1995-09-26 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置 |
JP3183321B2 (ja) * | 1995-11-10 | 2001-07-09 | 日本電気株式会社 | 半導体記憶装置 |
US5729493A (en) * | 1996-08-23 | 1998-03-17 | Motorola Inc. | Memory suitable for operation at low power supply voltages and sense amplifier therefor |
US5715198A (en) * | 1997-02-03 | 1998-02-03 | International Business Machines Corporation | Output latching circuit for static memory devices |
-
1996
- 1996-11-29 JP JP8320375A patent/JPH10162573A/ja active Pending
-
1997
- 1997-11-28 US US08/969,340 patent/US5872741A/en not_active Expired - Lifetime
- 1997-11-29 KR KR1019970065762A patent/KR100304749B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6333895B1 (en) | 1999-10-07 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous semiconductor device having a reduced clock access time |
Also Published As
Publication number | Publication date |
---|---|
KR100304749B1 (ko) | 2001-11-22 |
US5872741A (en) | 1999-02-16 |
KR19980042948A (ko) | 1998-08-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010711 |