JP4039532B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、主として論理回路と混在して搭載されるＲＡＭ（ランダム・アクセス・メモリ）に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体技術の進展に伴い大規模集積回路においては、部品を組み合わせるプリント基板の設計と同じように大規模マクロ（コア）を組み合わせる手法に向かいつつある。ディジタル信号処理においてメモリは不可欠であり、特にダイナミック型ＲＡＭは、大きな記憶容量が得られるという特徴を持つものであるために、上記のような大規模集積回路では重要な役割を果たすものとなる。このような大規模な特定用途向ＬＳＩに関しては、日経マグロウヒル社、１９９６年３月１１付「日経エレクトロニクス」第１０７頁〜第１２５頁がある。
【０００３】
【発明が解決しようとする課題】
本願発明者等においては、上記のような大規模集積回路に搭載されるＲＡＭとして、個々の要求に応じて多種類のＲＡＭコアを用意したのではその開発や管理が面倒で複雑になってしまうことを考慮し、ＲＡＭコアの標準化を図ることを考えた。また、半導体集積回路装置に搭載されるＲＡＭとしての使い勝手を考慮した新規な動作制御方法を考えた。
【０００４】
この発明の目的は、設計や管理を簡素化しつつ、多様な構成にされるＲＡＭを備えた半導体集積回路装置を提供することにある。この発明の他の目的は、内蔵されるＲＡＭとしての使い勝手の改善を図った半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、論理回路と混在して搭載されるＲＡＭとして、複数のワード線と複数のビット線の交点に複数からなるメモリセルが配置されてなるメモリアレイと、上記ワード線とビット線の選択動作を行うアドレス選択回路とを含むメモリマットの複数個に対して１つの制御回路を共通に設ける構成とし、必要な記憶容量に対応してメモリマット数を決めるとともに、上記メモリマットに＋１又は−１の演算動作を行う演算回路を設けてそれを縦列形態に接続し、初段の演算回路の入力端子にはアドレス設定用の固定的に形成され又はプログラマブルに形成されたアドレス信号を供給して上記演算回路に供給された入力信号又は出力信号を自己に割り当てられたアドレス信号とし、メモリアクセスの際に入力されたアドレス信号とを比較回路で一致比較して各メモリマットにおいて上記一致信号によりアドレス選択動作を活性化させる。
【０００６】
【発明の実施の形態】
図１には、この発明に係るＲＡＭモジュールの一実施例のブロック図が示されている。この発明に係るＲＡＭモジュールは、それに対して書き込みや読み出しを行うディジタル処理回路とともに、１つの半導体集積回路装置に形成される。上記ＲＡＭモジュール及びディジタル処理回路は、特に制限されないが、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。
【０００７】
この実施例では、制御回路と電源回路とが同じ回路エリアに設けられ、複数のメモリマットに対して共通に用いられる。制御回路は、コマンドデコーダＣＯＭＤとアドレス信号や各種制御信号を形成するバスドライバＢＤＶ、及びリード・ライトアンプＲＷＡｍｐから構成され、電源回路ＶＣは電源電圧Ｖｄｄと接地電位Ｖｓｓとを受けて、内部回路の動作に必要な動作電圧を形成する。上記制御回路及び電源回路に対して、複数のメモリマットが設けられる。複数のメモリマットは、互いに同じ構成にされるものであり、メモリアレイＭＡＲＹ、センスアンプＳＡ、ロウデコーダＲＤＥＣ、及びカラムスイッチＣＳＷと、バンクアドレス生成部ＢＡＧと、指定されたバンクアドレスとの比較一致を判定するバンクアドレスコンパレータＢＡＣＰ及びタイミング発生回路ＴＧ及びカラムセレクタＣＳＥＬから構成される。
【０００８】
メモリアレイＭＡＲＹは、特に制限されないが、ワード線は２５６本から構成され、相補ビット線は１０２４対から構成される。これにより、メモリアレイ全体では、約２５６Ｋビットのような記憶容量を持つようにされる。カラムスイッチＣＳＷは、上記１０２４対のビット線を１２８対のグローバルビット線ＧＢＤ（データバス）に接続する。すなわち、メモリアレイＭＡＲＹの相補ビット線を８組に分けて、１／８の選択動作を行わせるものである。
【０００９】
制御回路において、上記１２８対のグローバルビット線ＧＢＤは、特に制限されないが、６４対ずつが２組に分けられて６４ビットずつの入出力が可能にできるようにされる。したがって、制御回路において、一部のカラム選択機能を持たせるようにして６４ビット（８バイト）単位でのデータ入出力ができるような使い方も可能にされる。この場合、リードアンプＲＡは、６４個として上記２組の分割されたグローバルビット線ＧＢＤに共通に設けられ、ライトアンプＷＡは、１２８対の上記グローバルビット線ＧＢＤに対応して１２８個設けられる。
【００１０】
特に制限されないが、ライトアンプＷＡは、８個ずつが１組にされて１６組設けられる。各組毎にマクスができるようにされる。例えば、６４ビット単位での書き込み動作のときには、選択状態にされる６４個のライトアンプＷＡが動作状態にされ、非選択にされる残り６４ビット分のライトアンプＷＡは出力ハイインピーダンス状態にされる。これにより、１２８対からなるグローバルビット線ＧＢＤのうち上記制御回路部で選択された６４対のグローバルビット線ＧＢＤには書き込み信号が伝えられそれに対応した半分の６４対の相補ビット線に接続されたメモリセルに書き込み動作が行われる。残り半分の６４対のグローバルビット線ＧＢＤはハイインピーダンス状態にされるために、カラムスイッチＣＳＷを介して接続されている相補ビット線に接続されたセンスアンプＳＡの読み出し信号が現れるだけで、かかる相補ビット線に接続されたメモリセルには書き込みが行われない。
【００１１】
上記のようなライトアンプＷＡの動作制御は、選択され６４個のライトアンプにも適用できる。つまり、６４ビット（８バイト）のうちライトアンプＷＡの出力をハイインヒーダンス状態にすることにより、特定のバイトについて書き込みを行わないようにすることができる。したがって、書き込み動作においては、最小１バイトから最大８バイトまでの範囲で任意のバイトの組み合わせでの書き込み動作が可能になる。
【００１２】
例えば、ＲＡＭモジュールの外部の論理回路においては、６４ビット単位でデータを読み出し、そのデータ処理によって特定のバイトだけのデータが変化した場合、かかる変化したデータのみを入力し、それに対応したバイトを指定するという処理によって書き換えが可能になる。あるいは、上記６４ビットのデータのうち、特定のバイトのみを変化させたい場合には、６４ビットのデータをいったん読み出すことなく、そこのデータを生成して入力するだけでよい。このようなデータ処理は、背景はそのままで描きたい箇所の画素のみに着目してデータを作成するような画像処理において便利な機能となるものである。このようなライトアンプＷＡのマスク機能は、上記のように６４個ものライトアンプＷＡが常に動作するものではないために消費電力を削減させるという効果も奏する。
【００１３】
リードアンプＲＡも１２８個設けて、リード／ライト動作が１２８ビット単位で行われるようにし、基本動作としては１２８ビット単位でのリード／ライト動作を可能にしつつ、ライト動作においては上記ライトアンプＷＡを複数組に分けて、各組毎に活性化できるようにするというマスク機能を設けるようにするものであってもよい。上記のようにリードアンプＲＡも１２８個設けるようにした場合には、制御回路に供給される入出力線ＤＱは、１２８ビット単位で行われる。制御回路にセレクタを設け、上記１２８ビット単位でのＲＡＭモジュールのアクセスと、上記６４ビット単位でのＲＡＭモジュールのアクセスとを切り換え可能にしてもよい。
【００１４】
この実施例では、バンク構成に対応して同時選択されるメモリマットの数を切り換える機能が設けられる。つまり、搭載された複数のメモリマットの数がＮなら、最大のバンク数をＮにし、最小のバンク数を２として、２のべき乗に対応した任意の範囲で上記バンク数に反比例して１バンク当たりのメモリマットの数が決められる。例えば、バンク数がＮときには、１バンク当たりのメモリマットは１となる。バンク数が２のときには、１バンク当たりのメモリマット数はＮ／２となる。バンク数が２n （ｎは１より大きい整数）なら、メモリマット数はＮ／２n にされる。このようなバンク構成の設定は、バンクアドレス設定回路ＢＡＧと、一致判定回路ＢＡＣＰとにより行われる。各メモリマットには上記バンクアドレス設定回路によりバンクアドレスＢＡＤ（又はＩＤ（自己認識）情報）が割り当てられる。上記のように１つのメモリバンクが複数個のメモリマットから構成成される場合、複数のメモリマットには共通のバンクアドレスが設定される。
【００１５】
上記複数のメモリマットのうち何れか１つのメモリマットから前記のように１２８対の単位での相補ビット線が選択されてグローバルビット線ＧＢＤに接続させるようにするため、上記１つのバンクに対応したＮ個のメモリマットのうち１つのメモリマットにおいてカラム選択動作が行われる。１つのメモリマットは、８組のカラムスイッチを持っており、それに対応してカラムアドレスの下位３ビットをデコードして上記８組のカラムスイッチのうち１つ（１２８ビット）を選択するようなカラムデコーダが設けらる。そして、Ｎ個のメモリマットで１つのメモリバンクを構成する場合には、Ｎ個のメモリマットのうちの１つのメモリマットのカラムデコーダがカラムセレクタＣＳＥＬで選択される。
【００１６】
１つのＲＡＭモジュールにおいて搭載可能なメモリマットの最大数は決められている。したがって、上記カラムセレクタＣＳＥＬには、上記搭載可能なメモリマット数に対応した選択機能を持つデコード機能を持たせておき、カラム系の選択動作に関しては、バンク構成に無関係に１つのメモリマットにおいてカラムスイッチが選択されるようにされる。例えば、ＲＡＭモジュールの最大数が１６個としたとき、４ビットのカラムアドレスを用いて１６通りの選択動作を行わせるようにするものである。
【００１７】
したがって、実質的なバンク構成は、次に説明するようなロウ系の選択動作の制御によって実現される。上記１６個のメモリマットが設けられている場合、バンク数が２のときには８個ずつのメモリマットにおいてロウ系回路が選択（活性化）される。そして、上記選択された８個のメモリマットのうちの１つのメモリマットが上記カラムセレクタＣＳＥＬによって選択されて、上記グローバルビット線ＧＢＤに接続される。
【００１８】
４ビットからなるバンク指定用のロウ系アドレス信号のうち最上位ビットのみを有効として、下位３ビットを無効にして上記８個ずつのメモリマットにおいてロウ系回路の選択が行われる。バンク数を４として、１バンク当たりのメモリマット数を４とすると、上記４ビットのアドレス信号のうち下位２ビットを無効にして、４個のメモリマット群を指定して上記同様に選択し、そのうちの１つのメモリマットを上記カラムセレクタＣＳＥＬによって選択する。バンク数を８として１バンク当たりのメモリマット数を２とするなら、上記４ビットのうちの下位１ビットを無効にして２個のメモリマット群を指定して上記同様に選択し、そのうちの１つのメモリマットを上記カラムセレクタＣＳＥＬによって選択する。そして、バンク数を１６として１バンク当たりのメモリマット数を１とするには、上記４ビットのアドレスを用いて、１つのメモリマットのみロウ系選択動作を行い、そのメモリマットを上記カラムセレクタＣＳＥＬによって選択するようにする。
【００１９】
このようにＲＡＭモジュール内の各メモリマットは、基本的には個々が独立して選択できるようにされており、そのためにアドレス信号Ａｄｄと、動作モードを指定するコマンドＣｏｍが共通のアドレス，コマンドバスを通して個々のメモリマットに伝えられる。つまり、前記グローバルビット線ＧＢＤと同様に搭載されるメモリマットに対応してアドレスとコマンドを伝える信号バスＡｄｄ，Ｃｏｍは延長させられる。
【００２０】
上記の各メモリマットに設けられるタイミング発生回路ＴＧは、メモリアレイＭＡＲＹのワード線の選択タイミング、センスアンプＳＡの活性化信号、及び相補ビット線のプリチャージタイミング信号等の各種タイミング信号を発生させる。ダイナミック型ＲＡＭでは、ワード線の選択タイミングとセンスアンプの活性化タイミングは、ワード線の選択動作によって相補ビット線にメモリセルから必要な読み出し信号が得られるまで所要の時間を持って設定される。そして、センスアンプの増幅動作が終了するを待ってカラムスイッチＣＳＷの動作タイミング信号が形成されるものである。
【００２１】
この実施例では、上記のように複数のメモリマットを複数組に分割して複数のバンクが構成される。例えば、全体のメモリマット数がＭであるとき、１つのバンクをＮ個のメモリマットで構成すると、バンク数は、Ｍ／Ｎにされる。ここで、上記バンクは、１回のメモリアクセスにより独立にリード／ライトできるメモリの大きさを表す。上記の実施例の場合には、バンクの最小は、１マットからなるものであり、このときにはバンク数はＭのような最大にされる。これに対して、最小のバンク数は２とされ、そのときのバンク当たりのメモリマットの数はＭ／２となる。ここで、１バンクをＭマットで構成することには意味がない。つまり、上記のように複数のバンクを前提としてそれぞれが独立してリード／ライトできるということに格別な意義が生じるからである。
【００２２】
１バンク当たりのメモリマット数が多いということは、１回のメモリアクセスによりリード／ライトできるデータ数を多く採れるという利点を持つ。これに対して、メモリバンク数が多いということは、各バンクを独立してメモリアクセスできることを利用してパイプライン動作を行うことが可能となり、高速なリード／ライトが可能になる。例えば、ダイナミック型メモリセルにおいては、微小なキャパシタに記憶された記憶電荷をセンスして読み出し信号を得るまでに比較的長い時間を費やすことになる。そこで、複数のバンクを順次にアクセスするというパイプライン動作を行わせることにより、最初のデータが出力されまでの数サイクルを除いて、連続して上記複数のバンクから順に読み出しデータを得るようにすることができる。
【００２３】
それ自身が増幅機能を持つスタティック型メモリセルにおいても、大記憶容量化あるいは高集積化のために、メモリセルを構成するＭＯＳＦＥＴのコンダクタンスは小さく形成される。このため、メモリセルが接続されたビット線又はデータ線に読み出される信号は比較的小さな信号レベルとされ、それを増幅するセンスアンプが必要になる。したがって、程度の差はあるが、このようなスタティック型メモリセルを用いた場合でも、上記のように複数のバンクを設けて、それを順次にアクセスさせるというパイプライン動作を行わせることにより、高速読み出しを十分に期待できるものとなる。
【００２４】
この実施例では、半導体集積回路装置の設計時にはそのデータ処理動作に対応してメモリ回路であるＲＡＭモジュールの最大記憶容量が決められる。つまり、ＲＡＭモジュールに搭載されるメモリマットＭＡＴの数が決められる。そして、かかるメモリマットＭＡＴを用い、そのメモリ回路を用いたデータ処理の種別、つまり、メモリ回路に対する書き込み動作と読み出し動作に対応して、上記複数通りのバンク構成が用意される。このようなバンク構成の切り換えは、制御回路により切り換え可能にされる。この他、半導体集積回路装置を携帯用情報機器等のように電池駆動される場合において、電池駆動される場合あるいは電池電圧が低下したときに、上記バンク数を多く設定して１回のメモリアクセスにより動作させられるメモリマットの数を１つのように最小にしてピーク電流を低減させて低電圧領域まで電池駆動できるように使うこともできる。
【００２５】
最も単純な構成は、制御回路においてマスタースライス方式により固定的な信号レベルを与えて、ＲＡＭモジュールに対してバンク数設定するものである。このような構成により、１バンク当たり例えばＮマットにされる。ＲＡＭモジュールの外部の論理回路部にレジスタを設け、そこにバンク数を設定する構成とすれば、同じＲＡＭモジュールを使ってデータ処理動作に対応して逐一バンク構成を設定することができる。
【００２６】
制御回路が多少複雑になるが、Ｍ個のメモリマットをＭ／２の２組に分割し、各組毎にバンク数を設定する構成としてもよい。この場合も、上記のように固定的に設定するものと、上記レジスタ等を用いてその都度設定するものとしてもよい。この構成では、特に制限されないが、データ処理の中で高速アクセスを必要とするデータの書き込み／読み出しを行う動作は、上記バンク数を多く設定した一方の組を用いるようにし、一括して大量のデータの書き込みと読み出しを行う動作は、上記バンク数を少なくしてバンク当たりのメモリマット数を多くした他方の組を用いるようにするようにすればよい。
【００２７】
図２には、この発明に係るＲＡＭモジュールにおけるバンクアドレス設定回路の一実施例を説明するための概略ブロック図が示されている。各メモリマットは、バンクアドレスの設定にレジスタを用いた場合には互いに同じ構成のものを用いることができるが、反面において電源投入の都度バンクアドレスの設定を行わなければならない。マスタースライス方式により書き込みが行われるＲＯＭを用いた場合には、電源投入の都度バンク構成を逐一設定する必要はないが、かかるＲＯＭ部分をバンク構成に応じてＲＯＭの目が異なるように形成する必要があり回路設計を複雑にさせてしまう。つまり、バンクアドレス設定の部分のみが各メモリマットで共通化できず、前記のように最大搭載数を１６とした場合には、１６種類のマクロセル化したメモリマットを作り込んでおくか、あるいは手作業によりマスタースライスによるマットアドレスの設定を行う必要がある。
【００２８】
この実施例では、各メモリマットにおいて同一のバンクアドレス設定回路を用いつつ、それぞれが異なるバンクアドレスを自動的に設定できるように工夫されている。上記各メモリマットに設けられるバンクアドレス設定回路ＢＡＧとして２進の加算回路（Incriment 回路) が設けられる。例えば、バンクアドレス（ＢＫ−ａｄｄ）が０〜ｎからなるｎ＋１個のメモリマットが搭載される場合、＃０から＃ｎのメモリマットを並べ、それぞれの加算回路を縦列形態に接続する。そして、先頭のメモリマットの４ビットからなるアドレス入力（ＣＡ＜３：０＞）には、００００のような初期アドレスを供給する。すると、先頭のメモリマットの加算回路は、＋１の加算動作を行って０００１の加算出力を形成して第２番目のメモリマットに伝える。以下、順に各メモリマットの加算回路が縦列形態に接続されているため、それを通る度に＋１の加算動作が行われるものであるために００１０、００１１、０１００・・・のように２進のアドレスが形成される。
【００２９】
このような構成により、先頭のメモリマットには、００００のバンクアドレスが設定され、２番目のメモリマットには上記先頭のメモリマットの加算回路で形成された０００１のアドレスが割り当てられ、第３番目のメモリマットには、第２番目のメモリマットの加算回路で形成された００１０のアドレスが割り当てられ、第ｎ番目のメモリマットに、十進法で第ｎ−１番目のメモリマットの加算回路で形成されたアドレスが割り当てられる。この構成では、各メモリマットのアドレス設定回路は、同じ加算回路で構成できるため同一のメモリマットを並べるだけで、異なるバンクアドレスの設定が可能になる。
【００３０】
各メモリマットにおいて、それぞれに割り当てられたバンクアドレスと、制御回路を通して入力されたバンクアドレスとは、バンクアドレス一致比較回路ＢＡＣＰにより比較される。この実施例では、上記のような固定のバンクアドレスを用いつつ、異なるバンク構成の設定ができるようにるため、ロウ系のバンクアドレスＡＲＮＢ＜３：０＞と、カラム系のバンクアドレスＡＣＮＢ＜３：０＞が入力される。つまり、バンクアドレス比較回路ＢＡＣＰは、２組の一致比較回路からなり、上記バンクアドレス設定回路ＢＡＧで生成されたバンクアドレスに対してロウ系とカラム系からなる２通りのバンクアドレスＡＲＮＢ＜３：０＞及びＡＣＮＢ＜３：０＞との一致比較信号ＣＩＣとＣＩＲが形成される。
【００３１】
上記ロウ系の一致比較回路において、最下位ビットの判定結果を無効にすると、一致比較信号ＣＩＲは２つのバンクに対して同時に形成される。これに対して、カラム系で上記のよう同時選択を行わせると、前記グローバルビット線ＧＢＬにおいて同時選択された複数のメモリマットの相補ビット線が同時選択されてしまうという問題が生じてしまうために、前記説明したようにカラム系の一致比較信号ＣＩＣはメモリマットに割り当てられたバンクアドレス毎に１つが形成される。これに対して、前記説明したようにロウ系の選択動作においては、複数のメモリマットにおいてそれぞれワード線が選択されるだけであるので何ら問題も生じないばかりか、複数のメモリマットにおいて同時にワード線が選択状態されてメモリセルの記憶情報がセンスアンプＳＡによって増幅されているためにカラム系の選択動作の切り換えだけで大量のデータを高速にシリアルに入出力させることが可能になる。つまり、カラムアドレスの更新によって、各メモリマットから最大１０２４ビットの記憶容量が読み出され、１つのメモリバンクがＮ個のメモリマットで構成されている場合には、最大でＮ×１０２４ビットもの大量のデータの入出力が可能になる。
【００３２】
ＲＡＭモジュールにおいて、搭載されるメモリマットの数は任意である。それ故、例えば上記のように４ビットのバンクアドレスにより最大１６個のメモリマットを搭載した場合には問題ないが、例えばそれより少ない数のメモリマットしか搭載しない場合において、存在しないバンクアドレスを誤って指定すると、存在しないメモリマットを指定することとなりグローバルビット線ＧＢＬは同一のプリチャージ信号のままとなって、それを受けるリードアンプＲＡには無駄又は過大な電流が流れてしまうこと、システム側において無意味なデータを有効なデータとして扱う虞れがありプログラム暴走等のエラーが発生する虞れがある。
【００３３】
この実施例では最終段のメモリマットの加算回路で形成されたバンクアドレスをオーバーフローチェック回路に供給し、そこで大小比較を行うことにより存在しないバンクアドレスへのアクセスを検出すると、ＲＡＭモジュール内では制御回路において上記リードアンプの動作を禁止させ、ＲＡＭモジュールに対して読み出し、書き込みを指示する論理回路部には、制御回路を介してバンク指定エラーを知らせるような機能が付加される。
【００３４】
図３には、この発明に係るＲＡＭモジュールにおけるバンクアドレス設定回路の他の一実施例を説明するための概略ブロック図が示されている。同図（Ａ）ないし（Ｃ）に示されたＲＡＭモジュールの構成は、前記図１又は図２のＲＡＭモジュールと同様に、右側に制御回路が配置され、同じ構成にされたメモリマットの複数個ｎが並んで配置される。
【００３５】
（Ａ）の構成では、制御回路により最初のバンクアドレスを固定的又はプログラマブルに任意の値ｋに設定できるようにしている。つまり、０番目のメモリマットに対して（マットアドレス）ｋに設定し、これを基準にして０番目のメモリマットの上記加算回路によりｋ＋１のバンクアドレスを生成して、１番目のメモリマットのバンクアドレスとして供給し、以下同様にｋ＋２、ｋ＋３・・・のように第ｋ＋ｎ番目まで順次に設定するものである。信号ＡＣはメモリアクセスの際に入力される外部バンクアドレスである。
【００３６】
（Ｂ）の構成では、制御回路より最も遠い位置のｎ−１番目のメモリマットに対して接地電位ＧＮＤのバンクアドレス、つまり、前記のように４ビットで指定する場合には００００のアドレスを設定し、前記図２の実施例とは逆方向に＋１ずつ増加するバンクアドレスを設定するものである。この構成では、制御回路に隣接して配置される０番目のメモリマットが最も大きいバンクアドレス（マットアドレス）が指定され、前記オーバーフローチェック回路ＯＶＦＣを制御回路に配置させることができ、オーバーフロー検出信号を伝えるための配線の引回しがなく、回路レイアウトを合理的に行うことができる。
【００３７】
（Ｃ）の構成では、制御回路より最も遠い位置のｎ−１番目のメモリマットに対して接地電位ＧＮＤのバンクアドレス、つまり、前記のように４ビットで指定する場合には００００のアドレスを設定して上記同様に制御回路に隣接して配置される０番目のメモリマットが最も大きいバンクアドレス（マットアドレス）が指定され、前記オーバーフローチェック回路ＯＶＦＣを制御回路に配置させる。
【００３８】
特に制限されないが、各メモリマットにおいて指定されたバンクアドレスは、インバータ回路により反転させられて、外部バンクアドレスＡＣとの比較が行われる。これにより、例えば１６個のメモリマットが搭載されている場合、上記バンクアドレス設定回路では、１６番目のメモリマットに００００のバンクアドレスが割り当てられるが、その反転信号との比較を行うようにすることにより１１１１としてのアドレスが割り当てられたこととなる。１５番目のメモリマットには０００１が入力されるが、比較回路では１１１０を比較することとなる。以下同様に、比較回路で比較されるバンクアドレスは順次に−１ずつ減らされた、制御回路に隣接して配置される０番目のメモリマットでは、１１１１の反転信号００００と比較されることとなり、実質的なバンクアドレスが十進法で０〜ｎ−１のように割り当てられると等価となる。
【００３９】
ただし、メモリマット数が上記のように最大数（１６個）以下の例えば８個のときには、上記制御回路に隣接して配置されるメモリマットの等価的なバンクアドレスは０ではなく、０１１１（十進法の７）となるものである。上記各メモリマットに設けられるバンクアドレス生成回路としての加算回路は、減算回路に置き換えるものであってもよい。つまり、上記バンクアドレス又はマットアドレスは、同じものが無いように設定すればよいので、メモリマット毎に１ずつ増加又は減少させられるようにして互いに異なるバンクアドレスが割り当てられればよいのである。
【００４０】
図４には、この発明に係るＲＡＭモジュールの他の一実施例の概略ブロック図が示されている。この実施例のＲＡＭモジュールは、必要な記憶容量に対応してメモリマットの数が異なるようにされる。つまり、異なる数のメモリマットに対して制御回路を共通化しているので、制御回路からみた場合の負荷が記憶容量に対応して異なる。例えば、アドレス信号やコマンドを供給するドライバやメモリマットに対し共通に供給されるクロック信号ＣＫＲは、メモリマット数が増大することに対応して負荷が重くなってしまう。
【００４１】
上記負荷の軽重に対応して信号伝達速度が変わり、結果としてメモリアクセスに費やされる時間が異なるものとなり、タイミング調整のために時間マージンを多く設定する必要がある。この実施例では、上記のようなメモリマットのバンクアドレス設定回路では、上記最終段とされた加算回路の出力信号、言い換えるならば、前記オーバーフローチェック回路ＯＶＦＣに入力されるバンクアドレスを解読することにより搭載されたメモリマット数を知ることができる。このことを利用し、制御回路では最大搭載数のメモリマットに対応した負荷駆動能力を持たせておき、かかる最大搭載数のメモリマットの条件で各種タイミング調整を設定して回路を作り込むようにし、制御回路側の標準化を図るようにする。
【００４２】
上記制御回路又は各メモリマットにおいては、ダミー負荷回路が搭載される。ダミー負荷回路は、特に制限されないが、ＭＯＳゲート容量等からなる負荷回路で構成されており、上記アドレスバス、コマンドバスあるいはクロック信号ＣＫＲ等の信号伝達経路に対してスイッチＭＯＳＦＥＴ等を介して選択的に接続可能に作り込んで置くようにされる。
【００４３】
同図（Ａ）のように、実際に搭載されたメモリマットの数がＢＡＫ＃０と＃１のように２個のときには、制御回路に設けられた８個のダミー負荷回路を接続して制御回路の駆動回路からみた全体としての負荷を１０になるように調整する。これに対して同図（Ｂ）においては、上記ダミー負荷回路が各メモリマットに分散されて設けられる。したがって、上記同様に実際に搭載されたメモリマットの数がＢＡＫ＃０と＃１のように２個のときには、実装されたＢＡＫ＃０とＢＡＫ＃１に設けられたダミー負荷回路を接続して制御回路から見た全体としての負荷が１０になるように調整するものである。この構成では、同図（Ｃ）のように搭載されたメモリマットの数がＢＡＫ＃０〜＃３のように４個に増加すると、ＢＡＫ＃０〜ＢＡＫ＃２においてダミー負荷を分散して接続させるようにして制御回路から見た全体の負荷が上記と同じく１０になるように設定するものである。同図では、省略されているが、ＢＡＫ＃ｎまで最大搭載状態では、上記（Ａ）の例では制御回路において、上記（Ｂ）の例ではいずれのＢＡＫ＃０〜ＢＡＫ＃ｎにおいても上記ダミー負荷回路は接続されず、制御回路側からみた負荷が上記と同じ１０になるように調整されるものである。
【００４４】
クロック信号においては、外部から供給されるシステムクロック信号ＣＬＫに基づいて制御回路において用いられるクロック信号ＣＬＫＣとＣＬＫＭは、負荷の軽重によって位相がずれが生じないように同じクロックドライバなら負荷が同じく１０になるように設定される。これに対応して、上記制御回路から各メモリマットに供給されるクロック信号ＣＬＫＲも、上記ダミー負荷回路の選択的な接続によって負荷を同じく１０に調整するものである。このような調整によりクロック信号の同期化が図られ、クロック信号のスキューを考慮したタイミングマージンの設定を必要最小にでき、結果として動作周波数の高速化が可能になるものである。
【００４５】
この実施例では、前記のようにバンク構成の切り換えが可能にされる。つまり、ロウ系の選択動作において１つのメモリマットしか動作しない場合と、２つ以上のメモリマットを同時に動作させる場合がある。このように複数のメモリマットが同時に動作させることにより、制御回路からみた負荷が異なり、その結果として信号伝達速度に影響が生じるなら、上記バンク指定情報に基づいて上記同様にダミー負荷回路の切り換えを行うようにして上記信号伝達速度をバンク切り換えに無関係に一定に調整するようにすることもできる。
【００４６】
図５には、上記バンクアドレス生成回路とバンクアドレス一致比較回路の一実施例の回路図が示されている。上記バンクアドレス生成回路は、＋１の加算回路から構成され、入力された４ビットからなるバンクアドレスＣＡＲ＜０＞、ＣＡＲ＜２＞、ＣＡＲ＜２＞、ＣＡＲ＜３＞を自己のバンクアドレスとして取り込むとともに、それに＋１の加算動作を行って４ビットからなる次段のバンクアドレスＣＡＲ＜０＞、ＣＡＲ＜１＞、ＣＡＲ＜２＞、ＣＡＲ＜３＞を生成する。
【００４７】
加算回路は、特に制限されないが、次ような各回路から構成される。最下位ビットの出力信号ＣＡＲ＜０＞は、最下位ビット目の入力信号ＣＡＲ＜０＞をインバータ回路により反転さることにより形成される。第２位ビット目の出力信号ＣＡＲ＜１＞は、入力された最下位ビットＣＡＲ＜０＞と第２位ビットＣＡＲ＜１＞とを受ける排他的論理和回路により形成される。第３位ビット目の出力信号ＣＡＲ＜２＞は、上記入力された最下位ビットＣＡＲ＜０＞と第２位ビットＣＡＲ＜１＞とのナンド（ＮＡＮＤ）出力と第３位ビットＣＡＲ＜２＞の反転信号とを受ける排他的論理和回路により形成される。そして、最上位ビット目の出力信号ＣＡＲ＜３＞は、上記入力された最下位ビットＣＡＲ＜０＞と第２位ビットＣＡＲ＜１＞とによるナンド（ＮＡＮＤ）出力と、上記第３位ビットＣＡＲ＜２＞の反転信号とノア（ＮＯＲ）出力を形成し、それと最上位ビット目の入力信号ＣＡＲ＜３＞とを排他的論理和回路に供給して形成される。
【００４８】
バンクアドレス一致比較回路は、カラム系とロウ系の２が設けられる。つまり、カラム系のバンクアドレス一致比較回路は、上記入力された４ビットからなるバンクアドレスＣＡＲ＜０＞、ＣＡＲ＜１＞、ＣＡＲ＜２＞、ＣＡＲ＜３＞と、メモリアクセスの際に指定されたカラム系のバンクアドレスＡＣＮＢ＜０＞、ＡＣＮＢ＜１＞、ＡＣＮＢ＜２＞、ＡＣＮＢ＜３＞の対応するビットを排他的論理和回路（一致／不一致回路）で判定し、全ビットの一致信号をナンドゲート回路とノアゲート回路とにより取り出すようにするものである。
【００４９】
上記同様にロウ系のバンクアドレス一致比較回路も、上記入力された４ビットからなるバンクアドレスＣＡＲ＜０＞、ＣＡＲ＜１＞、ＣＡＲ＜２＞、ＣＡＲ＜３＞と、メモリアクセスの際に指定されたロウ系のバンクアドレスＡＲＮＢ＜０＞、ＡＲＮＢ＜１＞、ＡＲＮＢ＜２＞、ＡＲＮＢ＜３＞の対応するビットを排他的論理和回路（一致／不一致回路）で判定し、全ビットの一致信号をナンドゲート回路により取り出すようにするものである。
【００５０】
この実施例において、ロウ系の選択動作を前記のように１バンク当たり複数のメモリマットで構成されるような切り換えを可能にするため、最下位ビットＣＡＲ＜０＞とＡＲＮＢ＜０＞に対応した排他的論理和回路の出力にノアゲート回路を設け、かかるノアゲート回路の出力信号を強制的に一致信号にするために、その入力には制御信号ＲＦＴＮが供給される。これにより、上記信号ＲＦＴＮを論理１にすれば、ロウ系においてはバンクアドレスの最下位ビットが０でも１でも一致信号が形成されることとなり、２つのメモリマットに対して実質的に同じバンクアドレスを設定することができる。
【００５１】
もしも、１バンク当たり４つのメモリマットで構成する機能も付加するなら、上記制御信号ＲＦＴＮを最下位ビットＣＡＲ＜０＞とＡＲＮＢ＜０＞に対応して信号ＲＦＴＮ１を設け、下位第２ビットＣＡＲ＜１＞とＡＲＮＢ＜１＞に対応して信号ＲＦＴＮ２を設け、１バンク当たり２つのメモリマットで構成するときには、上記信号ＲＦＴＮ１を論理１に設定し、１バンク当たり４つのメモリマットで構成するときには、上記信号ＲＦＴＮ１とＲＦＴＮ２を論理１に設定すればよい。
【００５２】
同図のバンクアドレス生成回路及びバンクアドレス一致比較回路は、図４に示された＃０〜＃ｎの全てのメモリマットにおいて全て同一の回路で構成することができる。それ故、メモリマットは１種類のマクロセル化されたものを共通に用いることができ、メモリマット数及びそのバンク構成が異なる複数種類のＲＡＭモジュールに対して上記種類のマクロセル化されたメモリマットを用いることができ、回路設計及び回路レイアウトの大幅な簡略化が可能になるものである。
【００５３】
上記バンクアドレス生成回路及びバンクアドレス一致比較回路は、同図に示したような簡単な論理ゲート回路からなり、特にバンクアドレス生成回路としての加算回路は、いわば静的な信号伝達動作しか行わないから、その駆動能力は極く小さくてよい。したがって、これらの各回路を構成する素子は、極く小さく形成できるために、上記バンクアドレス生成用の各信号ＣＡＲ＜０＞〜ＣＡＲ＜３＞を伝達する配線チャンネル下の半導体基板上に作り込むことが可能になる。例えば、上記各信号ＣＡＲ＜０＞〜ＣＡＲ＜３＞を３層目の金属配線層で形成し、加算回路を構成する各ゲート間を接続する配線は、その下の第２層目と第１層目の金属配線層を利用して形成することができる。
【００５４】
このことは、上記バンクアドレス一致比較回路においても同様にバンクアドレスＡＲＮＢ＜０＞、ＡＲＮＢ＜１＞、ＡＲＮＢ＜２＞、ＡＲＮＢ＜３＞及びＡＣＮＢ＜０＞、ＡＣＮＢ＜１＞、ＡＣＮＢ＜２＞、ＡＣＮＢ＜３＞がそれぞれ形成される配線チャンネル下及び上記信号ＣＡＲ＜０＞〜ＣＡＲ＜３＞が形成される配線チャンネル下の半導体基板上に作り込むことができるものである。これにより、メモリマットを高集積化して形成することができる。
【００５５】
この実施例では、前記説明したようにバンクアドレスは２つの意味を持っている。つまり、カラム系でみると、バンクアドレスはマットアドレスに一対一に対応している。これに対して、ロウ系はマットアドレスには対応しておらず、バンク数にいわば比例して増減させられる。つまり、バンク数がマット数と同じときには上記のように一対一に対応させられるが、バンク数がマット数の１／２になると、それに対応してバンクアドレスも１／２に減らされる。具体的には、マット数が１６個のときにはマットアドレスは１６通りとなるが、ロウ系でみるとバンク数をマット数の１／２の８個に減らすと、前記のようにロウ系のバンクアドレス一致比較動作において４ビットのうちの下位１ビットが無効にされてロウ系のバンクアドレスは８通りに減らされる。
【００５６】
このようにメモリマットのカラム系の信号伝達経路を並列に接続し、カラム系についてはバンクアドレスとマットアドレスとを一対一に対応させて重複選択を避けるとともに、ロウ系についてはバンク構成に対応させて複数のメモリマットのワード線を同時選択させる。これにより、バンク内での読み出しや書き込みはロウ系のアドレス信号を更新させてカラム切り換えによる連続アクセスによりデータの入出力を高速に行えるようにできるものである。
【００５７】
図６には、上記メモリマットにおけるメモリアレイＭＡＲＹ、ワード線選択回路の一実施例の回路図が示されている。同図においては、メモリアレイ部に含まれるビット線のイコライズ＆プリチャージ回路も合わせて描かれている。同図のメモリマットは、上記バンクアドレス＃０〜＃ｎのうちの１つのバンク＃ｊが代表として例示的に示されている。バンク（メモリマット）＃ｊに設けられる複数の相補ビット線及び複数のワード線のうち、一対の相補ビット線ＢＬｍ，／ＢＬｍと１本のビット線ＢＬｎ、ワード線ＷＬ０，ＷＬｍ、ＷＬｍ＋１，ＷＬｎが代表として例示的に示されている。
【００５８】
ワード線ＷＬ０とビット線ＢＬｍとの交点に設けられたメモリセルを例にして説明すると、アドレス選択ＭＯＳＦＥＴＱｍのゲートは、ワード線に接続される。上記ＭＯＳＦＥＴＱｍの一方のソース，ドレインは、ビット線ＢＬｍに接続される。上記ＭＯＳＦＥＴＱｍの他方のソース，ドレインは、記憶キャパシタＣｓの一方の電極である蓄積ノードＮｓに接続される。そして、記憶キャパシタＣｓの他方の電極は、他のメモリセルの記憶キャパシタの他方の電極と共通化されて、プレート電圧ＶＰＬが印加される。
【００５９】
上記のようなメモリセルは、ワード線と相補ビット線のうちの一方との交点にマトリッス配置される。例えば、ワード線ＷＬｍとそれと隣接するワード線ＷＬｍ＋１においては、ワード線ＷＬｍと相補ビット線のうちの一方のビット線ＢＬｍとの交点にメモリセルが設けられ、ワード線ＷＬｍ＋１と相補ビット線のうちの他方のビット線／ＢＬｍとの交点にメモリセルが設けられる。このようにワード線の奇数と偶数毎に相補ビット線の一方と他方に交互にメモリセルを配置することの他、互いに隣接する２本のワード線を一対として、かかる２本のワード線毎にそれぞれ設けられる２個ずつのメモリセルを相補ビット線の一方と他方に交互に配置するようにしてもよい。
【００６０】
上記相補ビット線ＢＬｍ，／ＢＬｍには、イコライズ＆プリチャージ回路を構成するＮチャンネル型ＭＯＳＦＥＴＱ１４〜Ｑ１６が設けられる。ＭＯＳＦＥＴＱ１４は、相補ビット線ＢＬｍと／ＢＬｍのハイレベルとロウレベル（又はロウレベルとハイレベル）を短絡してハーフ電位に設定する。ＭＯＳＦＥＴＱ１５とＱ１６は、相補ビット線ＢＬｍ，／ＢＬｍの上記短絡によるハーフ電位がリーク電流等により変動するのを防止するためのものであり、ハーフプリチャージ電圧ＶＭＰを上記相補ビット線ＢＬｍ，／ＢＬｍに供給する。これらのＭＯＳＦＥＴＱ１４〜Ｑ１６のゲートは、共通に接続されてプリチャージ＆イコライズ信号ＢＬＥＱｊが供給される。つまり、ワード線が選択レベルから非選択レベルにリセットされた後に、上記信号ＢＬＥＱｊがハイレベルに変化し、上記ＭＯＳＦＥＴＱ１４〜Ｑ１６をオン状態にして相補ビット線ＢＬｍ，／ＢＬｍのプリチャージとイコライズ動作を行わせる。
【００６１】
上記複数のワード線ＷＬ０〜ＷＬｎに対応して複数のワード線駆動回路ＷＤ０〜ＷＤｎが設けられる。同図では、そのうちワード線ＷＬｍに対応したワード線駆動回路ＷＤｍの具体的回路が代表として例示的に示されている。上記ワード線駆動回路ＷＤｍには、そのソースが昇圧電源ＶＤＨに接続されたＰチャンネル型ＭＯＳＦＥＴＱ６と、回路の接地電位にソースが接続されたＮチャンネル型ＭＯＳＦＥＴＱ７とにより構成されたＣＭＯＳインバータ回路が用いられる。上記ＭＯＳＦＥＴＱ６とＱ７のドレインが共通接続され出力端子を構成し、上記ワード線ＷＬｍに接続される。上記ＭＯＳＦＥＴＱ６とＱ７のゲートは、共通接続されて入力端子を構成し、ロウ（Ｘ）デコーダＲＤＥＣにより形成された選択信号が供給される。
【００６２】
上記ＣＭＯＳインバータ回路（Ｑ６とＱ７）の入力端子と上記昇圧電源ＶＤＨとの間には、そのソース−ドレイン経路が接続されたプリチャージ用のＰチャンネル型ＭＯＳＦＥＴＱ９と、非選択ラッチ用のＰチャンネル型ＭＯＳＦＥＴＱ８が並列形態に設けられる。上記非選択ラッチ用のＰチャンネル型ＭＯＳＦＥＴＱ８のゲートは、上記ＣＭＯＳインバータ回路（Ｑ６とＱ７）の出力端子に接続される。上記プリチャージ用のＰチャンネル型ＭＯＳＦＥＴＱ９のゲートには、プリチャージ信号ＷＰＨが供給される。このプリチャージ信号ＷＰＨを形成する信号発生回路は、上記昇圧電源ＶＤＨを動作電圧として、ワード線の選択レベルに対応したハイレベルと回路の接地電位のようなロウレベルの信号ＷＰＨを形成する。
【００６３】
上記ＭＯＳＦＥＴＱ１４は、レベルリミッタ用のＭＯＳＦＥＴである。図示しないセンスアンプが電源電圧Ｖｄｄで動作する場合、相補ビット線ＢＬｍ又は／ＢＬｍの電位のハイレベルは電源電圧Ｖｄｄに対応したものとなり、上記昇圧電圧ＶＤＨの電位は、上記電源電圧Ｖｄｄ＋Ｖthに形成される。上記センスアンプが降圧された内部電圧ＶＤＬで動作する場合には、上記昇圧電圧ＶＤＨは、ＶＤＬ＋Ｖthにされる。ここで、Ｖthはアドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧であり、センスアンプの増幅動作によって増幅された相補ビット線ＢＬｍ又は／ＢＬｍの電源電圧Ｖｄｄ又はＶＤＬのようなハイレベルの信号をレベル損失なくキャパシタＣｓに伝えるようにされる。
【００６４】
図７には、上記ロウデコーダＲＤＥＣとそれに設けられるワードドライバの一実施例の具体的回路図が示されている。ＡＸ２０〜２７は、３ビットからなるロウ（Ｘ）アドレス信号Ａ２〜Ａ４をプリデコーダによりプリデコードして形成された信号であり、ＡＸ５０〜５７は、３ビットからなるロウ（Ｘ）アドレス信号Ａ５〜Ａ７をプリデコーダによりプリデコードして形成された信号である。上記プリデコード信号ＡＸ２０〜Ａ２７のうち、１つがゲートに供給されたＭＯＳＦＥＴＱ３と、上記プリデコード信号ＡＸ５０〜５７のうち、１つがゲートに供給されたＭＯＳＦＥＴＱ４とが直接形態に接続されて上記ロウデコーダ（ＲＤＥＣ）が構成され、選択タイミング信号ＸＤＧＢが供給される。
【００６５】
上記ロウデコーダ（ＲＤＥＣ）は、ＮＡＮＤ（ナンド）構成のダイナミック型論理回路から構成され、プリチャージ信号ＸＤＰによりスイッチ制御されるＰチャンネル型のプリチャージＭＯＳＦＥＴＱ１と、非選択レベルのラッチを行うインバータ回路とＰチャンネル型ＭＯＳＦＥＴＱ２が設けられる。上記プリチャージＭＯＳＦＥＴＱ１によりハイレベルにプリチャージされたノードが、上記ＭＯＳＦＥＴＱ３及びＱ４を通してタイミング信号ＸＤＧＢのロウレベルによりディスチャージされるか否かで選択／非選択のデコード信号が形成される。特に制限されないが、上記タイミング信号ＸＤＧＢは前記第１の判定回路の判定結果により発生される。この他に上記プリデコード信号又は後述するワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３ＭＢの発生を上記第１の判定回路の判定結果により有効／無効にするようにしてメモリマットのロウ系選択動作を制御するものであってもよい。
【００６６】
上記インバータ回路の出力信号を受けて、その入力にハイレベル側の信号を帰還させるＰチャンネル型ＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴＱ２は、プリデコード出力ＡＸ２ｉとＡＸ５ｉによりＭＯＳＦＥＴＱ３又はＱ４がオフ状態にされたデコード出力は、上記プリチャージＭＯＳＦＥＴＱ１によりプリチャージされたハイレベルである。このハイレベルは、上記プリチャージ期間の終了によりＭＯＳＦＥＴＱ１がオフ状態にされ、上記プリデコード出力ＡＸ２ｉ又はＡＸ５ｉによりＭＯＳＦＥＴＱ３又はＱ４がオフ状態にされるためにフローティング状態となり、カップリングやリーク電流によりハイレベルから不所望にロウレベルの選択レベルにされる虞れが生じる。そこで、インバータ回路ＩＶ１のロウレベルを受けて、帰還用のＰチャンネル型ＭＯＳＦＥＴＱ２がオン状態となってインバータ回路の入力レベルを電源電圧Ｖｄｄに維持させる。
【００６７】
上記インバータ回路の出力信号は、特に制限されないが、４本のワード線ＷＬ０〜ＷＬ３に対応された選択信号である。このような４つのワード線ＷＬ０〜ＷＬ３の中から、下位ビットのロウ（Ｘ）アドレス信号Ａ０とＡ１をデコードし、それに選択タイミング信号を加えた４通りのワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３ＭＢにより指定された１つのワード線が選択される。
【００６８】
上記インバータ回路の出力信号がハイレベルの選択レベルであるときＭＯＳＦＥＴＱ５がオン状態となっており、上記１つのワード線選択タイミング信号Ｘ３ＭＢがハイレベルからロウレベルに変化すると、上記昇圧電源ＶＤＨの電圧で動作するＰチャンネル型ＭＯＳＦＥＴＱ６とＮチャンネル型ＭＯＳＦＥＴＱ７からなるワードドライバにロウレベルの入力信号が供給され、その出力端子に接続されたワード線ＷＬ３をロウレベルから上記昇圧電源ＶＤＨの電圧に対応したハイレベルに立ち上げる。
【００６９】
上記インバータ回路の出力信号がハイレベルの選択レベルであるときＭＯＳＦＥＴＱ５とともに、他のＭＯＳＦＥＴもオン状態になっているが、上記ワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ２ＭＢがハイレベルのままとなっており、ワードドライバのＮチャンネル型ＭＯＳＦＥＴがオン状態になってワード線ＷＬ０〜ＷＬ２をロウレベルの非選択状態のままにする。Ｐチャンネル型ＭＯＳＦＥＴＱ８は、非選択レベルのラッチ用のＭＯＳＦＥＴであり、ワード線ＷＬ３が非選択のロウレベルのときにオン状態になって、上記ワードドライバの入力端子を昇圧電源ＶＤＨにしてＰチャンネル型ＭＯＳＦＥＴＱ６をオフ状態にさせる。Ｐチャンネル型ＭＯＳＦＥＴＱ９は、プリチャージＭＯＳＦＥＴであり、プリチャージ信号ＷＰＨのロウレベルによりオン状態になってワードドライバの入力端子を上記サブ電源線ＳＶＣＷの電圧にプリチャージさせる。
【００７０】
上記インバータ回路の出力信号がロウレベルの非選択レベルであるときＭＯＳＦＥＴＱ５を代表とするＭＯＳＦＥＴがオフ状態になっている。したがって、上記ワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３ＭＢのいずれか１つがハイレベルからロウレベルに変化しても、それに応答せず上記プリチャージレベルに対応したワード線ＷＬ０〜ＷＬ３のロウレベルにより、Ｐチャンネル型ＭＯＳＦＥＴＱ８がオン状態になって、ワードドライバの入力端子に昇圧電源ＶＤＨに対応したハイレベルを帰還させるというラッチがかかり、ワード線ＷＬ０〜ＷＬ３等の非選択状態が維持される。
【００７１】
特に制限されないが、冗長ワード線ＲＷＬ０にも、上記同様なワードドライバ、ラッチ用ＭＯＳＦＥＴ及びプリチャージＭＯＳＦＥＴが設けられる。この冗長ワード線ＲＷＬ０は、上記タイミング信号ＸＤＧＢと、図示しない不良アドレス記憶用のヒューズ回路と、不良アドレスと入力されたＸアドレスとの比較を行うアドレス比較回路からなる冗長回路により形成された冗長ワード線選択信号ＸＲ０Ｂに同期して選択される。このとき、不良アドレスの比較一致信号により、正規回路であるプリデコーダＡＸ２０〜２７及びＡＸ５０〜５７又はワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３ＭＢが非選択レベルにされので、不良ワード線に対する選択動作は行われない。
【００７２】
この実施例のメモリアレイＭＡＲＹの両側には、前記図３に示したようにセンスアンプＳＡ（プリチャージ回路ＰＣ）が設けられる。特に制限されないが、上記ワード線ＷＬ０〜ＷＬ３等と直交するように配置される相補ビット線のピッチと、センスアンプやプリチャージ回路のピッチを合わせるために、奇数番目の相補ビット線と偶数番目の相補ビット線に対応されたセンスアンプが左右に振り分けられる。このようなセンスアンプＳＡの配置により、相補ビット線の２倍のピッチに１つのセンスアンプを配置できるようにされる。
【００７３】
図８には、前記図１に示した電源回路ＶＣの一実施例のブロック図が示されている。この実施例の電源回路ＶＣは、特に制限されないが、前記ワード線の選択レベルに対応した昇圧電圧ＶＤＨ、メモリセルが形成されたＰ型ウェル領域に与えられるべき負電圧の基板電圧ＶＢＢ、及びメモリセルの記憶キャパシタの共通電極に与えられるべきプレート電圧ＶＢＭＰＣ（前記ＶＰＬ）及び相補ビット線のプリチャージ電圧ＶＢＭを形成する。
【００７４】
上記昇圧電圧ＶＤＨと基板電圧ＶＢＢは、チャージポンプ回路からなるＶＤＨ発生回路、ＶＢＢ発生回路で形成される。上記プレート電圧ＶＢＭＰＣとプリチャージ電圧ＶＢＭは、電源電圧Ｖｄｄを実質的に１／２に分圧するＶＢＭ、ＶＢＭＰＣ発生回路により形成される。内部回路を上記電源電圧Ｖｄｄを降圧した電圧とした場合、例えば上記電源電圧Ｖｄｄを３．３Ｖにし、センスアンプやアドレス選択回路等の周辺回路の動作電圧を、２．２Ｖのように降圧した電圧ＶＤＬにした場合、上記プレート電圧ＶＢＭＰＣとプリチャージ電圧ＶＢＭは、上記内部電圧ＶＤＬ／２＝１．１Ｖのような電圧にされる。
【００７５】
上記電源回路ＶＣは、前記のようなＲＡＭモジュールに１個設けられる。前記ＲＡＭモジュールにおいては、バンク構成に対応して選択されるメモリマットの数が異なるようにされる。各メモリマットにおいては、それが選択されると多数のメモリセルが接続されるワード線を昇圧電圧させる。したがって、１つのバンクに割り当てられるメモリマットの数が増加すると、各メモリマット毎に１本のワード線を選択レベルにするために必要なワード線の駆動電流が増大する。
【００７６】
電源回路ＶＣとして、１バンク当たり最大数のメモリマットのワード線を駆動できるだけの電流供給能力を設定しておけば動作上は問題ない。しかしながら、上記昇圧電圧回路は、チャージポンプ回路を用いて電源電圧Ｖｄｄに対して昇圧された電圧を形成するものであり、昇圧電圧を形成するために電流を消費するものとなる。したがって、上記最大数のメモリマット数のワード線を駆動できるようにしたのでは、バンク当たりのメモリマット数がそれ以下のときには無駄な電流消費が増大してしまう。
【００７７】
この実施例では、前記図５の実施例のようにバンク当たりのメモリマット数を１と２のように切り換える場合、それに対応してＶＤＨ発生回路の電流供給能力も１と２のようにバンク構成に対応して切り換えるようにして低消費電力化を図るようにするものである。この実施例では、上記のような電流供給能力の切り換えには、チャージポンプ回路からなるＶＤＨ発生回路に供給されるパルスＣＬＫＰＳの周波数が変化させられる。
【００７８】
上記のような周波数の切り換えは、クロック発生回路１と２により実現される。つまり、クロック発生回路１は、１／２分周回路であり、クロック信号ＣＬＫＲＢを１／２に分周して１／２にされた周波数信号ＣＬＫＦを発生させる。クロック発生回路２はセクレタであり、前記バンク構成を切り換える制御信号ＲＦＴＮにより、上記入力されたクロック信号ＣＬＫＲＢと上記分周されたクロック信号ＣＬＫＦのいずれかを選択して出力クロック信号ＣＬＫＰＳを発生させる。
【００７９】
このクロック発生回路２から出力されるクロック信号ＣＬＫＰＳは、上記ＶＤＨ発生回路及びＶＢＭ，ＶＢＭＰＣ発生回路に伝えられる。ＶＢＢ発生回路には、上記クロック発生回路１の分周クロックＣＬＫＦが定常的に供給される。上記クロック信号ＣＬＫＲＢは、ＲＡＭモジュールの外部から供給されるクロック信号であり、上記ＲＡＭモジュールが搭載されるディジタル情報処理回路におけるシステムクロックが流用される。
【００８０】
特に制限されないが、この実施例のＲＡＭモジュールは、従来のシンクロナスＤＲＡＭあるいはランバス仕様のＤＲＡＭのように上記クロック信号ＣＬＫＲＢに同期してデータの入出力が行われる。それ故、カラム系のアドレスの更新は、上記クロック信号ＣＬＫＲＢに同期して行われものとされる。このようなクロック信号ＣＬＫＲＢによる同期動作によって、前記説明した複数バンクを用いたパイプライン動作によるリード／ライトを簡単に実現できる。
【００８１】
バンク構成を指定する制御信号ＲＦＴＮがロウレベル（論理０）のときには、１つのバンクが１つのメモリマットにより構成される。このようなバンク構成のときには、前記クロック信号ＣＬＫＲＢの１サイクルでは、１つのメモリマットしかワード線が選択されないから、上記クロック発生回路１により分周されたクロック信号ＣＬＫＦがクロック発生回路２により選択されて出力される。これにより、上記ＶＤＨ発生回路では上記低い周波数にされたクロック信号ＣＬＫＦに同期してチャージポンプ動作を行い、それに見合った電流供給能力とされる。
【００８２】
バンク構成を指定する制御信号ＲＦＴＮがハイレベル（論理１）のときには、１つのバンクが２つのメモリマットにより構成される。このようなバンク構成のときには、前記クロック信号ＣＬＫＲＢの１サイクルでは、同時に２つのメモリマットのワード線が選択されることになるから、入力されたクロック信号ＣＬＫＲＢがクロック発生回路２により選択されて出力される。これにより、上記ＶＤＨ発生回路では上記の場合の２倍の高い周波数にされたクロック信号ＣＬＫＲＢに同期してチャージポンプ動作を行い、前記の約２倍の電流供給能力を持つようにされる。
【００８３】
このようにバンク構成に対応して、言い換えるならば、同時にワード線が動作させられるメモリマットの数に対応して、ＶＤＨ発生回路の電流供給能力が切り換えられるので、その消費電流を必要最小に抑えることができる。このようにこの実施例のＲＡＭモジュールは、バンク構成に対応して制御回路に設けられたメモリマットを駆動するクロック信号ＣＬＫＲ等の負荷も切り換えられるようにされており、回路の標準化を図りつつ搭載されるメモリマット数に対応して柔軟に対応させるような配慮がなされるものである。
【００８４】
特に制限されないが、ＲＡＭモジュールを搭載したディジタル情報処理システム自体が非動作状態にされると、上記クロック信号ＣＬＫＲＢが停止させられる。それ故、上記ＶＤＨ発生回路、ＶＢＢ発生回路も動作が停止させれてＲＡＭモジュールは実質的に電流を消費しなくされる。この場合、電源電圧Ｖｄｄを１／２に分圧する回路又は前記降圧電圧ＶＤＬを形成する回路及びそれを１／２に分圧する回路では、直流電流経路を持つものであるために、上記ＲＡＭモジュールを搭載したディジタル情報処理システム自体の非動作状態に対応して発生された制御信号ＭＱＲによって上記直流電流経路が遮断され、かかるＶＢＭ，ＶＢＭＰＣ発生回路も非活性状態にされる。
【００８５】
図９には、上記ＶＤＨ発生回路の一実施例の回路図が示されている。同図において、各回路素子に付された回路記号は、図面を見やすくするために前記図６等に付された回路記号と一部重複しているが、それぞれは別個の回路機能を持つものと理解されたい。また、Ｐチャンネル型ＭＯＳＦＥＴは、ゲート部分にロウレベルがアクティブレベルであることを示す○を付することによりＮチャンネル型ＭＯＳＦＥＴと区別される。ＣＭＯＳ回路では、Ｎチャンネル型ＭＯＳＦＥＴを同じＰ型ウェル領域に形成することができるが、同図のＡないしＣを付したＮチャンネル型ＭＯＳＦＥＴは、それぞれ別のＰ型ウェル領域に形成されることより電気的に分離される。したがって、Ｐ型基板上の深い深さにＮ型ウェル領域ＤＷＬＬを形成し、かかるＤＥＬＬ内にＰ型ウェル領域ＰＷＥＬＬを形成して上記Ｎチャンネル型ＭＯＳＦＥＴが形成されるという３重ウェル構造とされる。
【００８６】
この実施例のＶＤＨ発生回路は、低電源電圧Ｖｄｄのもとで、効率よく上記昇圧電圧ＶＤＨを形成するような工夫に加えて、微細化されたＭＯＳＦＥＴの低耐圧を考慮して内部電圧が２Ｖｄｄ以上にならないよう工夫がされている。この実施例では、昇圧回路は２つの回路が組み合わされて構成される。
【００８７】
回路ＬＣ１は、Ｐチャンネル型ＭＯＳＦＥＴのゲート容量を利用したキャパシタＣ１とその駆動回路を構成するインバータ回路Ｎ１により昇圧電圧を形成する回路である。キャパシタＣ１の昇圧側のノードには、ＭＯＳＦＥＴＱ１とＱ４がプリチャージ回路として設けられる。上記駆動回路を構成するインバータ回路Ｎ１の出力信号ｃｂがロウレベルとき、上記ＭＯＳＦＥＴＱ１やＱ４によってキャパシタＣ１にプリチャージが行われ、上記出力信号ｃｂがハイレベルに変化すると、インバータ回路Ｎ１から出力される電源電圧Ｖｄｄのようなハイレベルに、上記キャパシタＣ１にプリチャージ電圧とが加算されて昇圧電圧が形成される。
【００８８】
上記ＭＯＳＦＥＴＱ１は、Ｎチャンネル型ＭＯＳＦＥＴであるが、そのチャンネル領域（Ｐ型ウェル）に電源電圧Ｖｄｄとゲートが接続されるという通常の使い方と異なる。上記出力信号ｃｂがロウレベルのとき、ＭＯＳＦＥＴＱ１はチャンネル領域とソースとのＰＮ接合によりプリチャージ電流が供給される。ただし、上記ＭＯＳＦＥＴＱ１からは上記のようなＰＮ接合の順方向電圧分だけレベル損失が生じてしまい効率が悪い。このため、ＭＯＳＦＥＴＱ４が利用される。ＭＯＳＦＥＴＱ４も基本的には上記ＭＯＳＦＥＴＱ１と同様であるが、ゲートにはキャパシタＣ２で形成された電源電圧Ｖｄｄ以上にされた昇圧電圧が印加されることによりＭＯＳＦＥＴとして作用してオン状態となり、ほぼ電源電圧Ｖｄｄを上記キャパシタＣ１に伝えるようにすることができる。
【００８９】
回路ＬＣ２は、２つのチャージポンプ回路を組み合わせた昇圧電圧回路であり、上記ＭＯＳＦＥＴＱ４の駆動用に用いられる。２つのキャパシタＣ２とＣ３には、ナンドゲート回路、ノアゲート回路及びインバータ回路と遅延回路Ｄ２とによりノンオーバーラップの相補的なパルスが供給される。上記キャパシタＣ２とＣ３の昇圧側のノードには、ラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ２とＱ３が設けられる。
【００９０】
キャパシタＣ２の入力側ノードがロウレベルのとき、キャパシタＣ３によって昇圧電圧が形成されており、ＭＯＳＦＥＴＱ２をオン状態にしてキャパシタＣ２に電源電圧Ｖｄｄを伝える。このとき、ＭＯＳＦＥＴＱ４のゲートにも昇圧電圧が印加されており、上記キャパシタＣ１へのプリチャージ動作が行われている。上記キャパシタＣ３の入力ノードがロウレベルにされてから、上記キャパシタＣ２の入力ノードがハイレベルにされてキャパシタＣ２の出力側には昇圧電圧が形成される。これにより、ＭＯＳＦＥＴＱ３がオン状態となり、ＭＯＳＦＥＴＱ２のゲート，ソース間を短絡してＭＯＳＦＥＴＱ２をオフ状態にしてキャパシタＣ２の昇圧電圧が電源電圧Ｖｄｄに抜けてしまうのを防止するとともに、上記キャパシタＣ３へのプリチャージ動作を行う。
【００９１】
回路ＬＣ３は、上記回路ＬＣ２と基本的には同じ回路とされる。それにより制御されるＭＯＳＦＥＴＱ５は、上記回路ＬＣ２のようにキャパシタＣ１のプリチャージ動作を行うのではなく、かかるキャパシタＣ１で形成された昇圧電圧を出力させるためのものである。したがって、回路ＬＣ２とＣＬ３は、ノンオーバーラップの相補的なパルスで駆動される。つまり、波形図に示すように、上記ＭＯＳＦＥＴＱ４とＱ５の昇圧電圧を形成するために用いられる入力側のパルス信号ｐｃと信号ｇとは、波形図に示すように互いに逆相でノンオーバーラップとされる。この構成では、キャパシタＣ１〜Ｃ３で形成される昇圧電圧は、最大でも電源電圧Ｖｄｄの２倍と低く抑えることができる。そのため、素子の微細化による低い耐圧のＭＯＳＦＥＴで回路を構成することができるものである。
【００９２】
この実施例では、本来の昇圧電圧を形成するために、言い換えるならば、電源電圧Ｖｄｄが低い領域では、上記回路ＬＣ３のような昇圧回路だけ十分な昇圧電圧を得るのが難しいために、回路ＬＣ４とＬＣ５が追加される。回路ＬＣ４は、上記電源電圧Ｖｄｄのもとで形成されたパルス信号を、上記回路ＬＣ１〜ＬＣ３で形成された昇圧電圧に対応した電圧にレベル変換するレベル変換回路である。つまり、回路ＬＣ５は、回路ＬＣ３のような電源電圧Ｖｄｄで動作するのではなく、回路ＬＣ３で形成された昇圧電圧を利用してチャージポンプ動作を行うようにするものある。
【００９３】
この結果、回路ＬＣ５では、キャパシタＣ６とＣ７の入力側のノードのパルス信号のレベルが昇圧回路ＬＣ３で形成された昇圧電圧にされるものであるので、ＭＯＳＦＥＴＱ６のゲート電圧を高くすることができる。つまり、ＭＯＳＦＥＴＱ５は、そのしきい値電圧分だけレベル損失があるので前記のように十分な昇圧電圧を得ることが難しいが、ＭＯＳＦＥＴＱ６のゲートには上記昇圧電圧ＶＤＨを利用したより高い電圧が印加されるために、キャパシタＣ１で形成された電圧を効率よく出力昇圧電圧ＶＤＨとして出力させることができる。
【００９４】
回路ＬＣ３とＬＣ５とは、同時に動作するものであるが、電源投入直後ではＬＣ３により昇圧電圧ＶＤＨが形成され、ある程度まで昇圧電圧ＶＤＨが高くなると回路ＬＣ５の昇圧動作が支配的となり、目標とされる昇圧電圧まで到達させるものである。同図では、省略されているが、上記昇圧電圧ＶＤＨは、適当なレベル変換回路により降圧され所望の電圧に対応した基準電圧に到達したと判定されたなら、クロック信号ＣＫの供給が停止させられる。例えば、電源電圧Ｖｄｄを３．３Ｖにし、前記のように内部回路の動作電圧ＶＤＬを２．２Ｖに降圧した場合、ビット線のハイレベルは２．２Ｖにされるので、それに対してアドレス選択ＭＯＳＦＥＴの実効的なしきい値電圧分を加算した３．８Ｖのような昇圧電圧ＶＤＨに設定される。
【００９５】
このようなチャージポンプ回路の間欠的な動作によって、昇圧電圧ＶＤＨを前記のようなワード線の選択レベルに対応した高電圧になるような制御される。また、キャパシタＣ８は、昇圧電圧ＶＤＨを保持するキャパシタであり、ＭＯＳＦＥＴＱ７はその基板とソース，ドレインとのＰＮ接合を通して電源投入時にキャパシタＣ８へのチャージアップを行うＭＯＳＦＥＴであり、前記のような昇圧動作が開始されるとオフ状態にされるものである。
【００９６】
前記図１において、入出力インターフェス部を説明すると、次の通りである。アドレス端子Ａｄｄは、バンク（メモリマット）内のワード線の選択に用いられるＡＸ０〜ＡＸ７からなるロウアドレス信号と、カラム選択に用いられるＡＹ０〜ＡＹ２からなるカラムアドレス信号と、ＡＲ０〜ＡＲ３からなるロウ系のバンクアドレスを指定するバンクアドレス信号と、ＡＣ０〜ＡＣ３からなるカラム系のバンクアドレスを指定するバンクアドレス信号から構成される。
【００９７】
コマンド端子Ｃｏｍは、マスククロックを入力するクロック信号ＣＬＫと、当該サイクルがロウ系コマンド入力であることを示す制御信号ＣＲと、当該バンクを活性化するか非活性化するかを指示する制御信号ＢＡ、当該サイクルがカラム系コマンド入力であることを示す制御信号ＣＣと、読み出しか書き込みかを指示する制御信号ＲＷから構成される。そして、特別な制御信号として、ＲＡＭモジュール内部回路の動作を停止させる制御信号ＭＱ、及び内部のレジスタを初期化する制御信号ＲＥＳが設けられる。この他、前記のようなバイト単位での入出力に対してマスクを行う制御信号ＭＥ０〜７や、テスト用の制御端子も設けられるものである。
【００９８】
ロウ系のコマンドは次の通りである。
（１）ノーオペレーション（ＮＯＰ）
このコマンド（ＮＯＰ）は、クロック信号ＣＬＫの立ち上がりにおいて、信号ＣＲのロウレベル（＝“０”）で指定される。このコマンドは実行のコマンドではないが、ロウ系内部動作は継続される。
【００９９】
（２）バンクアクティブ（ＢＡ）
このコマンド（ＢＡ）は、クロック信号ＣＬＫの立ち上がりにおいて、信号ＣＲのハイレベル（＝“１”）と、信号ＢＡのハイレベル（＝“１”）により指定される。このコマンドによりＸアドレス信号ＡＸ０〜ＡＸ７とロウバンクアドレスＡＲ０〜ＡＲ３が指定され、かかるロウバンクアドレスで指定されたバンク（メモリマット）がアクティブにされ、上記Ｘアドレス信号ＡＸ０〜ＡＸ７で指定されたワード線が選択状態にされるとともにセンスアンプＳＡが活性化される。このコマンド（ＢＡ）は、汎用のＤＲＡＭにおいて、／ＣＡＳ（カラムアドレスストローブ）信号がハイレベルで、／ＲＡＳ（ロウアドレスストローブ）信号の立ち下がりに相当する。つまり、ロウ系の選択動作が行われ、指定されたバンクでは上記選択されたワード線のメモリセルについてリフレッシュ動作が実施される。
【０１００】
（３）バンクアクティブクローズ（ＢＣ）
このコマンド（ＢＣ）は、クロック信号ＣＬＫの立ち上がりにおいて、信号ＣＲのハイレベル（＝“１”）と、信号ＢＡのロウレベル（＝“０”）により指定される。このコマンドによりＸアドレス信号ＡＸ０〜ＡＸ７は無視され、ロウバンクアドレスＡＲ０〜ＡＲ３により指定されたバンクに対してプリチャージが実施される。つまり、選択ワード線が非選択状態にされるとともに、センスアンプＳＡは非活性化されて、相補ビット線やセンスアンプのコモンソース線等がハーフプリチャージ電位にされる。
【０１０１】
カラム系のコマンドは次の通りである。
（４）ノーオペレーション（ＮＯＰ）
このコマンド（ＮＯＰ）は、クロック信号ＣＬＫの立ち上がりにおいて、信号ＣＣのロウレベル（＝“０”）で指定される。このコマンドは実行のコマンドではないが、カラム系内部動作は継続される。
【０１０２】
（５）リード（ＲＤ）
このコマンド（ＲＤ）は、クロック信号ＣＬＫの立ち上がりにおいて、信号ＣＣのハイレベル（＝“１”）と、信号ＲＷのハイレベル（＝“１”）により指定される。このコマンドによりＹアドレス信号ＡＹ０〜ＡＹ３とカラムバンクアドレスＡＣ０〜ＡＣ３が指定され、かかるロウバンクアドレスで指定されたバンク（メモリマット）がアクティブにされ、上記Ｙアドレス信号ＡＹ０〜ＡＹ３で指定されたカラムスイッチがオン状態になって、前記のような１２８対の相補ビット線をグローバルビット線ＧＢＤに接続させるとともにリードアンプＲＡと出力バッファが活性化される。このコマンド（ＲＤ）は、汎用のＤＲＡＭにおいて、／ＲＡＳ（ロウアドレスストローブ）信号がロウレベルで、／ＣＡＳ（カラムアドレスストローブ）信号の立ち下がりにおいて／ＷＥ（ライトイネーブル）信号がハイレベルのときに相当し、信号ＣＭＥがハイレベル（（＝“１”）ならリード終了後には出力バッファはハイインピーダンス状態にされる。信号ＣＭＥがロウレベル（＝“０”）なら出力バッファは動作状態となり次の読み出し信号が出力されるまで上記出力動作を継続する。
【０１０３】
（６）ライト（ＷＴ）
このコマンド（ＷＴ）は、クロック信号ＣＬＫの立ち上がりにおいて、信号ＣＲのハイレベル（＝“１”）と、信号ＲＷのロウレベル（＝“０”）により指定される。このコマンドによりＹアドレス信号ＡＹ０〜ＡＹ３とカラムバンクアドレスＡＣ０〜ＡＣ３が指定され、かかるロウバンクアドレス信号ＡＹ０〜ＡＹ３で指定されたバンク（メモリマット）がアクティブにされ、上記Ｙアドレス信号ＡＹ０〜ＡＹ３で指定されたカラムスイッチがオン状態になって、前記のような１２８対の相補ビット線とグローバルビット線ＧＢＤに接続させるとともに、入力バッファを活性化して書き込みデータの取り込みを行うとともにライトアンプを活性化して書き込み動作を行う。このコマンド（ＷＴ）は、汎用のＤＲＡＭにおいて、／ＲＡＳ（ロウアドレスストローブ）信号がロウレベルで、／ＣＡＳ（カラムアドレスストローブ）信号の立ち下がりにおいて／ＷＥ（ライトイネーブル）信号がロウレベルのときに相当する。
【０１０４】
上記リード又はライトコマンドでは、信号ＢＥ０〜１５を用いて入出力データのマクスが可能となる。つまり、信号ＢＥ０〜１５により、１２８ビットを１６バイトに分け、バイト単位でのマクスを可能にするものである。リード時に信号ＢＥｉ（ｉ＝０〜１５）をハイレベル（＝“１”）にすると、出力がロウインピーダンスとなり当該バイトｉの出力が可能にされ、信号ＢＥｉ（ｉ＝０〜１５）をロウレベル（＝“０”）にすると、出力がハイインピーダンスとなり当該バイトｉの出力がマクスされる。ライト時に信号ＢＥｉ（ｉ＝０〜１５）をハイレベル（＝“１”）にするとデータの書き込みが行われ、信号ＢＥｉ（ｉ＝０〜１５）をロウレベル（＝“０”）にすると、データの書き込みが行われず、選択されたメモリセルでは以前のデータを保持（リフレッシュ）される。
【０１０５】
図１０には、この発明に係るＲＡＭモジュールの動作の一例を説明するためのタイミング図が示されている。同図には、ラスダンウモード（ページリード）の例が示されている。
【０１０６】
クロックＣＬＫの１サイクル目では、バンクアクティブコマンド（ＢＡ）が実行される。ラスダウン（Ｒａｓ ｄｏｗｎ）モードでは、その前にバンクアクティブクローズ（ＢＣ）が実行されない場合の動作であり、指定されたバンク（メモリマット）では、ワード線が選択され、センスアンプが動作状態のままにされている。このため、このラスダウンモードでは、自動的に当該バンクに対してバンクアクティブクローズ（ＢＣ）が実行される。バンクアクティブクローズ（ＢＣ）の実行のために、第１と第２の２サイクルが費やされる。したがって、上記バンクアクティブコマンド（ＢＡ）は第３サイクル目から実行される。つまり、クロック信号ＣＬＫの３サイクル（３〜５）を使って上記指定されたバンクアドレスのメモリマットにおいてワード線の選択動作及びセンスアンプの増幅動作が実行される。上記のような動作時間を確保するために、クロック信号ＣＬＫの第２ないし第５サイクルはノーオペレーション（ＮＯＰ）コマンドとされる。
【０１０７】
クロック信号ＣＬＫの６サイクル目において、リードコマンド（ＲＤ）が入力され、第１番目のカラムアドレス＃１指定がされ、２クロック遅れてそれに対応した読み出し信号＃１が出力される。この実施例のシンクロナスＤＲＡＭではＣＡＳレイテンシィは２にされるものである。つまり、カラムアドレスを入力してから、それに対応したデータが出力されるまで２クロックが費やされる。
【０１０８】
ページモードでは、上記信号ＣＣがハイレベルを維持し、クロック信号ＣＬＫに同期して次のカラムアドレスＡＹ，ＡＣが入力され、入力されたカラムアドレスＡＹ，ＡＣに対応してカラムスイッチの切り換えが行われるので、クロック信号ＣＬＫに同期したデータの連続読み出しが可能になる。同図では、２つのデータを連続して読み出す例を示しているが、１バンク当たり１メモリマットのときには、前記のようにカラムスイッチは８組設けられいるから、最大８サイクルにわたっての連続リードが可能になる。１バンク当たり、２つのメモリマットが割り当てられているときには、最大１６サイクルにわたっての連続リードが可能になるものである。なお、９サイクル目では、上記２番目のデータ＃２を出力させると同時に、前記同様なバンクアクティブ（ＢＡ）のコマンドを発行して、次のロウアドレスの選択を行うようにするものである。
【０１０９】
図１１には、この発明に係るＲＡＭモジュールの動作の他の一例を説明するためのタイミング図が示されている。同図には、ファーストモード（ページリード）の例が示されている。
【０１１０】
このファースト（Ｆａｓｔ）モードは、その前に前記バンクアクティブクローズ（ＢＣ）が実行されていることを前提とするものであり、クロックＣＬＫの１サイクル目で指定されたバンクアクティブ（ＢＡ）のコマンドが第１サイクル目からつまり、クロック信号ＣＬＫの３サイクル（１〜３）を使って上記指定されたバンクアドレスのメモリマットにおいてワード線の選択動作及びセンスアンプの増幅動作が実行される。上記のような動作時間を確保するために、クロック信号ＣＬＫの第２ないし第３サイクルはノーオペレーション（ＮＯＰ）コマンドとされる。
【０１１１】
クロック信号ＣＬＫの４サイクル目において、リードコマンド（ＲＤ）が入力される。このコマンドにおいて、前記同様に第１番目のカラムアドレス＃１指定がされ、２クロック遅れてそれに対応した読み出し信号＃１が出力される。上記同様にページモードでは、上記信号ＣＣがハイレベルを維持し、クロック信号ＣＬＫに同期して次のカラムアドレスＡＹ，ＡＣが入力され、入力されたカラムアドレスＡＹ，ＡＣに対応してカラムスイッチの切り換えが行われるので、クロック信号ＣＬＫに同期したデータの連続読み出しが行われるものである。
【０１１２】
同図では、２つのデータを連続して読み出す例を示しているが、１バンク当たり１メモリマットのときには、前記のようにカラムスイッチは８組設けられいるから、最大８サイクルにわたっての連続リードが可能になる。１バンク当たり、２つのメモリマットが割り当てられているときには、最大１６サイクルにわたっての連続リードが可能になるものである。ファーストモードでは、同図のように２番目のデータ＃２が出力されると、７サイクル目でバンクアクティブクローズ（ＢＣ）が入力されて、２サイクルを費やしてプリチャージ動作が実施される。したがって、次の読み出しのためのバンクアティブコマンドの入力は、９サイクル目となる。
【０１１３】
前記ラスダンウモードでは、逐一バンクアクティブクローズ（ＢＣ）コマンドを発行せず、読み出しデータが存在するバンクを任意に指定するだけでよいので使い勝手が良いが、その反面バンクアクティブ（ＢＡ）を入力してから、データが出力されるまでの時間ＬＡ１が６サイクル費やされてしまう。これに対して、ファーストモードでは、必要なデータの読み出し（又は書き込み）が終了した後は当該バンクに対して逐一バンクアクティブクローズ（ＢＣ）コマンドを発行するという煩わしさはあるが、バンクアクティブ（ＢＡ）を入力してから、データが出力されるまでの時間ＬＡ２が４サイクルと高速にできるという利点が生じるものである。したがって、上記いずれのモードを使用するかは、データの種類やデータ処理手順に対応して最適なものを選択するようにできるものである。
【０１１４】
図１２には、この発明に係るＲＡＭモジュールの動作の他の一例を説明するためのタイミング図が示されている。同図には、ラスダンウモード（ページライト）での例が示されている。
【０１１５】
基本的には前記図１０のぺージリードの場合と同様である。ただし、６サイクル目に入力されるコマンドがリードコマンド（ＲＤ）に代えてライトコマンド（ＷＴ）され、それに対応して書き込みデータＤが入力されて、ライトアンプによりメモリセルに書き込まれるという動作に変わるだけである。
【０１１６】
図１３には、この発明に係るＲＡＭモジュールの動作の他の一例を説明するためのタイミング図が示されている。同図には、ファーストモード（ページライト）の例が示されている。
【０１１７】
基本的には前記図１１のページリードと同様である。ただし、４サイクル目に入力されるコマンドがリードコマンド（ＲＤ）に代えてライトコマンド（ＷＴ）され、それに対応して書き込みデータＤが入力されて、ライトアンプによりメモリセルに書き込まれるという動作に変わるだけである。
【０１１８】
図１２及び図１３では、２つのデータを連続して書き込む例を示しているが、１バンク当たり１メモリマットのときには、前記のようにカラムスイッチは８組設けられいるから、最大８サイクルにわたっての連続ライトが可能になる。１バンク当たり、２つのメモリマットが割り当てられているときには、最大１６サイクルにわたっての連続ライトが可能になる。そして、前記信号ＢＥｉを組み合わせれば、バイト単位でのマスクが可能になるものである。このような信号ＢＥｉを用いたマスク機能は、前記リードモードにおいも同様である。
【０１１９】
バンク制御方式は、各バンクは互いに独立してを動作し、活性／非活性、読み出し／書き込みはバンク毎に行われる。同一バンクに対して連続してバンクアクティブコマンド（ＢＡ）を発行するには、前記ラスダンウモードを行うために最適でも２クロック期間を置く必要がある。つまり、前のＢＡコマンドは後のＢＡコマンドでのラスダンウ機能で無効にされる。バス衝突の制約により、複数バンクにリード／ライトコマンドを同時に発行してはならない。このような条件のもとで、複数のバンクを順次に指定して、パイプライン動作による連続データの入出力も可能になるものである。各バンクの制御をバンクアクティブコマンド（ＢＡ）とバンクアクティブクローズコマンド（ＢＣ）により行うという制御方式は、一見すると面倒であるように思えるが、任意の必要なタイミングでのデータ入出力に絶大な効果を発揮するものとなる。つまり、バンクアクティブコマンド（ＢＡ）を発行しておけば、かかるバンクはその状態を維持するものであり、必要なタイミングでかかる前記リード（ＲＤ）又はライト（ＷＴ）のコマンドを発行すれば直ちにデータ入出力ができるために、複数のバンクを用いたパイプライン動作に有益なものとなる。この実施例では、データ処理時間もしくはプリチャージ時間等でサイクルが複数必要となるが、高速に動作させるためであり、低速での動作の場合にはこの限りではない。
【０１２０】
この実施例では、ダイナミック型メモリセルを用いるものであるが、リフレッシュ専用のコマンドを持たないし、ＲＡＭモジュールにおいてリフレッシュ制御回路も持たない。この理由は、ＲＡＭモジュール自体のメモリマット数を記憶容量に応じて設定すること、及びＲＡＭモジュール自体を複数個搭載する場合を考慮したものである。つまり、ＲＡＭモジュールにリフレッシュ制御回路を設けると、複数のＲＡＭモジュールを搭載する場合には、リフレッシュ制御回路が重複して半導体集積回路装置に設けられることとなって無駄が生じる虞れがあるからである。
【０１２１】
この実施例では、ＲＡＭモジュールの外部にリフレッシュ制御回路を設ける構成にする。この構成により、複数のＲＡＭモジュールが搭載された場合においても、リフレッシュ制御回路を共通化できる。また、ＲＡＭモジュールにおいては、前記のようにロウ系選択動作とカラム系選択動作とが独立して行われることから、リフレッシュ制御回路によりリフレッシュアドレスと、バンクアクティブコマンド（ＢＡ）とバンクアクティブクローブコマンド（ＢＣ）とを発行するようにしてリフレッシュ動作を行わせるようにすればよい。
【０１２２】
この実施例のＲＡＭモジュールは、それが搭載された半導体集積回路装置が電源電圧が供給された状態で何も動作を行わないスタンバイ状態にされたなら、リフレッシュ動作を含めて一切の回路動作が停止させられて、電流が流れないようなフルスタンバイ又はスーパースタンバイモードを持つ。このようなモード設定のために前記制御信号ＭＱが利用される。信号ＭＱを活性化させると、ＲＡＭモジュールは、前記電源回路ＶＣを構成するチャージポンプ回路及びハーフプリチャージ電圧やプレート電圧を形成する分圧回路も直流電流が流れないようにされる。したがって、保持したい記憶データが存在するなら、スタティック型ＲＡＭを搭載しておいて、上記フルスタンバイ又はスーパースタンバイモードの直前に上記スタティック型ＲＡＭに上記ダイナミック型ＲＡＭの記憶データを退避させるようにすればよい。
【０１２３】
この実施例のＲＡＭモジュールにおいては、前記のようにカラム系とロウ系との選択動作が、各バンク毎に独立して行われるものである。つまり、前記のようてバンクアクティブクローズ（ＢＣ）を発行しない限り、そのメモリバンクはアクティブ状態を維持するものとなる。そこで、アクティブ状態であるかを調べて逐一そのバンクを指定して上記バンクアクティブクローズ（ＢＣ）を発行するのは面倒であるのでリセット機能が付加される。つまり、前記制御信号ＲＥＳをアクティブにすると、動作状態を維持しているレジスタがリセットされ、言い換えるならば、各メモリマットにおいて選択動作がリセットされて自動的にプリチャージ動作に入り上記クローズ状態にされる機能が付加される。
【０１２４】
図１４には、この発明に係るＲＡＭモジュールが搭載された半導体集積回路装置の一実施例のブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術よって単結晶シリコンのような１個の半導体基板上において形成される。
【０１２５】
この実施例の半導体集積回路装置は、３Ｄグラフィック処理のようなデータ処理に向けられ、家庭用ゲーム機におけるグラフィックレンダリングＬＳＩとして用いることができる。この実施例では、コマンド，ソース画像用に４Ｍビット、表示、描画用にそれぞれ２Ｍビットずつ、合計８ＭビットのＳＤＲＡＭ（シンクロナスダイナミック型ＲＡＭ）と約５万ゲートからなる描画プロセッサ、ＤＭＡ制御回路及びバス制御回路と表示回路から構成される。
【０１２６】
上記ＳＤＲＡＭは、前記実施例のようなＲＡＭモジュールを組み合わせて構成される。例えば、上記のように約２５６Ｋビットのメモリマットを８個組み合わせて２Ｍビットからなる表示，描画用のＳＤＲＡＭ２と３が構成される。また、上記約２５６Ｋビットのメモリマットを１６個搭載して約４Ｍビットからなるコマンド，ソース画像用のＳＤＲＡＭ１が構成される。
【０１２７】
上記２つのＳＤＲＡＭ１と２は、時間的に交互に描画用と表示用に切り換えられる。例えば、偶数フレーム０のときは、２つのＳＤＲＡＭのうち一方のＳＤＲＡＭ１の画像データを読み出して、バス制御と表示回路を通して外部の表示プロセッサを介してＣＲＴ等の表示装置のラスタスキャンタイミングに同期した表示データを出力さているときには、他方のＳＤＲＡＭ２を描画用として用いて更新すべき画像データの書き込みが行われる。奇数フレーム１のときは、上記とは逆に２つのＳＤＲＡＭのうち他方のＳＤＲＡＭ２の画像データを読み出して、バス制御と表示回路を通して外部の表示プロセッサを介してＣＲＴ等の表示装置のラスタスキャンタイミングに同期した表示データを出力さているときには、上記一方のＳＤＲＡＭ１を描画用として用いて更新すべき画像データの書き込みが行われる。
【０１２８】
上記のように表示動作と描画動作とを交互に切り換えて行うことにより、表示フレームに対応した短い時間を有効に生かして、３Ｄグラフィック画像の描画と表示を行うことができる。上記のような表示用として用いられるときには、大量のデータを連続して読み出す必要があるために、バンク当たりのメモリマット数を２として１回のメモリアクセスにより連続して読み出されるデータ数を多く設定する。これに対して、描画用として用いられるときには、上記表示動作期間中において変更したい部分を高速に書き換えるためにバンク数を多く設定して、パイプライン処理による高速書き込み動作とする。この実施例のＲＡＭモジュールでは、前記のようにバンク構成の切り換えが制御信号ＲＦＴＮにより行えるものであるので、その動作モードに応じた効率のよいメモリ動作が行えるようにされる。
【０１２９】
このことは、コマンド，ソース画像用のＳＤＲＡＭ１についても同様である。例えば、ゲートプログラム等が格納されたＣＤから読み出されたプログラムコマンドやソース画像の取り込みには、バンク当たりのメモリマット数を多くして大量のデータを高速に書き込むようにし、描画動作のときにはバンク数を多くしてパイプライン動作によって必要なデータのみを高速に変更させることにより、高速な３Ｄグラフィックデータの作成が可能になるものである。
【０１３０】
前記ＲＡＭモジュールの各メモリマットに設けられたバンクアドレス生成回路を、各ＳＤＲＡＭ１ないしＳＤＲＡＭ３をアクセスを制御するバス制御回路の自己認識回路ＩＤＧに利用する。つまり、前記メモリマットのバンクアドレスの割り付けと同様に自己認識回路ＩＤＧの加算回路を直列形態に接続し、それぞれの自己認識用アドレスを割り付ける。そして、描画プロセッサからのＩＤ情報との比較一致によりバス制御回路の選択を行う。つまり、バス制御回路を通して上記ＳＤＲＡＭの選択的なメモリアクセスの制御が可能にされる。このように半導体集積回路装置に形成される１チップマイクロコンピュータシステム等において、周辺回路のアドレス割り付けを上記同様な加算回路又は減算回路を利用した自己認識回路ＩＤＧに利用することができるものである。
【０１３１】
前記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 論理回路と混在して搭載されるＲＡＭとして、複数のワード線と複数のビット線の交点に複数からなるメモリセルが配置されてなるメモリアレイと、上記ワード線とビット線の選択動作を行うアドレス選択回路とを含むメモリマットの複数個に対して１つの制御回路を共通に設ける構成とし、必要な記憶容量に対応してメモリマット数を決めるとともに、上記メモリマットに＋１又は−１の演算動作を行う演算回路を設けてそれを縦列形態に接続し、初段の演算回路の入力端子にはアドレス設定用の固定的に形成され又はプログラマブルに形成されたアドレス信号を供給して上記演算回路に供給された入力信号又は出力信号を自己に割り当てられたアドレス信号とし、メモリアクセスの際に入力されたアドレス信号とを比較回路で一致比較して各メモリマットにおいて上記一致信号によりアドレス選択動作を活性化させるという構成を採ることにより、各メモリマットを標準化されたものを用いることができ、ＲＡＭモジュールの設計管理を簡素化できるという効果が得られる。
【０１３２】
（２） 上記メモリマットの数をＲＡＭモジュールとしての必要な記憶容量に対応して任意に設定することにより、用途に応じた柔軟な対応ができるという効果が得られる。
【０１３３】
（３） 上記メモリアレイとして、マトリックス配置されたダイナミック型メモリセル、上記メモリセルが接続されたビット線に読み出されたメモリセルの記憶情報を読み出して増幅して、メモリセルの記憶電荷をもとの状態に戻すセンスアンプ、上記ビット線の電位をプリチャージさせるプリチャージ回路及びビット線を上記複数のメモリマットに対して共通にされるグローバルビット線に接続させるカラムスイッチからなるＤＲＡＭ回路を利用することにより、高集積化と大記憶容量化が可能になるという効果が得られる。
【０１３４】
（４） 上記メモリマットは、それぞれのメモリマットに独立に割り当てられた２進情報からなるバンクアドレス情報と、入力されたバンクアドレス情報とをそれぞれ一致比較を行う第１と第２の判定回路を設け、上記第１の判定結果により上記ワード線の選択動作に用いられるＸ系のアドレス信号又はそのデコード結果を有効にし、上記第２の判定結果により上記ビット線の選択動作に用いられるＹ系のアドレス信号又はそのデコード結果を有効にするとともに、上記第１の判定回路に対して同時動作させるメモリマット数に対応したアドレス情報のビットを強制的に一致状態にさせることによりバンク構成の切り換えが可能になるという効果が得られる。
【０１３５】
（５） 上記ワード線を選択するＸ系アドレス選択回路をＸ系アドレス信号を複数組に分けてプリデコートするプリデコード回路と、上記プリデコード信号を受ける直列形態のＭＯＳＦＥＴを含むＡＮＤ構成のロウデコーダで構成し、上記ロウデコーダにより形成されたワード線選択信号を受けてワードドライバでワード線を選択するようにし、上記第１の判定回路により形成された判定結果により上記プリデコード回路又はロウデコーダの動作を制御して選択されたメモリマットのみにおいてワード線の選択動作を行わせるようにすることにより、第１の判定結果に従ったメモリマットのロウ系選択動作の制御が可能になるという効果が得られる。
【０１３６】
（６） 上記縦列形態に接続された複数のメモリマットのうち最終段のメモリマットに対応した上記演算回路の入力信号又は出力信号と、上記メモリアクサセスの際に入力されたアドレス信号との大小比較を行うオーバーフローチェック回路を更に設け、上記オーバーフローチェック回路で検出されたオーバーフロー検出信号により上記メモリマットからの読み出し信号を増幅するリードアンプの動作う強制的に停止させるとともに、上記ＲＡＭモジュールの外部へ送出することにより、リードアンプでの無駄な電流消費を抑えるとともに、動作エラーを未然に防止することができるという効果が得られる。
【０１３７】
（７） 上記制御回路に上記縦列形態に接続された複数のメモリマットのうち最終段のメモリマットに対応した上記演算回路の出力信号を受けて搭載されたメモリマット数検出回路を設け、上記メモリマットに対して共通に供給する制御信号又はタイミング信号を形成する駆動回路の負荷が上記メモリマット数に無関係にほぼ一定になるように調整することにより、タイミングマージンの拡大を図ることができるという効果が得られる。
【０１３８】
（８） 上記各メモリマットは上記制御信号又はタイミング信号の伝達経路にダミー負荷回路を設け、各メモリマットに対してそれに搭載されたダミー負荷回路の接続数を制御回路により指定して全体としての駆動回路の負荷を上記メモリマット数に無関係にほぼ一定になるように調整することにより、ダミー負荷を各メモリマットに分散して配置させるものあるから簡単な構成によりタイミングマージンの拡大を図ることができるという効果が得られる。
【０１３９】
（９） 上記制御回路と複数からなるメモリマットとを一直線上に並べて配置してＲＡＭモジュールを構成し、制御回路から最も遠い位置に配置されたメモリマットの上記演算回路を初段回路とし、上記制御回路に隣接して配置されたメモリマットの上記演算回路が最終段回路となるように接続して、上記制御回路又は制御回路側に上記オーバローフローチェック回路を設け、上記メモリマットからの読み出し信号を増幅するリードアンプと外部回路にオーバーフロー検出信号を送出させる回路とを上記制御回路に搭載することにより、信号の流れに沿った回路配置が可能となり合理的な回路レイアウトにできるという効果が得られる。
【０１４０】
（１０） 制御回路と複数からなるメモリマットとが一直線上に並べて配置してＲＡＭモジュールを構成し、制御回路から最も遠い位置に配置されたメモリマットの上記演算回路を初段回路とし、上記制御回路に隣接して配置されたメモリマットの上記演算回路を最終段回路となるよう接続し、上記制御回路に設けられた上記メモリマット数検出回路に上記最終段の演算回路の出力信号を供給することにより、信号の流れに沿った回路配置が可能となり合理的な回路レイアウトにできるという効果が得られる。
【０１４１】
（１１） 上記制御回路には、ロウ系とカラム系のアドレス信号を独立して供給するようにし、上記独立して入力されたロウ系とカラム系のアドレス信号に対応して各メモリマットに対してロウ系の選択動作とカラム系の選択動作を行わせることにより、バンク構成の切り換えに対応した柔軟なメモリ選択動作が可能になるという効果が得られる。
【０１４２】
（１２） 上記ロウ系とカラム系のアドレス信号は、ＲＡＭモジュールの外部から供給されるクロック信号に同期し、ロウ系及びカラム系の各回路の動作を指示する制御信号とともに入力し、上記アドレス信号にはワード線選択される１ないし複数のメモリマットを指定するアドレス信号も含むようにし、上記ロウ系回路の動作の指示は、ロウ系選択動作の動作開始と、ロウ系の選択動作を終了してプリチャージ動作を指示する動作終了との２種類を設けることにより、複数のメモリバンクを用いたパイプライン動作等のように任意のタイミングでの選択動作を可能にできるという効果が得られる。
【０１４３】
（１３） 上記ロウ系回路の動作として、直前の状態が上記ロウ系選択動作なら以前の動作を終了させてプリチャージ動作を行い、その後に上記入力されたアドレス信号に対応したロウ系の選択動作を自動的に行い、上記直前の状態が上記動作終了状態なら上記入力されたアドレス信号に対応したロウ系の選択動作を行うようにすることにより、使い勝手のよいメモリアクセスが可能になるという効果が得られる。
【０１４４】
（１４） 上記ＲＡＭモジュールにリセット入力端子を設け、かかるリセット入力端子に所定のリセット信号を入力することにより上記ロウ系及びカラム系の選択動作を強制的に終了させて各メモリマットの選択回路をプリチャージ状態にするという機能を付加することにより、上記バンク制御方式のもとでの使い勝手を良くすることができるという効果が得られる。
【０１４５】
（１５） 上記ＲＡＭモジュールは、半導体集積回路装置に電源電圧が供給された状態において、少なくともメモリセルの情報保持時間を超える長い時間に渡って各回路の動作に電流が流れ無い状態させられるというフルスタンバイ状態にする機能を設けることにより、半導体集積回路装置の動作に見合った合理的なメモリ制御が可能になり、低消費電力化を実現できるという効果が得られる。
【０１４６】
（１６） １つの半導体集積回路装置において、複数からなる特定の回路機能を持つ回路ブロックを搭載し、上記回路ブロックにおいて複数ビットからなるアドレス設定用の入力信号に対して＋１の加算又は−１の減算動作を行わせる演算回路と、上記演算回路に供給された入力信号又は出力信号を自己に割り当てられたアドレス信号として外部アドレス信号との一致比較を判定する比較回路を設け、上記複数からなる上記回路ブロックにおける演算回路を縦列形態に接続し、初段の回路ブロックの演算回路の入力端子には固定的なアドレス信号を供給するととともに、各回路ブロックにおいて上記一致信号によりその回路ブロックを活性化するようにすることによって、半導体集積回路装置に設けられる回路ブロックのアドレス割り付けを簡単にできるという効果が得られる。
【０１４７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、１つのメモリマットに設けられるメモリアレイの記憶容量は、種々の実施形態を採ることができる。メモリアレイは、その中央部分にセンスアンプ、プリチャージ回路、及びカラムスイッチを配置し、両側にメモリセルを配置するというシェアードセンスアンプ方式を採用するものであってもよい。ダイナミック型メモリセルが形成される半導体領域には、前記のような基板電圧ＶＢＢではなく回路の接地電位とするものであってもよい。
【０１４８】
この場合、ダイナミック型メモリセルにおけるアドレス選択ＭＯＳＦＥＴでのリーク電流を減らすために、言い換えるならば、メモリセルの情報保持特性を維持するためにビット線のロウレベル電位を回路の接地電位より高くするといういわゆるＢＳＧ（ブーステッドセンスグランド）方式を採用するものであってもよい。また、ビット線の電位を電源電圧に対してアドレス選択ＭＯＳＦＥＴのしきい値電圧分だけ降圧した電圧とし、ワード線の選択レベルを電源電圧を用いるようにして昇圧回路を省略するものであってもよい。あるいは、上記両者を組み合わせるものとしてもよい。このようにすると、ＲＡＭモジュールと外部に設けられたＣＭＯＳ論理回路との素子プロセスの整合性が良くなりその簡素化が可能になる。
【０１４９】
ＲＡＭモジュールに搭載されるメモリマットは、上記のようなダイナミック型メモリセルを用いるものの他、スタティック型メモリセルを用いる構成とするものであってもよし、あるいは不揮発性メモリ等のセルを用いるものであってもよい。この発明は、ＲＡＭモジュールを搭載した半導体集積回路装置に広く利用できる。
【０１５０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、論理回路と混在して搭載されるＲＡＭとして、複数のワード線と複数のビット線の交点に複数からなるメモリセルが配置されてなるメモリアレイと、上記ワード線とビット線の選択動作を行うアドレス選択回路とを含むメモリマットの複数個に対して１つの制御回路を共通に設ける構成とし、必要な記憶容量に対応してメモリマット数を決めるとともに、上記メモリマットに＋１又は−１の演算動作を行う演算回路を設けてそれを縦列形態に接続し、初段の演算回路の入力端子にはアドレス設定用の固定的に形成され又はプログラマブルに形成されたアドレス信号を供給して上記演算回路に供給された入力信号又は出力信号を自己に割り当てられたアドレス信号とし、メモリアクセスの際に入力されたアドレス信号とを比較回路で一致比較して各メモリマットにおいて上記一致信号によりアドレス選択動作を活性化させるという構成を採ることにより、各メモリマットを標準化されたものを用いることができ、ＲＡＭモジュールの設計管理を簡素化できる。
【図面の簡単な説明】
【図１】この発明に係るＲＡＭモジュールの一実施例を示すブロック図である。
【図２】この発明に係るＲＡＭモジュールにおけるバンクアドレス設定方式を説明するための概略ブロック図である。
【図３】この発明に係るＲＡＭモジュールにおけるバンクアドレス設定回路の他の一実施例を説明するための概略ブロック図である。
【図４】この発明に係るＲＡＭモジュールの他の一実施例を示す概略ブロック図である。
【図５】この発明に係るバンクアドレス生成回路とバンクアドレス一致比較回路の一実施例を示す回路図である。
【図６】上記ＲＡＭモジュールのメモリマットにおけるメモリアレイ、ワード線選択回路の一実施例を示す回路図である。
【図７】上記ＲＡＭモジュールのロウデコーダとそれに設けられるワードドライバの一実施例を示す具体的回路図である。
【図８】図３に示した電源回路の一実施例を示すブロック図である。
【図９】図８のＶＤＨ（昇圧電圧）発生回路の一実施例を示す回路図である。
【図１０】この発明に係るＲＡＭモジュールの動作の一例を説明するためのタイミング図である。
【図１１】この発明に係るＲＡＭモジュールの動作の他の一例を説明するためのタイミング図である。
【図１２】この発明に係るＲＡＭモジュールの動作の他の一例を説明するためのタイミング図である。
【図１３】この発明に係るＲＡＭモジュールの動作の他の一例を説明するためのタイミング図である。
【図１４】この発明に係るＲＡＭモジュールが搭載された半導体集積回路装置の一実施例を示すブロック図である。
【符号の説明】
ＭＡＲＹ…メモリアレイ、ＳＡ…センスアンプ、ＲＤＥＣ…ロウデコーダ、ＣＳＷ…カラムスイッチ、ＢＡＧ…バンクアドレス生成回路、ＢＡＣＰ…バンクアドレス一致比較回路、ＴＧ…タイミング発生回路、ＣＳＥＬ…カラムセレクタ、ＧＢＤ…グローバルビット線、ＲＷＡｍｐ…リード・ライトアンプ、ＶＣ…電源回路、ＣＯＭＤ…コマンドデコーダ、ＢＤＶ…バスドライバ、ＯＶＦＣ…オーバーフローチェック回路、ＷＤ０〜ＷＤｎ…ワードドライバ、
Ｑ１〜Ｑ１６…ＭＯＳＦＥＴ、Ｑｍ…アドレス選択ＭＯＳＦＥＴ、Ｃｓ…記憶キャパシタ、Ｃ１〜Ｃ８…キャパシタ。
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、主として論理回路と混在して搭載されるＲＡＭ（ランダム・アクセス・メモリ）に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体技術の進展に伴い大規模集積回路においては、部品を組み合わせるプリント基板の設計と同じように大規模マクロ（コア）を組み合わせる手法に向かいつつある。ディジタル信号処理においてメモリは不可欠であり、特にダイナミック型ＲＡＭは、大きな記憶容量が得られるという特徴を持つものであるために、上記のような大規模集積回路では重要な役割を果たすものとなる。このような大規模な特定用途向ＬＳＩに関しては、日経マグロウヒル社、１９９６年３月１１付「日経エレクトロニクス」第１０７頁〜第１２５頁がある。
【０００３】
【発明が解決しようとする課題】
本願発明者等においては、上記のような大規模集積回路に搭載されるＲＡＭとして、個々の要求に応じて多種類のＲＡＭコアを用意したのではその開発や管理が面倒で複雑になってしまうことを考慮し、ＲＡＭコアの標準化を図ることを考えた。また、半導体集積回路装置に搭載されるＲＡＭとしての使い勝手を考慮した新規な動作制御方法を考えた。
【０００４】
この発明の目的は、設計や管理を簡素化しつつ、多様な構成にされるＲＡＭを備えた半導体集積回路装置を提供することにある。この発明の他の目的は、内蔵されるＲＡＭとしての使い勝手の改善を図った半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、論理回路と混在して搭載されるＲＡＭとして、複数のワード線と複数のビット線の交点に複数からなるメモリセルが配置されてなるメモリアレイと、上記ワード線とビット線の選択動作を行うアドレス選択回路とを含むメモリマットの複数個に対して１つの制御回路を共通に設ける構成とし、必要な記憶容量に対応してメモリマット数を決めるとともに、上記メモリマットに＋１又は−１の演算動作を行う演算回路を設けてそれを縦列形態に接続し、初段の演算回路の入力端子にはアドレス設定用の固定的に形成され又はプログラマブルに形成されたアドレス信号を供給して上記演算回路に供給された入力信号又は出力信号を自己に割り当てられたアドレス信号とし、メモリアクセスの際に入力されたアドレス信号とを比較回路で一致比較して各メモリマットにおいて上記一致信号によりアドレス選択動作を活性化させる。
【０００６】
【発明の実施の形態】
図１には、この発明に係るＲＡＭモジュールの一実施例のブロック図が示されている。この発明に係るＲＡＭモジュールは、それに対して書き込みや読み出しを行うディジタル処理回路とともに、１つの半導体集積回路装置に形成される。上記ＲＡＭモジュール及びディジタル処理回路は、特に制限されないが、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。
【０００７】
この実施例では、制御回路と電源回路とが同じ回路エリアに設けられ、複数のメモリマットに対して共通に用いられる。制御回路は、コマンドデコーダＣＯＭＤとアドレス信号や各種制御信号を形成するバスドライバＢＤＶ、及びリード・ライトアンプＲＷＡｍｐから構成され、電源回路ＶＣは電源電圧Ｖｄｄと接地電位Ｖｓｓとを受けて、内部回路の動作に必要な動作電圧を形成する。上記制御回路及び電源回路に対して、複数のメモリマットが設けられる。複数のメモリマットは、互いに同じ構成にされるものであり、メモリアレイＭＡＲＹ、センスアンプＳＡ、ロウデコーダＲＤＥＣ、及びカラムスイッチＣＳＷと、バンクアドレス生成部ＢＡＧと、指定されたバンクアドレスとの比較一致を判定するバンクアドレスコンパレータＢＡＣＰ及びタイミング発生回路ＴＧ及びカラムセレクタＣＳＥＬから構成される。
【０００８】
メモリアレイＭＡＲＹは、特に制限されないが、ワード線は２５６本から構成され、相補ビット線は１０２４対から構成される。これにより、メモリアレイ全体では、約２５６Ｋビットのような記憶容量を持つようにされる。カラムスイッチＣＳＷは、上記１０２４対のビット線を１２８対のグローバルビット線ＧＢＤ（データバス）に接続する。すなわち、メモリアレイＭＡＲＹの相補ビット線を８組に分けて、１／８の選択動作を行わせるものである。
【０００９】
制御回路において、上記１２８対のグローバルビット線ＧＢＤは、特に制限されないが、６４対ずつが２組に分けられて６４ビットずつの入出力が可能にできるようにされる。したがって、制御回路において、一部のカラム選択機能を持たせるようにして６４ビット（８バイト）単位でのデータ入出力ができるような使い方も可能にされる。この場合、リードアンプＲＡは、６４個として上記２組の分割されたグローバルビット線ＧＢＤに共通に設けられ、ライトアンプＷＡは、１２８対の上記グローバルビット線ＧＢＤに対応して１２８個設けられる。
【００１０】
特に制限されないが、ライトアンプＷＡは、８個ずつが１組にされて１６組設けられる。各組毎にマクスができるようにされる。例えば、６４ビット単位での書き込み動作のときには、選択状態にされる６４個のライトアンプＷＡが動作状態にされ、非選択にされる残り６４ビット分のライトアンプＷＡは出力ハイインピーダンス状態にされる。これにより、１２８対からなるグローバルビット線ＧＢＤのうち上記制御回路部で選択された６４対のグローバルビット線ＧＢＤには書き込み信号が伝えられそれに対応した半分の６４対の相補ビット線に接続されたメモリセルに書き込み動作が行われる。残り半分の６４対のグローバルビット線ＧＢＤはハイインピーダンス状態にされるために、カラムスイッチＣＳＷを介して接続されている相補ビット線に接続されたセンスアンプＳＡの読み出し信号が現れるだけで、かかる相補ビット線に接続されたメモリセルには書き込みが行われない。
【００１１】
上記のようなライトアンプＷＡの動作制御は、選択され６４個のライトアンプにも適用できる。つまり、６４ビット（８バイト）のうちライトアンプＷＡの出力をハイインヒーダンス状態にすることにより、特定のバイトについて書き込みを行わないようにすることができる。したがって、書き込み動作においては、最小１バイトから最大８バイトまでの範囲で任意のバイトの組み合わせでの書き込み動作が可能になる。
【００１２】
例えば、ＲＡＭモジュールの外部の論理回路においては、６４ビット単位でデータを読み出し、そのデータ処理によって特定のバイトだけのデータが変化した場合、かかる変化したデータのみを入力し、それに対応したバイトを指定するという処理によって書き換えが可能になる。あるいは、上記６４ビットのデータのうち、特定のバイトのみを変化させたい場合には、６４ビットのデータをいったん読み出すことなく、そこのデータを生成して入力するだけでよい。このようなデータ処理は、背景はそのままで描きたい箇所の画素のみに着目してデータを作成するような画像処理において便利な機能となるものである。このようなライトアンプＷＡのマスク機能は、上記のように６４個ものライトアンプＷＡが常に動作するものではないために消費電力を削減させるという効果も奏する。
【００１３】
リードアンプＲＡも１２８個設けて、リード／ライト動作が１２８ビット単位で行われるようにし、基本動作としては１２８ビット単位でのリード／ライト動作を可能にしつつ、ライト動作においては上記ライトアンプＷＡを複数組に分けて、各組毎に活性化できるようにするというマスク機能を設けるようにするものであってもよい。上記のようにリードアンプＲＡも１２８個設けるようにした場合には、制御回路に供給される入出力線ＤＱは、１２８ビット単位で行われる。制御回路にセレクタを設け、上記１２８ビット単位でのＲＡＭモジュールのアクセスと、上記６４ビット単位でのＲＡＭモジュールのアクセスとを切り換え可能にしてもよい。
【００１４】
この実施例では、バンク構成に対応して同時選択されるメモリマットの数を切り換える機能が設けられる。つまり、搭載された複数のメモリマットの数がＮなら、最大のバンク数をＮにし、最小のバンク数を２として、２のべき乗に対応した任意の範囲で上記バンク数に反比例して１バンク当たりのメモリマットの数が決められる。例えば、バンク数がＮときには、１バンク当たりのメモリマットは１となる。バンク数が２のときには、１バンク当たりのメモリマット数はＮ／２となる。バンク数が２n （ｎは１より大きい整数）なら、メモリマット数はＮ／２n にされる。このようなバンク構成の設定は、バンクアドレス設定回路ＢＡＧと、一致判定回路ＢＡＣＰとにより行われる。各メモリマットには上記バンクアドレス設定回路によりバンクアドレスＢＡＤ（又はＩＤ（自己認識）情報）が割り当てられる。上記のように１つのメモリバンクが複数個のメモリマットから構成成される場合、複数のメモリマットには共通のバンクアドレスが設定される。
【００１５】
上記複数のメモリマットのうち何れか１つのメモリマットから前記のように１２８対の単位での相補ビット線が選択されてグローバルビット線ＧＢＤに接続させるようにするため、上記１つのバンクに対応したＮ個のメモリマットのうち１つのメモリマットにおいてカラム選択動作が行われる。１つのメモリマットは、８組のカラムスイッチを持っており、それに対応してカラムアドレスの下位３ビットをデコードして上記８組のカラムスイッチのうち１つ（１２８ビット）を選択するようなカラムデコーダが設けらる。そして、Ｎ個のメモリマットで１つのメモリバンクを構成する場合には、Ｎ個のメモリマットのうちの１つのメモリマットのカラムデコーダがカラムセレクタＣＳＥＬで選択される。
【００１６】
１つのＲＡＭモジュールにおいて搭載可能なメモリマットの最大数は決められている。したがって、上記カラムセレクタＣＳＥＬには、上記搭載可能なメモリマット数に対応した選択機能を持つデコード機能を持たせておき、カラム系の選択動作に関しては、バンク構成に無関係に１つのメモリマットにおいてカラムスイッチが選択されるようにされる。例えば、ＲＡＭモジュールの最大数が１６個としたとき、４ビットのカラムアドレスを用いて１６通りの選択動作を行わせるようにするものである。
【００１７】
したがって、実質的なバンク構成は、次に説明するようなロウ系の選択動作の制御によって実現される。上記１６個のメモリマットが設けられている場合、バンク数が２のときには８個ずつのメモリマットにおいてロウ系回路が選択（活性化）される。そして、上記選択された８個のメモリマットのうちの１つのメモリマットが上記カラムセレクタＣＳＥＬによって選択されて、上記グローバルビット線ＧＢＤに接続される。
【００１８】
４ビットからなるバンク指定用のロウ系アドレス信号のうち最上位ビットのみを有効として、下位３ビットを無効にして上記８個ずつのメモリマットにおいてロウ系回路の選択が行われる。バンク数を４として、１バンク当たりのメモリマット数を４とすると、上記４ビットのアドレス信号のうち下位２ビットを無効にして、４個のメモリマット群を指定して上記同様に選択し、そのうちの１つのメモリマットを上記カラムセレクタＣＳＥＬによって選択する。バンク数を８として１バンク当たりのメモリマット数を２とするなら、上記４ビットのうちの下位１ビットを無効にして２個のメモリマット群を指定して上記同様に選択し、そのうちの１つのメモリマットを上記カラムセレクタＣＳＥＬによって選択する。そして、バンク数を１６として１バンク当たりのメモリマット数を１とするには、上記４ビットのアドレスを用いて、１つのメモリマットのみロウ系選択動作を行い、そのメモリマットを上記カラムセレクタＣＳＥＬによって選択するようにする。
【００１９】
このようにＲＡＭモジュール内の各メモリマットは、基本的には個々が独立して選択できるようにされており、そのためにアドレス信号Ａｄｄと、動作モードを指定するコマンドＣｏｍが共通のアドレス，コマンドバスを通して個々のメモリマットに伝えられる。つまり、前記グローバルビット線ＧＢＤと同様に搭載されるメモリマットに対応してアドレスとコマンドを伝える信号バスＡｄｄ，Ｃｏｍは延長させられる。
【００２０】
上記の各メモリマットに設けられるタイミング発生回路ＴＧは、メモリアレイＭＡＲＹのワード線の選択タイミング、センスアンプＳＡの活性化信号、及び相補ビット線のプリチャージタイミング信号等の各種タイミング信号を発生させる。ダイナミック型ＲＡＭでは、ワード線の選択タイミングとセンスアンプの活性化タイミングは、ワード線の選択動作によって相補ビット線にメモリセルから必要な読み出し信号が得られるまで所要の時間を持って設定される。そして、センスアンプの増幅動作が終了するを待ってカラムスイッチＣＳＷの動作タイミング信号が形成されるものである。
【００２１】
この実施例では、上記のように複数のメモリマットを複数組に分割して複数のバンクが構成される。例えば、全体のメモリマット数がＭであるとき、１つのバンクをＮ個のメモリマットで構成すると、バンク数は、Ｍ／Ｎにされる。ここで、上記バンクは、１回のメモリアクセスにより独立にリード／ライトできるメモリの大きさを表す。上記の実施例の場合には、バンクの最小は、１マットからなるものであり、このときにはバンク数はＭのような最大にされる。これに対して、最小のバンク数は２とされ、そのときのバンク当たりのメモリマットの数はＭ／２となる。ここで、１バンクをＭマットで構成することには意味がない。つまり、上記のように複数のバンクを前提としてそれぞれが独立してリード／ライトできるということに格別な意義が生じるからである。
【００２２】
１バンク当たりのメモリマット数が多いということは、１回のメモリアクセスによりリード／ライトできるデータ数を多く採れるという利点を持つ。これに対して、メモリバンク数が多いということは、各バンクを独立してメモリアクセスできることを利用してパイプライン動作を行うことが可能となり、高速なリード／ライトが可能になる。例えば、ダイナミック型メモリセルにおいては、微小なキャパシタに記憶された記憶電荷をセンスして読み出し信号を得るまでに比較的長い時間を費やすことになる。そこで、複数のバンクを順次にアクセスするというパイプライン動作を行わせることにより、最初のデータが出力されまでの数サイクルを除いて、連続して上記複数のバンクから順に読み出しデータを得るようにすることができる。
【００２３】
それ自身が増幅機能を持つスタティック型メモリセルにおいても、大記憶容量化あるいは高集積化のために、メモリセルを構成するＭＯＳＦＥＴのコンダクタンスは小さく形成される。このため、メモリセルが接続されたビット線又はデータ線に読み出される信号は比較的小さな信号レベルとされ、それを増幅するセンスアンプが必要になる。したがって、程度の差はあるが、このようなスタティック型メモリセルを用いた場合でも、上記のように複数のバンクを設けて、それを順次にアクセスさせるというパイプライン動作を行わせることにより、高速読み出しを十分に期待できるものとなる。
【００２４】
この実施例では、半導体集積回路装置の設計時にはそのデータ処理動作に対応してメモリ回路であるＲＡＭモジュールの最大記憶容量が決められる。つまり、ＲＡＭモジュールに搭載されるメモリマットＭＡＴの数が決められる。そして、かかるメモリマットＭＡＴを用い、そのメモリ回路を用いたデータ処理の種別、つまり、メモリ回路に対する書き込み動作と読み出し動作に対応して、上記複数通りのバンク構成が用意される。このようなバンク構成の切り換えは、制御回路により切り換え可能にされる。この他、半導体集積回路装置を携帯用情報機器等のように電池駆動される場合において、電池駆動される場合あるいは電池電圧が低下したときに、上記バンク数を多く設定して１回のメモリアクセスにより動作させられるメモリマットの数を１つのように最小にしてピーク電流を低減させて低電圧領域まで電池駆動できるように使うこともできる。
【００２５】
最も単純な構成は、制御回路においてマスタースライス方式により固定的な信号レベルを与えて、ＲＡＭモジュールに対してバンク数設定するものである。このような構成により、１バンク当たり例えばＮマットにされる。ＲＡＭモジュールの外部の論理回路部にレジスタを設け、そこにバンク数を設定する構成とすれば、同じＲＡＭモジュールを使ってデータ処理動作に対応して逐一バンク構成を設定することができる。
【００２６】
制御回路が多少複雑になるが、Ｍ個のメモリマットをＭ／２の２組に分割し、各組毎にバンク数を設定する構成としてもよい。この場合も、上記のように固定的に設定するものと、上記レジスタ等を用いてその都度設定するものとしてもよい。この構成では、特に制限されないが、データ処理の中で高速アクセスを必要とするデータの書き込み／読み出しを行う動作は、上記バンク数を多く設定した一方の組を用いるようにし、一括して大量のデータの書き込みと読み出しを行う動作は、上記バンク数を少なくしてバンク当たりのメモリマット数を多くした他方の組を用いるようにするようにすればよい。
【００２７】
図２には、この発明に係るＲＡＭモジュールにおけるバンクアドレス設定回路の一実施例を説明するための概略ブロック図が示されている。各メモリマットは、バンクアドレスの設定にレジスタを用いた場合には互いに同じ構成のものを用いることができるが、反面において電源投入の都度バンクアドレスの設定を行わなければならない。マスタースライス方式により書き込みが行われるＲＯＭを用いた場合には、電源投入の都度バンク構成を逐一設定する必要はないが、かかるＲＯＭ部分をバンク構成に応じてＲＯＭの目が異なるように形成する必要があり回路設計を複雑にさせてしまう。つまり、バンクアドレス設定の部分のみが各メモリマットで共通化できず、前記のように最大搭載数を１６とした場合には、１６種類のマクロセル化したメモリマットを作り込んでおくか、あるいは手作業によりマスタースライスによるマットアドレスの設定を行う必要がある。
【００２８】
この実施例では、各メモリマットにおいて同一のバンクアドレス設定回路を用いつつ、それぞれが異なるバンクアドレスを自動的に設定できるように工夫されている。上記各メモリマットに設けられるバンクアドレス設定回路ＢＡＧとして２進の加算回路（Incriment 回路) が設けられる。例えば、バンクアドレス（ＢＫ−ａｄｄ）が０〜ｎからなるｎ＋１個のメモリマットが搭載される場合、＃０から＃ｎのメモリマットを並べ、それぞれの加算回路を縦列形態に接続する。そして、先頭のメモリマットの４ビットからなるアドレス入力（ＣＡ＜３：０＞）には、００００のような初期アドレスを供給する。すると、先頭のメモリマットの加算回路は、＋１の加算動作を行って０００１の加算出力を形成して第２番目のメモリマットに伝える。以下、順に各メモリマットの加算回路が縦列形態に接続されているため、それを通る度に＋１の加算動作が行われるものであるために００１０、００１１、０１００・・・のように２進のアドレスが形成される。
【００２９】
このような構成により、先頭のメモリマットには、００００のバンクアドレスが設定され、２番目のメモリマットには上記先頭のメモリマットの加算回路で形成された０００１のアドレスが割り当てられ、第３番目のメモリマットには、第２番目のメモリマットの加算回路で形成された００１０のアドレスが割り当てられ、第ｎ番目のメモリマットに、十進法で第ｎ−１番目のメモリマットの加算回路で形成されたアドレスが割り当てられる。この構成では、各メモリマットのアドレス設定回路は、同じ加算回路で構成できるため同一のメモリマットを並べるだけで、異なるバンクアドレスの設定が可能になる。
【００３０】
各メモリマットにおいて、それぞれに割り当てられたバンクアドレスと、制御回路を通して入力されたバンクアドレスとは、バンクアドレス一致比較回路ＢＡＣＰにより比較される。この実施例では、上記のような固定のバンクアドレスを用いつつ、異なるバンク構成の設定ができるようにるため、ロウ系のバンクアドレスＡＲＮＢ＜３：０＞と、カラム系のバンクアドレスＡＣＮＢ＜３：０＞が入力される。つまり、バンクアドレス比較回路ＢＡＣＰは、２組の一致比較回路からなり、上記バンクアドレス設定回路ＢＡＧで生成されたバンクアドレスに対してロウ系とカラム系からなる２通りのバンクアドレスＡＲＮＢ＜３：０＞及びＡＣＮＢ＜３：０＞との一致比較信号ＣＩＣとＣＩＲが形成される。
【００３１】
上記ロウ系の一致比較回路において、最下位ビットの判定結果を無効にすると、一致比較信号ＣＩＲは２つのバンクに対して同時に形成される。これに対して、カラム系で上記のよう同時選択を行わせると、前記グローバルビット線ＧＢＬにおいて同時選択された複数のメモリマットの相補ビット線が同時選択されてしまうという問題が生じてしまうために、前記説明したようにカラム系の一致比較信号ＣＩＣはメモリマットに割り当てられたバンクアドレス毎に１つが形成される。これに対して、前記説明したようにロウ系の選択動作においては、複数のメモリマットにおいてそれぞれワード線が選択されるだけであるので何ら問題も生じないばかりか、複数のメモリマットにおいて同時にワード線が選択状態されてメモリセルの記憶情報がセンスアンプＳＡによって増幅されているためにカラム系の選択動作の切り換えだけで大量のデータを高速にシリアルに入出力させることが可能になる。つまり、カラムアドレスの更新によって、各メモリマットから最大１０２４ビットの記憶容量が読み出され、１つのメモリバンクがＮ個のメモリマットで構成されている場合には、最大でＮ×１０２４ビットもの大量のデータの入出力が可能になる。
【００３２】
ＲＡＭモジュールにおいて、搭載されるメモリマットの数は任意である。それ故、例えば上記のように４ビットのバンクアドレスにより最大１６個のメモリマットを搭載した場合には問題ないが、例えばそれより少ない数のメモリマットしか搭載しない場合において、存在しないバンクアドレスを誤って指定すると、存在しないメモリマットを指定することとなりグローバルビット線ＧＢＬは同一のプリチャージ信号のままとなって、それを受けるリードアンプＲＡには無駄又は過大な電流が流れてしまうこと、システム側において無意味なデータを有効なデータとして扱う虞れがありプログラム暴走等のエラーが発生する虞れがある。
【００３３】
この実施例では最終段のメモリマットの加算回路で形成されたバンクアドレスをオーバーフローチェック回路に供給し、そこで大小比較を行うことにより存在しないバンクアドレスへのアクセスを検出すると、ＲＡＭモジュール内では制御回路において上記リードアンプの動作を禁止させ、ＲＡＭモジュールに対して読み出し、書き込みを指示する論理回路部には、制御回路を介してバンク指定エラーを知らせるような機能が付加される。
【００３４】
図３には、この発明に係るＲＡＭモジュールにおけるバンクアドレス設定回路の他の一実施例を説明するための概略ブロック図が示されている。同図（Ａ）ないし（Ｃ）に示されたＲＡＭモジュールの構成は、前記図１又は図２のＲＡＭモジュールと同様に、右側に制御回路が配置され、同じ構成にされたメモリマットの複数個ｎが並んで配置される。
【００３５】
（Ａ）の構成では、制御回路により最初のバンクアドレスを固定的又はプログラマブルに任意の値ｋに設定できるようにしている。つまり、０番目のメモリマットに対して（マットアドレス）ｋに設定し、これを基準にして０番目のメモリマットの上記加算回路によりｋ＋１のバンクアドレスを生成して、１番目のメモリマットのバンクアドレスとして供給し、以下同様にｋ＋２、ｋ＋３・・・のように第ｋ＋ｎ番目まで順次に設定するものである。信号ＡＣはメモリアクセスの際に入力される外部バンクアドレスである。
【００３６】
（Ｂ）の構成では、制御回路より最も遠い位置のｎ−１番目のメモリマットに対して接地電位ＧＮＤのバンクアドレス、つまり、前記のように４ビットで指定する場合には００００のアドレスを設定し、前記図２の実施例とは逆方向に＋１ずつ増加するバンクアドレスを設定するものである。この構成では、制御回路に隣接して配置される０番目のメモリマットが最も大きいバンクアドレス（マットアドレス）が指定され、前記オーバーフローチェック回路ＯＶＦＣを制御回路に配置させることができ、オーバーフロー検出信号を伝えるための配線の引回しがなく、回路レイアウトを合理的に行うことができる。
【００３７】
（Ｃ）の構成では、制御回路より最も遠い位置のｎ−１番目のメモリマットに対して接地電位ＧＮＤのバンクアドレス、つまり、前記のように４ビットで指定する場合には００００のアドレスを設定して上記同様に制御回路に隣接して配置される０番目のメモリマットが最も大きいバンクアドレス（マットアドレス）が指定され、前記オーバーフローチェック回路ＯＶＦＣを制御回路に配置させる。
【００３８】
特に制限されないが、各メモリマットにおいて指定されたバンクアドレスは、インバータ回路により反転させられて、外部バンクアドレスＡＣとの比較が行われる。これにより、例えば１６個のメモリマットが搭載されている場合、上記バンクアドレス設定回路では、１６番目のメモリマットに００００のバンクアドレスが割り当てられるが、その反転信号との比較を行うようにすることにより１１１１としてのアドレスが割り当てられたこととなる。１５番目のメモリマットには０００１が入力されるが、比較回路では１１１０を比較することとなる。以下同様に、比較回路で比較されるバンクアドレスは順次に−１ずつ減らされた、制御回路に隣接して配置される０番目のメモリマットでは、１１１１の反転信号００００と比較されることとなり、実質的なバンクアドレスが十進法で０〜ｎ−１のように割り当てられると等価となる。
【００３９】
ただし、メモリマット数が上記のように最大数（１６個）以下の例えば８個のときには、上記制御回路に隣接して配置されるメモリマットの等価的なバンクアドレスは０ではなく、０１１１（十進法の７）となるものである。上記各メモリマットに設けられるバンクアドレス生成回路としての加算回路は、減算回路に置き換えるものであってもよい。つまり、上記バンクアドレス又はマットアドレスは、同じものが無いように設定すればよいので、メモリマット毎に１ずつ増加又は減少させられるようにして互いに異なるバンクアドレスが割り当てられればよいのである。
【００４０】
図４には、この発明に係るＲＡＭモジュールの他の一実施例の概略ブロック図が示されている。この実施例のＲＡＭモジュールは、必要な記憶容量に対応してメモリマットの数が異なるようにされる。つまり、異なる数のメモリマットに対して制御回路を共通化しているので、制御回路からみた場合の負荷が記憶容量に対応して異なる。例えば、アドレス信号やコマンドを供給するドライバやメモリマットに対し共通に供給されるクロック信号ＣＫＲは、メモリマット数が増大することに対応して負荷が重くなってしまう。
【００４１】
上記負荷の軽重に対応して信号伝達速度が変わり、結果としてメモリアクセスに費やされる時間が異なるものとなり、タイミング調整のために時間マージンを多く設定する必要がある。この実施例では、上記のようなメモリマットのバンクアドレス設定回路では、上記最終段とされた加算回路の出力信号、言い換えるならば、前記オーバーフローチェック回路ＯＶＦＣに入力されるバンクアドレスを解読することにより搭載されたメモリマット数を知ることができる。このことを利用し、制御回路では最大搭載数のメモリマットに対応した負荷駆動能力を持たせておき、かかる最大搭載数のメモリマットの条件で各種タイミング調整を設定して回路を作り込むようにし、制御回路側の標準化を図るようにする。
【００４２】
上記制御回路又は各メモリマットにおいては、ダミー負荷回路が搭載される。ダミー負荷回路は、特に制限されないが、ＭＯＳゲート容量等からなる負荷回路で構成されており、上記アドレスバス、コマンドバスあるいはクロック信号ＣＫＲ等の信号伝達経路に対してスイッチＭＯＳＦＥＴ等を介して選択的に接続可能に作り込んで置くようにされる。
【００４３】
同図（Ａ）のように、実際に搭載されたメモリマットの数がＢＡＫ＃０と＃１のように２個のときには、制御回路に設けられた８個のダミー負荷回路を接続して制御回路の駆動回路からみた全体としての負荷を１０になるように調整する。これに対して同図（Ｂ）においては、上記ダミー負荷回路が各メモリマットに分散されて設けられる。したがって、上記同様に実際に搭載されたメモリマットの数がＢＡＫ＃０と＃１のように２個のときには、実装されたＢＡＫ＃０とＢＡＫ＃１に設けられたダミー負荷回路を接続して制御回路から見た全体としての負荷が１０になるように調整するものである。この構成では、同図（Ｃ）のように搭載されたメモリマットの数がＢＡＫ＃０〜＃３のように４個に増加すると、ＢＡＫ＃０〜ＢＡＫ＃２においてダミー負荷を分散して接続させるようにして制御回路から見た全体の負荷が上記と同じく１０になるように設定するものである。同図では、省略されているが、ＢＡＫ＃ｎまで最大搭載状態では、上記（Ａ）の例では制御回路において、上記（Ｂ）の例ではいずれのＢＡＫ＃０〜ＢＡＫ＃ｎにおいても上記ダミー負荷回路は接続されず、制御回路側からみた負荷が上記と同じ１０になるように調整されるものである。
【００４４】
クロック信号においては、外部から供給されるシステムクロック信号ＣＬＫに基づいて制御回路において用いられるクロック信号ＣＬＫＣとＣＬＫＭは、負荷の軽重によって位相がずれが生じないように同じクロックドライバなら負荷が同じく１０になるように設定される。これに対応して、上記制御回路から各メモリマットに供給されるクロック信号ＣＬＫＲも、上記ダミー負荷回路の選択的な接続によって負荷を同じく１０に調整するものである。このような調整によりクロック信号の同期化が図られ、クロック信号のスキューを考慮したタイミングマージンの設定を必要最小にでき、結果として動作周波数の高速化が可能になるものである。
【００４５】
この実施例では、前記のようにバンク構成の切り換えが可能にされる。つまり、ロウ系の選択動作において１つのメモリマットしか動作しない場合と、２つ以上のメモリマットを同時に動作させる場合がある。このように複数のメモリマットが同時に動作させることにより、制御回路からみた負荷が異なり、その結果として信号伝達速度に影響が生じるなら、上記バンク指定情報に基づいて上記同様にダミー負荷回路の切り換えを行うようにして上記信号伝達速度をバンク切り換えに無関係に一定に調整するようにすることもできる。
【００４６】
図５には、上記バンクアドレス生成回路とバンクアドレス一致比較回路の一実施例の回路図が示されている。上記バンクアドレス生成回路は、＋１の加算回路から構成され、入力された４ビットからなるバンクアドレスＣＡＲ＜０＞、ＣＡＲ＜２＞、ＣＡＲ＜２＞、ＣＡＲ＜３＞を自己のバンクアドレスとして取り込むとともに、それに＋１の加算動作を行って４ビットからなる次段のバンクアドレスＣＡＲ＜０＞、ＣＡＲ＜１＞、ＣＡＲ＜２＞、ＣＡＲ＜３＞を生成する。
【００４７】
加算回路は、特に制限されないが、次ような各回路から構成される。最下位ビットの出力信号ＣＡＲ＜０＞は、最下位ビット目の入力信号ＣＡＲ＜０＞をインバータ回路により反転さることにより形成される。第２位ビット目の出力信号ＣＡＲ＜１＞は、入力された最下位ビットＣＡＲ＜０＞と第２位ビットＣＡＲ＜１＞とを受ける排他的論理和回路により形成される。第３位ビット目の出力信号ＣＡＲ＜２＞は、上記入力された最下位ビットＣＡＲ＜０＞と第２位ビットＣＡＲ＜１＞とのナンド（ＮＡＮＤ）出力と第３位ビットＣＡＲ＜２＞の反転信号とを受ける排他的論理和回路により形成される。そして、最上位ビット目の出力信号ＣＡＲ＜３＞は、上記入力された最下位ビットＣＡＲ＜０＞と第２位ビットＣＡＲ＜１＞とによるナンド（ＮＡＮＤ）出力と、上記第３位ビットＣＡＲ＜２＞の反転信号とノア（ＮＯＲ）出力を形成し、それと最上位ビット目の入力信号ＣＡＲ＜３＞とを排他的論理和回路に供給して形成される。
【００４８】
バンクアドレス一致比較回路は、カラム系とロウ系の２が設けられる。つまり、カラム系のバンクアドレス一致比較回路は、上記入力された４ビットからなるバンクアドレスＣＡＲ＜０＞、ＣＡＲ＜１＞、ＣＡＲ＜２＞、ＣＡＲ＜３＞と、メモリアクセスの際に指定されたカラム系のバンクアドレスＡＣＮＢ＜０＞、ＡＣＮＢ＜１＞、ＡＣＮＢ＜２＞、ＡＣＮＢ＜３＞の対応するビットを排他的論理和回路（一致／不一致回路）で判定し、全ビットの一致信号をナンドゲート回路とノアゲート回路とにより取り出すようにするものである。
【００４９】
上記同様にロウ系のバンクアドレス一致比較回路も、上記入力された４ビットからなるバンクアドレスＣＡＲ＜０＞、ＣＡＲ＜１＞、ＣＡＲ＜２＞、ＣＡＲ＜３＞と、メモリアクセスの際に指定されたロウ系のバンクアドレスＡＲＮＢ＜０＞、ＡＲＮＢ＜１＞、ＡＲＮＢ＜２＞、ＡＲＮＢ＜３＞の対応するビットを排他的論理和回路（一致／不一致回路）で判定し、全ビットの一致信号をナンドゲート回路により取り出すようにするものである。
【００５０】
この実施例において、ロウ系の選択動作を前記のように１バンク当たり複数のメモリマットで構成されるような切り換えを可能にするため、最下位ビットＣＡＲ＜０＞とＡＲＮＢ＜０＞に対応した排他的論理和回路の出力にノアゲート回路を設け、かかるノアゲート回路の出力信号を強制的に一致信号にするために、その入力には制御信号ＲＦＴＮが供給される。これにより、上記信号ＲＦＴＮを論理１にすれば、ロウ系においてはバンクアドレスの最下位ビットが０でも１でも一致信号が形成されることとなり、２つのメモリマットに対して実質的に同じバンクアドレスを設定することができる。
【００５１】
もしも、１バンク当たり４つのメモリマットで構成する機能も付加するなら、上記制御信号ＲＦＴＮを最下位ビットＣＡＲ＜０＞とＡＲＮＢ＜０＞に対応して信号ＲＦＴＮ１を設け、下位第２ビットＣＡＲ＜１＞とＡＲＮＢ＜１＞に対応して信号ＲＦＴＮ２を設け、１バンク当たり２つのメモリマットで構成するときには、上記信号ＲＦＴＮ１を論理１に設定し、１バンク当たり４つのメモリマットで構成するときには、上記信号ＲＦＴＮ１とＲＦＴＮ２を論理１に設定すればよい。
【００５２】
同図のバンクアドレス生成回路及びバンクアドレス一致比較回路は、図４に示された＃０〜＃ｎの全てのメモリマットにおいて全て同一の回路で構成することができる。それ故、メモリマットは１種類のマクロセル化されたものを共通に用いることができ、メモリマット数及びそのバンク構成が異なる複数種類のＲＡＭモジュールに対して上記種類のマクロセル化されたメモリマットを用いることができ、回路設計及び回路レイアウトの大幅な簡略化が可能になるものである。
【００５３】
上記バンクアドレス生成回路及びバンクアドレス一致比較回路は、同図に示したような簡単な論理ゲート回路からなり、特にバンクアドレス生成回路としての加算回路は、いわば静的な信号伝達動作しか行わないから、その駆動能力は極く小さくてよい。したがって、これらの各回路を構成する素子は、極く小さく形成できるために、上記バンクアドレス生成用の各信号ＣＡＲ＜０＞〜ＣＡＲ＜３＞を伝達する配線チャンネル下の半導体基板上に作り込むことが可能になる。例えば、上記各信号ＣＡＲ＜０＞〜ＣＡＲ＜３＞を３層目の金属配線層で形成し、加算回路を構成する各ゲート間を接続する配線は、その下の第２層目と第１層目の金属配線層を利用して形成することができる。
【００５４】
このことは、上記バンクアドレス一致比較回路においても同様にバンクアドレスＡＲＮＢ＜０＞、ＡＲＮＢ＜１＞、ＡＲＮＢ＜２＞、ＡＲＮＢ＜３＞及びＡＣＮＢ＜０＞、ＡＣＮＢ＜１＞、ＡＣＮＢ＜２＞、ＡＣＮＢ＜３＞がそれぞれ形成される配線チャンネル下及び上記信号ＣＡＲ＜０＞〜ＣＡＲ＜３＞が形成される配線チャンネル下の半導体基板上に作り込むことができるものである。これにより、メモリマットを高集積化して形成することができる。
【００５５】
この実施例では、前記説明したようにバンクアドレスは２つの意味を持っている。つまり、カラム系でみると、バンクアドレスはマットアドレスに一対一に対応している。これに対して、ロウ系はマットアドレスには対応しておらず、バンク数にいわば比例して増減させられる。つまり、バンク数がマット数と同じときには上記のように一対一に対応させられるが、バンク数がマット数の１／２になると、それに対応してバンクアドレスも１／２に減らされる。具体的には、マット数が１６個のときにはマットアドレスは１６通りとなるが、ロウ系でみるとバンク数をマット数の１／２の８個に減らすと、前記のようにロウ系のバンクアドレス一致比較動作において４ビットのうちの下位１ビットが無効にされてロウ系のバンクアドレスは８通りに減らされる。
【００５６】
このようにメモリマットのカラム系の信号伝達経路を並列に接続し、カラム系についてはバンクアドレスとマットアドレスとを一対一に対応させて重複選択を避けるとともに、ロウ系についてはバンク構成に対応させて複数のメモリマットのワード線を同時選択させる。これにより、バンク内での読み出しや書き込みはロウ系のアドレス信号を更新させてカラム切り換えによる連続アクセスによりデータの入出力を高速に行えるようにできるものである。
【００５７】
図６には、上記メモリマットにおけるメモリアレイＭＡＲＹ、ワード線選択回路の一実施例の回路図が示されている。同図においては、メモリアレイ部に含まれるビット線のイコライズ＆プリチャージ回路も合わせて描かれている。同図のメモリマットは、上記バンクアドレス＃０〜＃ｎのうちの１つのバンク＃ｊが代表として例示的に示されている。バンク（メモリマット）＃ｊに設けられる複数の相補ビット線及び複数のワード線のうち、一対の相補ビット線ＢＬｍ，／ＢＬｍと１本のビット線ＢＬｎ、ワード線ＷＬ０，ＷＬｍ、ＷＬｍ＋１，ＷＬｎが代表として例示的に示されている。
【００５８】
ワード線ＷＬ０とビット線ＢＬｍとの交点に設けられたメモリセルを例にして説明すると、アドレス選択ＭＯＳＦＥＴＱｍのゲートは、ワード線に接続される。上記ＭＯＳＦＥＴＱｍの一方のソース，ドレインは、ビット線ＢＬｍに接続される。上記ＭＯＳＦＥＴＱｍの他方のソース，ドレインは、記憶キャパシタＣｓの一方の電極である蓄積ノードＮｓに接続される。そして、記憶キャパシタＣｓの他方の電極は、他のメモリセルの記憶キャパシタの他方の電極と共通化されて、プレート電圧ＶＰＬが印加される。
【００５９】
上記のようなメモリセルは、ワード線と相補ビット線のうちの一方との交点にマトリッス配置される。例えば、ワード線ＷＬｍとそれと隣接するワード線ＷＬｍ＋１においては、ワード線ＷＬｍと相補ビット線のうちの一方のビット線ＢＬｍとの交点にメモリセルが設けられ、ワード線ＷＬｍ＋１と相補ビット線のうちの他方のビット線／ＢＬｍとの交点にメモリセルが設けられる。このようにワード線の奇数と偶数毎に相補ビット線の一方と他方に交互にメモリセルを配置することの他、互いに隣接する２本のワード線を一対として、かかる２本のワード線毎にそれぞれ設けられる２個ずつのメモリセルを相補ビット線の一方と他方に交互に配置するようにしてもよい。
【００６０】
上記相補ビット線ＢＬｍ，／ＢＬｍには、イコライズ＆プリチャージ回路を構成するＮチャンネル型ＭＯＳＦＥＴＱ１４〜Ｑ１６が設けられる。ＭＯＳＦＥＴＱ１４は、相補ビット線ＢＬｍと／ＢＬｍのハイレベルとロウレベル（又はロウレベルとハイレベル）を短絡してハーフ電位に設定する。ＭＯＳＦＥＴＱ１５とＱ１６は、相補ビット線ＢＬｍ，／ＢＬｍの上記短絡によるハーフ電位がリーク電流等により変動するのを防止するためのものであり、ハーフプリチャージ電圧ＶＭＰを上記相補ビット線ＢＬｍ，／ＢＬｍに供給する。これらのＭＯＳＦＥＴＱ１４〜Ｑ１６のゲートは、共通に接続されてプリチャージ＆イコライズ信号ＢＬＥＱｊが供給される。つまり、ワード線が選択レベルから非選択レベルにリセットされた後に、上記信号ＢＬＥＱｊがハイレベルに変化し、上記ＭＯＳＦＥＴＱ１４〜Ｑ１６をオン状態にして相補ビット線ＢＬｍ，／ＢＬｍのプリチャージとイコライズ動作を行わせる。
【００６１】
上記複数のワード線ＷＬ０〜ＷＬｎに対応して複数のワード線駆動回路ＷＤ０〜ＷＤｎが設けられる。同図では、そのうちワード線ＷＬｍに対応したワード線駆動回路ＷＤｍの具体的回路が代表として例示的に示されている。上記ワード線駆動回路ＷＤｍには、そのソースが昇圧電源ＶＤＨに接続されたＰチャンネル型ＭＯＳＦＥＴＱ６と、回路の接地電位にソースが接続されたＮチャンネル型ＭＯＳＦＥＴＱ７とにより構成されたＣＭＯＳインバータ回路が用いられる。上記ＭＯＳＦＥＴＱ６とＱ７のドレインが共通接続され出力端子を構成し、上記ワード線ＷＬｍに接続される。上記ＭＯＳＦＥＴＱ６とＱ７のゲートは、共通接続されて入力端子を構成し、ロウ（Ｘ）デコーダＲＤＥＣにより形成された選択信号が供給される。
【００６２】
上記ＣＭＯＳインバータ回路（Ｑ６とＱ７）の入力端子と上記昇圧電源ＶＤＨとの間には、そのソース−ドレイン経路が接続されたプリチャージ用のＰチャンネル型ＭＯＳＦＥＴＱ９と、非選択ラッチ用のＰチャンネル型ＭＯＳＦＥＴＱ８が並列形態に設けられる。上記非選択ラッチ用のＰチャンネル型ＭＯＳＦＥＴＱ８のゲートは、上記ＣＭＯＳインバータ回路（Ｑ６とＱ７）の出力端子に接続される。上記プリチャージ用のＰチャンネル型ＭＯＳＦＥＴＱ９のゲートには、プリチャージ信号ＷＰＨが供給される。このプリチャージ信号ＷＰＨを形成する信号発生回路は、上記昇圧電源ＶＤＨを動作電圧として、ワード線の選択レベルに対応したハイレベルと回路の接地電位のようなロウレベルの信号ＷＰＨを形成する。
【００６３】
上記ＭＯＳＦＥＴＱ１４は、レベルリミッタ用のＭＯＳＦＥＴである。図示しないセンスアンプが電源電圧Ｖｄｄで動作する場合、相補ビット線ＢＬｍ又は／ＢＬｍの電位のハイレベルは電源電圧Ｖｄｄに対応したものとなり、上記昇圧電圧ＶＤＨの電位は、上記電源電圧Ｖｄｄ＋Ｖthに形成される。上記センスアンプが降圧された内部電圧ＶＤＬで動作する場合には、上記昇圧電圧ＶＤＨは、ＶＤＬ＋Ｖthにされる。ここで、Ｖthはアドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧であり、センスアンプの増幅動作によって増幅された相補ビット線ＢＬｍ又は／ＢＬｍの電源電圧Ｖｄｄ又はＶＤＬのようなハイレベルの信号をレベル損失なくキャパシタＣｓに伝えるようにされる。
【００６４】
図７には、上記ロウデコーダＲＤＥＣとそれに設けられるワードドライバの一実施例の具体的回路図が示されている。ＡＸ２０〜２７は、３ビットからなるロウ（Ｘ）アドレス信号Ａ２〜Ａ４をプリデコーダによりプリデコードして形成された信号であり、ＡＸ５０〜５７は、３ビットからなるロウ（Ｘ）アドレス信号Ａ５〜Ａ７をプリデコーダによりプリデコードして形成された信号である。上記プリデコード信号ＡＸ２０〜Ａ２７のうち、１つがゲートに供給されたＭＯＳＦＥＴＱ３と、上記プリデコード信号ＡＸ５０〜５７のうち、１つがゲートに供給されたＭＯＳＦＥＴＱ４とが直接形態に接続されて上記ロウデコーダ（ＲＤＥＣ）が構成され、選択タイミング信号ＸＤＧＢが供給される。
【００６５】
上記ロウデコーダ（ＲＤＥＣ）は、ＮＡＮＤ（ナンド）構成のダイナミック型論理回路から構成され、プリチャージ信号ＸＤＰによりスイッチ制御されるＰチャンネル型のプリチャージＭＯＳＦＥＴＱ１と、非選択レベルのラッチを行うインバータ回路とＰチャンネル型ＭＯＳＦＥＴＱ２が設けられる。上記プリチャージＭＯＳＦＥＴＱ１によりハイレベルにプリチャージされたノードが、上記ＭＯＳＦＥＴＱ３及びＱ４を通してタイミング信号ＸＤＧＢのロウレベルによりディスチャージされるか否かで選択／非選択のデコード信号が形成される。特に制限されないが、上記タイミング信号ＸＤＧＢは前記第１の判定回路の判定結果により発生される。この他に上記プリデコード信号又は後述するワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３ＭＢの発生を上記第１の判定回路の判定結果により有効／無効にするようにしてメモリマットのロウ系選択動作を制御するものであってもよい。
【００６６】
上記インバータ回路の出力信号を受けて、その入力にハイレベル側の信号を帰還させるＰチャンネル型ＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴＱ２は、プリデコード出力ＡＸ２ｉとＡＸ５ｉによりＭＯＳＦＥＴＱ３又はＱ４がオフ状態にされたデコード出力は、上記プリチャージＭＯＳＦＥＴＱ１によりプリチャージされたハイレベルである。このハイレベルは、上記プリチャージ期間の終了によりＭＯＳＦＥＴＱ１がオフ状態にされ、上記プリデコード出力ＡＸ２ｉ又はＡＸ５ｉによりＭＯＳＦＥＴＱ３又はＱ４がオフ状態にされるためにフローティング状態となり、カップリングやリーク電流によりハイレベルから不所望にロウレベルの選択レベルにされる虞れが生じる。そこで、インバータ回路ＩＶ１のロウレベルを受けて、帰還用のＰチャンネル型ＭＯＳＦＥＴＱ２がオン状態となってインバータ回路の入力レベルを電源電圧Ｖｄｄに維持させる。
【００６７】
上記インバータ回路の出力信号は、特に制限されないが、４本のワード線ＷＬ０〜ＷＬ３に対応された選択信号である。このような４つのワード線ＷＬ０〜ＷＬ３の中から、下位ビットのロウ（Ｘ）アドレス信号Ａ０とＡ１をデコードし、それに選択タイミング信号を加えた４通りのワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３ＭＢにより指定された１つのワード線が選択される。
【００６８】
上記インバータ回路の出力信号がハイレベルの選択レベルであるときＭＯＳＦＥＴＱ５がオン状態となっており、上記１つのワード線選択タイミング信号Ｘ３ＭＢがハイレベルからロウレベルに変化すると、上記昇圧電源ＶＤＨの電圧で動作するＰチャンネル型ＭＯＳＦＥＴＱ６とＮチャンネル型ＭＯＳＦＥＴＱ７からなるワードドライバにロウレベルの入力信号が供給され、その出力端子に接続されたワード線ＷＬ３をロウレベルから上記昇圧電源ＶＤＨの電圧に対応したハイレベルに立ち上げる。
【００６９】
上記インバータ回路の出力信号がハイレベルの選択レベルであるときＭＯＳＦＥＴＱ５とともに、他のＭＯＳＦＥＴもオン状態になっているが、上記ワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ２ＭＢがハイレベルのままとなっており、ワードドライバのＮチャンネル型ＭＯＳＦＥＴがオン状態になってワード線ＷＬ０〜ＷＬ２をロウレベルの非選択状態のままにする。Ｐチャンネル型ＭＯＳＦＥＴＱ８は、非選択レベルのラッチ用のＭＯＳＦＥＴであり、ワード線ＷＬ３が非選択のロウレベルのときにオン状態になって、上記ワードドライバの入力端子を昇圧電源ＶＤＨにしてＰチャンネル型ＭＯＳＦＥＴＱ６をオフ状態にさせる。Ｐチャンネル型ＭＯＳＦＥＴＱ９は、プリチャージＭＯＳＦＥＴであり、プリチャージ信号ＷＰＨのロウレベルによりオン状態になってワードドライバの入力端子を上記サブ電源線ＳＶＣＷの電圧にプリチャージさせる。
【００７０】
上記インバータ回路の出力信号がロウレベルの非選択レベルであるときＭＯＳＦＥＴＱ５を代表とするＭＯＳＦＥＴがオフ状態になっている。したがって、上記ワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３ＭＢのいずれか１つがハイレベルからロウレベルに変化しても、それに応答せず上記プリチャージレベルに対応したワード線ＷＬ０〜ＷＬ３のロウレベルにより、Ｐチャンネル型ＭＯＳＦＥＴＱ８がオン状態になって、ワードドライバの入力端子に昇圧電源ＶＤＨに対応したハイレベルを帰還させるというラッチがかかり、ワード線ＷＬ０〜ＷＬ３等の非選択状態が維持される。
【００７１】
特に制限されないが、冗長ワード線ＲＷＬ０にも、上記同様なワードドライバ、ラッチ用ＭＯＳＦＥＴ及びプリチャージＭＯＳＦＥＴが設けられる。この冗長ワード線ＲＷＬ０は、上記タイミング信号ＸＤＧＢと、図示しない不良アドレス記憶用のヒューズ回路と、不良アドレスと入力されたＸアドレスとの比較を行うアドレス比較回路からなる冗長回路により形成された冗長ワード線選択信号ＸＲ０Ｂに同期して選択される。このとき、不良アドレスの比較一致信号により、正規回路であるプリデコーダＡＸ２０〜２７及びＡＸ５０〜５７又はワード線選択タイミング信号Ｘ０ＭＢ〜Ｘ３ＭＢが非選択レベルにされので、不良ワード線に対する選択動作は行われない。
【００７２】
この実施例のメモリアレイＭＡＲＹの両側には、前記図３に示したようにセンスアンプＳＡ（プリチャージ回路ＰＣ）が設けられる。特に制限されないが、上記ワード線ＷＬ０〜ＷＬ３等と直交するように配置される相補ビット線のピッチと、センスアンプやプリチャージ回路のピッチを合わせるために、奇数番目の相補ビット線と偶数番目の相補ビット線に対応されたセンスアンプが左右に振り分けられる。このようなセンスアンプＳＡの配置により、相補ビット線の２倍のピッチに１つのセンスアンプを配置できるようにされる。
【００７３】
図８には、前記図１に示した電源回路ＶＣの一実施例のブロック図が示されている。この実施例の電源回路ＶＣは、特に制限されないが、前記ワード線の選択レベルに対応した昇圧電圧ＶＤＨ、メモリセルが形成されたＰ型ウェル領域に与えられるべき負電圧の基板電圧ＶＢＢ、及びメモリセルの記憶キャパシタの共通電極に与えられるべきプレート電圧ＶＢＭＰＣ（前記ＶＰＬ）及び相補ビット線のプリチャージ電圧ＶＢＭを形成する。
【００７４】
上記昇圧電圧ＶＤＨと基板電圧ＶＢＢは、チャージポンプ回路からなるＶＤＨ発生回路、ＶＢＢ発生回路で形成される。上記プレート電圧ＶＢＭＰＣとプリチャージ電圧ＶＢＭは、電源電圧Ｖｄｄを実質的に１／２に分圧するＶＢＭ、ＶＢＭＰＣ発生回路により形成される。内部回路を上記電源電圧Ｖｄｄを降圧した電圧とした場合、例えば上記電源電圧Ｖｄｄを３．３Ｖにし、センスアンプやアドレス選択回路等の周辺回路の動作電圧を、２．２Ｖのように降圧した電圧ＶＤＬにした場合、上記プレート電圧ＶＢＭＰＣとプリチャージ電圧ＶＢＭは、上記内部電圧ＶＤＬ／２＝１．１Ｖのような電圧にされる。
【００７５】
上記電源回路ＶＣは、前記のようなＲＡＭモジュールに１個設けられる。前記ＲＡＭモジュールにおいては、バンク構成に対応して選択されるメモリマットの数が異なるようにされる。各メモリマットにおいては、それが選択されると多数のメモリセルが接続されるワード線を昇圧電圧させる。したがって、１つのバンクに割り当てられるメモリマットの数が増加すると、各メモリマット毎に１本のワード線を選択レベルにするために必要なワード線の駆動電流が増大する。
【００７６】
電源回路ＶＣとして、１バンク当たり最大数のメモリマットのワード線を駆動できるだけの電流供給能力を設定しておけば動作上は問題ない。しかしながら、上記昇圧電圧回路は、チャージポンプ回路を用いて電源電圧Ｖｄｄに対して昇圧された電圧を形成するものであり、昇圧電圧を形成するために電流を消費するものとなる。したがって、上記最大数のメモリマット数のワード線を駆動できるようにしたのでは、バンク当たりのメモリマット数がそれ以下のときには無駄な電流消費が増大してしまう。
【００７７】
この実施例では、前記図５の実施例のようにバンク当たりのメモリマット数を１と２のように切り換える場合、それに対応してＶＤＨ発生回路の電流供給能力も１と２のようにバンク構成に対応して切り換えるようにして低消費電力化を図るようにするものである。この実施例では、上記のような電流供給能力の切り換えには、チャージポンプ回路からなるＶＤＨ発生回路に供給されるパルスＣＬＫＰＳの周波数が変化させられる。
【００７８】
上記のような周波数の切り換えは、クロック発生回路１と２により実現される。つまり、クロック発生回路１は、１／２分周回路であり、クロック信号ＣＬＫＲＢを１／２に分周して１／２にされた周波数信号ＣＬＫＦを発生させる。クロック発生回路２はセクレタであり、前記バンク構成を切り換える制御信号ＲＦＴＮにより、上記入力されたクロック信号ＣＬＫＲＢと上記分周されたクロック信号ＣＬＫＦのいずれかを選択して出力クロック信号ＣＬＫＰＳを発生させる。
【００７９】
このクロック発生回路２から出力されるクロック信号ＣＬＫＰＳは、上記ＶＤＨ発生回路及びＶＢＭ，ＶＢＭＰＣ発生回路に伝えられる。ＶＢＢ発生回路には、上記クロック発生回路１の分周クロックＣＬＫＦが定常的に供給される。上記クロック信号ＣＬＫＲＢは、ＲＡＭモジュールの外部から供給されるクロック信号であり、上記ＲＡＭモジュールが搭載されるディジタル情報処理回路におけるシステムクロックが流用される。
【００８０】
特に制限されないが、この実施例のＲＡＭモジュールは、従来のシンクロナスＤＲＡＭあるいはランバス仕様のＤＲＡＭのように上記クロック信号ＣＬＫＲＢに同期してデータの入出力が行われる。それ故、カラム系のアドレスの更新は、上記クロック信号ＣＬＫＲＢに同期して行われものとされる。このようなクロック信号ＣＬＫＲＢによる同期動作によって、前記説明した複数バンクを用いたパイプライン動作によるリード／ライトを簡単に実現できる。
【００８１】
バンク構成を指定する制御信号ＲＦＴＮがロウレベル（論理０）のときには、１つのバンクが１つのメモリマットにより構成される。このようなバンク構成のときには、前記クロック信号ＣＬＫＲＢの１サイクルでは、１つのメモリマットしかワード線が選択されないから、上記クロック発生回路１により分周されたクロック信号ＣＬＫＦがクロック発生回路２により選択されて出力される。これにより、上記ＶＤＨ発生回路では上記低い周波数にされたクロック信号ＣＬＫＦに同期してチャージポンプ動作を行い、それに見合った電流供給能力とされる。
【００８２】
バンク構成を指定する制御信号ＲＦＴＮがハイレベル（論理１）のときには、１つのバンクが２つのメモリマットにより構成される。このようなバンク構成のときには、前記クロック信号ＣＬＫＲＢの１サイクルでは、同時に２つのメモリマットのワード線が選択されることになるから、入力されたクロック信号ＣＬＫＲＢがクロック発生回路２により選択されて出力される。これにより、上記ＶＤＨ発生回路では上記の場合の２倍の高い周波数にされたクロック信号ＣＬＫＲＢに同期してチャージポンプ動作を行い、前記の約２倍の電流供給能力を持つようにされる。
【００８３】
このようにバンク構成に対応して、言い換えるならば、同時にワード線が動作させられるメモリマットの数に対応して、ＶＤＨ発生回路の電流供給能力が切り換えられるので、その消費電流を必要最小に抑えることができる。このようにこの実施例のＲＡＭモジュールは、バンク構成に対応して制御回路に設けられたメモリマットを駆動するクロック信号ＣＬＫＲ等の負荷も切り換えられるようにされており、回路の標準化を図りつつ搭載されるメモリマット数に対応して柔軟に対応させるような配慮がなされるものである。
【００８４】
特に制限されないが、ＲＡＭモジュールを搭載したディジタル情報処理システム自体が非動作状態にされると、上記クロック信号ＣＬＫＲＢが停止させられる。それ故、上記ＶＤＨ発生回路、ＶＢＢ発生回路も動作が停止させれてＲＡＭモジュールは実質的に電流を消費しなくされる。この場合、電源電圧Ｖｄｄを１／２に分圧する回路又は前記降圧電圧ＶＤＬを形成する回路及びそれを１／２に分圧する回路では、直流電流経路を持つものであるために、上記ＲＡＭモジュールを搭載したディジタル情報処理システム自体の非動作状態に対応して発生された制御信号ＭＱＲによって上記直流電流経路が遮断され、かかるＶＢＭ，ＶＢＭＰＣ発生回路も非活性状態にされる。
【００８５】
図９には、上記ＶＤＨ発生回路の一実施例の回路図が示されている。同図において、各回路素子に付された回路記号は、図面を見やすくするために前記図６等に付された回路記号と一部重複しているが、それぞれは別個の回路機能を持つものと理解されたい。また、Ｐチャンネル型ＭＯＳＦＥＴは、ゲート部分にロウレベルがアクティブレベルであることを示す○を付することによりＮチャンネル型ＭＯＳＦＥＴと区別される。ＣＭＯＳ回路では、Ｎチャンネル型ＭＯＳＦＥＴを同じＰ型ウェル領域に形成することができるが、同図のＡないしＣを付したＮチャンネル型ＭＯＳＦＥＴは、それぞれ別のＰ型ウェル領域に形成されることより電気的に分離される。したがって、Ｐ型基板上の深い深さにＮ型ウェル領域ＤＷＬＬを形成し、かかるＤＥＬＬ内にＰ型ウェル領域ＰＷＥＬＬを形成して上記Ｎチャンネル型ＭＯＳＦＥＴが形成されるという３重ウェル構造とされる。
【００８６】
この実施例のＶＤＨ発生回路は、低電源電圧Ｖｄｄのもとで、効率よく上記昇圧電圧ＶＤＨを形成するような工夫に加えて、微細化されたＭＯＳＦＥＴの低耐圧を考慮して内部電圧が２Ｖｄｄ以上にならないよう工夫がされている。この実施例では、昇圧回路は２つの回路が組み合わされて構成される。
【００８７】
回路ＬＣ１は、Ｐチャンネル型ＭＯＳＦＥＴのゲート容量を利用したキャパシタＣ１とその駆動回路を構成するインバータ回路Ｎ１により昇圧電圧を形成する回路である。キャパシタＣ１の昇圧側のノードには、ＭＯＳＦＥＴＱ１とＱ４がプリチャージ回路として設けられる。上記駆動回路を構成するインバータ回路Ｎ１の出力信号ｃｂがロウレベルとき、上記ＭＯＳＦＥＴＱ１やＱ４によってキャパシタＣ１にプリチャージが行われ、上記出力信号ｃｂがハイレベルに変化すると、インバータ回路Ｎ１から出力される電源電圧Ｖｄｄのようなハイレベルに、上記キャパシタＣ１にプリチャージ電圧とが加算されて昇圧電圧が形成される。
【００８８】
上記ＭＯＳＦＥＴＱ１は、Ｎチャンネル型ＭＯＳＦＥＴであるが、そのチャンネル領域（Ｐ型ウェル）に電源電圧Ｖｄｄとゲートが接続されるという通常の使い方と異なる。上記出力信号ｃｂがロウレベルのとき、ＭＯＳＦＥＴＱ１はチャンネル領域とソースとのＰＮ接合によりプリチャージ電流が供給される。ただし、上記ＭＯＳＦＥＴＱ１からは上記のようなＰＮ接合の順方向電圧分だけレベル損失が生じてしまい効率が悪い。このため、ＭＯＳＦＥＴＱ４が利用される。ＭＯＳＦＥＴＱ４も基本的には上記ＭＯＳＦＥＴＱ１と同様であるが、ゲートにはキャパシタＣ２で形成された電源電圧Ｖｄｄ以上にされた昇圧電圧が印加されることによりＭＯＳＦＥＴとして作用してオン状態となり、ほぼ電源電圧Ｖｄｄを上記キャパシタＣ１に伝えるようにすることができる。
【００８９】
回路ＬＣ２は、２つのチャージポンプ回路を組み合わせた昇圧電圧回路であり、上記ＭＯＳＦＥＴＱ４の駆動用に用いられる。２つのキャパシタＣ２とＣ３には、ナンドゲート回路、ノアゲート回路及びインバータ回路と遅延回路Ｄ２とによりノンオーバーラップの相補的なパルスが供給される。上記キャパシタＣ２とＣ３の昇圧側のノードには、ラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ２とＱ３が設けられる。
【００９０】
キャパシタＣ２の入力側ノードがロウレベルのとき、キャパシタＣ３によって昇圧電圧が形成されており、ＭＯＳＦＥＴＱ２をオン状態にしてキャパシタＣ２に電源電圧Ｖｄｄを伝える。このとき、ＭＯＳＦＥＴＱ４のゲートにも昇圧電圧が印加されており、上記キャパシタＣ１へのプリチャージ動作が行われている。上記キャパシタＣ３の入力ノードがロウレベルにされてから、上記キャパシタＣ２の入力ノードがハイレベルにされてキャパシタＣ２の出力側には昇圧電圧が形成される。これにより、ＭＯＳＦＥＴＱ３がオン状態となり、ＭＯＳＦＥＴＱ２のゲート，ソース間を短絡してＭＯＳＦＥＴＱ２をオフ状態にしてキャパシタＣ２の昇圧電圧が電源電圧Ｖｄｄに抜けてしまうのを防止するとともに、上記キャパシタＣ３へのプリチャージ動作を行う。
【００９１】
回路ＬＣ３は、上記回路ＬＣ２と基本的には同じ回路とされる。それにより制御されるＭＯＳＦＥＴＱ５は、上記回路ＬＣ２のようにキャパシタＣ１のプリチャージ動作を行うのではなく、かかるキャパシタＣ１で形成された昇圧電圧を出力させるためのものである。したがって、回路ＬＣ２とＣＬ３は、ノンオーバーラップの相補的なパルスで駆動される。つまり、波形図に示すように、上記ＭＯＳＦＥＴＱ４とＱ５の昇圧電圧を形成するために用いられる入力側のパルス信号ｐｃと信号ｇとは、波形図に示すように互いに逆相でノンオーバーラップとされる。この構成では、キャパシタＣ１〜Ｃ３で形成される昇圧電圧は、最大でも電源電圧Ｖｄｄの２倍と低く抑えることができる。そのため、素子の微細化による低い耐圧のＭＯＳＦＥＴで回路を構成することができるものである。
【００９２】
この実施例では、本来の昇圧電圧を形成するために、言い換えるならば、電源電圧Ｖｄｄが低い領域では、上記回路ＬＣ３のような昇圧回路だけ十分な昇圧電圧を得るのが難しいために、回路ＬＣ４とＬＣ５が追加される。回路ＬＣ４は、上記電源電圧Ｖｄｄのもとで形成されたパルス信号を、上記回路ＬＣ１〜ＬＣ３で形成された昇圧電圧に対応した電圧にレベル変換するレベル変換回路である。つまり、回路ＬＣ５は、回路ＬＣ３のような電源電圧Ｖｄｄで動作するのではなく、回路ＬＣ３で形成された昇圧電圧を利用してチャージポンプ動作を行うようにするものある。
【００９３】
この結果、回路ＬＣ５では、キャパシタＣ６とＣ７の入力側のノードのパルス信号のレベルが昇圧回路ＬＣ３で形成された昇圧電圧にされるものであるので、ＭＯＳＦＥＴＱ６のゲート電圧を高くすることができる。つまり、ＭＯＳＦＥＴＱ５は、そのしきい値電圧分だけレベル損失があるので前記のように十分な昇圧電圧を得ることが難しいが、ＭＯＳＦＥＴＱ６のゲートには上記昇圧電圧ＶＤＨを利用したより高い電圧が印加されるために、キャパシタＣ１で形成された電圧を効率よく出力昇圧電圧ＶＤＨとして出力させることができる。
【００９４】
回路ＬＣ３とＬＣ５とは、同時に動作するものであるが、電源投入直後ではＬＣ３により昇圧電圧ＶＤＨが形成され、ある程度まで昇圧電圧ＶＤＨが高くなると回路ＬＣ５の昇圧動作が支配的となり、目標とされる昇圧電圧まで到達させるものである。同図では、省略されているが、上記昇圧電圧ＶＤＨは、適当なレベル変換回路により降圧され所望の電圧に対応した基準電圧に到達したと判定されたなら、クロック信号ＣＫの供給が停止させられる。例えば、電源電圧Ｖｄｄを３．３Ｖにし、前記のように内部回路の動作電圧ＶＤＬを２．２Ｖに降圧した場合、ビット線のハイレベルは２．２Ｖにされるので、それに対してアドレス選択ＭＯＳＦＥＴの実効的なしきい値電圧分を加算した３．８Ｖのような昇圧電圧ＶＤＨに設定される。
【００９５】
このようなチャージポンプ回路の間欠的な動作によって、昇圧電圧ＶＤＨを前記のようなワード線の選択レベルに対応した高電圧になるような制御される。また、キャパシタＣ８は、昇圧電圧ＶＤＨを保持するキャパシタであり、ＭＯＳＦＥＴＱ７はその基板とソース，ドレインとのＰＮ接合を通して電源投入時にキャパシタＣ８へのチャージアップを行うＭＯＳＦＥＴであり、前記のような昇圧動作が開始されるとオフ状態にされるものである。
【００９６】
前記図１において、入出力インターフェス部を説明すると、次の通りである。アドレス端子Ａｄｄは、バンク（メモリマット）内のワード線の選択に用いられるＡＸ０〜ＡＸ７からなるロウアドレス信号と、カラム選択に用いられるＡＹ０〜ＡＹ２からなるカラムアドレス信号と、ＡＲ０〜ＡＲ３からなるロウ系のバンクアドレスを指定するバンクアドレス信号と、ＡＣ０〜ＡＣ３からなるカラム系のバンクアドレスを指定するバンクアドレス信号から構成される。
【００９７】
コマンド端子Ｃｏｍは、マスククロックを入力するクロック信号ＣＬＫと、当該サイクルがロウ系コマンド入力であることを示す制御信号ＣＲと、当該バンクを活性化するか非活性化するかを指示する制御信号ＢＡ、当該サイクルがカラム系コマンド入力であることを示す制御信号ＣＣと、読み出しか書き込みかを指示する制御信号ＲＷから構成される。そして、特別な制御信号として、ＲＡＭモジュール内部回路の動作を停止させる制御信号ＭＱ、及び内部のレジスタを初期化する制御信号ＲＥＳが設けられる。この他、前記のようなバイト単位での入出力に対してマスクを行う制御信号ＭＥ０〜７や、テスト用の制御端子も設けられるものである。
【００９８】
ロウ系のコマンドは次の通りである。
（１）ノーオペレーション（ＮＯＰ）
このコマンド（ＮＯＰ）は、クロック信号ＣＬＫの立ち上がりにおいて、信号ＣＲのロウレベル（＝“０”）で指定される。このコマンドは実行のコマンドではないが、ロウ系内部動作は継続される。
【００９９】
（２）バンクアクティブ（ＢＡ）
このコマンド（ＢＡ）は、クロック信号ＣＬＫの立ち上がりにおいて、信号ＣＲのハイレベル（＝“１”）と、信号ＢＡのハイレベル（＝“１”）により指定される。このコマンドによりＸアドレス信号ＡＸ０〜ＡＸ７とロウバンクアドレスＡＲ０〜ＡＲ３が指定され、かかるロウバンクアドレスで指定されたバンク（メモリマット）がアクティブにされ、上記Ｘアドレス信号ＡＸ０〜ＡＸ７で指定されたワード線が選択状態にされるとともにセンスアンプＳＡが活性化される。このコマンド（ＢＡ）は、汎用のＤＲＡＭにおいて、／ＣＡＳ（カラムアドレスストローブ）信号がハイレベルで、／ＲＡＳ（ロウアドレスストローブ）信号の立ち下がりに相当する。つまり、ロウ系の選択動作が行われ、指定されたバンクでは上記選択されたワード線のメモリセルについてリフレッシュ動作が実施される。
【０１００】
（３）バンクアクティブクローズ（ＢＣ）
このコマンド（ＢＣ）は、クロック信号ＣＬＫの立ち上がりにおいて、信号ＣＲのハイレベル（＝“１”）と、信号ＢＡのロウレベル（＝“０”）により指定される。このコマンドによりＸアドレス信号ＡＸ０〜ＡＸ７は無視され、ロウバンクアドレスＡＲ０〜ＡＲ３により指定されたバンクに対してプリチャージが実施される。つまり、選択ワード線が非選択状態にされるとともに、センスアンプＳＡは非活性化されて、相補ビット線やセンスアンプのコモンソース線等がハーフプリチャージ電位にされる。
【０１０１】
カラム系のコマンドは次の通りである。
（４）ノーオペレーション（ＮＯＰ）
このコマンド（ＮＯＰ）は、クロック信号ＣＬＫの立ち上がりにおいて、信号ＣＣのロウレベル（＝“０”）で指定される。このコマンドは実行のコマンドではないが、カラム系内部動作は継続される。
【０１０２】
（５）リード（ＲＤ）
このコマンド（ＲＤ）は、クロック信号ＣＬＫの立ち上がりにおいて、信号ＣＣのハイレベル（＝“１”）と、信号ＲＷのハイレベル（＝“１”）により指定される。このコマンドによりＹアドレス信号ＡＹ０〜ＡＹ３とカラムバンクアドレスＡＣ０〜ＡＣ３が指定され、かかるロウバンクアドレスで指定されたバンク（メモリマット）がアクティブにされ、上記Ｙアドレス信号ＡＹ０〜ＡＹ３で指定されたカラムスイッチがオン状態になって、前記のような１２８対の相補ビット線をグローバルビット線ＧＢＤに接続させるとともにリードアンプＲＡと出力バッファが活性化される。このコマンド（ＲＤ）は、汎用のＤＲＡＭにおいて、／ＲＡＳ（ロウアドレスストローブ）信号がロウレベルで、／ＣＡＳ（カラムアドレスストローブ）信号の立ち下がりにおいて／ＷＥ（ライトイネーブル）信号がハイレベルのときに相当し、信号ＣＭＥがハイレベル（（＝“１”）ならリード終了後には出力バッファはハイインピーダンス状態にされる。信号ＣＭＥがロウレベル（＝“０”）なら出力バッファは動作状態となり次の読み出し信号が出力されるまで上記出力動作を継続する。
【０１０３】
（６）ライト（ＷＴ）
このコマンド（ＷＴ）は、クロック信号ＣＬＫの立ち上がりにおいて、信号ＣＲのハイレベル（＝“１”）と、信号ＲＷのロウレベル（＝“０”）により指定される。このコマンドによりＹアドレス信号ＡＹ０〜ＡＹ３とカラムバンクアドレスＡＣ０〜ＡＣ３が指定され、かかるロウバンクアドレス信号ＡＹ０〜ＡＹ３で指定されたバンク（メモリマット）がアクティブにされ、上記Ｙアドレス信号ＡＹ０〜ＡＹ３で指定されたカラムスイッチがオン状態になって、前記のような１２８対の相補ビット線とグローバルビット線ＧＢＤに接続させるとともに、入力バッファを活性化して書き込みデータの取り込みを行うとともにライトアンプを活性化して書き込み動作を行う。このコマンド（ＷＴ）は、汎用のＤＲＡＭにおいて、／ＲＡＳ（ロウアドレスストローブ）信号がロウレベルで、／ＣＡＳ（カラムアドレスストローブ）信号の立ち下がりにおいて／ＷＥ（ライトイネーブル）信号がロウレベルのときに相当する。
【０１０４】
上記リード又はライトコマンドでは、信号ＢＥ０〜１５を用いて入出力データのマクスが可能となる。つまり、信号ＢＥ０〜１５により、１２８ビットを１６バイトに分け、バイト単位でのマクスを可能にするものである。リード時に信号ＢＥｉ（ｉ＝０〜１５）をハイレベル（＝“１”）にすると、出力がロウインピーダンスとなり当該バイトｉの出力が可能にされ、信号ＢＥｉ（ｉ＝０〜１５）をロウレベル（＝“０”）にすると、出力がハイインピーダンスとなり当該バイトｉの出力がマクスされる。ライト時に信号ＢＥｉ（ｉ＝０〜１５）をハイレベル（＝“１”）にするとデータの書き込みが行われ、信号ＢＥｉ（ｉ＝０〜１５）をロウレベル（＝“０”）にすると、データの書き込みが行われず、選択されたメモリセルでは以前のデータを保持（リフレッシュ）される。
【０１０５】
図１０には、この発明に係るＲＡＭモジュールの動作の一例を説明するためのタイミング図が示されている。同図には、ラスダンウモード（ページリード）の例が示されている。
【０１０６】
クロックＣＬＫの１サイクル目では、バンクアクティブコマンド（ＢＡ）が実行される。ラスダウン（Ｒａｓ ｄｏｗｎ）モードでは、その前にバンクアクティブクローズ（ＢＣ）が実行されない場合の動作であり、指定されたバンク（メモリマット）では、ワード線が選択され、センスアンプが動作状態のままにされている。このため、このラスダウンモードでは、自動的に当該バンクに対してバンクアクティブクローズ（ＢＣ）が実行される。バンクアクティブクローズ（ＢＣ）の実行のために、第１と第２の２サイクルが費やされる。したがって、上記バンクアクティブコマンド（ＢＡ）は第３サイクル目から実行される。つまり、クロック信号ＣＬＫの３サイクル（３〜５）を使って上記指定されたバンクアドレスのメモリマットにおいてワード線の選択動作及びセンスアンプの増幅動作が実行される。上記のような動作時間を確保するために、クロック信号ＣＬＫの第２ないし第５サイクルはノーオペレーション（ＮＯＰ）コマンドとされる。
【０１０７】
クロック信号ＣＬＫの６サイクル目において、リードコマンド（ＲＤ）が入力され、第１番目のカラムアドレス＃１指定がされ、２クロック遅れてそれに対応した読み出し信号＃１が出力される。この実施例のシンクロナスＤＲＡＭではＣＡＳレイテンシィは２にされるものである。つまり、カラムアドレスを入力してから、それに対応したデータが出力されるまで２クロックが費やされる。
【０１０８】
ページモードでは、上記信号ＣＣがハイレベルを維持し、クロック信号ＣＬＫに同期して次のカラムアドレスＡＹ，ＡＣが入力され、入力されたカラムアドレスＡＹ，ＡＣに対応してカラムスイッチの切り換えが行われるので、クロック信号ＣＬＫに同期したデータの連続読み出しが可能になる。同図では、２つのデータを連続して読み出す例を示しているが、１バンク当たり１メモリマットのときには、前記のようにカラムスイッチは８組設けられいるから、最大８サイクルにわたっての連続リードが可能になる。１バンク当たり、２つのメモリマットが割り当てられているときには、最大１６サイクルにわたっての連続リードが可能になるものである。なお、９サイクル目では、上記２番目のデータ＃２を出力させると同時に、前記同様なバンクアクティブ（ＢＡ）のコマンドを発行して、次のロウアドレスの選択を行うようにするものである。
【０１０９】
図１１には、この発明に係るＲＡＭモジュールの動作の他の一例を説明するためのタイミング図が示されている。同図には、ファーストモード（ページリード）の例が示されている。
【０１１０】
このファースト（Ｆａｓｔ）モードは、その前に前記バンクアクティブクローズ（ＢＣ）が実行されていることを前提とするものであり、クロックＣＬＫの１サイクル目で指定されたバンクアクティブ（ＢＡ）のコマンドが第１サイクル目からつまり、クロック信号ＣＬＫの３サイクル（１〜３）を使って上記指定されたバンクアドレスのメモリマットにおいてワード線の選択動作及びセンスアンプの増幅動作が実行される。上記のような動作時間を確保するために、クロック信号ＣＬＫの第２ないし第３サイクルはノーオペレーション（ＮＯＰ）コマンドとされる。
【０１１１】
クロック信号ＣＬＫの４サイクル目において、リードコマンド（ＲＤ）が入力される。このコマンドにおいて、前記同様に第１番目のカラムアドレス＃１指定がされ、２クロック遅れてそれに対応した読み出し信号＃１が出力される。上記同様にページモードでは、上記信号ＣＣがハイレベルを維持し、クロック信号ＣＬＫに同期して次のカラムアドレスＡＹ，ＡＣが入力され、入力されたカラムアドレスＡＹ，ＡＣに対応してカラムスイッチの切り換えが行われるので、クロック信号ＣＬＫに同期したデータの連続読み出しが行われるものである。
【０１１２】
同図では、２つのデータを連続して読み出す例を示しているが、１バンク当たり１メモリマットのときには、前記のようにカラムスイッチは８組設けられいるから、最大８サイクルにわたっての連続リードが可能になる。１バンク当たり、２つのメモリマットが割り当てられているときには、最大１６サイクルにわたっての連続リードが可能になるものである。ファーストモードでは、同図のように２番目のデータ＃２が出力されると、７サイクル目でバンクアクティブクローズ（ＢＣ）が入力されて、２サイクルを費やしてプリチャージ動作が実施される。したがって、次の読み出しのためのバンクアティブコマンドの入力は、９サイクル目となる。
【０１１３】
前記ラスダンウモードでは、逐一バンクアクティブクローズ（ＢＣ）コマンドを発行せず、読み出しデータが存在するバンクを任意に指定するだけでよいので使い勝手が良いが、その反面バンクアクティブ（ＢＡ）を入力してから、データが出力されるまでの時間ＬＡ１が６サイクル費やされてしまう。これに対して、ファーストモードでは、必要なデータの読み出し（又は書き込み）が終了した後は当該バンクに対して逐一バンクアクティブクローズ（ＢＣ）コマンドを発行するという煩わしさはあるが、バンクアクティブ（ＢＡ）を入力してから、データが出力されるまでの時間ＬＡ２が４サイクルと高速にできるという利点が生じるものである。したがって、上記いずれのモードを使用するかは、データの種類やデータ処理手順に対応して最適なものを選択するようにできるものである。
【０１１４】
図１２には、この発明に係るＲＡＭモジュールの動作の他の一例を説明するためのタイミング図が示されている。同図には、ラスダンウモード（ページライト）での例が示されている。
【０１１５】
基本的には前記図１０のぺージリードの場合と同様である。ただし、６サイクル目に入力されるコマンドがリードコマンド（ＲＤ）に代えてライトコマンド（ＷＴ）され、それに対応して書き込みデータＤが入力されて、ライトアンプによりメモリセルに書き込まれるという動作に変わるだけである。
【０１１６】
図１３には、この発明に係るＲＡＭモジュールの動作の他の一例を説明するためのタイミング図が示されている。同図には、ファーストモード（ページライト）の例が示されている。
【０１１７】
基本的には前記図１１のページリードと同様である。ただし、４サイクル目に入力されるコマンドがリードコマンド（ＲＤ）に代えてライトコマンド（ＷＴ）され、それに対応して書き込みデータＤが入力されて、ライトアンプによりメモリセルに書き込まれるという動作に変わるだけである。
【０１１８】
図１２及び図１３では、２つのデータを連続して書き込む例を示しているが、１バンク当たり１メモリマットのときには、前記のようにカラムスイッチは８組設けられいるから、最大８サイクルにわたっての連続ライトが可能になる。１バンク当たり、２つのメモリマットが割り当てられているときには、最大１６サイクルにわたっての連続ライトが可能になる。そして、前記信号ＢＥｉを組み合わせれば、バイト単位でのマスクが可能になるものである。このような信号ＢＥｉを用いたマスク機能は、前記リードモードにおいも同様である。
【０１１９】
バンク制御方式は、各バンクは互いに独立してを動作し、活性／非活性、読み出し／書き込みはバンク毎に行われる。同一バンクに対して連続してバンクアクティブコマンド（ＢＡ）を発行するには、前記ラスダンウモードを行うために最適でも２クロック期間を置く必要がある。つまり、前のＢＡコマンドは後のＢＡコマンドでのラスダンウ機能で無効にされる。バス衝突の制約により、複数バンクにリード／ライトコマンドを同時に発行してはならない。このような条件のもとで、複数のバンクを順次に指定して、パイプライン動作による連続データの入出力も可能になるものである。各バンクの制御をバンクアクティブコマンド（ＢＡ）とバンクアクティブクローズコマンド（ＢＣ）により行うという制御方式は、一見すると面倒であるように思えるが、任意の必要なタイミングでのデータ入出力に絶大な効果を発揮するものとなる。つまり、バンクアクティブコマンド（ＢＡ）を発行しておけば、かかるバンクはその状態を維持するものであり、必要なタイミングでかかる前記リード（ＲＤ）又はライト（ＷＴ）のコマンドを発行すれば直ちにデータ入出力ができるために、複数のバンクを用いたパイプライン動作に有益なものとなる。この実施例では、データ処理時間もしくはプリチャージ時間等でサイクルが複数必要となるが、高速に動作させるためであり、低速での動作の場合にはこの限りではない。
【０１２０】
この実施例では、ダイナミック型メモリセルを用いるものであるが、リフレッシュ専用のコマンドを持たないし、ＲＡＭモジュールにおいてリフレッシュ制御回路も持たない。この理由は、ＲＡＭモジュール自体のメモリマット数を記憶容量に応じて設定すること、及びＲＡＭモジュール自体を複数個搭載する場合を考慮したものである。つまり、ＲＡＭモジュールにリフレッシュ制御回路を設けると、複数のＲＡＭモジュールを搭載する場合には、リフレッシュ制御回路が重複して半導体集積回路装置に設けられることとなって無駄が生じる虞れがあるからである。
【０１２１】
この実施例では、ＲＡＭモジュールの外部にリフレッシュ制御回路を設ける構成にする。この構成により、複数のＲＡＭモジュールが搭載された場合においても、リフレッシュ制御回路を共通化できる。また、ＲＡＭモジュールにおいては、前記のようにロウ系選択動作とカラム系選択動作とが独立して行われることから、リフレッシュ制御回路によりリフレッシュアドレスと、バンクアクティブコマンド（ＢＡ）とバンクアクティブクローブコマンド（ＢＣ）とを発行するようにしてリフレッシュ動作を行わせるようにすればよい。
【０１２２】
この実施例のＲＡＭモジュールは、それが搭載された半導体集積回路装置が電源電圧が供給された状態で何も動作を行わないスタンバイ状態にされたなら、リフレッシュ動作を含めて一切の回路動作が停止させられて、電流が流れないようなフルスタンバイ又はスーパースタンバイモードを持つ。このようなモード設定のために前記制御信号ＭＱが利用される。信号ＭＱを活性化させると、ＲＡＭモジュールは、前記電源回路ＶＣを構成するチャージポンプ回路及びハーフプリチャージ電圧やプレート電圧を形成する分圧回路も直流電流が流れないようにされる。したがって、保持したい記憶データが存在するなら、スタティック型ＲＡＭを搭載しておいて、上記フルスタンバイ又はスーパースタンバイモードの直前に上記スタティック型ＲＡＭに上記ダイナミック型ＲＡＭの記憶データを退避させるようにすればよい。
【０１２３】
この実施例のＲＡＭモジュールにおいては、前記のようにカラム系とロウ系との選択動作が、各バンク毎に独立して行われるものである。つまり、前記のようてバンクアクティブクローズ（ＢＣ）を発行しない限り、そのメモリバンクはアクティブ状態を維持するものとなる。そこで、アクティブ状態であるかを調べて逐一そのバンクを指定して上記バンクアクティブクローズ（ＢＣ）を発行するのは面倒であるのでリセット機能が付加される。つまり、前記制御信号ＲＥＳをアクティブにすると、動作状態を維持しているレジスタがリセットされ、言い換えるならば、各メモリマットにおいて選択動作がリセットされて自動的にプリチャージ動作に入り上記クローズ状態にされる機能が付加される。
【０１２４】
図１４には、この発明に係るＲＡＭモジュールが搭載された半導体集積回路装置の一実施例のブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術よって単結晶シリコンのような１個の半導体基板上において形成される。
【０１２５】
この実施例の半導体集積回路装置は、３Ｄグラフィック処理のようなデータ処理に向けられ、家庭用ゲーム機におけるグラフィックレンダリングＬＳＩとして用いることができる。この実施例では、コマンド，ソース画像用に４Ｍビット、表示、描画用にそれぞれ２Ｍビットずつ、合計８ＭビットのＳＤＲＡＭ（シンクロナスダイナミック型ＲＡＭ）と約５万ゲートからなる描画プロセッサ、ＤＭＡ制御回路及びバス制御回路と表示回路から構成される。
【０１２６】
上記ＳＤＲＡＭは、前記実施例のようなＲＡＭモジュールを組み合わせて構成される。例えば、上記のように約２５６Ｋビットのメモリマットを８個組み合わせて２Ｍビットからなる表示，描画用のＳＤＲＡＭ２と３が構成される。また、上記約２５６Ｋビットのメモリマットを１６個搭載して約４Ｍビットからなるコマンド，ソース画像用のＳＤＲＡＭ１が構成される。
【０１２７】
上記２つのＳＤＲＡＭ１と２は、時間的に交互に描画用と表示用に切り換えられる。例えば、偶数フレーム０のときは、２つのＳＤＲＡＭのうち一方のＳＤＲＡＭ１の画像データを読み出して、バス制御と表示回路を通して外部の表示プロセッサを介してＣＲＴ等の表示装置のラスタスキャンタイミングに同期した表示データを出力さているときには、他方のＳＤＲＡＭ２を描画用として用いて更新すべき画像データの書き込みが行われる。奇数フレーム１のときは、上記とは逆に２つのＳＤＲＡＭのうち他方のＳＤＲＡＭ２の画像データを読み出して、バス制御と表示回路を通して外部の表示プロセッサを介してＣＲＴ等の表示装置のラスタスキャンタイミングに同期した表示データを出力さているときには、上記一方のＳＤＲＡＭ１を描画用として用いて更新すべき画像データの書き込みが行われる。
【０１２８】
上記のように表示動作と描画動作とを交互に切り換えて行うことにより、表示フレームに対応した短い時間を有効に生かして、３Ｄグラフィック画像の描画と表示を行うことができる。上記のような表示用として用いられるときには、大量のデータを連続して読み出す必要があるために、バンク当たりのメモリマット数を２として１回のメモリアクセスにより連続して読み出されるデータ数を多く設定する。これに対して、描画用として用いられるときには、上記表示動作期間中において変更したい部分を高速に書き換えるためにバンク数を多く設定して、パイプライン処理による高速書き込み動作とする。この実施例のＲＡＭモジュールでは、前記のようにバンク構成の切り換えが制御信号ＲＦＴＮにより行えるものであるので、その動作モードに応じた効率のよいメモリ動作が行えるようにされる。
【０１２９】
このことは、コマンド，ソース画像用のＳＤＲＡＭ１についても同様である。例えば、ゲートプログラム等が格納されたＣＤから読み出されたプログラムコマンドやソース画像の取り込みには、バンク当たりのメモリマット数を多くして大量のデータを高速に書き込むようにし、描画動作のときにはバンク数を多くしてパイプライン動作によって必要なデータのみを高速に変更させることにより、高速な３Ｄグラフィックデータの作成が可能になるものである。
【０１３０】
前記ＲＡＭモジュールの各メモリマットに設けられたバンクアドレス生成回路を、各ＳＤＲＡＭ１ないしＳＤＲＡＭ３をアクセスを制御するバス制御回路の自己認識回路ＩＤＧに利用する。つまり、前記メモリマットのバンクアドレスの割り付けと同様に自己認識回路ＩＤＧの加算回路を直列形態に接続し、それぞれの自己認識用アドレスを割り付ける。そして、描画プロセッサからのＩＤ情報との比較一致によりバス制御回路の選択を行う。つまり、バス制御回路を通して上記ＳＤＲＡＭの選択的なメモリアクセスの制御が可能にされる。このように半導体集積回路装置に形成される１チップマイクロコンピュータシステム等において、周辺回路のアドレス割り付けを上記同様な加算回路又は減算回路を利用した自己認識回路ＩＤＧに利用することができるものである。
【０１３１】
前記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 論理回路と混在して搭載されるＲＡＭとして、複数のワード線と複数のビット線の交点に複数からなるメモリセルが配置されてなるメモリアレイと、上記ワード線とビット線の選択動作を行うアドレス選択回路とを含むメモリマットの複数個に対して１つの制御回路を共通に設ける構成とし、必要な記憶容量に対応してメモリマット数を決めるとともに、上記メモリマットに＋１又は−１の演算動作を行う演算回路を設けてそれを縦列形態に接続し、初段の演算回路の入力端子にはアドレス設定用の固定的に形成され又はプログラマブルに形成されたアドレス信号を供給して上記演算回路に供給された入力信号又は出力信号を自己に割り当てられたアドレス信号とし、メモリアクセスの際に入力されたアドレス信号とを比較回路で一致比較して各メモリマットにおいて上記一致信号によりアドレス選択動作を活性化させるという構成を採ることにより、各メモリマットを標準化されたものを用いることができ、ＲＡＭモジュールの設計管理を簡素化できるという効果が得られる。
【０１３２】
（２） 上記メモリマットの数をＲＡＭモジュールとしての必要な記憶容量に対応して任意に設定することにより、用途に応じた柔軟な対応ができるという効果が得られる。
【０１３３】
（３） 上記メモリアレイとして、マトリックス配置されたダイナミック型メモリセル、上記メモリセルが接続されたビット線に読み出されたメモリセルの記憶情報を読み出して増幅して、メモリセルの記憶電荷をもとの状態に戻すセンスアンプ、上記ビット線の電位をプリチャージさせるプリチャージ回路及びビット線を上記複数のメモリマットに対して共通にされるグローバルビット線に接続させるカラムスイッチからなるＤＲＡＭ回路を利用することにより、高集積化と大記憶容量化が可能になるという効果が得られる。
【０１３４】
（４） 上記メモリマットは、それぞれのメモリマットに独立に割り当てられた２進情報からなるバンクアドレス情報と、入力されたバンクアドレス情報とをそれぞれ一致比較を行う第１と第２の判定回路を設け、上記第１の判定結果により上記ワード線の選択動作に用いられるＸ系のアドレス信号又はそのデコード結果を有効にし、上記第２の判定結果により上記ビット線の選択動作に用いられるＹ系のアドレス信号又はそのデコード結果を有効にするとともに、上記第１の判定回路に対して同時動作させるメモリマット数に対応したアドレス情報のビットを強制的に一致状態にさせることによりバンク構成の切り換えが可能になるという効果が得られる。
【０１３５】
（５） 上記ワード線を選択するＸ系アドレス選択回路をＸ系アドレス信号を複数組に分けてプリデコートするプリデコード回路と、上記プリデコード信号を受ける直列形態のＭＯＳＦＥＴを含むＡＮＤ構成のロウデコーダで構成し、上記ロウデコーダにより形成されたワード線選択信号を受けてワードドライバでワード線を選択するようにし、上記第１の判定回路により形成された判定結果により上記プリデコード回路又はロウデコーダの動作を制御して選択されたメモリマットのみにおいてワード線の選択動作を行わせるようにすることにより、第１の判定結果に従ったメモリマットのロウ系選択動作の制御が可能になるという効果が得られる。
【０１３６】
（６） 上記縦列形態に接続された複数のメモリマットのうち最終段のメモリマットに対応した上記演算回路の入力信号又は出力信号と、上記メモリアクサセスの際に入力されたアドレス信号との大小比較を行うオーバーフローチェック回路を更に設け、上記オーバーフローチェック回路で検出されたオーバーフロー検出信号により上記メモリマットからの読み出し信号を増幅するリードアンプの動作う強制的に停止させるとともに、上記ＲＡＭモジュールの外部へ送出することにより、リードアンプでの無駄な電流消費を抑えるとともに、動作エラーを未然に防止することができるという効果が得られる。
【０１３７】
（７） 上記制御回路に上記縦列形態に接続された複数のメモリマットのうち最終段のメモリマットに対応した上記演算回路の出力信号を受けて搭載されたメモリマット数検出回路を設け、上記メモリマットに対して共通に供給する制御信号又はタイミング信号を形成する駆動回路の負荷が上記メモリマット数に無関係にほぼ一定になるように調整することにより、タイミングマージンの拡大を図ることができるという効果が得られる。
【０１３８】
（８） 上記各メモリマットは上記制御信号又はタイミング信号の伝達経路にダミー負荷回路を設け、各メモリマットに対してそれに搭載されたダミー負荷回路の接続数を制御回路により指定して全体としての駆動回路の負荷を上記メモリマット数に無関係にほぼ一定になるように調整することにより、ダミー負荷を各メモリマットに分散して配置させるものあるから簡単な構成によりタイミングマージンの拡大を図ることができるという効果が得られる。
【０１３９】
（９） 上記制御回路と複数からなるメモリマットとを一直線上に並べて配置してＲＡＭモジュールを構成し、制御回路から最も遠い位置に配置されたメモリマットの上記演算回路を初段回路とし、上記制御回路に隣接して配置されたメモリマットの上記演算回路が最終段回路となるように接続して、上記制御回路又は制御回路側に上記オーバローフローチェック回路を設け、上記メモリマットからの読み出し信号を増幅するリードアンプと外部回路にオーバーフロー検出信号を送出させる回路とを上記制御回路に搭載することにより、信号の流れに沿った回路配置が可能となり合理的な回路レイアウトにできるという効果が得られる。
【０１４０】
（１０） 制御回路と複数からなるメモリマットとが一直線上に並べて配置してＲＡＭモジュールを構成し、制御回路から最も遠い位置に配置されたメモリマットの上記演算回路を初段回路とし、上記制御回路に隣接して配置されたメモリマットの上記演算回路を最終段回路となるよう接続し、上記制御回路に設けられた上記メモリマット数検出回路に上記最終段の演算回路の出力信号を供給することにより、信号の流れに沿った回路配置が可能となり合理的な回路レイアウトにできるという効果が得られる。
【０１４１】
（１１） 上記制御回路には、ロウ系とカラム系のアドレス信号を独立して供給するようにし、上記独立して入力されたロウ系とカラム系のアドレス信号に対応して各メモリマットに対してロウ系の選択動作とカラム系の選択動作を行わせることにより、バンク構成の切り換えに対応した柔軟なメモリ選択動作が可能になるという効果が得られる。
【０１４２】
（１２） 上記ロウ系とカラム系のアドレス信号は、ＲＡＭモジュールの外部から供給されるクロック信号に同期し、ロウ系及びカラム系の各回路の動作を指示する制御信号とともに入力し、上記アドレス信号にはワード線選択される１ないし複数のメモリマットを指定するアドレス信号も含むようにし、上記ロウ系回路の動作の指示は、ロウ系選択動作の動作開始と、ロウ系の選択動作を終了してプリチャージ動作を指示する動作終了との２種類を設けることにより、複数のメモリバンクを用いたパイプライン動作等のように任意のタイミングでの選択動作を可能にできるという効果が得られる。
【０１４３】
（１３） 上記ロウ系回路の動作として、直前の状態が上記ロウ系選択動作なら以前の動作を終了させてプリチャージ動作を行い、その後に上記入力されたアドレス信号に対応したロウ系の選択動作を自動的に行い、上記直前の状態が上記動作終了状態なら上記入力されたアドレス信号に対応したロウ系の選択動作を行うようにすることにより、使い勝手のよいメモリアクセスが可能になるという効果が得られる。
【０１４４】
（１４） 上記ＲＡＭモジュールにリセット入力端子を設け、かかるリセット入力端子に所定のリセット信号を入力することにより上記ロウ系及びカラム系の選択動作を強制的に終了させて各メモリマットの選択回路をプリチャージ状態にするという機能を付加することにより、上記バンク制御方式のもとでの使い勝手を良くすることができるという効果が得られる。
【０１４５】
（１５） 上記ＲＡＭモジュールは、半導体集積回路装置に電源電圧が供給された状態において、少なくともメモリセルの情報保持時間を超える長い時間に渡って各回路の動作に電流が流れ無い状態させられるというフルスタンバイ状態にする機能を設けることにより、半導体集積回路装置の動作に見合った合理的なメモリ制御が可能になり、低消費電力化を実現できるという効果が得られる。
【０１４６】
（１６） １つの半導体集積回路装置において、複数からなる特定の回路機能を持つ回路ブロックを搭載し、上記回路ブロックにおいて複数ビットからなるアドレス設定用の入力信号に対して＋１の加算又は−１の減算動作を行わせる演算回路と、上記演算回路に供給された入力信号又は出力信号を自己に割り当てられたアドレス信号として外部アドレス信号との一致比較を判定する比較回路を設け、上記複数からなる上記回路ブロックにおける演算回路を縦列形態に接続し、初段の回路ブロックの演算回路の入力端子には固定的なアドレス信号を供給するととともに、各回路ブロックにおいて上記一致信号によりその回路ブロックを活性化するようにすることによって、半導体集積回路装置に設けられる回路ブロックのアドレス割り付けを簡単にできるという効果が得られる。
【０１４７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、１つのメモリマットに設けられるメモリアレイの記憶容量は、種々の実施形態を採ることができる。メモリアレイは、その中央部分にセンスアンプ、プリチャージ回路、及びカラムスイッチを配置し、両側にメモリセルを配置するというシェアードセンスアンプ方式を採用するものであってもよい。ダイナミック型メモリセルが形成される半導体領域には、前記のような基板電圧ＶＢＢではなく回路の接地電位とするものであってもよい。
【０１４８】
この場合、ダイナミック型メモリセルにおけるアドレス選択ＭＯＳＦＥＴでのリーク電流を減らすために、言い換えるならば、メモリセルの情報保持特性を維持するためにビット線のロウレベル電位を回路の接地電位より高くするといういわゆるＢＳＧ（ブーステッドセンスグランド）方式を採用するものであってもよい。また、ビット線の電位を電源電圧に対してアドレス選択ＭＯＳＦＥＴのしきい値電圧分だけ降圧した電圧とし、ワード線の選択レベルを電源電圧を用いるようにして昇圧回路を省略するものであってもよい。あるいは、上記両者を組み合わせるものとしてもよい。このようにすると、ＲＡＭモジュールと外部に設けられたＣＭＯＳ論理回路との素子プロセスの整合性が良くなりその簡素化が可能になる。
【０１４９】
ＲＡＭモジュールに搭載されるメモリマットは、上記のようなダイナミック型メモリセルを用いるものの他、スタティック型メモリセルを用いる構成とするものであってもよし、あるいは不揮発性メモリ等のセルを用いるものであってもよい。この発明は、ＲＡＭモジュールを搭載した半導体集積回路装置に広く利用できる。
【０１５０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、論理回路と混在して搭載されるＲＡＭとして、複数のワード線と複数のビット線の交点に複数からなるメモリセルが配置されてなるメモリアレイと、上記ワード線とビット線の選択動作を行うアドレス選択回路とを含むメモリマットの複数個に対して１つの制御回路を共通に設ける構成とし、必要な記憶容量に対応してメモリマット数を決めるとともに、上記メモリマットに＋１又は−１の演算動作を行う演算回路を設けてそれを縦列形態に接続し、初段の演算回路の入力端子にはアドレス設定用の固定的に形成され又はプログラマブルに形成されたアドレス信号を供給して上記演算回路に供給された入力信号又は出力信号を自己に割り当てられたアドレス信号とし、メモリアクセスの際に入力されたアドレス信号とを比較回路で一致比較して各メモリマットにおいて上記一致信号によりアドレス選択動作を活性化させるという構成を採ることにより、各メモリマットを標準化されたものを用いることができ、ＲＡＭモジュールの設計管理を簡素化できる。
【図面の簡単な説明】
【図１】この発明に係るＲＡＭモジュールの一実施例を示すブロック図である。
【図２】この発明に係るＲＡＭモジュールにおけるバンクアドレス設定方式を説明するための概略ブロック図である。
【図３】この発明に係るＲＡＭモジュールにおけるバンクアドレス設定回路の他の一実施例を説明するための概略ブロック図である。
【図４】この発明に係るＲＡＭモジュールの他の一実施例を示す概略ブロック図である。
【図５】この発明に係るバンクアドレス生成回路とバンクアドレス一致比較回路の一実施例を示す回路図である。
【図６】上記ＲＡＭモジュールのメモリマットにおけるメモリアレイ、ワード線選択回路の一実施例を示す回路図である。
【図７】上記ＲＡＭモジュールのロウデコーダとそれに設けられるワードドライバの一実施例を示す具体的回路図である。
【図８】図３に示した電源回路の一実施例を示すブロック図である。
【図９】図８のＶＤＨ（昇圧電圧）発生回路の一実施例を示す回路図である。
【図１０】この発明に係るＲＡＭモジュールの動作の一例を説明するためのタイミング図である。
【図１１】この発明に係るＲＡＭモジュールの動作の他の一例を説明するためのタイミング図である。
【図１２】この発明に係るＲＡＭモジュールの動作の他の一例を説明するためのタイミング図である。
【図１３】この発明に係るＲＡＭモジュールの動作の他の一例を説明するためのタイミング図である。
【図１４】この発明に係るＲＡＭモジュールが搭載された半導体集積回路装置の一実施例を示すブロック図である。
【符号の説明】
ＭＡＲＹ…メモリアレイ、ＳＡ…センスアンプ、ＲＤＥＣ…ロウデコーダ、ＣＳＷ…カラムスイッチ、ＢＡＧ…バンクアドレス生成回路、ＢＡＣＰ…バンクアドレス一致比較回路、ＴＧ…タイミング発生回路、ＣＳＥＬ…カラムセレクタ、ＧＢＤ…グローバルビット線、ＲＷＡｍｐ…リード・ライトアンプ、ＶＣ…電源回路、ＣＯＭＤ…コマンドデコーダ、ＢＤＶ…バスドライバ、ＯＶＦＣ…オーバーフローチェック回路、ＷＤ０〜ＷＤｎ…ワードドライバ、
Ｑ１〜Ｑ１６…ＭＯＳＦＥＴ、Ｑｍ…アドレス選択ＭＯＳＦＥＴ、Ｃｓ…記憶キャパシタ、Ｃ１〜Ｃ８…キャパシタ。
Claims (14)
- 複数のメモリマットと、これら複数のメモリマットに共通に設けられた制御回路とを含むＲＡＭモジュールを有し、
上記複数のメモリマットのそれぞれは、
複数のワード線と、複数のビット線と、上記複数のワード線と上記複数のビット線の交点に複数からなるメモリセルが配置されてなるメモリアレイと、
上記ワード線とビット線の選択動作を行うアドレス選択回路と、
演算回路と、
第１及び第２判定回路とを備え、
上記演算回路は、複数ビットからなるアドレス信号を入力信号として＋１の加算又は−１の減算動作を行わせた出力信号を形成し、
上記第１判定回路は、上記演算回路に供給された入力信号又は出力信号を自己に割り当てられたアドレス信号としてメモリアクセスの際に入力されたロウ系バンクアドレス信号と比較一致を行い、
上記第２判定回路は、上記アドレス信号とメモリアクセスの際に入力されたカラム系バンクアドレス信号と比較一致を行い、
上記アドレス選択回路は、上記第１判定回路の判定結果により一致した場合、上記ワード線の選択動作に用いられるロウ系のアドレス信号又はそのデコード結果を有効とし、上記第２判定回路の判定結果により一致した場合、上記ビット線の選択動作に用いられるカラム系のアドレス信号又はそのデコード結果を有効とし、
上記複数のメモリマットは、縦列形態に配置され、第１段目とされるメモリマットの上記演算回路の入力端子には固定的に形成され又はプログラマブルに形成された上記アドレス信号が上記入力信号として供給され、第２段目から最終段までとされるメモリマットの上記演算回路の入力端子にはそれぞれ前段とされるメモリマットの上記演算回路の出力信号が上記入力信号として供給され、
上記制御回路は、バンク当たりのメモリマット数に対応した制御信号を生成し、
上記第１判定回路は、上記自己に割り当てられたアドレス信号のうち所定の下位ビットを上記制御信号により縮退させるゲート回路を更に有し、上記縮退されたアドレス信号の下位ビットとロウ系バンクアドレス信号の対応する下位ビットが一致するかどうかに関係なく、上位ビット側の比較一致結果を出力することを特徴とする半導体集積回路装置。 - 請求項１において、
上記バンク当たりのメモリマット数は、ＲＡＭモジュールとしての１つのバンク当たりの必要な記憶容量に対応して２のべき乗個に設定されることを特徴とする半導体集積回路装置。 - 請求項１又は２において、
上記制御回路と上記複数のメモリマットとの間を接続するグローバルビット線を更に有し、
上記メモリセルは、ダイナミック型メモリセルから構成されるものであり、
上記メモリマットには、
上記ビット線に読み出されたメモリセルの記憶情報を読み出して増幅してメモリセルの記憶電荷をもとの状態に戻すセンスアンプと、
上記ビット線の電位をプリチャージさせるプリチャージ回路と、
上記ビット線を上記グローバルビット線に接続させるカラムスイッチとが含まれることを特徴とする半導体集積回路装置。 - 請求項３において、
上記アドレス選択回路は、
ロウ系アドレス信号を複数組に分けてプリデコートするプリデコード回路と、
上記プリデコード信号を受ける直列形態のＭＯＳＦＥＴを含むＡＮＤ構成のロウデコーダと、
上記ロウデコーダにより形成されたワード線選択信号を受けてワード線を選択するワードドライバとを含み、
上記第１判定回路の一致信号により上記プリデコード回路又はロウデコーダの動作を制御して選択されたバンクにおいてワード線の選択動作を行うことを特徴とする半導体集積回路装置。 - 請求項１において、
上記縦列形態に配置された複数のメモリマットのうち最終段のメモリマットに対応した上記演算回路の入力信号又は出力信号と、上記メモリマットのメモリアクセスの際に入力された上記カラム系バンクアドレス信号との大小比較を行うオーバーフローチェック回路を更に有し、
上記ＲＡＭモジュールは、上記オーバーフローチェック回路で検出されたオーバーフロー検出信号により上記メモリマットからの読み出し信号を増幅するリードアンプの動作を強制的に停止させるとともに、上記オーバーフロー検出信号をＲＡＭモジュール外部へ送出することを特徴とする半導体集積回路装置。 - 請求項２において、
複数のダミー負荷回路を更に備え、上記ダミー負荷回路のそれぞれは１つのメモリマットに相当するものであり、
上記制御回路は、
上記縦列形態に配置された複数のメモリマットのうち最終段のメモリマットに対応した上記演算回路の出力信号を受け、搭載されたメモリマット数を検出するメモリマット数検出回路を更に備え、
上記メモリマット数検出回路の検出信号により上記ダミー負荷回路の接続数を指定して上記メモリマットに対して共通に供給する制御信号又はタイミング信号を形成する駆動回路の負荷が上記メモリマット数に無関係にほぼ一定になるようにすることを特徴とする半導体集積回路装置。 - 請求項６において、
上記各メモリマットは、
上記制御信号又はタイミング信号の伝達経路に上記複数のダミー負荷回路を有し、
上記制御回路から指定された制御信号により上記ダミー負荷回路を上記伝達経路に接続し、
上記制御回路は、
上記メモリマット数検出回路の検出信号により各メモリマットに対して上記ダミー負荷回路の接続数を指定する上記制御信号を形成し、上記駆動回路の負荷が上記メモリマット数に無関係にほぼ一定になるようにすることを特徴とする半導体集積回路装置。 - 請求項６において、
上記制御回路は、
上記複数のダミー負荷回路を有し、
上記メモリマット数検出回路の検出信号により上記駆動回路の出力部に接続される上記ダミー負荷回路の数を指定して上記駆動回路の負荷が上記メモリマット数に無関係にほぼ一定になるようにすることを特徴する半導体集積回路装置。 - 請求項５において、
上記ＲＡＭモジュールは、上記制御回路と上記複数からなるメモリマットとが一直線上に並べられて構成され、
上記制御回路から最も遠い位置に配置された上記メモリマットの上記演算回路が初段回路とされ、上記制御回路に隣接して配置された上記メモリマットの上記演算回路が最終段回路となるよう配置され、
上記オーバローフローチェック回路は、上記制御回路又は制御回路側に設けられ、
上記リードアンプと上記オーバーフロー検出信号を上記ＲＡＭモジュール外部に送出させる回路とは、上記制御回路に設けられることを特徴とする半導体集積回路装置。 - 請求項６において、
上記ＲＡＭモジュールは、上記制御回路と上記複数からなるメモリマットとが一直線上に並べられて構成され、
上記制御回路から最も遠い位置に配置された上記メモリマットの上記演算回路が初段回路とされ、上記制御回路に隣接して配置された上記メモリマットの上記演算回路が最終段回路となるよう配置され、
上記制御回路に設けられた上記メモリマット数検出回路に上記最終段の演算回路の出力信号が供給されることを特徴とする半導体集積回路装置。 - 請求項１において、
上記制御回路は、ロウ系とカラム系のアドレス信号が独立して供給され、上記独立して入力されたロウ系とカラム系のアドレス信号に対応して各メモリマットに対してロウ系の選択動作とカラム系の選択動作を行わせることを特徴とする半導体集積回路装置。 - 請求項１１において、
上記ロウ系とカラム系のアドレス信号は、ＲＡＭモジュールの外部から供給されるクロック信号に同期し、ロウ系及びカラム系の各回路の動作を指示する制御信号とともに入力されるものであり、
上記ロウ系選択動作は、（Ａ）ロウ系選択動作の動作開始を指示した時の状態がバンクアクティブ状態ならば、バンクをクローズしてプリチャージ動作を自動的に行い、その後に上記入力されたロウ系のアドレス信号に対応したロウ系の選択動作を行い、（Ｂ）ロウ系選択動作の動作開始を指示した時の状態がプリチャージ状態ならば、上記入力されたロウ系のアドレス信号に対応したロウ系の選択動作を行うことを特徴とする半導体集積回路装置。 - 請求項１１において、
上記ＲＡＭモジュールは、リセット入力端子を持ち、かかるリセット入力端子に所定のリセット信号が入力されるとバンクアクティブ状態にある複数のメモリマットを一度にバンククローズしてプリチャージ状態にすることを特徴とする半導体集積回路装置。 - 請求項２において、
上記ＲＡＭモジュールは、半導体集積回路装置に電源電圧が供給された状態において、リフレッシュ動作を含めて一切の回路動作を停止するフルスタンバイ状態を備えることを特徴とする半導体集積回路装置。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11942143B2 (en) | 2021-04-23 | 2024-03-26 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
Families Citing this family (121)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7187572B2 (en) * | 2002-06-28 | 2007-03-06 | Rambus Inc. | Early read after write operation memory device, system and method |
| US7380092B2 (en) * | 2002-06-28 | 2008-05-27 | Rambus Inc. | Memory device and system having a variable depth write buffer and preload method |
| JP4039532B2 (ja) * | 1997-10-02 | 2008-01-30 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| DE19944738C2 (de) * | 1999-09-17 | 2001-08-02 | Infineon Technologies Ag | Segmentierte Wortleitungsarchitektur zur Aufteilung einer Wortleitung in mehrere Bänke für Zellenfelder mit langen Bitleitungen |
| US6232872B1 (en) * | 1999-10-14 | 2001-05-15 | International Business Machines Corporation | Comparator |
| US6278633B1 (en) * | 1999-11-05 | 2001-08-21 | Multi Level Memory Technology | High bandwidth flash memory that selects programming parameters according to measurements of previous programming operations |
| US6563746B2 (en) * | 1999-11-09 | 2003-05-13 | Fujitsu Limited | Circuit for entering/exiting semiconductor memory device into/from low power consumption mode and method of controlling internal circuit at low power consumption mode |
| JP2001155483A (ja) | 1999-11-30 | 2001-06-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100872213B1 (ko) | 2000-07-07 | 2008-12-05 | 모사이드 테크놀로지스, 인코포레이티드 | 메모리 소자에서의 읽기 명령 수행 방법 |
| JP4250325B2 (ja) * | 2000-11-01 | 2009-04-08 | 株式会社東芝 | 半導体記憶装置 |
| JP4671512B2 (ja) * | 2001-02-01 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体メモリ |
| US7215308B2 (en) * | 2001-08-08 | 2007-05-08 | Sony Corporation | Display drive method, display element, and display |
| JP2003133417A (ja) * | 2001-10-26 | 2003-05-09 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びその設計方法 |
| KR100438893B1 (ko) * | 2001-12-27 | 2004-07-02 | 한국전자통신연구원 | 뱅크 인식을 이용한 고속 ｓｄｒａｍ 제어 장치 및 방법 |
| AU2003248764A1 (en) * | 2002-06-28 | 2004-01-19 | Rambus Inc. | An early read after write operation memory device, system and method |
| JP2004086934A (ja) * | 2002-08-22 | 2004-03-18 | Renesas Technology Corp | 不揮発性記憶装置 |
| JP2004127405A (ja) * | 2002-10-01 | 2004-04-22 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2005025896A (ja) * | 2003-07-04 | 2005-01-27 | Sony Corp | 半導体記憶装置、および半導体記憶装置の読み出し方法 |
| US7035159B2 (en) * | 2004-04-01 | 2006-04-25 | Micron Technology, Inc. | Techniques for storing accurate operating current values |
| US7120065B2 (en) * | 2004-04-01 | 2006-10-10 | Micron Technology, Inc. | Techniques for implementing accurate operating current values stored in a database |
| JP2006134469A (ja) * | 2004-11-05 | 2006-05-25 | Elpida Memory Inc | 半導体記憶装置 |
| US8139409B2 (en) * | 2010-01-29 | 2012-03-20 | Unity Semiconductor Corporation | Access signal adjustment circuits and methods for memory cells in a cross-point array |
| US7652922B2 (en) | 2005-09-30 | 2010-01-26 | Mosaid Technologies Incorporated | Multiple independent serial link memory |
| US20070076502A1 (en) * | 2005-09-30 | 2007-04-05 | Pyeon Hong B | Daisy chain cascading devices |
| TWI543185B (zh) * | 2005-09-30 | 2016-07-21 | 考文森智財管理公司 | 具有輸出控制之記憶體及其系統 |
| US20070165457A1 (en) * | 2005-09-30 | 2007-07-19 | Jin-Ki Kim | Nonvolatile memory system |
| US11948629B2 (en) | 2005-09-30 | 2024-04-02 | Mosaid Technologies Incorporated | Non-volatile memory device with concurrent bank operations |
| US7747833B2 (en) * | 2005-09-30 | 2010-06-29 | Mosaid Technologies Incorporated | Independent link and bank selection |
| US8335868B2 (en) * | 2006-03-28 | 2012-12-18 | Mosaid Technologies Incorporated | Apparatus and method for establishing device identifiers for serially interconnected devices |
| US8364861B2 (en) * | 2006-03-28 | 2013-01-29 | Mosaid Technologies Incorporated | Asynchronous ID generation |
| US8069328B2 (en) * | 2006-03-28 | 2011-11-29 | Mosaid Technologies Incorporated | Daisy chain cascade configuration recognition technique |
| US7551492B2 (en) | 2006-03-29 | 2009-06-23 | Mosaid Technologies, Inc. | Non-volatile semiconductor memory with page erase |
| DE602007010439D1 (de) * | 2006-03-31 | 2010-12-23 | Mosaid Technologies Inc | Flash-speichersystem-steuerverfahren |
| CN103208309B (zh) | 2006-05-12 | 2016-03-09 | 苹果公司 | 存储设备中的失真估计和消除 |
| US8239735B2 (en) * | 2006-05-12 | 2012-08-07 | Apple Inc. | Memory Device with adaptive capacity |
| US8407395B2 (en) * | 2006-08-22 | 2013-03-26 | Mosaid Technologies Incorporated | Scalable memory system |
| US7904639B2 (en) * | 2006-08-22 | 2011-03-08 | Mosaid Technologies Incorporated | Modular command structure for memory and memory system |
| US8700818B2 (en) * | 2006-09-29 | 2014-04-15 | Mosaid Technologies Incorporated | Packet based ID generation for serially interconnected devices |
| US7817470B2 (en) | 2006-11-27 | 2010-10-19 | Mosaid Technologies Incorporated | Non-volatile memory serial core architecture |
| US8595573B2 (en) | 2006-12-03 | 2013-11-26 | Apple Inc. | Automatic defect management in memory devices |
| US7853727B2 (en) * | 2006-12-06 | 2010-12-14 | Mosaid Technologies Incorporated | Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection |
| US8271758B2 (en) * | 2006-12-06 | 2012-09-18 | Mosaid Technologies Incorporated | Apparatus and method for producing IDS for interconnected devices of mixed type |
| US8010709B2 (en) * | 2006-12-06 | 2011-08-30 | Mosaid Technologies Incorporated | Apparatus and method for producing device identifiers for serially interconnected devices of mixed type |
| US8331361B2 (en) * | 2006-12-06 | 2012-12-11 | Mosaid Technologies Incorporated | Apparatus and method for producing device identifiers for serially interconnected devices of mixed type |
| US7818464B2 (en) * | 2006-12-06 | 2010-10-19 | Mosaid Technologies Incorporated | Apparatus and method for capturing serial input data |
| US7529149B2 (en) * | 2006-12-12 | 2009-05-05 | Mosaid Technologies Incorporated | Memory system and method with serial and parallel modes |
| US8984249B2 (en) * | 2006-12-20 | 2015-03-17 | Novachips Canada Inc. | ID generation apparatus and method for serially interconnected devices |
| US8139432B2 (en) | 2006-12-27 | 2012-03-20 | Samsung Electronics Co., Ltd. | Variable resistance memory device and system thereof |
| KR100886215B1 (ko) | 2006-12-27 | 2009-03-02 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치 |
| US8010710B2 (en) * | 2007-02-13 | 2011-08-30 | Mosaid Technologies Incorporated | Apparatus and method for identifying device type of serially interconnected devices |
| KR101494023B1 (ko) * | 2007-02-16 | 2015-02-16 | 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 | 반도체 장치 및 상호접속된 장치들을 갖는 시스템에서의 전력 소비를 감소시키는 방법 |
| US8122202B2 (en) | 2007-02-16 | 2012-02-21 | Peter Gillingham | Reduced pin count interface |
| WO2008101316A1 (en) | 2007-02-22 | 2008-08-28 | Mosaid Technologies Incorporated | Apparatus and method for using a page buffer of a memory device as a temporary cache |
| US8086785B2 (en) * | 2007-02-22 | 2011-12-27 | Mosaid Technologies Incorporated | System and method of page buffer operation for memory devices |
| US7796462B2 (en) * | 2007-02-22 | 2010-09-14 | Mosaid Technologies Incorporated | Data flow control in multiple independent port |
| CN101715595A (zh) | 2007-03-12 | 2010-05-26 | 爱诺彼得技术有限责任公司 | 存储器单元读取阈的自适应估计 |
| US8234545B2 (en) | 2007-05-12 | 2012-07-31 | Apple Inc. | Data storage with incremental redundancy |
| WO2008139441A2 (en) * | 2007-05-12 | 2008-11-20 | Anobit Technologies Ltd. | Memory device with internal signal processing unit |
| US7688652B2 (en) * | 2007-07-18 | 2010-03-30 | Mosaid Technologies Incorporated | Storage of data in memory via packet strobing |
| US8259497B2 (en) * | 2007-08-06 | 2012-09-04 | Apple Inc. | Programming schemes for multi-level analog memory cells |
| US8300478B2 (en) | 2007-09-19 | 2012-10-30 | Apple Inc. | Reducing distortion using joint storage |
| US8174905B2 (en) | 2007-09-19 | 2012-05-08 | Anobit Technologies Ltd. | Programming orders for reducing distortion in arrays of multi-level analog memory cells |
| US7889578B2 (en) * | 2007-10-17 | 2011-02-15 | Mosaid Technologies Incorporated | Single-strobe operation of memory devices |
| US8527819B2 (en) | 2007-10-19 | 2013-09-03 | Apple Inc. | Data storage in analog memory cell arrays having erase failures |
| KR101509836B1 (ko) | 2007-11-13 | 2015-04-06 | 애플 인크. | 멀티 유닛 메모리 디바이스에서의 메모리 유닛의 최적화된 선택 |
| US7913128B2 (en) * | 2007-11-23 | 2011-03-22 | Mosaid Technologies Incorporated | Data channel test apparatus and method thereof |
| US8225181B2 (en) * | 2007-11-30 | 2012-07-17 | Apple Inc. | Efficient re-read operations from memory devices |
| US8209588B2 (en) | 2007-12-12 | 2012-06-26 | Anobit Technologies Ltd. | Efficient interference cancellation in analog memory cell arrays |
| US8456905B2 (en) * | 2007-12-16 | 2013-06-04 | Apple Inc. | Efficient data storage in multi-plane memory devices |
| US7983099B2 (en) | 2007-12-20 | 2011-07-19 | Mosaid Technologies Incorporated | Dual function compatible non-volatile memory device |
| WO2009079744A1 (en) | 2007-12-21 | 2009-07-02 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory device with power saving feature |
| US8291248B2 (en) | 2007-12-21 | 2012-10-16 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory device with power saving feature |
| US7940572B2 (en) * | 2008-01-07 | 2011-05-10 | Mosaid Technologies Incorporated | NAND flash memory having multiple cell substrates |
| US8230300B2 (en) | 2008-03-07 | 2012-07-24 | Apple Inc. | Efficient readout from analog memory cells using data compression |
| US8493783B2 (en) | 2008-03-18 | 2013-07-23 | Apple Inc. | Memory device readout using multiple sense times |
| US8400858B2 (en) | 2008-03-18 | 2013-03-19 | Apple Inc. | Memory device with reduced sense time readout |
| US7995388B1 (en) | 2008-08-05 | 2011-08-09 | Anobit Technologies Ltd. | Data storage using modified voltages |
| US8949684B1 (en) | 2008-09-02 | 2015-02-03 | Apple Inc. | Segmented data storage |
| US8482978B1 (en) | 2008-09-14 | 2013-07-09 | Apple Inc. | Estimation of memory cell read thresholds by sampling inside programming level distribution intervals |
| US8239734B1 (en) | 2008-10-15 | 2012-08-07 | Apple Inc. | Efficient data storage in storage device arrays |
| US8261159B1 (en) | 2008-10-30 | 2012-09-04 | Apple, Inc. | Data scrambling schemes for memory devices |
| US8208304B2 (en) | 2008-11-16 | 2012-06-26 | Anobit Technologies Ltd. | Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N |
| US8194481B2 (en) * | 2008-12-18 | 2012-06-05 | Mosaid Technologies Incorporated | Semiconductor device with main memory unit and auxiliary memory unit requiring preset operation |
| US8037235B2 (en) * | 2008-12-18 | 2011-10-11 | Mosaid Technologies Incorporated | Device and method for transferring data to a non-volatile memory device |
| US8248831B2 (en) | 2008-12-31 | 2012-08-21 | Apple Inc. | Rejuvenation of analog memory cells |
| US8174857B1 (en) | 2008-12-31 | 2012-05-08 | Anobit Technologies Ltd. | Efficient readout schemes for analog memory cell devices using multiple read threshold sets |
| US8924661B1 (en) | 2009-01-18 | 2014-12-30 | Apple Inc. | Memory system including a controller and processors associated with memory devices |
| US8228701B2 (en) * | 2009-03-01 | 2012-07-24 | Apple Inc. | Selective activation of programming schemes in analog memory cell arrays |
| US8832354B2 (en) | 2009-03-25 | 2014-09-09 | Apple Inc. | Use of host system resources by memory controller |
| US8259506B1 (en) | 2009-03-25 | 2012-09-04 | Apple Inc. | Database of memory read thresholds |
| US8238157B1 (en) | 2009-04-12 | 2012-08-07 | Apple Inc. | Selective re-programming of analog memory cells |
| US8479080B1 (en) | 2009-07-12 | 2013-07-02 | Apple Inc. | Adaptive over-provisioning in memory systems |
| US8521980B2 (en) * | 2009-07-16 | 2013-08-27 | Mosaid Technologies Incorporated | Simultaneous read and write data transfer |
| US8495465B1 (en) | 2009-10-15 | 2013-07-23 | Apple Inc. | Error correction coding over multiple memory pages |
| US8677054B1 (en) | 2009-12-16 | 2014-03-18 | Apple Inc. | Memory management schemes for non-volatile memory devices |
| JP2011141928A (ja) | 2010-01-07 | 2011-07-21 | Elpida Memory Inc | 半導体装置及びその制御方法 |
| US8694814B1 (en) | 2010-01-10 | 2014-04-08 | Apple Inc. | Reuse of host hibernation storage space by memory controller |
| US8677203B1 (en) | 2010-01-11 | 2014-03-18 | Apple Inc. | Redundant data storage schemes for multi-die memory systems |
| US8694853B1 (en) | 2010-05-04 | 2014-04-08 | Apple Inc. | Read commands for reading interfering memory cells |
| US8572423B1 (en) | 2010-06-22 | 2013-10-29 | Apple Inc. | Reducing peak current in memory systems |
| US8595591B1 (en) | 2010-07-11 | 2013-11-26 | Apple Inc. | Interference-aware assignment of programming levels in analog memory cells |
| US9104580B1 (en) | 2010-07-27 | 2015-08-11 | Apple Inc. | Cache memory for hybrid disk drives |
| US8645794B1 (en) | 2010-07-31 | 2014-02-04 | Apple Inc. | Data storage in analog memory cells using a non-integer number of bits per cell |
| US8856475B1 (en) | 2010-08-01 | 2014-10-07 | Apple Inc. | Efficient selection of memory blocks for compaction |
| US8493781B1 (en) | 2010-08-12 | 2013-07-23 | Apple Inc. | Interference mitigation using individual word line erasure operations |
| US8694854B1 (en) | 2010-08-17 | 2014-04-08 | Apple Inc. | Read threshold setting based on soft readout statistics |
| US9021181B1 (en) | 2010-09-27 | 2015-04-28 | Apple Inc. | Memory management for unifying memory cell conditions by using maximum time intervals |
| JP2012099189A (ja) * | 2010-11-04 | 2012-05-24 | Elpida Memory Inc | 半導体装置 |
| JP5653856B2 (ja) * | 2011-07-21 | 2015-01-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8825967B2 (en) | 2011-12-08 | 2014-09-02 | Conversant Intellectual Property Management Inc. | Independent write and read control in serially-connected devices |
| CN103177755B (zh) * | 2013-03-25 | 2015-12-02 | 西安华芯半导体有限公司 | 一种包含多存储模块的存储器结构及其控制方法 |
| CN104425004B (zh) * | 2013-09-06 | 2017-08-29 | 联想(北京)有限公司 | 内存控制器、内存控制***以及内存控制方法 |
| CN104637522B (zh) * | 2014-12-26 | 2017-09-05 | 北京时代民芯科技有限公司 | 一种脉宽自适应的可配置存储器ip结构 |
| US9916212B2 (en) * | 2016-02-18 | 2018-03-13 | Globalfoundries Inc. | Method, apparatus, and system for targeted healing of write fails through bias temperature instability |
| KR102647420B1 (ko) * | 2016-10-06 | 2024-03-14 | 에스케이하이닉스 주식회사 | 반도체장치 |
| WO2019025864A2 (en) * | 2017-07-30 | 2019-02-07 | Sity Elad | ARCHITECTURE OF DISTRIBUTED PROCESSORS BASED ON MEMORIES |
| US11514996B2 (en) * | 2017-07-30 | 2022-11-29 | Neuroblade Ltd. | Memory-based processors |
| CN111271264B (zh) * | 2018-12-05 | 2022-06-21 | 研能科技股份有限公司 | 微机电泵模块 |
| KR20210012818A (ko) * | 2019-07-26 | 2021-02-03 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
| US11556416B2 (en) | 2021-05-05 | 2023-01-17 | Apple Inc. | Controlling memory readout reliability and throughput by adjusting distance between read thresholds |
| US11847342B2 (en) | 2021-07-28 | 2023-12-19 | Apple Inc. | Efficient transfer of hard data and confidence levels in reading a nonvolatile memory |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4410965A (en) * | 1981-09-18 | 1983-10-18 | Ncr Corporation | Data decompression apparatus and method |
| JPS6050797A (ja) * | 1983-08-31 | 1985-03-20 | Toshiba Corp | 半導体記憶装置 |
| US4683555A (en) * | 1985-01-22 | 1987-07-28 | Texas Instruments Incorporated | Serial accessed semiconductor memory with reconfigureable shift registers |
| JP2760811B2 (ja) * | 1988-09-20 | 1998-06-04 | 株式会社日立製作所 | 半導体集積回路 |
| JPH02246087A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 半導体記憶装置ならびにその冗長方式及びレイアウト方式 |
| JPH02246151A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 抵抗手段と論理回路、入力回路、ヒューズ切断回路、駆動回路、電源回路、静電保護回路及びこれらを含む半導体記憶装置ならびにそのレイアウト方式及びテスト方式 |
| JPH04313886A (ja) * | 1991-04-11 | 1992-11-05 | Hitachi Ltd | 半導体記憶装置 |
| JPH0827715B2 (ja) * | 1993-03-03 | 1996-03-21 | 日本電気株式会社 | 記憶装置 |
| US5701270A (en) * | 1994-05-09 | 1997-12-23 | Cirrus Logic, Inc. | Single chip controller-memory device with interbank cell replacement capability and a memory architecture and methods suitble for implementing the same |
| JP2914870B2 (ja) * | 1994-05-25 | 1999-07-05 | 株式会社東芝 | 半導体集積回路 |
| JPH0845269A (ja) * | 1994-07-27 | 1996-02-16 | Hitachi Ltd | 半導体記憶装置 |
| JPH08241296A (ja) * | 1995-03-06 | 1996-09-17 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP3607407B2 (ja) * | 1995-04-26 | 2005-01-05 | 株式会社日立製作所 | 半導体記憶装置 |
| EP0741387B1 (en) * | 1995-05-05 | 2000-01-12 | STMicroelectronics S.r.l. | Nonvolatile memory device with sectors of preselectable size and number |
| JPH09106684A (ja) * | 1995-10-06 | 1997-04-22 | Nec Corp | 半導体メモリ |
| JP3722307B2 (ja) * | 1996-03-08 | 2005-11-30 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| JP4039532B2 (ja) * | 1997-10-02 | 2008-01-30 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
1997
- 1997-10-02 JP JP28611897A patent/JP4039532B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-07 TW TW087114837A patent/TW426992B/zh not_active IP Right Cessation
- 1998-09-08 EP EP98117000A patent/EP0907183B1/en not_active Expired - Lifetime
- 1998-09-08 DE DE69828234T patent/DE69828234T2/de not_active Expired - Lifetime
- 1998-09-17 SG SG1998003689A patent/SG68687A1/en unknown
- 1998-09-30 CN CNB981208533A patent/CN1175424C/zh not_active Expired - Fee Related
- 1998-10-01 KR KR10-1998-0041321A patent/KR100516864B1/ko not_active IP Right Cessation
- 1998-10-01 MY MYPI98004506A patent/MY120457A/en unknown
- 1998-10-02 US US09/165,194 patent/US5978305A/en not_active Expired - Fee Related
-
1999
- 1999-08-18 US US09/376,468 patent/US6091660A/en not_active Expired - Fee Related
-
2000
- 2000-06-15 US US09/594,840 patent/US6314044B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11942143B2 (en) | 2021-04-23 | 2024-03-26 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69828234T2 (de) | 2005-12-15 |
| US6314044B1 (en) | 2001-11-06 |
| DE69828234D1 (de) | 2005-01-27 |
| JPH11110964A (ja) | 1999-04-23 |
| TW426992B (en) | 2001-03-21 |
| SG68687A1 (en) | 1999-11-16 |
| EP0907183B1 (en) | 2004-12-22 |
| CN1175424C (zh) | 2004-11-10 |
| US6091660A (en) | 2000-07-18 |
| EP0907183A3 (en) | 1999-09-29 |
| KR19990036749A (ko) | 1999-05-25 |
| CN1214516A (zh) | 1999-04-21 |
| KR100516864B1 (ko) | 2005-12-09 |
| MY120457A (en) | 2005-10-31 |
| EP0907183A2 (en) | 1999-04-07 |
| US5978305A (en) | 1999-11-02 |
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