JPH02244350A - 主記憶装置アクセス方式 - Google Patents
主記憶装置アクセス方式Info
- Publication number
- JPH02244350A JPH02244350A JP6530289A JP6530289A JPH02244350A JP H02244350 A JPH02244350 A JP H02244350A JP 6530289 A JP6530289 A JP 6530289A JP 6530289 A JP6530289 A JP 6530289A JP H02244350 A JPH02244350 A JP H02244350A
- Authority
- JP
- Japan
- Prior art keywords
- word
- data
- main memory
- address
- memory access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 7
- 230000007423 decrease Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3816—Instruction alignment, e.g. cache line crossing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は主記憶装置アクセス方式に関し、特に主記憶装
置内の番地付がワード単位よりも細かく、１ワード長デ
ータの主記憶装置上の配置がワード境界をまたがること
を許す主記憶装置アクセス方式に関する。
置内の番地付がワード単位よりも細かく、１ワード長デ
ータの主記憶装置上の配置がワード境界をまたがること
を許す主記憶装置アクセス方式に関する。
従来、１ワード長データの主記憶装置上の配置がワード
境界をまたがることを許す主記憶装置は、第４図に示す
ように、アドレスバス３とデータバス４とを介して主記
憶アクセス装置２と接続され、アドレスバス３で指定の
、主記憶装置上のワ−ドデータをデータバス４にのせて
転送するようになっていて、記憶装置における１ワード
内がワード内アドレス０〜ｎで番地付られているが、主
記憶アクセス装置２からのメモリアクセス要求はワード
単位の読み書きしかできず、ワードアドレスがＷｌ、ワ
ード内アドレスがｗＯから始まる１ワード長データをア
クセスする場合にはサブメモリアドレスバス８．９．１
０によりすべてのサブメモリ５，６．７のアドレスＷｌ
にアクセスし、サブメモリデータバス１１．１２．１３
を介してデータｍＯ、ｍｌ 、ｍ、の読み書きを行う、
このときにワード内アドレスｗＯがＯ以外であれば主記
憶アクセス装置２が判断し、ワードアドレスが次のｗｌ
＋ｌのワードについても同様にアクセスする０以上の２
ワードデータについて主記憶アクセス装置２内で合成し
、必要な１ワードデータに変換している。
境界をまたがることを許す主記憶装置は、第４図に示す
ように、アドレスバス３とデータバス４とを介して主記
憶アクセス装置２と接続され、アドレスバス３で指定の
、主記憶装置上のワ−ドデータをデータバス４にのせて
転送するようになっていて、記憶装置における１ワード
内がワード内アドレス０〜ｎで番地付られているが、主
記憶アクセス装置２からのメモリアクセス要求はワード
単位の読み書きしかできず、ワードアドレスがＷｌ、ワ
ード内アドレスがｗＯから始まる１ワード長データをア
クセスする場合にはサブメモリアドレスバス８．９．１
０によりすべてのサブメモリ５，６．７のアドレスＷｌ
にアクセスし、サブメモリデータバス１１．１２．１３
を介してデータｍＯ、ｍｌ 、ｍ、の読み書きを行う、
このときにワード内アドレスｗＯがＯ以外であれば主記
憶アクセス装置２が判断し、ワードアドレスが次のｗｌ
＋ｌのワードについても同様にアクセスする０以上の２
ワードデータについて主記憶アクセス装置２内で合成し
、必要な１ワードデータに変換している。
しかしながら、上述した従来の主記憶装置では、任意の
アドレスの１ワード長データしか読み／書きしない場合
でも、主記憶装置上の２ワード間にまたがって配置され
ている場合には必ず２回の主記憶アクセスサイクルを要
するという欠点がある。
アドレスの１ワード長データしか読み／書きしない場合
でも、主記憶装置上の２ワード間にまたがって配置され
ている場合には必ず２回の主記憶アクセスサイクルを要
するという欠点がある。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、主記憶装置と主記憶アクセス装
置との間のデータ転送時のバス専有時間を低減すること
でシステム全体の処理能力を向上させることを可能とす
る新規な主記憶装置アクセス方式を提供することにある
。
従って本発明の目的は、主記憶装置と主記憶アクセス装
置との間のデータ転送時のバス専有時間を低減すること
でシステム全体の処理能力を向上させることを可能とす
る新規な主記憶装置アクセス方式を提供することにある
。
本発明の主記憶装置アクセス方式は、主記憶装置内の番
地付が主記憶装置と主記憶アクセス装置とのデータのや
りとりの単位であるワード単位よりも細かく、１ワード
長データの主記憶装置上の配置がワード境界をまたがる
ことを許す主記憶装置アクセス方式において、ワード内
アドレス単位毎に同時に読み書き可能なサブメモリと、
このサブメモリへのアクセスのためのアドレスデータを
生成する前記主記憶装置内に設けられたワード選択アド
レス生成回路と、前記サブメモリの入出力データをワー
ド内で順番を変換する前記主記憶アクセス装置内に設け
られたワード内配置変換回路とを含み、前記主記憶装置
と主記憶アクセス装置とのデータのやりとりでワード境
界にまたがるデータの転送時には前記ワード選択アドレ
ス生成回路により同時に２ワードにわたって１ワード長
分の読み／書きを行い、前記ワード内配置変換回路によ
りバス上の１ワード長分のデータを整列することで１ワ
ードデータの転送を１回の転送で完了することにより構
成される。
地付が主記憶装置と主記憶アクセス装置とのデータのや
りとりの単位であるワード単位よりも細かく、１ワード
長データの主記憶装置上の配置がワード境界をまたがる
ことを許す主記憶装置アクセス方式において、ワード内
アドレス単位毎に同時に読み書き可能なサブメモリと、
このサブメモリへのアクセスのためのアドレスデータを
生成する前記主記憶装置内に設けられたワード選択アド
レス生成回路と、前記サブメモリの入出力データをワー
ド内で順番を変換する前記主記憶アクセス装置内に設け
られたワード内配置変換回路とを含み、前記主記憶装置
と主記憶アクセス装置とのデータのやりとりでワード境
界にまたがるデータの転送時には前記ワード選択アドレ
ス生成回路により同時に２ワードにわたって１ワード長
分の読み／書きを行い、前記ワード内配置変換回路によ
りバス上の１ワード長分のデータを整列することで１ワ
ードデータの転送を１回の転送で完了することにより構
成される。
次に、本発明の実施例について図面を参照して具体的に
説明する。
説明する。
第１図は本発明の一実施例を示すブロック構成図である
。
。
第１図における実施例は、１ワード長データの主記憶装
置上での配置をワード境界にまたがることを許す主記憶
装置１４が、アドレスバス１６およびデータバス１７を
介してそれぞれ主記憶アクセス装置１５およびワード内
配置変換回路１９に接続され、主記憶アクセス装置１５
とワード内配置変換装置１９とが接続された構成になっ
ている。主記憶装置１４はｎ＋１個のサブメモリ（Ｍｏ
、Ｍｔ 、−Ｍ、）２０．２１．２２とワード選択ア
ドレス生成回路１８とから構成されている。サブメモリ
２０，２１．２２へのアクセスはそれぞれサブメモリア
ドレスバス２３，２４．２５とサブメモリデータバス２
６，２７．２８とに独立にアクセスされ、それぞれのア
クセスデータ値をｍ、）、ｍｌ 、・・・、ｍｆｉとす
る。ワード選択アドレス生成回路１８はアドレスバス１
６中のワードアドレスを示すワード選択アドレスバス２
つとワード内アドレスを示すワード内選択アドレスバス
３０とを入力として、ワードアドレスおよびワード内ア
ドレスのそれぞれの値ｗ１およびＷ。から第２図の動作
衣に従ってアクセスすべきサブメモリとそのワード選択
アドレスとをサブメモリアドレスバス２３，２４．２５
上に生成する。
置上での配置をワード境界にまたがることを許す主記憶
装置１４が、アドレスバス１６およびデータバス１７を
介してそれぞれ主記憶アクセス装置１５およびワード内
配置変換回路１９に接続され、主記憶アクセス装置１５
とワード内配置変換装置１９とが接続された構成になっ
ている。主記憶装置１４はｎ＋１個のサブメモリ（Ｍｏ
、Ｍｔ 、−Ｍ、）２０．２１．２２とワード選択ア
ドレス生成回路１８とから構成されている。サブメモリ
２０，２１．２２へのアクセスはそれぞれサブメモリア
ドレスバス２３，２４．２５とサブメモリデータバス２
６，２７．２８とに独立にアクセスされ、それぞれのア
クセスデータ値をｍ、）、ｍｌ 、・・・、ｍｆｉとす
る。ワード選択アドレス生成回路１８はアドレスバス１
６中のワードアドレスを示すワード選択アドレスバス２
つとワード内アドレスを示すワード内選択アドレスバス
３０とを入力として、ワードアドレスおよびワード内ア
ドレスのそれぞれの値ｗ１およびＷ。から第２図の動作
衣に従ってアクセスすべきサブメモリとそのワード選択
アドレスとをサブメモリアドレスバス２３，２４．２５
上に生成する。
一方、ワード内配置変換回路１９は、ワード内アドレス
を示すワード内選択アドレスバス３１を入力として、ワ
ード内アドレスの値ｗ□から第３図の動作表に従って、
データバス１７のサブメモリデータバス２６，２７．２
８に対応するデータｍＯ、ｍｌ 、ｍｅの順序を組替え
整列する。
を示すワード内選択アドレスバス３１を入力として、ワ
ード内アドレスの値ｗ□から第３図の動作表に従って、
データバス１７のサブメモリデータバス２６，２７．２
８に対応するデータｍＯ、ｍｌ 、ｍｅの順序を組替え
整列する。
そこで、主記憶装置１４は従来方式と同様にアドレスバ
ス１６で接続されている主記憶アクセス装置１５からの
アクセス要求で、ワード選択アドレスバス２９で示され
るワードアドレスＷ１番地内のワード内選択アドレスバ
ス３０で示されるｗ□番地からの１ワード長データを読
出しする場合に、ワードアドレスＷ１のワード内アドレ
スがｗＯ０番目らｎ番目までのサブメモリのデータとワ
ードアドレスＷ１＋１のワード内アドレスが０番目から
ｗ、）−１番目までのサブメモリのデータとを１度に読
出す、一方、読出されたこれらのデータｍ、）、ｍｌ
、・・・、ｍａはワード内配置変換回路１９に１回のバ
スサイクルにより転送され、ｍｗｏ＋ ”・、 ｍ、
、 ｍ（１、”’、 ｍ、Ｑ−１の順序の１ワード長デ
ータに並べかえられて、主記憶アクセス装置１５へ送る
。
ス１６で接続されている主記憶アクセス装置１５からの
アクセス要求で、ワード選択アドレスバス２９で示され
るワードアドレスＷ１番地内のワード内選択アドレスバ
ス３０で示されるｗ□番地からの１ワード長データを読
出しする場合に、ワードアドレスＷ１のワード内アドレ
スがｗＯ０番目らｎ番目までのサブメモリのデータとワ
ードアドレスＷ１＋１のワード内アドレスが０番目から
ｗ、）−１番目までのサブメモリのデータとを１度に読
出す、一方、読出されたこれらのデータｍ、）、ｍｌ
、・・・、ｍａはワード内配置変換回路１９に１回のバ
スサイクルにより転送され、ｍｗｏ＋ ”・、 ｍ、
、 ｍ（１、”’、 ｍ、Ｑ−１の順序の１ワード長デ
ータに並べかえられて、主記憶アクセス装置１５へ送る
。
書込についても同様であるが、ワード内配置変換回路１
９は読出の逆の動作となる。
９は読出の逆の動作となる。
本実施例においては、主記憶装置と主記憶アクセス装置
およびワード内配置変換回路との間のデータ転送が１ワ
ードについてみるとバス使用率が半減し、主記憶アクセ
ス装置のバス空き待ち時間による処理能力の低下を防ぐ
ことができる。
およびワード内配置変換回路との間のデータ転送が１ワ
ードについてみるとバス使用率が半減し、主記憶アクセ
ス装置のバス空き待ち時間による処理能力の低下を防ぐ
ことができる。
以上説明したように本発明によれば、主記憶アクセス装
置からの不要なメモリアクセスを省きバスサイクルを有
効に使うことにより、バス性能の向上ひいてはシステム
全体の性能向上を図ることができる。
置からの不要なメモリアクセスを省きバスサイクルを有
効に使うことにより、バス性能の向上ひいてはシステム
全体の性能向上を図ることができる。
また本発明によれば、従来ソフトウェアによりメモリ使
用効率を悪くしてデータを意識的にワード境界となるよ
うな配置を行い、性能向上を図っていた方式に比較して
も性能上は変わらない等の効果が得られる。
用効率を悪くしてデータを意識的にワード境界となるよ
うな配置を行い、性能向上を図っていた方式に比較して
も性能上は変わらない等の効果が得られる。
第１図は本発明の一実施例を示すブロック構成図、第２
図は第１図で示したワード選択アドレス生成回路の動作
表、第３図は第１図で示したワード内配置変換回路の動
作表、第４図は従来の主記憶装置の構成を示すブロック
図である。 １．１４・・・主記憶装置、２，１５・・・主記憶アク
セス装置、３．１６・・・アドレスバス、４．１７・・
・データバス、５，６，７，２０．２１．２２・・・サ
ブメモリ、８，９．１０．２３，２４．２５・・・サブ
メモリアドレスバス、１１，１２，１３，２６゜２７．
２８・・・サブメモリデータバス、１８・・・ワード選
択アドレス生成回路、１９・・・ワード内配置変換回路
、２９・・・ワード選択アドレスバス、３０゜３１・・
・ワード内選択アドレスバス。
図は第１図で示したワード選択アドレス生成回路の動作
表、第３図は第１図で示したワード内配置変換回路の動
作表、第４図は従来の主記憶装置の構成を示すブロック
図である。 １．１４・・・主記憶装置、２，１５・・・主記憶アク
セス装置、３．１６・・・アドレスバス、４．１７・・
・データバス、５，６，７，２０．２１．２２・・・サ
ブメモリ、８，９．１０．２３，２４．２５・・・サブ
メモリアドレスバス、１１，１２，１３，２６゜２７．
２８・・・サブメモリデータバス、１８・・・ワード選
択アドレス生成回路、１９・・・ワード内配置変換回路
、２９・・・ワード選択アドレスバス、３０゜３１・・
・ワード内選択アドレスバス。
Claims (1)
- 主記憶装置内の番地付が主記憶装置と主記憶アクセス
装置とのデータのやりとりの単位であるワード単位より
も細かく、１ワード長データの主記憶装置上の配置がワ
ード境界をまたがることを許す主記憶装置アクセス方式
において、ワード内アドレス単位毎に同時に読み書き可
能なサブメモリと、このサブメモリへのアクセスのため
のアドレスデータを生成する前記主記憶装置内に設けら
れたワード選択アドレス生成回路と、前記サブメモリへ
の入出力データをワード内で順番を変換する前記主記憶
アクセス装置内に設けられたワード内配置変換回路とを
含み、前記主記憶装置と主記憶アクセス装置とのデータ
のやりとりでワード境界にまたがるデータの転送時には
前記ワード選択アドレス生成回路により同時に２ワード
にわたって１ワード長分の読み／書きを行い、前記ワー
ド内配置変換回路によりバス上の１ワード長分のデータ
を整列することで１ワードデータの転送を１回の転送で
完了することを特徴とする主記憶装置アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6530289A JPH02244350A (ja) | 1989-03-17 | 1989-03-17 | 主記憶装置アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6530289A JPH02244350A (ja) | 1989-03-17 | 1989-03-17 | 主記憶装置アクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02244350A true JPH02244350A (ja) | 1990-09-28 |
Family
ID=13282979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6530289A Pending JPH02244350A (ja) | 1989-03-17 | 1989-03-17 | 主記憶装置アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02244350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506978A (en) * | 1992-05-18 | 1996-04-09 | Mitsubishi Denki Kabushiki Kaisha | Memory apparatus including a shift circuit for shifting a word select signal by a predetermined number of words |
-
1989
- 1989-03-17 JP JP6530289A patent/JPH02244350A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506978A (en) * | 1992-05-18 | 1996-04-09 | Mitsubishi Denki Kabushiki Kaisha | Memory apparatus including a shift circuit for shifting a word select signal by a predetermined number of words |
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