JPS58166471A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS58166471A JPS58166471A JP4912282A JP4912282A JPS58166471A JP S58166471 A JPS58166471 A JP S58166471A JP 4912282 A JP4912282 A JP 4912282A JP 4912282 A JP4912282 A JP 4912282A JP S58166471 A JPS58166471 A JP S58166471A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- memory
- memory banks
- command
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明１［数のメモリバンクを有するインタリープされ
た記憶装置、特に情報処理装置の主記憶装置などに使用
され、処理装置からの転送指令に対し、メモリバンク毎
に独立に情報の転送を実行し得るインタリープされた記
憶装置に関する。
た記憶装置、特に情報処理装置の主記憶装置などに使用
され、処理装置からの転送指令に対し、メモリバンク毎
に独立に情報の転送を実行し得るインタリープされた記
憶装置に関する。
従来技術
従来、インタリープされた記憶装置では、ある処理装置
で発生する番地の連続した複数語の情報転送を要求する
１つの転送指令は、複数の１＃転送命令に分割され、逐
次各メモリパンクへ伝えていた。この時、あるメモリバ
ンクが、他の処理装置からのアクセス要求などの外的要
因あるいはりフレッシュ要求などの内的要因によりビジ
ー状態にあると、転送は中断され、動作可能な（ビジー
状態でない）メモリバンクが待ち状態になるという事態
が生じた。例えば、記憶装置がメモリバンクＢ、〜Ｂ、
のインタリーブ構造をとるとし、メモリバンクＢ０のθ
番地からメモリパンクＢ、０７番地までの連続した８＠
（１８１１番地）の転送指令が来た場合、メモリバンク
Ｂ、 、Ｂ、の転送終了後、メモリバンクＢ、がビジー
状態にあると、メモリバンクＢｓないしＢ、が動作可能
状態であっても、転送は中断されることになる。一方、
メモリバンクＢ、ないしＢ７の連続した８語を一挙に転
送するブロック転送と呼ばれる周知の技術も存在するが
、仁の転送［１つのブロック転送に対し、メモリバンク
−ないしＢ７がすべて動作可能状態となって、その転送
が終了しなければ、次のブロック転送を実行できない。
で発生する番地の連続した複数語の情報転送を要求する
１つの転送指令は、複数の１＃転送命令に分割され、逐
次各メモリパンクへ伝えていた。この時、あるメモリバ
ンクが、他の処理装置からのアクセス要求などの外的要
因あるいはりフレッシュ要求などの内的要因によりビジ
ー状態にあると、転送は中断され、動作可能な（ビジー
状態でない）メモリバンクが待ち状態になるという事態
が生じた。例えば、記憶装置がメモリバンクＢ、〜Ｂ、
のインタリーブ構造をとるとし、メモリバンクＢ０のθ
番地からメモリパンクＢ、０７番地までの連続した８＠
（１８１１番地）の転送指令が来た場合、メモリバンク
Ｂ、 、Ｂ、の転送終了後、メモリバンクＢ、がビジー
状態にあると、メモリバンクＢｓないしＢ、が動作可能
状態であっても、転送は中断されることになる。一方、
メモリバンクＢ、ないしＢ７の連続した８語を一挙に転
送するブロック転送と呼ばれる周知の技術も存在するが
、仁の転送［１つのブロック転送に対し、メモリバンク
−ないしＢ７がすべて動作可能状態となって、その転送
が終了しなければ、次のブロック転送を実行できない。
発明の目的
本発明の目的は前記従来の間亀点を取除き、特定のメモ
リパンクがビジー状態であっても、他のビン−でないメ
モリパンクを動作り能とすることにより、１つの複数飴
転送指令を高速に処理することのできるインタリープさ
れた記憶装置を提供することにある。
リパンクがビジー状態であっても、他のビン−でないメ
モリパンクを動作り能とすることにより、１つの複数飴
転送指令を高速に処理することのできるインタリープさ
れた記憶装置を提供することにある。
本発明の特徴とするところは、１つの転送指令に対して
１個以上のメモリパンクがビジー状態であっても、他の
動作可能なメモリパンクが転送処理を実行できるように
するため、各メモリパンクそれぞれに前記転送指令の実
行を制御する転送制御回路を接続することである。各転
送制御回路はメモリパンク毎に独立に動作し、処理装置
より与えられる転送指令に基づいて、接続されたメモリ
パンクに対して転送要求を発するようにする。
１個以上のメモリパンクがビジー状態であっても、他の
動作可能なメモリパンクが転送処理を実行できるように
するため、各メモリパンクそれぞれに前記転送指令の実
行を制御する転送制御回路を接続することである。各転
送制御回路はメモリパンク毎に独立に動作し、処理装置
より与えられる転送指令に基づいて、接続されたメモリ
パンクに対して転送要求を発するようにする。
発明の実施例
第１図は本発明の一実施例のブロック図を表わすもので
あり、８個のメモリパンクＢ０、Ｂ１、・・・、Ｂ７そ
れぞれに転送制御回路Ｃ，、Ｃ□、・・・、侍が接続さ
れている。処理装置（図には描かれていない）から転送
指令が与えられると、各転送制御回路Ｃ１（１−０〜７
）は、自分に接続され九メモリバンクＢｉへ１語転送要
求を必要回数発行する。
あり、８個のメモリパンクＢ０、Ｂ１、・・・、Ｂ７そ
れぞれに転送制御回路Ｃ，、Ｃ□、・・・、侍が接続さ
れている。処理装置（図には描かれていない）から転送
指令が与えられると、各転送制御回路Ｃ１（１−０〜７
）は、自分に接続され九メモリバンクＢｉへ１語転送要
求を必要回数発行する。
第２図に転送制御回路Ｃ１の具体的構成図を示す。
第２図において、ページ（４キロバイト）単位の情報転
送を行うとした場合、処理装置からの転送指令は、転送
動作と転送方向（続出しか畳込みが）、転送先頭ページ
番地及び転送ページ数の形式で与えられ、それぞれ転送
指令レジスタ４、ページ番地カウンタｎ、未転送ページ
数カウ／り田にセットされる。ページ内番地カウンタ２
４Ｆ１ページ内番地を計算するもので、１語の転送が終
るごとに＋１される。ページ境界にきてページ内置地力
ウンタスからキャリーが出ると、ページ番地カウンタ２
２Ｆｉ＋１され、未転送ページ数カウンタ２３は−ｌさ
れる。カウンタｎおよび冴の山谷により該当メモリパン
クへの番地が形成され、番地レジスタδへ格納される。
送を行うとした場合、処理装置からの転送指令は、転送
動作と転送方向（続出しか畳込みが）、転送先頭ページ
番地及び転送ページ数の形式で与えられ、それぞれ転送
指令レジスタ４、ページ番地カウンタｎ、未転送ページ
数カウ／り田にセットされる。ページ内番地カウンタ２
４Ｆ１ページ内番地を計算するもので、１語の転送が終
るごとに＋１される。ページ境界にきてページ内置地力
ウンタスからキャリーが出ると、ページ番地カウンタ２
２Ｆｉ＋１され、未転送ページ数カウンタ２３は−ｌさ
れる。カウンタｎおよび冴の山谷により該当メモリパン
クへの番地が形成され、番地レジスタδへ格納される。
データレジスタあには、該当メモリパンクへの書込みデ
ータあるいは該メモリパンクからの読出しデータが格納
される。このようにして、カランタル、２４が共に０に
なった時、該当メモリパンクに対して転送終了とする。
ータあるいは該メモリパンクからの読出しデータが格納
される。このようにして、カランタル、２４が共に０に
なった時、該当メモリパンクに対して転送終了とする。
第２図に示す転送制御回路は各メモリパンク毎に独立４
二動作する。それらの転送制御回路は同一の構成、少な
い金物量で実現でき、また処理装置からの転送指令も、
各転送制御回路へ同一のものを送るだけでよい。
二動作する。それらの転送制御回路は同一の構成、少な
い金物量で実現でき、また処理装置からの転送指令も、
各転送制御回路へ同一のものを送るだけでよい。
発明の効果
本発明によれば、１つの転送指令に対しメモリパンク毎
に独立に情報転送制御ができるので、各メモリパンクの
転送能力を最大限に活かした高速の情報転送が可能とな
る。
に独立に情報転送制御ができるので、各メモリパンクの
転送能力を最大限に活かした高速の情報転送が可能とな
る。
第１図は本発明の一実施例の全体構成図、第２図は第１
図における転送制御回路の具体的構成図である。 ００〜Ｃ７・・・転送制御回路、８０〜Ｂ、・・・メモ
リパンク、２１・・・転送指令レジスタ、ｎ・・・ペー
ジ番地カウンタ、る・・・未転送ページ数カウンタ、ス
・・・ページ内番地カウンタ、δ・・・メモリバンク内
番地レジスタ、あ・・・書込み・読出しデータレジスタ
。
図における転送制御回路の具体的構成図である。 ００〜Ｃ７・・・転送制御回路、８０〜Ｂ、・・・メモ
リパンク、２１・・・転送指令レジスタ、ｎ・・・ペー
ジ番地カウンタ、る・・・未転送ページ数カウンタ、ス
・・・ページ内番地カウンタ、δ・・・メモリバンク内
番地レジスタ、あ・・・書込み・読出しデータレジスタ
。
Claims (1)
- （１） インタリープ形式で番地付けされた複数のメ
モリバンクを有する記憶装置（二おいて、前記複数のメ
モリバンクの各々に、複数梧の情報転送を制御する転送
制御回路を設け、各転送制御回路は、処理装置から情報
転送指令を受は散り、該転送指令で指示された情報転送
動作を該轟メモリパンクに対して、他のメモリバンクの
動作とは独立に実行することを嵜徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4912282A JPS58166471A (ja) | 1982-03-29 | 1982-03-29 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4912282A JPS58166471A (ja) | 1982-03-29 | 1982-03-29 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58166471A true JPS58166471A (ja) | 1983-10-01 |
Family
ID=12822255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4912282A Pending JPS58166471A (ja) | 1982-03-29 | 1982-03-29 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166471A (ja) |
-
1982
- 1982-03-29 JP JP4912282A patent/JPS58166471A/ja active Pending
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