JPS63251847A - 主記憶装置 - Google Patents
主記憶装置Info
- Publication number
- JPS63251847A JPS63251847A JP8616087A JP8616087A JPS63251847A JP S63251847 A JPS63251847 A JP S63251847A JP 8616087 A JP8616087 A JP 8616087A JP 8616087 A JP8616087 A JP 8616087A JP S63251847 A JPS63251847 A JP S63251847A
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- Japan
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- word
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- main memory
- address
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、主記憶装置に関し、特に、主記憶装置内の番
地付がワード単位よりも細か<、 lワード長データ
の主記憶上の配置がワード境界をまたがることを許す主
記憶装置に関する。
地付がワード単位よりも細か<、 lワード長データ
の主記憶上の配置がワード境界をまたがることを許す主
記憶装置に関する。
従来の技術
従来、lワード長データの主記憶上の配置がワード境界
をまたがることを許す主記憶装置において、第参図に示
す様に、アドレスバスJとデータバスダを介して主記憶
アクセス装置−と接続され。
をまたがることを許す主記憶装置において、第参図に示
す様に、アドレスバスJとデータバスダを介して主記憶
アクセス装置−と接続され。
アドレスバス3で指定の主記憶上のワードデータをデー
タバスダにのせてデータを転送する主記憶装置lは、l
ワード内がワード内アドレスo−nで番地付られている
が、主記憶アクセス装置コからのメモリアクセス着氷は
ワード単位の読み書きしかできず、ワードアドレスW、
ワード内アドレスW。から始まるlワード長データ
をアクセスする場合にはサブメモリアドレスバスt、9
.tOにょりすべてのサブメモリr、A、?のアドレス
W、にアクセスし、サブメモリデータバス//、/J、
/3ヲ介してデータm。1m1− mnの読み書きを
行う。このときにワード内アドレスW。がO以外であれ
ば主記憶アクセス装置コの方で判断し1次のワードアド
レスvr、+ /のワードについても同様にアクセスす
る。以上のコワードデータについては主記憶アクセス装
置コ内で合成し必要なlワードデータに変換する。
タバスダにのせてデータを転送する主記憶装置lは、l
ワード内がワード内アドレスo−nで番地付られている
が、主記憶アクセス装置コからのメモリアクセス着氷は
ワード単位の読み書きしかできず、ワードアドレスW、
ワード内アドレスW。から始まるlワード長データ
をアクセスする場合にはサブメモリアドレスバスt、9
.tOにょりすべてのサブメモリr、A、?のアドレス
W、にアクセスし、サブメモリデータバス//、/J、
/3ヲ介してデータm。1m1− mnの読み書きを
行う。このときにワード内アドレスW。がO以外であれ
ば主記憶アクセス装置コの方で判断し1次のワードアド
レスvr、+ /のワードについても同様にアクセスす
る。以上のコワードデータについては主記憶アクセス装
置コ内で合成し必要なlワードデータに変換する。
発明が解決しようとする問題点
しかしながら、上述した従来の主記憶装置には。
任意のアドレスの7ワード長データしか読み/書きしな
い場合でも、ワード間にまたがって主記憶上に配置され
ている場合には必ずコ回の主記憶アクセスサイクルを要
するという欠点がある。
い場合でも、ワード間にまたがって主記憶上に配置され
ている場合には必ずコ回の主記憶アクセスサイクルを要
するという欠点がある。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の主記憶装置に内在する上
記欠点を除去し、主記憶装置、主記憶アクセス装置間の
データ転送時のバス専有時間を低減することでシステム
全体の処理能力を向上させることを可能とした新規な主
記憶装置を提供することにある。
従って本発明の目的は、従来の主記憶装置に内在する上
記欠点を除去し、主記憶装置、主記憶アクセス装置間の
データ転送時のバス専有時間を低減することでシステム
全体の処理能力を向上させることを可能とした新規な主
記憶装置を提供することにある。
問題点を解決するための手段
上記目的を達成する為に1本発明に係る主記憶装置は、
主記憶装置内の番地付が主記憶装置と主記憶アクセス装
置とのデータのやりとりの単位であるワード単位よ抄も
細か<、 lワード長データの主記憶上の配置がワー
ド境界をまたがることを許す主記憶装置において、ワー
ド内アドレス単位毎に同時に読み書き可能なサブメモリ
と、前記サブメモリへのアクセスのための7°ドレスデ
ータを生成するワード選択アドレス生成回路と、前記サ
ブメモリの入出力データをワード内で11番を変換する
ワード内配置変換回路とを含み構成され、前記主記憶装
置と主記憶アクセス装置とのワード境界にまたがるデー
タの転送時には前記ワード選択アドレス生成回路により
同時にλワードにわたって/ワード長分の読み/書きを
行い、前記ワード内配置変換回路によりバス上のデータ
を整列することでlワードデータの転送時間で完了する
ようにしたものである。
主記憶装置内の番地付が主記憶装置と主記憶アクセス装
置とのデータのやりとりの単位であるワード単位よ抄も
細か<、 lワード長データの主記憶上の配置がワー
ド境界をまたがることを許す主記憶装置において、ワー
ド内アドレス単位毎に同時に読み書き可能なサブメモリ
と、前記サブメモリへのアクセスのための7°ドレスデ
ータを生成するワード選択アドレス生成回路と、前記サ
ブメモリの入出力データをワード内で11番を変換する
ワード内配置変換回路とを含み構成され、前記主記憶装
置と主記憶アクセス装置とのワード境界にまたがるデー
タの転送時には前記ワード選択アドレス生成回路により
同時にλワードにわたって/ワード長分の読み/書きを
行い、前記ワード内配置変換回路によりバス上のデータ
を整列することでlワードデータの転送時間で完了する
ようにしたものである。
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第7図は本発明の一実施例を示すブロック構成図である
。
。
8g1図において1本発明の一実施例は、lワード長デ
ータの主記憶上での配置をワード境界にまたがることを
許す主記憶装置/lであり、主記憶アクセス装置 /l
(!ニアドレスバス16.テータバス17により接続
されている。主記憶装置/りはn+/個のサブメモリX
、−/、:、1と、ワード選択アドレス生成回路/gと
、ワード内配置変換回路19とから構成され、サブメモ
リm、2/、Wへのアクセスはそれぞれサブメモリアド
レスバスnl評、コとサブメモリデータバスコ4.27
.Hにより独立にアクセスされ、それぞれのアクセスデ
ータ値を口。1m、。
ータの主記憶上での配置をワード境界にまたがることを
許す主記憶装置/lであり、主記憶アクセス装置 /l
(!ニアドレスバス16.テータバス17により接続
されている。主記憶装置/りはn+/個のサブメモリX
、−/、:、1と、ワード選択アドレス生成回路/gと
、ワード内配置変換回路19とから構成され、サブメモ
リm、2/、Wへのアクセスはそれぞれサブメモリアド
レスバスnl評、コとサブメモリデータバスコ4.27
.Hにより独立にアクセスされ、それぞれのアクセスデ
ータ値を口。1m、。
・・・1mnとする。ワード選択アドレス生成回路/g
はアドレスバス/6中のワード選択アドレスW、を示す
ワード選択アドレスバスコ9とワード内選択アドレスW
oを示すワード内選択アドレスバス30を入力としてア
ドレスW1 、 Woの値により第2図の動作表に従っ
てサブメモリアドレスをサブメモリアドレスバス23.
コ弘、コ5上に生成する。
はアドレスバス/6中のワード選択アドレスW、を示す
ワード選択アドレスバスコ9とワード内選択アドレスW
oを示すワード内選択アドレスバス30を入力としてア
ドレスW1 、 Woの値により第2図の動作表に従っ
てサブメモリアドレスをサブメモリアドレスバス23.
コ弘、コ5上に生成する。
ワード内配置変換回路/デは、ワード内選択アドレスW
。を示すワード内選択アドレスバス30ヲ入力として、
第3図の動作表に従ってデータバス17とサブメモリデ
ータバスコ、コク、コ上のデータm。。
。を示すワード内選択アドレスバス30ヲ入力として、
第3図の動作表に従ってデータバス17とサブメモリデ
ータバスコ、コク、コ上のデータm。。
ml # mnとの対応関係を変換する。
主記憶装置/IIは、従来方式と同様アドレスバス/6
とデータバス/7で主記憶アクセス装[/&と接続され
ているが、主記憶アクセス装置lSからのアクセス要求
でワード選択アドレスバス2qで示されるvrIe地内
のワード内選択アドレスバス30で示されるW。#li
地からのlワード長データを読出しする場合に、サブメ
モリアドレスW、のW。番目からn@目までのサブメモ
リのデータとサブメモリアドレスW1 + /のO番目
からWg−/番目までのすブメモリのデータを一度に続
出し、ワード内配置変換回路19により−、”・1mn
* ma r ”’1 mwO−1の/ワ−ド長デー
タに並べかえを行い、1回のバスサイクルでデータ転送
を完了する。
とデータバス/7で主記憶アクセス装[/&と接続され
ているが、主記憶アクセス装置lSからのアクセス要求
でワード選択アドレスバス2qで示されるvrIe地内
のワード内選択アドレスバス30で示されるW。#li
地からのlワード長データを読出しする場合に、サブメ
モリアドレスW、のW。番目からn@目までのサブメモ
リのデータとサブメモリアドレスW1 + /のO番目
からWg−/番目までのすブメモリのデータを一度に続
出し、ワード内配置変換回路19により−、”・1mn
* ma r ”’1 mwO−1の/ワ−ド長デー
タに並べかえを行い、1回のバスサイクルでデータ転送
を完了する。
書込についても同様であるが、ワード内配置変換回路1
9は読出の逆の動作となる。
9は読出の逆の動作となる。
本実施例においては、主記憶装置と主記憶アクセス装置
間のデータ転送がlワードについてみるとバス使用率が
半減し、主記憶アクセス装装置のバス空き待ち時間によ
る処理能力の低下を防ぐことができる。
間のデータ転送がlワードについてみるとバス使用率が
半減し、主記憶アクセス装装置のバス空き待ち時間によ
る処理能力の低下を防ぐことができる。
発明の詳細
な説明したように1本発明によれば、主記憶装置内部で
不要なメモリアクセスを省きバスサイクルを有効に使う
ことにより、バス性能の向上ひいてはシステム全体の性
能向上を図ることができる。
不要なメモリアクセスを省きバスサイクルを有効に使う
ことにより、バス性能の向上ひいてはシステム全体の性
能向上を図ることができる。
筐た本発明だよれば、従来ソフトウェアによりメモリ使
用効率を悪くしてデータを意識的にワード境界となるよ
うな配置を行い性能向上を図っていた方式と比較しても
性能上は変わらない等の効果が得られる。
用効率を悪くしてデータを意識的にワード境界となるよ
うな配置を行い性能向上を図っていた方式と比較しても
性能上は変わらない等の効果が得られる。
@1図は本発明に係る主記憶装置の一実施例を示すブロ
ック構成図、第一図は第1図で示しだワード選択アドレ
ス生成回路の動作衣、第3図は第7図で示したワード内
配置変換回路の動作表、第q図は従来の主記憶装置の構
成を示すブロック図である。 /、/’I・・・主記憶装置It、コ、/!・・・主記
憶アクセス装置、3./A・・・アドレスバス、4(、
/?・・・f−11バス、j、 A、 ?、 a、
2/、 22・・・サブメモリ、g。 デ、 10.23.2:I、 、25・・・サブメモリ
アドレスバス。 //、/コ、13.ム、−7,2g・・・サブメモリデ
ータバス。
ック構成図、第一図は第1図で示しだワード選択アドレ
ス生成回路の動作衣、第3図は第7図で示したワード内
配置変換回路の動作表、第q図は従来の主記憶装置の構
成を示すブロック図である。 /、/’I・・・主記憶装置It、コ、/!・・・主記
憶アクセス装置、3./A・・・アドレスバス、4(、
/?・・・f−11バス、j、 A、 ?、 a、
2/、 22・・・サブメモリ、g。 デ、 10.23.2:I、 、25・・・サブメモリ
アドレスバス。 //、/コ、13.ム、−7,2g・・・サブメモリデ
ータバス。
Claims (1)
- 主記憶装置内の番地付が主記憶装置と主記憶アクセス装
置とのデータのやりとりの単位であるワード単位よりも
細かく、1ワード長データの主記憶上の配置がワード境
界をまたがることを許す主記憶装置において、ワード内
アドレス単位毎に同時に読み書き可能なサブメモリと、
前記サブメモリへのアクセスのためのアドレスデータを
生成するワード選択アドレス生成回路と、前記サブメモ
リの入出力データをワード内で順番を変換するワード内
配置変換回路とを含み、前記主記憶装置と主記憶アクセ
ス装置とのワード境界にまたがるデータの転送時には前
記ワード選択アドレス生成回路により同時に2ワードに
わたつて1ワード長分の読み/書きを行い、前記ワード
内配置変換回路によりバス上のデータを整列することで
1ワードデータの転送時間で完了することを特徴とする
主記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8616087A JPS63251847A (ja) | 1987-04-08 | 1987-04-08 | 主記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8616087A JPS63251847A (ja) | 1987-04-08 | 1987-04-08 | 主記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63251847A true JPS63251847A (ja) | 1988-10-19 |
Family
ID=13878990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8616087A Pending JPS63251847A (ja) | 1987-04-08 | 1987-04-08 | 主記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63251847A (ja) |
-
1987
- 1987-04-08 JP JP8616087A patent/JPS63251847A/ja active Pending
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