JPS63251847A - 主記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、主記憶装置に関し、特に、主記憶装置内の番
地付がワード単位よりも細か＜、　　ｌワード長データ
の主記憶上の配置がワード境界をまたがることを許す主
記憶装置に関する。

従来の技術 従来、ｌワード長データの主記憶上の配置がワード境界
をまたがることを許す主記憶装置において、第参図に示
す様に、アドレスバスＪとデータバスダを介して主記憶
アクセス装置−と接続され。

アドレスバス３で指定の主記憶上のワードデータをデー
タバスダにのせてデータを転送する主記憶装置ｌは、ｌ
ワード内がワード内アドレスｏ−ｎで番地付られている
が、主記憶アクセス装置コからのメモリアクセス着氷は
ワード単位の読み書きしかできず、ワードアドレスＷ、
　　ワード内アドレスＷ。から始まるｌワード長データ
をアクセスする場合にはサブメモリアドレスバスｔ、９
．ｔＯにょりすべてのサブメモリｒ、Ａ、？のアドレス
Ｗ、にアクセスし、サブメモリデータバス／／、／Ｊ、
　／３ヲ介してデータｍ。１ｍ１−　ｍｎの読み書きを
行う。このときにワード内アドレスＷ。がＯ以外であれ
ば主記憶アクセス装置コの方で判断し１次のワードアド
レスｖｒ、＋　／のワードについても同様にアクセスす
る。以上のコワードデータについては主記憶アクセス装
置コ内で合成し必要なｌワードデータに変換する。

発明が解決しようとする問題点 しかしながら、上述した従来の主記憶装置には。

任意のアドレスの７ワード長データしか読み／書きしな
い場合でも、ワード間にまたがって主記憶上に配置され
ている場合には必ずコ回の主記憶アクセスサイクルを要
するという欠点がある。

本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の主記憶装置に内在する上
記欠点を除去し、主記憶装置、主記憶アクセス装置間の
データ転送時のバス専有時間を低減することでシステム
全体の処理能力を向上させることを可能とした新規な主
記憶装置を提供することにある。

問題点を解決するための手段 上記目的を達成する為に１本発明に係る主記憶装置は、
主記憶装置内の番地付が主記憶装置と主記憶アクセス装
置とのデータのやりとりの単位であるワード単位よ抄も
細か＜、　　ｌワード長データの主記憶上の配置がワー
ド境界をまたがることを許す主記憶装置において、ワー
ド内アドレス単位毎に同時に読み書き可能なサブメモリ
と、前記サブメモリへのアクセスのための７°ドレスデ
ータを生成するワード選択アドレス生成回路と、前記サ
ブメモリの入出力データをワード内で１１番を変換する
ワード内配置変換回路とを含み構成され、前記主記憶装
置と主記憶アクセス装置とのワード境界にまたがるデー
タの転送時には前記ワード選択アドレス生成回路により
同時にλワードにわたって／ワード長分の読み／書きを
行い、前記ワード内配置変換回路によりバス上のデータ
を整列することでｌワードデータの転送時間で完了する
ようにしたものである。

実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。

第７図は本発明の一実施例を示すブロック構成図である
。

８ｇ１図において１本発明の一実施例は、ｌワード長デ
ータの主記憶上での配置をワード境界にまたがることを
許す主記憶装置／ｌであり、主記憶アクセス装置　／ｌ
　（！ニアドレスバス１６．テータバス１７により接続
されている。主記憶装置／りはｎ＋／個のサブメモリＸ
、−／、：、１と、ワード選択アドレス生成回路／ｇと
、ワード内配置変換回路１９とから構成され、サブメモ
リｍ、２／、Ｗへのアクセスはそれぞれサブメモリアド
レスバスｎｌ評、コとサブメモリデータバスコ４．２７
．Ｈにより独立にアクセスされ、それぞれのアクセスデ
ータ値を口。１ｍ、。

・・・１ｍｎとする。ワード選択アドレス生成回路／ｇ
はアドレスバス／６中のワード選択アドレスＷ、を示す
ワード選択アドレスバスコ９とワード内選択アドレスＷ
ｏを示すワード内選択アドレスバス３０を入力としてア
ドレスＷ１　、　Ｗｏの値により第２図の動作表に従っ
てサブメモリアドレスをサブメモリアドレスバス２３．
コ弘、コ５上に生成する。

ワード内配置変換回路／デは、ワード内選択アドレスＷ
。を示すワード内選択アドレスバス３０ヲ入力として、
第３図の動作表に従ってデータバス１７とサブメモリデ
ータバスコ、コク、コ上のデータｍ。。

ｍｌ　＃　ｍｎとの対応関係を変換する。

主記憶装置／ＩＩは、従来方式と同様アドレスバス／６
とデータバス／７で主記憶アクセス装［／＆と接続され
ているが、主記憶アクセス装置ｌＳからのアクセス要求
でワード選択アドレスバス２ｑで示されるｖｒＩｅ地内
のワード内選択アドレスバス３０で示されるＷ。＃ｌｉ
地からのｌワード長データを読出しする場合に、サブメ
モリアドレスＷ、のＷ。番目からｎ＠目までのサブメモ
リのデータとサブメモリアドレスＷ１　＋　／のＯ番目
からＷｇ−／番目までのすブメモリのデータを一度に続
出し、ワード内配置変換回路１９により−、”・１ｍｎ
　＊　ｍａ　ｒ　”’１　ｍｗＯ−１の／ワ−ド長デー
タに並べかえを行い、１回のバスサイクルでデータ転送
を完了する。

書込についても同様であるが、ワード内配置変換回路１
９は読出の逆の動作となる。

本実施例においては、主記憶装置と主記憶アクセス装置
間のデータ転送がｌワードについてみるとバス使用率が
半減し、主記憶アクセス装装置のバス空き待ち時間によ
る処理能力の低下を防ぐことができる。

発明の詳細 な説明したように１本発明によれば、主記憶装置内部で
不要なメモリアクセスを省きバスサイクルを有効に使う
ことにより、バス性能の向上ひいてはシステム全体の性
能向上を図ることができる。

筐た本発明だよれば、従来ソフトウェアによりメモリ使
用効率を悪くしてデータを意識的にワード境界となるよ
うな配置を行い性能向上を図っていた方式と比較しても
性能上は変わらない等の効果が得られる。

【図面の簡単な説明】

＠１図は本発明に係る主記憶装置の一実施例を示すブロ
ック構成図、第一図は第１図で示しだワード選択アドレ
ス生成回路の動作衣、第３図は第７図で示したワード内
配置変換回路の動作表、第ｑ図は従来の主記憶装置の構
成を示すブロック図である。 ／、／’Ｉ・・・主記憶装置Ｉｔ、コ、／！・・・主記
憶アクセス装置、３．／Ａ・・・アドレスバス、４（、
／？・・・ｆ−１１バス、ｊ、　　Ａ、　　？、　ａ、
　２／、　２２・・・サブメモリ、ｇ。 デ、　１０．２３．２：Ｉ、　、２５・・・サブメモリ
アドレスバス。 ／／、／コ、１３．ム、−７，２ｇ・・・サブメモリデ
ータバス。

Claims (1)

【特許請求の範囲】
1. 主記憶装置内の番地付が主記憶装置と主記憶アクセス装
   置とのデータのやりとりの単位であるワード単位よりも
   細かく、１ワード長データの主記憶上の配置がワード境
   界をまたがることを許す主記憶装置において、ワード内
   アドレス単位毎に同時に読み書き可能なサブメモリと、
   前記サブメモリへのアクセスのためのアドレスデータを
   生成するワード選択アドレス生成回路と、前記サブメモ
   リの入出力データをワード内で順番を変換するワード内
   配置変換回路とを含み、前記主記憶装置と主記憶アクセ
   ス装置とのワード境界にまたがるデータの転送時には前
   記ワード選択アドレス生成回路により同時に２ワードに
   わたつて１ワード長分の読み／書きを行い、前記ワード
   内配置変換回路によりバス上のデータを整列することで
   １ワードデータの転送時間で完了することを特徴とする
   主記憶装置。