JPS61204751A - 記憶装置制御方式 - Google Patents
記憶装置制御方式Info
- Publication number
- JPS61204751A JPS61204751A JP4582285A JP4582285A JPS61204751A JP S61204751 A JPS61204751 A JP S61204751A JP 4582285 A JP4582285 A JP 4582285A JP 4582285 A JP4582285 A JP 4582285A JP S61204751 A JPS61204751 A JP S61204751A
- Authority
- JP
- Japan
- Prior art keywords
- way
- storage device
- address
- control
- bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、基本的に独立動作が可能なバンクに分離され
た、2ウェイ・インタリーブ構成をとる記憶装置におい
て、記憶装置共通制御部および各バンクのアドレス制御
部に、2ウェイ/1ウェイ切換制御回路を具備すること
により、いずれか一方のバンクを論理的に切離し、1ウ
ェイでの動作も可能としたものである。
た、2ウェイ・インタリーブ構成をとる記憶装置におい
て、記憶装置共通制御部および各バンクのアドレス制御
部に、2ウェイ/1ウェイ切換制御回路を具備すること
により、いずれか一方のバンクを論理的に切離し、1ウ
ェイでの動作も可能としたものである。
本発明は、記憶装置の制御方式に関し、特に、2ウェイ
・インタリーブ構成の記憶装置の制御方式に関する。
・インタリーブ構成の記憶装置の制御方式に関する。
データ処理装置の性能を決定する1つの要素として記憶
装置のサイクルタイムがあるが、性能の向上を目的とし
て、記憶装置を二分して、並列制御が可能な2ウェイ(
WAY)構成をとる場合がある。この構成をとると、連
続して記憶装置へのアクセス要求が発生した場合でも、
その論理的なアクセスアドレスが、物理的に異なるバン
クに対するものであれば、最初のアクセス要求に対する
記憶装置のサイクルタイムの□終了を待つことなく、次
のアクセス要求による記憶装置のサイクルを取ることが
可能である。
装置のサイクルタイムがあるが、性能の向上を目的とし
て、記憶装置を二分して、並列制御が可能な2ウェイ(
WAY)構成をとる場合がある。この構成をとると、連
続して記憶装置へのアクセス要求が発生した場合でも、
その論理的なアクセスアドレスが、物理的に異なるバン
クに対するものであれば、最初のアクセス要求に対する
記憶装置のサイクルタイムの□終了を待つことなく、次
のアクセス要求による記憶装置のサイクルを取ることが
可能である。
このように2ウェイ・インタリーブ構成された記憶装置
において、例えば2ウェイのうちの片方のバンクに固定
障害が発生した場合に、従来は、記憶装置全体のダウン
となり、システムダウンをもた・らしていた。
において、例えば2ウェイのうちの片方のバンクに固定
障害が発生した場合に、従来は、記憶装置全体のダウン
となり、システムダウンをもた・らしていた。
上記の点を解決するために本発明は、それぞれ独立動作
が可能な第1および第2のメモリバンク(14,15)
と、該第1および第2のメモリバンク(14,15)に
それぞれ対応してもうけられる第1および第2のアドレ
ス制御部(8,9)と、該第1および第2のアドレス制
御部(8,9)を共通に制御する記憶装置共通制御部(
1)とをそなえ、2ウェイ・インタリーブ構成をとるこ
とが可能なようにされた記憶装置において、上記記憶装
置共通制御部(1)に、上記第1および第2のいずれか
一方のアドレス制御部(8,9)に対してのみ制御信号
(4,5)を送出せしめる2ウェイ/1ウェイ切換制御
回路手段(28)を具備するとともに、上記第1および
第2のアドレス制御部(8,9)の各々に、上、記憶装
置1制御部(1)からの制御信号(4,5)にもとづい
て自アドレス制御部(8,9)に対応するメモリバンク
(14,15)を常時論理的に結合状態とするか、また
は常時論理的に切離し状態とする2ウェイ/1ウェイ切
換え制御回路手段(27)を具備し、上記2つのメモリ
バンク(14,15)を使用する2ウェイ・インタリー
ブ動作および上記いずれか1つの選択されたメモリバン
ク(14゜15)のみを使用する1ウェイ動作のいずれ
の動作をも可能としたことを特徴とする。
が可能な第1および第2のメモリバンク(14,15)
と、該第1および第2のメモリバンク(14,15)に
それぞれ対応してもうけられる第1および第2のアドレ
ス制御部(8,9)と、該第1および第2のアドレス制
御部(8,9)を共通に制御する記憶装置共通制御部(
1)とをそなえ、2ウェイ・インタリーブ構成をとるこ
とが可能なようにされた記憶装置において、上記記憶装
置共通制御部(1)に、上記第1および第2のいずれか
一方のアドレス制御部(8,9)に対してのみ制御信号
(4,5)を送出せしめる2ウェイ/1ウェイ切換制御
回路手段(28)を具備するとともに、上記第1および
第2のアドレス制御部(8,9)の各々に、上、記憶装
置1制御部(1)からの制御信号(4,5)にもとづい
て自アドレス制御部(8,9)に対応するメモリバンク
(14,15)を常時論理的に結合状態とするか、また
は常時論理的に切離し状態とする2ウェイ/1ウェイ切
換え制御回路手段(27)を具備し、上記2つのメモリ
バンク(14,15)を使用する2ウェイ・インタリー
ブ動作および上記いずれか1つの選択されたメモリバン
ク(14゜15)のみを使用する1ウェイ動作のいずれ
の動作をも可能としたことを特徴とする。
本発明は、2ウェイ・インクリーブ構成された記憶装置
に、2ウェイ/1ウェイ切換え回路を付加し、一方のメ
モリバンクに固定障害が発生した場合でも、残りのメモ
リバンクのみで動作可能としたものである。
に、2ウェイ/1ウェイ切換え回路を付加し、一方のメ
モリバンクに固定障害が発生した場合でも、残りのメモ
リバンクのみで動作可能としたものである。
これにより、1つのメモリバンクの障害によるシステム
ダウンをまぬがれることが可能となる。
ダウンをまぬがれることが可能となる。
第1図は、本発明による1実施例の記憶装置のブロック
図であり、図中、1は記憶装置制御部(MSC)、2は
アドレス/ライトデータ転送バス(ZB) 、3はリー
ドデータ転送バス(RDB)、4は記憶装置1制御信号
(MS I C3) 、5は記憶装置2制御信号(MS
2C3) 、6は記憶装置1アドレスレジスタ(SAR
I) 、7は記憶装置2アドレスレジスタ(SAR2)
、8は記憶装置1制御部(MSIC)、9は記憶装置
2制御部(M32C)、10は記憶装置1チツプアドレ
ス(MSICA) 、11は記憶装置2チップアドレス
信号(M32CC) 、14は記憶装置1(MSI)、
15は記憶装置2 (MS2) 、16は記憶装置1リ
ードデータ(MSIRD) 、17は記憶装置2リード
データ(MS2RD) 、18はライトデータレジスタ
(WDR) 、19はチェックピット作成部(CG)、
20はライトデータ(WD) 、21はり一ドデータ選
択部(RDMPX) 、22はリードデータ格納レジス
タ(SDR) 、23はECCチェック部(FCC)
、24は記憶装置要求信号(MSRQ) 、25は管理
装置(Moss)、26は2ウェイ/1ウェイ切換指示
信号(WSEL)である。
図であり、図中、1は記憶装置制御部(MSC)、2は
アドレス/ライトデータ転送バス(ZB) 、3はリー
ドデータ転送バス(RDB)、4は記憶装置1制御信号
(MS I C3) 、5は記憶装置2制御信号(MS
2C3) 、6は記憶装置1アドレスレジスタ(SAR
I) 、7は記憶装置2アドレスレジスタ(SAR2)
、8は記憶装置1制御部(MSIC)、9は記憶装置
2制御部(M32C)、10は記憶装置1チツプアドレ
ス(MSICA) 、11は記憶装置2チップアドレス
信号(M32CC) 、14は記憶装置1(MSI)、
15は記憶装置2 (MS2) 、16は記憶装置1リ
ードデータ(MSIRD) 、17は記憶装置2リード
データ(MS2RD) 、18はライトデータレジスタ
(WDR) 、19はチェックピット作成部(CG)、
20はライトデータ(WD) 、21はり一ドデータ選
択部(RDMPX) 、22はリードデータ格納レジス
タ(SDR) 、23はECCチェック部(FCC)
、24は記憶装置要求信号(MSRQ) 、25は管理
装置(Moss)、26は2ウェイ/1ウェイ切換指示
信号(WSEL)である。
第2図は、第1図図示、記憶装置1 (2)制御部8
(9)の内部構成図である。また、第3図は、第1図図
示、記憶装置制御部1の内部構成図である。第2図、第
3図において第1図と同一番号のものは同一のものを示
し、第2図における27および第3図における28はそ
れぞれ、2ウェイ/1ウェイ選択回路である。
(9)の内部構成図である。また、第3図は、第1図図
示、記憶装置制御部1の内部構成図である。第2図、第
3図において第1図と同一番号のものは同一のものを示
し、第2図における27および第3図における28はそ
れぞれ、2ウェイ/1ウェイ選択回路である。
記憶装置(以下、MSと略す)はバンク1 (MSl
)14とバンク2 (MS2)15に分離されており、
それぞれのアドレッシングおよび制御信号も独立してい
る。MSIとMS2は、図示しない制御装置より送出さ
れる論理アドレスに対応して分離されており、1バイト
を1アドレスとして、論理アドレスが8n〜8n+3で
あればMSI、8n+4〜8n+7であればMS2への
アクセスとなる。(尚、MSI、MS2への読出し/書
込みは4バイト(32データビツト+7 ECCビット
)である。) 以下に第1図に示すMSの動作を説明する。図示しない
制御装置が信号24によりMSへの要求をオンとすると
共に論理アドレスをバス2へのせてMSへ送出すると、
記憶装置制御部1 (MSC)は、バス2上のバンク
識別ビットである22 ビットを取り込み、その値と
信号24との論理積とによってMSIあるいはMS2へ
の要求を発生する。
)14とバンク2 (MS2)15に分離されており、
それぞれのアドレッシングおよび制御信号も独立してい
る。MSIとMS2は、図示しない制御装置より送出さ
れる論理アドレスに対応して分離されており、1バイト
を1アドレスとして、論理アドレスが8n〜8n+3で
あればMSI、8n+4〜8n+7であればMS2への
アクセスとなる。(尚、MSI、MS2への読出し/書
込みは4バイト(32データビツト+7 ECCビット
)である。) 以下に第1図に示すMSの動作を説明する。図示しない
制御装置が信号24によりMSへの要求をオンとすると
共に論理アドレスをバス2へのせてMSへ送出すると、
記憶装置制御部1 (MSC)は、バス2上のバンク
識別ビットである22 ビットを取り込み、その値と
信号24との論理積とによってMSIあるいはMS2へ
の要求を発生する。
(2ウェイ動作時は、信号26によって第3図の2ウェ
イ/1ウェイ選択回路28はバス2の22ビツトをセレ
クトしている。)、このときMSI(あるいはMS2)
がMSサイクルに入れる状態であれば、次マシンサイク
ルより直ちにMSサイクルに入りMS1制御信号4(あ
るいはMS2制御信号5)を活性化すると同時にMSI
(あるいはMS2)のアドレスレジスタである5ARI
(SAR2)へバス2の信号群を格納する。
イ/1ウェイ選択回路28はバス2の22ビツトをセレ
クトしている。)、このときMSI(あるいはMS2)
がMSサイクルに入れる状態であれば、次マシンサイク
ルより直ちにMSサイクルに入りMS1制御信号4(あ
るいはMS2制御信号5)を活性化すると同時にMSI
(あるいはMS2)のアドレスレジスタである5ARI
(SAR2)へバス2の信号群を格納する。
ここで各MSは第4図に示す様なアレイ構造を成してお
り、1チツプは1ビツトX256にの容量を有する素子
で構成されており、アドレス線10および11は制御信
号であるRAS/CASに同期して多重化されている。
り、1チツプは1ビツトX256にの容量を有する素子
で構成されており、アドレス線10および11は制御信
号であるRAS/CASに同期して多重化されている。
第2図で、2ウェイ動作時は、2ウェイ/1ウェイ選択
回路27は全て左側の入力信号が選択された状態である
ので、5ARI (SAR2)6 (7)の213〜2
″ ビットのデコードによって各列へのチップ群への制
御信号をゲートすることで列選択を行っている。一方、
2′〜2”2 ビットをROWアドレス、21′ 〜
26 をCOLUMNアドレスとして、MSCIより
供給されるメモリアドレス選択信号(MADS)により
選択してチップアドレス11あるいは12により全チッ
プへ供給している。
回路27は全て左側の入力信号が選択された状態である
ので、5ARI (SAR2)6 (7)の213〜2
″ ビットのデコードによって各列へのチップ群への制
御信号をゲートすることで列選択を行っている。一方、
2′〜2”2 ビットをROWアドレス、21′ 〜
26 をCOLUMNアドレスとして、MSCIより
供給されるメモリアドレス選択信号(MADS)により
選択してチップアドレス11あるいは12により全チッ
プへ供給している。
上記構成のMSはバス2.WDR18,CCl2、及び
読出しデータバスであるバス3を共用している以外は基
本的に独立しており、重複動作が可能である。
読出しデータバスであるバス3を共用している以外は基
本的に独立しており、重複動作が可能である。
この様に2ウェイ動作での稼働中に例えばMS2に障害
が発生したとする。管理装置25は固定障害であること
を認識すると、信号26により1ウェイ・MSI選択モ
ードとする。信号26の変化により第3図の2ウェイ7
1ウェイ選択回路28は論理“1”の選択に変化する。
が発生したとする。管理装置25は固定障害であること
を認識すると、信号26により1ウェイ・MSI選択モ
ードとする。信号26の変化により第3図の2ウェイ7
1ウェイ選択回路28は論理“1”の選択に変化する。
また第2図の2ウェイ/1ウェイ選択回路27は右側の
信号群−の選択となる。第3図の論理 “1”の発生により、MS2への要求信号(MS2RQ
)は常時“0”となり、論理アドレスに依存することな
く、常にMSIへの固定要求となる。
信号群−の選択となる。第3図の論理 “1”の発生により、MS2への要求信号(MS2RQ
)は常時“0”となり、論理アドレスに依存することな
く、常にMSIへの固定要求となる。
また第2図に示す回路の切換制御により、MSlのアド
レッシングは連続的となる。つまり2ウェイモードでは
論理アドレスの8n+O〜8n+3のみが物理的に存在
するMSIのアドレスであったが、上記切換えにより全
アドレス(ただし全容量としては〃)がMSIのアドレ
スとなる。即ち上記切換えにより、MSIのみを使用す
る1つ工路28が信号26によって論理“0”選択とな
り、MSへの要求は常にMS2への要求となりMSIが
論理的に切離され、MS2のみを使用する1ウェイ動作
が可能となる。
レッシングは連続的となる。つまり2ウェイモードでは
論理アドレスの8n+O〜8n+3のみが物理的に存在
するMSIのアドレスであったが、上記切換えにより全
アドレス(ただし全容量としては〃)がMSIのアドレ
スとなる。即ち上記切換えにより、MSIのみを使用す
る1つ工路28が信号26によって論理“0”選択とな
り、MSへの要求は常にMS2への要求となりMSIが
論理的に切離され、MS2のみを使用する1ウェイ動作
が可能となる。
本発明によれば、2ウェイのうちの片方のパンを行うこ
とができ、そのためシステムダウンを防ぎ、高信頼性な
システムを提供できるという効果をもたらす。
とができ、そのためシステムダウンを防ぎ、高信頼性な
システムを提供できるという効果をもたらす。
第1図は本発明による1実施例の記憶装置のブロック図
、第2図は記憶装置1 (2)制御部(MSIC,M5
2C)の内部構成図、第3図は記憶装置制御部(MSC
)の内部構成図、第4図は記憶装置のアレイ構造を示す
図である。 図中、1は記憶装置制御部、8は記憶装置1制御部、9
は記憶装置2制御部、14は記憶装置1゜15は記憶装
置2.27と28はそれぞれ2ウェイ/1ウェイ選択回
路である。 本発明によるI実撹例の記づ危装置の7−Oy7図第図
画 図 記・1ゑ、装置1(2)制御部の内部構成図画 2 閏 記憶、装置制御部の内部構成図 第3図
、第2図は記憶装置1 (2)制御部(MSIC,M5
2C)の内部構成図、第3図は記憶装置制御部(MSC
)の内部構成図、第4図は記憶装置のアレイ構造を示す
図である。 図中、1は記憶装置制御部、8は記憶装置1制御部、9
は記憶装置2制御部、14は記憶装置1゜15は記憶装
置2.27と28はそれぞれ2ウェイ/1ウェイ選択回
路である。 本発明によるI実撹例の記づ危装置の7−Oy7図第図
画 図 記・1ゑ、装置1(2)制御部の内部構成図画 2 閏 記憶、装置制御部の内部構成図 第3図
Claims (1)
- それぞれ独立動作が可能な第1および第2のメモリバン
ク(14、15)と、該第1および第2のメモリバンク
(14、15)にそれぞれ対応してもうけられる第1お
よび第2のアドレス制御部(8、9)と、該第1および
第2のアドレス制御部(8、9)を共通に制御する記憶
装置共通制御部(1)とをそなえ、2ウェイ・インタリ
ーブ構成をとることが可能なようにされた記憶装置にお
いて、上記記憶装置共通制御部(1)に、上記第1およ
び第2のいずれか一方のアドレス制御部(8、9)に対
してのみ制御信号(4、5)を送出せしめる2ウェイ/
1ウェイ切換制御回路手段(28)を具備するとともに
、上記第1および第2のアドレス制御部(8、9)の各
々に、上記記憶装置共通制御部(1)からの制御信号(
4、5)にもとづいて自アドレス制御部(8、9)に対
応するメモリバンク(14、15)を常時論理的に結合
状態とするか、または常時論理的に切離し状態とする2
ウェイ/1ウェイ切換え制御回路手段(27)を具備し
、上記2つのメモリバンク(14、15)を使用する2
ウェイ・インタリーブ動作および上記いずれか1つの選
択されたメモリバンク(14、15)のみを使用する1
ウェイ動作のいずれの動作をも可能としたことを特徴と
する記憶装置制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4582285A JPS61204751A (ja) | 1985-03-08 | 1985-03-08 | 記憶装置制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4582285A JPS61204751A (ja) | 1985-03-08 | 1985-03-08 | 記憶装置制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61204751A true JPS61204751A (ja) | 1986-09-10 |
Family
ID=12729941
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4582285A Pending JPS61204751A (ja) | 1985-03-08 | 1985-03-08 | 記憶装置制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61204751A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06202942A (ja) * | 1991-11-12 | 1994-07-22 | Allen Bradley Co Inc | フラッシュメモリ回路と操作方法 |
-
1985
- 1985-03-08 JP JP4582285A patent/JPS61204751A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06202942A (ja) * | 1991-11-12 | 1994-07-22 | Allen Bradley Co Inc | フラッシュメモリ回路と操作方法 |
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