JPS593665A - マルチアクセツサブル・メモリ・システム - Google Patents
マルチアクセツサブル・メモリ・システムInfo
- Publication number
- JPS593665A JPS593665A JP11330782A JP11330782A JPS593665A JP S593665 A JPS593665 A JP S593665A JP 11330782 A JP11330782 A JP 11330782A JP 11330782 A JP11330782 A JP 11330782A JP S593665 A JPS593665 A JP S593665A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- access
- memory device
- signal line
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はマルチアクセッサプル・メモリ・システム、特
に複数の演算処理装置に共有されるメモリ装置の使用権
を、リクエスト信号によって予め占有させることなく、
■アクセス毎に交替可能にしたマルチアクセッサプル・
メモリ・システムに関するものである。
に複数の演算処理装置に共有されるメモリ装置の使用権
を、リクエスト信号によって予め占有させることなく、
■アクセス毎に交替可能にしたマルチアクセッサプル・
メモリ・システムに関するものである。
（２）従来技術と問題点
データ処理を行う複数の演算処理装置が、データの交換
を演算処理装置間で行う場合、従来。
を演算処理装置間で行う場合、従来。
それぞれの装置が別個に持つメモリ間で９例えばＤＭＡ
（Ｄｉｒｅｃｔ Ｍｅｔｎｏｒｙ Ａｃｃｇｓｓ ）
などの手法を用いてデータの授受を行うようにされてい
た。また。
（Ｄｉｒｅｃｔ Ｍｅｔｎｏｒｙ Ａｃｃｇｓｓ ）
などの手法を用いてデータの授受を行うようにされてい
た。また。
現在では、ＤＭＡなどの手法を用いる代わりに。
複数の演算処理装置が１つのメモリ装置を共有し。
そのメモリ装置を介してデータの授受を行う方式％式％
第１図は従来方式の例、第２図は第１図図示従来方式の
例の動作を説明するタイム・チャートを示す。
例の動作を説明するタイム・チャートを示す。
図中、１”Ａ、ＩＢは演算処理装置、２Ａ、２Ｂはバス
、３はコントロール回路、４はメ汗す装置。
、３はコントロール回路、４はメ汗す装置。
５ないし７はスイッチを表わす。
２つの演算処理装置ＩＡ、ＩＢは、それぞれバス２Ａ、
２Ｂを介してメモリ装置４を共有している。／ｌモリ装
置４へのアクセスは、予メコント＋＝−ル回路３にリク
エスト信号ＲＥＱを送出し、コントロール回路３からの
アクノリッジ信号ＡＣＫによって使用権を確認し、その
うえでＲＥＡＤ信号！ た１ｉＷＲＩＴＥ信号などのア
クセス・コントロール信号ＣＴＲＬおよびメモリ装置４
のアドレスを示すアドレス信号ＡＤＤＲＥＳＳを送出し
。
２Ｂを介してメモリ装置４を共有している。／ｌモリ装
置４へのアクセスは、予メコント＋＝−ル回路３にリク
エスト信号ＲＥＱを送出し、コントロール回路３からの
アクノリッジ信号ＡＣＫによって使用権を確認し、その
うえでＲＥＡＤ信号！ た１ｉＷＲＩＴＥ信号などのア
クセス・コントロール信号ＣＴＲＬおよびメモリ装置４
のアドレスを示すアドレス信号ＡＤＤＲＥＳＳを送出し
。
データ信号ＤＡＴＡによるデータの読込み、書出しを実
行するようにして行われる。
行するようにして行われる。
すなわち、第２図図示の如く１例えば演算処理装置ＩＡ
がメモリ装置４を使用する場合には、まず、リクエスト
信号ＲＥＱｓＡを送出する。このとき、メモリ装置４が
空いていればアクノリッジ信号ＡＣＫｓＡがコントロー
ル回路３によって返却される。以後、リクエスト信号Ｒ
ＥＱｓＡがオンの間、メモリ装置４は演算処理装置ＩＡ
に専有され、：Ｉントロール信号ＣＴＲＬ＃Ａによって
データ信号Ｄ Ａ Ｔ Ａ ｓ Ａによるデータの授受
が可能となる。この間、演算処理装置ＩＢはメモリ装置
４を使用することはできず、リクエスト信号ＲＥＱｓＢ
による要求は待たされる。演算処理装置ＩＡがリクエス
ト信号ＲＥＱ＃Ａの送出を停止し。
がメモリ装置４を使用する場合には、まず、リクエスト
信号ＲＥＱｓＡを送出する。このとき、メモリ装置４が
空いていればアクノリッジ信号ＡＣＫｓＡがコントロー
ル回路３によって返却される。以後、リクエスト信号Ｒ
ＥＱｓＡがオンの間、メモリ装置４は演算処理装置ＩＡ
に専有され、：Ｉントロール信号ＣＴＲＬ＃Ａによって
データ信号Ｄ Ａ Ｔ Ａ ｓ Ａによるデータの授受
が可能となる。この間、演算処理装置ＩＢはメモリ装置
４を使用することはできず、リクエスト信号ＲＥＱｓＢ
による要求は待たされる。演算処理装置ＩＡがリクエス
ト信号ＲＥＱ＃Ａの送出を停止し。
メモリ装置４を切離しではじめて、アクノリッジ信号Ａ
ＣＫｓＢが返却され、演算処理装置ＩＢがメモリ装置４
を使用できるようになる。
ＣＫｓＢが返却され、演算処理装置ＩＢがメモリ装置４
を使用できるようになる。
上記従来の方式によれば、メモリの使用権交替のための
リクエスト信号ＲＥＱの送出のシーケンスが必要となり
、制御が煩雑となるだけでなく。
リクエスト信号ＲＥＱの送出のシーケンスが必要となり
、制御が煩雑となるだけでなく。
一方の演算処理装置がメモリ装置４を専有している間、
たとえデータの授受が実′際に行われていなくても、他
方の演算処理装置はメモリ装置４をアクセスすることが
できないという問題があった。
たとえデータの授受が実′際に行われていなくても、他
方の演算処理装置はメモリ装置４をアクセスすることが
できないという問題があった。
（３）発明の目的と構成
本発明は上記問題点の解決を図り、簡単な謁御で１アク
セスごとにメモリの使用権が交替できるようにし、メモ
リの有効利用を可能とすることを目的としでいる。その
ため１本発明はＲＥＡＤ信号、ＷＲＩＴＥ信号などのア
クセス・コントロール信号を、リクエスト信号の代わり
に直接コントロール回路に入力し、ワード・アクセス単
位にアクセス・コントロール信号によって切替え可能と
することに着目したものである。すなわち１本発明のマ
ルチアクセッサプル・メモリ・システムは、複数の演算
処理装置に対応する複数のバスからアクセス可能とされ
たメモリ装置を有するシステムにおいて、上記１つのバ
スからの各アクセス・コントロール信号に対して他のバ
スにアクノリッジ信号が送出されていないときにアクノ
リッジ信号を送出するとともにバスを選択するセレクト
信号を出力するコントロール部と、上記コントロール部
からのセレクト信号によって上記アクノリッジ信号が送
出されたバスのコントロ・−ル信号線。
セスごとにメモリの使用権が交替できるようにし、メモ
リの有効利用を可能とすることを目的としでいる。その
ため１本発明はＲＥＡＤ信号、ＷＲＩＴＥ信号などのア
クセス・コントロール信号を、リクエスト信号の代わり
に直接コントロール回路に入力し、ワード・アクセス単
位にアクセス・コントロール信号によって切替え可能と
することに着目したものである。すなわち１本発明のマ
ルチアクセッサプル・メモリ・システムは、複数の演算
処理装置に対応する複数のバスからアクセス可能とされ
たメモリ装置を有するシステムにおいて、上記１つのバ
スからの各アクセス・コントロール信号に対して他のバ
スにアクノリッジ信号が送出されていないときにアクノ
リッジ信号を送出するとともにバスを選択するセレクト
信号を出力するコントロール部と、上記コントロール部
からのセレクト信号によって上記アクノリッジ信号が送
出されたバスのコントロ・−ル信号線。
アドレス信号線、データ信号線を上記メモリ装置に接続
するセレクト部とをそなえたことを特徴としている。以
下図面を参照しつつ説明する。
するセレクト部とをそなえたことを特徴としている。以
下図面を参照しつつ説明する。
（４）発明の実施例
第３図は本発明の一実施例構成、牙４図は第３図図示構
成の動作を説明するタイム・チャートを表わす。
成の動作を説明するタイム・チャートを表わす。
図中、符号ＩＡ、ＩＢないし７は第１図に対応し、８は
セレクト部、９ないし１２はアンド回路。
セレクト部、９ないし１２はアンド回路。
１３はフリップ・フロップ、１４および１５はノッ）回
路、１６Ａ、１６Ｂはアクセス・コントロール信号線、
１７Ａ、１７Ｂはアクノリッジ信号線、１８Ａ、１８Ｂ
はアドレス信号線、１９Ａ。
路、１６Ａ、１６Ｂはアクセス・コントロール信号線、
１７Ａ、１７Ｂはアクノリッジ信号線、１８Ａ、１８Ｂ
はアドレス信号線、１９Ａ。
１９Ｂはデータ信号線、２０Ａ、２０Ｂはセレクト信号
線を表わす。
線を表わす。
演算処理ｔ［ＩＡからのアクセスコントロール信号線１
６Ａは、コントロール回路３のアンド回路９と、セレク
ト部８のスイッチ５に接続される。
６Ａは、コントロール回路３のアンド回路９と、セレク
ト部８のスイッチ５に接続される。
同様に、演算処理装置ＩＢからのアクセス・コントロー
ル信号線１６Ｂはアンド回路１０とスイッチ５に接続さ
れる。フリップ・フロップ１３は。
ル信号線１６Ｂはアンド回路１０とスイッチ５に接続さ
れる。フリップ・フロップ１３は。
Ｒ−８形の７リツプ・フロップであり、出力Ｑが「１」
のときはバス２Ａを選択するセレクト信号をセレクト部
８に送出し、出力ＱがｒｌＪのときはバス２Ｂを選択す
るセレクト信号を送出する。セレクト信号はスイッチ５
，６．７に供給され、スイッチ５．６．７を駆動して、
メモリ装置４とコントロール信号線１６Ａ、１６Ｂ、ア
ドレス信号線１８Ａ、１８Ｂ、データ信号線１９Ａ、１
９Ｂとの接続を切替える。
のときはバス２Ａを選択するセレクト信号をセレクト部
８に送出し、出力ＱがｒｌＪのときはバス２Ｂを選択す
るセレクト信号を送出する。セレクト信号はスイッチ５
，６．７に供給され、スイッチ５．６．７を駆動して、
メモリ装置４とコントロール信号線１６Ａ、１６Ｂ、ア
ドレス信号線１８Ａ、１８Ｂ、データ信号線１９Ａ、１
９Ｂとの接続を切替える。
アクノリッジ信号線１７Ａにアクノリッジ信号ＡＣＫｓ
Ａが出力されるのは、アンド回路１１によって、コント
ロール信号ＣＴＲＬ＊Ａが出力され、かつフリップ・フ
ロップ１３の出力ＱがｒＩＪのときである。また、アク
ノリッジ信号線１７Ｂにアクノリッジ信号ＡＣＫ＃Ｂが
出力されるのは。
Ａが出力されるのは、アンド回路１１によって、コント
ロール信号ＣＴＲＬ＊Ａが出力され、かつフリップ・フ
ロップ１３の出力ＱがｒＩＪのときである。また、アク
ノリッジ信号線１７Ｂにアクノリッジ信号ＡＣＫ＃Ｂが
出力されるのは。
コントロール信号ＣＴＲＬｓＢが出力され、がっ出力Ｑ
が「１」のときである。
が「１」のときである。
フリップ・フロップ１３は、アンド回路９の出力によっ
て、コントロール信号ＣＴＲＬ＃Ａが送出されているこ
と、アクノリッジ信号ＡＣＫｓＢがｒＯＪであること、
フリップ・プロップ１３の出力ＱがｒＩＪであることを
条件として、リセット状態・からセット状態に設定され
る°。また、コントロール信号ＣＴＲ，ＬｓＢが送出さ
れていること、アクノリッジ信号ＡＣＫ＊ＡがｒＯＪで
あること、フリップ・フロップ１３の出力ＱがｒｌＪで
あることを条件として、リセット状態に切替えられ、出
力ＱがｒｌＪとなるようにされる。
て、コントロール信号ＣＴＲＬ＃Ａが送出されているこ
と、アクノリッジ信号ＡＣＫｓＢがｒＯＪであること、
フリップ・プロップ１３の出力ＱがｒＩＪであることを
条件として、リセット状態・からセット状態に設定され
る°。また、コントロール信号ＣＴＲ，ＬｓＢが送出さ
れていること、アクノリッジ信号ＡＣＫ＊ＡがｒＯＪで
あること、フリップ・フロップ１３の出力ＱがｒｌＪで
あることを条件として、リセット状態に切替えられ、出
力ＱがｒｌＪとなるようにされる。
メモリ・アクセス時の動作は２例えば第４図図示タイム
・チャートの如くになる。例えば、演算処理装置ＩＡが
メモリ装置４のデータを読出す場合には、ＲＥＡＤ信号
のアクセス・コントロール信号ＣＴＲＬｓＡをコントロ
ール回路３に久方する。コントロール信号ＣＴＲＬ＃Ａ
は通常１ワードのアクセス単位ごとに出力される。コン
トロール回路３は、フリップ・フロップ１３の出力Ｑが
ｒｌＪであれは直ちにアクノリッジ信号ＡＣＫｓＡを返
送する。また、出力◇が「１」であって、演算処理装置
ＩＢに対しアクノリッジ信号ＡＣＫｓＢが出力されでい
なければ、フリップ・フロップ１３にセット信号を出力
し、出力ＱがｒｌＪとなるようにして、アクノリッジ信
号ＡＣＫ＃Ａが出力されるようにする。このとき、セレ
クト信号線２０Ａを経由して、スイッチ５，６．７を駆
動し、コントロール信号線１６Ａ、アドレス信号線１８
Ａ。
・チャートの如くになる。例えば、演算処理装置ＩＡが
メモリ装置４のデータを読出す場合には、ＲＥＡＤ信号
のアクセス・コントロール信号ＣＴＲＬｓＡをコントロ
ール回路３に久方する。コントロール信号ＣＴＲＬ＃Ａ
は通常１ワードのアクセス単位ごとに出力される。コン
トロール回路３は、フリップ・フロップ１３の出力Ｑが
ｒｌＪであれは直ちにアクノリッジ信号ＡＣＫｓＡを返
送する。また、出力◇が「１」であって、演算処理装置
ＩＢに対しアクノリッジ信号ＡＣＫｓＢが出力されでい
なければ、フリップ・フロップ１３にセット信号を出力
し、出力ＱがｒｌＪとなるようにして、アクノリッジ信
号ＡＣＫ＃Ａが出力されるようにする。このとき、セレ
クト信号線２０Ａを経由して、スイッチ５，６．７を駆
動し、コントロール信号線１６Ａ、アドレス信号線１８
Ａ。
データ信号線１９Ａをメモリ装置４に接続する。
以後、データ信号線１９Ａを経由して、メモリ装置４か
らのデータ転送が行われる。演算処理装置ＩＡは、デー
タを読み取るとコントロール信号ＣＴＲＬ＃Ａの送出を
やめ、アクノリッジ信号ＡＣＫａＡの送出が停止される
。これが１回のアクセスのサイクルとなる。
らのデータ転送が行われる。演算処理装置ＩＡは、デー
タを読み取るとコントロール信号ＣＴＲＬ＃Ａの送出を
やめ、アクノリッジ信号ＡＣＫａＡの送出が停止される
。これが１回のアクセスのサイクルとなる。
演算処理装置ＩＡにアクノリッジ信号ＡＣＫｓＡが送出
されている間に、演算処理装置ＩＢからコントロール信
号ＣＴＲＬｓＢが送出されると。
されている間に、演算処理装置ＩＢからコントロール信
号ＣＴＲＬｓＢが送出されると。
そのアクセス要求は、アクノリッジ信号ＡＣＫ＊Ａの送
出が停止されるまで待たされる。しかし。
出が停止されるまで待たされる。しかし。
アクノリッジ信号Ａ ＣＫ ｓ Ａは、■アクセスの終
了で送出が停止されるので、演算処理装置ＩＢからのア
クセス要求が長時間待たされることはなく。
了で送出が停止されるので、演算処理装置ＩＢからのア
クセス要求が長時間待たされることはなく。
演算処理袋［ＩＡの１ワードのアクセス終了後。
直ちにアクノリッジ信号Ａ ＣＫ ｓ Ｂが送出され。
データ転送が可能となる。すなわち、１アクセス毎にメ
モリの使用権が交替できることとなる。
モリの使用権が交替できることとなる。
以上、演算処理装置が２台の場合について説明したが、
３台以上の場合も同様である。また、コントロール回路
３に特定の演算処理装置からの特定のアドレスのアクセ
スを禁止するような機構を加えることによって２時間的
に各装置が専有するメモリ空間が変化するようなシステ
ムを構築することもできる。
３台以上の場合も同様である。また、コントロール回路
３に特定の演算処理装置からの特定のアドレスのアクセ
スを禁止するような機構を加えることによって２時間的
に各装置が専有するメモリ空間が変化するようなシステ
ムを構築することもできる。
（５）発明の詳細
な説明した如く２本発明によれば、ある演算処理装置が
リクエスト信号によってメモリを専有している間に、処
理上アクセスしない時間があっても、他の演算処理装置
は、その時間を利用することができないという問題が解
消され、かつ。
リクエスト信号によってメモリを専有している間に、処
理上アクセスしない時間があっても、他の演算処理装置
は、その時間を利用することができないという問題が解
消され、かつ。
複雑な転送制御手順が不要となり、転送にがかる時間や
、転送制御のためのソフトウェアにかかる負荷を減少さ
せることができる。
、転送制御のためのソフトウェアにかかる負荷を減少さ
せることができる。
牙１図は従来方式の例、木２図は″）ｖ１図図示従来方
式の例の動作を説明するタイム・チャート。 第３図は本発明の一実施例構成、第４図は第３図図示構
成の動作を説明するタイム・チャートを示す。 図中、ＬＡ、ＩＢは演算処理装置、２Ａ、２Ｂはバス、
３はコントロール回路、４はメモリ装置。 ８はセレクト部を表わす。 特許出願人 富士通株式会社
式の例の動作を説明するタイム・チャート。 第３図は本発明の一実施例構成、第４図は第３図図示構
成の動作を説明するタイム・チャートを示す。 図中、ＬＡ、ＩＢは演算処理装置、２Ａ、２Ｂはバス、
３はコントロール回路、４はメモリ装置。 ８はセレクト部を表わす。 特許出願人 富士通株式会社
Claims (1)
- 【特許請求の範囲】 複数の演算処理装置に対応する複数の／（スからアクセ
ス可能とされたメモリ装置を有するシステムにおいて、
上記１つのバスからの各アクセス・コントロール信号に
対して他の７（スにアクノリッジ信号が送出されていム
いときにアクノリッジ信号を送出するとともにバスを選
択するセレクト信号を出力するコントロール部と、上記
コントロール部からのセレクト信号によって上記アクノ
リッジ信号が送出されたバスのコントロール信号線。 アドレス信号線、データ信号線を上記メモリ装置に接続
するセレクト部とをそなえたことを特徴とするマルチア
クセッサプル・メモリ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11330782A JPS593665A (ja) | 1982-06-30 | 1982-06-30 | マルチアクセツサブル・メモリ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11330782A JPS593665A (ja) | 1982-06-30 | 1982-06-30 | マルチアクセツサブル・メモリ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593665A true JPS593665A (ja) | 1984-01-10 |
Family
ID=14608911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11330782A Pending JPS593665A (ja) | 1982-06-30 | 1982-06-30 | マルチアクセツサブル・メモリ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593665A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62133560A (ja) * | 1985-12-05 | 1987-06-16 | Sanyo Electric Co Ltd | デユアルポ−トメモリのアクセス制御方式 |
| JPS62276662A (ja) * | 1986-05-26 | 1987-12-01 | Nitsuko Corp | プロセツサ間通信回路 |
| JPS63107057U (ja) * | 1986-12-26 | 1988-07-11 |
-
1982
- 1982-06-30 JP JP11330782A patent/JPS593665A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62133560A (ja) * | 1985-12-05 | 1987-06-16 | Sanyo Electric Co Ltd | デユアルポ−トメモリのアクセス制御方式 |
| JPS62276662A (ja) * | 1986-05-26 | 1987-12-01 | Nitsuko Corp | プロセツサ間通信回路 |
| JPS63107057U (ja) * | 1986-12-26 | 1988-07-11 |
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