JPS5841479A - 主記憶装置 - Google Patents
主記憶装置Info
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- JPS5841479A JPS5841479A JP56140498A JP14049881A JPS5841479A JP S5841479 A JPS5841479 A JP S5841479A JP 56140498 A JP56140498 A JP 56140498A JP 14049881 A JP14049881 A JP 14049881A JP S5841479 A JPS5841479 A JP S5841479A
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- Japan
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- memory
- speed
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- low
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、主記憶装置、41に、相異るアクセス性能を
持つメモリ素子から構成された二つのメモリ領域をもつ
主記憶装置に関する。
持つメモリ素子から構成された二つのメモリ領域をもつ
主記憶装置に関する。
従来の主記憶装置は、複数のモジエールで構成されるア
クセスメモリと、処理装置から供給されるメモリモジュ
ールアドレスおよびモジュール内アドレスからなるアド
レスにより前記アクセスメモリをアクセスするメモリア
クセス制御回路とを含んで構成される。
クセスメモリと、処理装置から供給されるメモリモジュ
ールアドレスおよびモジュール内アドレスからなるアド
レスにより前記アクセスメモリをアクセスするメモリア
クセス制御回路とを含んで構成される。
すなわち従来の主記憶装置は低速のアクセスメモリを用
いて構成されているため、アクセスタイムは常に一定で
あシ、総合アクセスタイムを向上することができなかっ
た。
いて構成されているため、アクセスタイムは常に一定で
あシ、総合アクセスタイムを向上することができなかっ
た。
すなわち、従来の主記憶装置は、総合アクセスタイムを
減少できないという欠点があった。
減少できないという欠点があった。
本発明の目的は総合アクセスタイムを減少できる主記憶
装!1111に提供することにある。
装!1111に提供することにある。
すなわち、本発明の目的は近年高速アクセスタイムラ持
つ大容量のスタッティクメモリ素子が安価に提供されて
いることに注目し、かつ、主記憶装置と処理装置内で置
かれることが中、高速計算機においては常套手段となっ
ている所の高速緩衝記憶装置がシステムの多重化に伴っ
て年々制御を複雑化させている状態に注目し、主記憶装
置内に、大容量のスタッティックメモリt−堆込み低速
で動くダイナミックメモリ素子と併用することにより、
あるアドレス領域については、高速緩衝記憶装置と同じ
く、あるいはそれ以上に高速に応答できる高速メモリ領
域全アクセスするようにし、あるアドレス領域について
は低速メモリ領域を独立にアクセスするようにして、メ
モリスルーブツトの向上とアクセスタイムの一部高速化
を計ることにより、高速緩衝記憶装置の縮少、或いは排
除を行なうことができる主記憶装置を提供することにあ
る。
つ大容量のスタッティクメモリ素子が安価に提供されて
いることに注目し、かつ、主記憶装置と処理装置内で置
かれることが中、高速計算機においては常套手段となっ
ている所の高速緩衝記憶装置がシステムの多重化に伴っ
て年々制御を複雑化させている状態に注目し、主記憶装
置内に、大容量のスタッティックメモリt−堆込み低速
で動くダイナミックメモリ素子と併用することにより、
あるアドレス領域については、高速緩衝記憶装置と同じ
く、あるいはそれ以上に高速に応答できる高速メモリ領
域全アクセスするようにし、あるアドレス領域について
は低速メモリ領域を独立にアクセスするようにして、メ
モリスルーブツトの向上とアクセスタイムの一部高速化
を計ることにより、高速緩衝記憶装置の縮少、或いは排
除を行なうことができる主記憶装置を提供することにあ
る。
本発明の主記憶装置は、複数のモジュールで構成される
低速アクセスメモリと、複数のモジュールで構成される
高速アクセスメモリと、前記モジュールごとに記憶され
た領域切換信号およびメモリモジュール番号が処理装置
から供給されるメモリモジュールアドレスにしたがって
読み出される変換テーブルと、供給された前記領域切換
信号が低速メモリ領域への切換を示しているときに前記
メモリモジュール番号と前記処理装置から供給されるモ
ジュール内アドレスとにしたがって前記低速アクセスメ
モリ管アクセスするための低速メモリアクセス制御回路
と、供給された前記領域切換信号が高速メモリ領域への
切換管示しているときに前記メモリモジュール番号と前
記モジュール内アドレスとにしたがりて前記高速アクセ
スメモリをアクセスするための高速メモリアクセス制御
回路とを含んで構成される。
低速アクセスメモリと、複数のモジュールで構成される
高速アクセスメモリと、前記モジュールごとに記憶され
た領域切換信号およびメモリモジュール番号が処理装置
から供給されるメモリモジュールアドレスにしたがって
読み出される変換テーブルと、供給された前記領域切換
信号が低速メモリ領域への切換を示しているときに前記
メモリモジュール番号と前記処理装置から供給されるモ
ジュール内アドレスとにしたがって前記低速アクセスメ
モリ管アクセスするための低速メモリアクセス制御回路
と、供給された前記領域切換信号が高速メモリ領域への
切換管示しているときに前記メモリモジュール番号と前
記モジュール内アドレスとにしたがりて前記高速アクセ
スメモリをアクセスするための高速メモリアクセス制御
回路とを含んで構成される。
す表わち、本発明の主記憶装置は、主記憶装置内の記憶
領域が高速アクセスタイム金持つ素子から構成される高
速記憶領域と低速アクセスタイムを持つ素子から構成さ
れる低速記憶領域が構成され、各々の記憶領域は高速メ
モリアクセス制御回路および低速メモリアクセス制御回
路により専用に11J@され、各々の記憶領域は独立に
アクセスすることが可能である前記制御回路を具備し、
処理装置から転送された主記憶アクセスアドレスをいず
れの領域にアクセスするかt決定する高速領域、低速領
域アクセス切換えテーブルを具備し、かつ、各々の領域
内のどのメモリモジュール會アクセスするかを決定する
メモリモジュール変換テーブルを具備して構成され°る
。
領域が高速アクセスタイム金持つ素子から構成される高
速記憶領域と低速アクセスタイムを持つ素子から構成さ
れる低速記憶領域が構成され、各々の記憶領域は高速メ
モリアクセス制御回路および低速メモリアクセス制御回
路により専用に11J@され、各々の記憶領域は独立に
アクセスすることが可能である前記制御回路を具備し、
処理装置から転送された主記憶アクセスアドレスをいず
れの領域にアクセスするかt決定する高速領域、低速領
域アクセス切換えテーブルを具備し、かつ、各々の領域
内のどのメモリモジュール會アクセスするかを決定する
メモリモジュール変換テーブルを具備して構成され°る
。
次K、本発明の実施例について図面を参照して詳mK説
明する。
明する。
蘂1図は、本発明の一実施例を示すブロック図である。
第1図に示す主記憶装置は上位の処理装置からコマンド
信号CMD 、メモリリクエスト信号RQ。
信号CMD 、メモリリクエスト信号RQ。
および、メモリモジュールアドレスMAならびにモジュ
ール内アドレスMIAからなるアドレスADが供給され
るとともに書込時には、書込データWDが供給され、主
記憶装置へのアクセス後処理装置にリプライ信号RP、
Yt返送するとともに読出時には読出データ#RDが返
送される。この主記憶装置内には変換テーブルTf有し
、この変換テーブルTは、高速メモリ領域と低速メモリ
領与えるメモリモジエール変換テーブルRTからなる。
ール内アドレスMIAからなるアドレスADが供給され
るとともに書込時には、書込データWDが供給され、主
記憶装置へのアクセス後処理装置にリプライ信号RP、
Yt返送するとともに読出時には読出データ#RDが返
送される。この主記憶装置内には変換テーブルTf有し
、この変換テーブルTは、高速メモリ領域と低速メモリ
領与えるメモリモジエール変換テーブルRTからなる。
また、この主記憶装置は、低速メモリアクセス切換)l
−) s 1. 低速メモリアクセス制御スタック
LAS、サイクルタイムカウンター58.低速メモリリ
プライ制御ゲー)57,55.低速メモリアクセス信号
発生ゲート52を含む低速メモリアクセス制御回路と、
高速メモリアクセス切換ゲ−) 50. 低速メモリ
読出アクセス中表示ゲート53、低速メモリ読出アクセ
ス中追越監視ゲート54、 リプライゲート56t−
含む高速メモリアクセス制御回路と、高速アクセスメモ
リHMと、低速アクセスメモリLMと、低速アクセスメ
モリタイミング発生回路TGと、低速アクセスメモリ用
アドレスバッファABと、低速アクセスメモリ用書込デ
ータバッファWBと、読出データ切換回路SELとを含
んで構成される。
−) s 1. 低速メモリアクセス制御スタック
LAS、サイクルタイムカウンター58.低速メモリリ
プライ制御ゲー)57,55.低速メモリアクセス信号
発生ゲート52を含む低速メモリアクセス制御回路と、
高速メモリアクセス切換ゲ−) 50. 低速メモリ
読出アクセス中表示ゲート53、低速メモリ読出アクセ
ス中追越監視ゲート54、 リプライゲート56t−
含む高速メモリアクセス制御回路と、高速アクセスメモ
リHMと、低速アクセスメモリLMと、低速アクセスメ
モリタイミング発生回路TGと、低速アクセスメモリ用
アドレスバッファABと、低速アクセスメモリ用書込デ
ータバッファWBと、読出データ切換回路SELとを含
んで構成される。
主記憶装置内の容量は、高速アクセスメモリHMと低速
アクセスメモリLMとの装置の和であり、全物理アドレ
ス領域は高速メモリ領域と低速メモリ領域に分割され、
いずれのメモリ領域をアクセスするかは予め変換テーブ
ルTの領域切換テ〜プルATK領域切換信号Sとして記
録しておき、アクセスの際には変換テーブルTffi参
照して領域切換信号Sにもとづいてどちらのメモリ領域
をアクセスするかが決定される。
アクセスメモリLMとの装置の和であり、全物理アドレ
ス領域は高速メモリ領域と低速メモリ領域に分割され、
いずれのメモリ領域をアクセスするかは予め変換テーブ
ルTの領域切換テ〜プルATK領域切換信号Sとして記
録しておき、アクセスの際には変換テーブルTffi参
照して領域切換信号Sにもとづいてどちらのメモリ領域
をアクセスするかが決定される。
高速アクセスメモリHMと低速アクセスメモリLMはそ
れぞれ複数のメモリモジュールから構成され各メモリへ
アクセスされるメモリモジュール番号MNは各メモリ内
では一連の領有番号をつけ主記憶装置に転送されるアド
レスADのうちメモリモジュールアドレスMAは変換テ
ーブルTに含まれるメモリモジュール変換テーブルRT
によって各メモリ内のメモリモジュール番号MNに変換
される。
れぞれ複数のメモリモジュールから構成され各メモリへ
アクセスされるメモリモジュール番号MNは各メモリ内
では一連の領有番号をつけ主記憶装置に転送されるアド
レスADのうちメモリモジュールアドレスMAは変換テ
ーブルTに含まれるメモリモジュール変換テーブルRT
によって各メモリ内のメモリモジュール番号MNに変換
される。
以下に、第2図を使ってメモリモジュールアドレスから
メモリモジー−ル番号に変換する動作を詳細に説明する
。
メモリモジー−ル番号に変換する動作を詳細に説明する
。
主記憶装置内に置かれた高速アクセスメモリHMはφ0
〜÷3の4モジユールから構成され低速アクセスメモリ
LMはφ0〜φ11の12モジユールから構成される。
〜÷3の4モジユールから構成され低速アクセスメモリ
LMはφ0〜φ11の12モジユールから構成される。
各モジエールの容量はいずれも256KBとすると高速
アクセスメモリHMの容量はIMBであ妙低速アクセス
メモリLMの容量は3MBである。
アクセスメモリHMの容量はIMBであ妙低速アクセス
メモリLMの容量は3MBである。
今、全物理アドレス領域の4MBのうち処理装置は0番
地〜IMB−1番地を低速メモリ領域に、1MB番地〜
2MB−1番地全高速メモリ領域内、3MB番地〜4M
B−1番地を低速メモリ領域に割り付けるとする。
地〜IMB−1番地を低速メモリ領域に、1MB番地〜
2MB−1番地全高速メモリ領域内、3MB番地〜4M
B−1番地を低速メモリ領域に割り付けるとする。
変換テーブルTの一構成要素である領域切換テーブルA
Tは領域切換信号Sが%01の時高速メモリ領域を、領
域切換信号Sが111の時低速メモリ領域を示す。
Tは領域切換信号Sが%01の時高速メモリ領域を、領
域切換信号Sが111の時低速メモリ領域を示す。
変換テーブルTの残りの構成要素であるメモリモジー−
ル変換テーブルRTは各メモリ領域内のメモリモジュー
ル番号MNを格納している。
ル変換テーブルRTは各メモリ領域内のメモリモジュー
ル番号MNを格納している。
変換テーブルTは第0モジユール〜第3モジユールのア
ドレス領域(0番地〜IMB−1)は低速アクセスメモ
リの第0モジエール〜IE3モジエールを指すようにし
、第4モジユール〜第7モジユールのアドレス領域(1
MB〜2MB−1)は高速アクセスメモリの第0モジユ
ール〜第3モジコールを指すようにし第8モジユール〜
第15モジユールのアドレス領域(2MB〜3MB−1
)は低速アクセスメモリの第4〜I!rllモジユール
を示すようKする。
ドレス領域(0番地〜IMB−1)は低速アクセスメモ
リの第0モジエール〜IE3モジエールを指すようにし
、第4モジユール〜第7モジユールのアドレス領域(1
MB〜2MB−1)は高速アクセスメモリの第0モジユ
ール〜第3モジコールを指すようにし第8モジユール〜
第15モジユールのアドレス領域(2MB〜3MB−1
)は低速アクセスメモリの第4〜I!rllモジユール
を示すようKする。
今、処理装置から第7モジユールアドレスが主記憶装置
に到達すると、変換テーブルTにおいて、高速メモリ領
域の纂3モジュールをアクセスするようにアドレス変換
され、また、第13モジユールアドレスが到達した場合
は、低速メモリ領域の第9モジユールtアクセスするよ
うにアドレス変換される。
に到達すると、変換テーブルTにおいて、高速メモリ領
域の纂3モジュールをアクセスするようにアドレス変換
され、また、第13モジユールアドレスが到達した場合
は、低速メモリ領域の第9モジユールtアクセスするよ
うにアドレス変換される。
次に5両メモリ領域のアクセス制御について、詳細に説
明する。
明する。
処理装置からメモリリクエストがあるとメモリリクエス
ト信号RQにsI′がセットされる。仁の時転送されて
くるメモリアクセスのためのアドレスADはその一構成
要素であるメモリモジュールアドレスMAがまず変換テ
ーブルTで変換され、領域切換信号Sおよびメモリモジ
ュール番号MNを出力する。低速メモリアクセス切換ゲ
ート51は、低速メモリ起動信号LSt−出力する。低
速アクセスメモリLMがアクセス中である場合、次のメ
モリアクセスは、低速アクセスメモリLMt−使えない
とする場合はアクセスを待たせる必要がある。低速メモ
リアクセス信号発生ゲート52は、低速アクセスメモリ
、LMがアクセス中でない場合に 低速メモリアクセス
信号LMAe低速メモリ領域へ転送する。低速メモリ領
域は低速メモリアクセス信号LMAt−受けてメモリタ
イミング発生回路TGe起動し低速アクセスメモリLM
のアクセスを開始する。低速メモリアクセス制御スタッ
クLASは低速メモリアクセス信号LMAe受けてセン
トされる制御スタックであり、有効ビットV、書込指示
ビットW、サイクル処理数表示ビットCを含む。以下の
説明では、サイクル数4で低速メモリ処理サイクルを終
了するものとする。
ト信号RQにsI′がセットされる。仁の時転送されて
くるメモリアクセスのためのアドレスADはその一構成
要素であるメモリモジュールアドレスMAがまず変換テ
ーブルTで変換され、領域切換信号Sおよびメモリモジ
ュール番号MNを出力する。低速メモリアクセス切換ゲ
ート51は、低速メモリ起動信号LSt−出力する。低
速アクセスメモリLMがアクセス中である場合、次のメ
モリアクセスは、低速アクセスメモリLMt−使えない
とする場合はアクセスを待たせる必要がある。低速メモ
リアクセス信号発生ゲート52は、低速アクセスメモリ
、LMがアクセス中でない場合に 低速メモリアクセス
信号LMAe低速メモリ領域へ転送する。低速メモリ領
域は低速メモリアクセス信号LMAt−受けてメモリタ
イミング発生回路TGe起動し低速アクセスメモリLM
のアクセスを開始する。低速メモリアクセス制御スタッ
クLASは低速メモリアクセス信号LMAe受けてセン
トされる制御スタックであり、有効ビットV、書込指示
ビットW、サイクル処理数表示ビットCを含む。以下の
説明では、サイクル数4で低速メモリ処理サイクルを終
了するものとする。
低速アクセスメモリLMのアクセスが低速メモリアクセ
ス信号LMAによシ起動されると低速メモリアクセス制
御スタックLA8の有効ビットVが%11にセットされ
、コマンド信号CMDが書込表示の時書込指示ピッ)W
が111にセットされサイクル癲l悌啄ピッ) Ct−
’0’にセットする。1マシンサイクルが経過する毎に
サイクル処理数表示ビットCはサイクルタイムカウンタ
58で′1′が加えられて更新される。更新された内容
が%31に到達した時低速アクセスメモリLMからの低
速アクセスメモリ読出信号LRDが読出データ切換回路
5ELt経由して、処理装置へ読出データRDを転送す
る。切換指示信号SIは低速メモIJ IJブライ劃側
ゲート55を駆動しリプライゲート56を経由して処理
装置へリプライ信号RPYt−セットする。
ス信号LMAによシ起動されると低速メモリアクセス制
御スタックLA8の有効ビットVが%11にセットされ
、コマンド信号CMDが書込表示の時書込指示ピッ)W
が111にセットされサイクル癲l悌啄ピッ) Ct−
’0’にセットする。1マシンサイクルが経過する毎に
サイクル処理数表示ビットCはサイクルタイムカウンタ
58で′1′が加えられて更新される。更新された内容
が%31に到達した時低速アクセスメモリLMからの低
速アクセスメモリ読出信号LRDが読出データ切換回路
5ELt経由して、処理装置へ読出データRDを転送す
る。切換指示信号SIは低速メモIJ IJブライ劃側
ゲート55を駆動しリプライゲート56を経由して処理
装置へリプライ信号RPYt−セットする。
書込動作時には書込データWDt−低速アクセスメモリ
LMへ転送する。
LMへ転送する。
一方、高速メモリアクセス切換ゲート50は高速メモリ
起動信号H81に出力する。
起動信号H81に出力する。
低速アクセスメモリLMがアクセス中である場合にはア
クセスされている動作が読出動作であれば低速アクセス
メモリLMからのリプライ信号RPYを先に通す必要が
ある九め、アクセスを抑える。
クセスされている動作が読出動作であれば低速アクセス
メモリLMからのリプライ信号RPYを先に通す必要が
ある九め、アクセスを抑える。
低速メモリ読出アクセス中表示ゲート53において、低
速アクセスメモリLMがアクセス中であり、読出動作で
あることが検出され、低速メモリ読出アクセス中追越監
視ゲート54において高速アクセスメモリHMの起動条
件と論理積をとることによりリプライゲート56t−経
由して処理装置へリプライ信号RPYt送る。この場合
、高速アクセスメモリHMは1マシンサイクルの間で応
答できるものとしているため、処理装置からアクセスが
あったサイクルでリプライ信号RPY’に返すことがで
きる。
速アクセスメモリLMがアクセス中であり、読出動作で
あることが検出され、低速メモリ読出アクセス中追越監
視ゲート54において高速アクセスメモリHMの起動条
件と論理積をとることによりリプライゲート56t−経
由して処理装置へリプライ信号RPYt送る。この場合
、高速アクセスメモリHMは1マシンサイクルの間で応
答できるものとしているため、処理装置からアクセスが
あったサイクルでリプライ信号RPY’に返すことがで
きる。
次に、第3図を使って、第1図に示す実施例における低
速メモリアクセスおよび高速メモリアクセスの複合動作
を説明する。
速メモリアクセスおよび高速メモリアクセスの複合動作
を説明する。
時刻t1は、処理装置からアクセスがあり、変換テーブ
ルTにより低速アクセスメモリLMt−アクセスするこ
とがル示されている。
ルTにより低速アクセスメモリLMt−アクセスするこ
とがル示されている。
このとき、時刻t2で低速アクセスメモリLMが起動さ
れ、同時に、低速メモリアクセス制御スタックLASが
セットされサイクル処理数表示ビットCは%ol IC
クリヤされる。
れ、同時に、低速メモリアクセス制御スタックLASが
セットされサイクル処理数表示ビットCは%ol IC
クリヤされる。
時刻t2で次のアクセスが到来し変換テーブルTにより
高速アクセスメモリHMtアクセスすることが指示され
念が読出動作Rであるため追い越し型ル は禁止され、時刻t5で先のアクセス低速アクセスメモ
リLMからのリプライ信号RPYt−待って、時刻t6
で高速アクセスメモリHMから読み出す。
高速アクセスメモリHMtアクセスすることが指示され
念が読出動作Rであるため追い越し型ル は禁止され、時刻t5で先のアクセス低速アクセスメモ
リLMからのリプライ信号RPYt−待って、時刻t6
で高速アクセスメモリHMから読み出す。
時刻t7.t8では、高速アクセスメモリHMの読出ア
クセスが続きこの場合は1マシンサイクル動作のアクセ
スタイムであるため同一サイクルの時刻t7.t8
で各々リプライ信号RPYが返される。
クセスが続きこの場合は1マシンサイクル動作のアクセ
スタイムであるため同一サイクルの時刻t7.t8
で各々リプライ信号RPYが返される。
時刻t9で低速アクセスメモリLMヘアクセスすること
が指示された。
が指示された。
このとき、時刻tlOで低速アクセスメモリLMが起動
される。書込データWDは低速アクセスメモリ用書込デ
ータイ(ツファWBへ転送する。
される。書込データWDは低速アクセスメモリ用書込デ
ータイ(ツファWBへ転送する。
低速アクセスメモリ用′書込データバッファWBK格納
され念書へデータWDは低速アクセスメモリLMをアク
セス中の書込サイクル時に低速アクセスメモリLMへ書
き込む。この時同じ時刻tlOK処理装置から高速アク
セスメモリHMへの書込動作Wの要求が到来している場
合は同一時刻に高速アクセスメモIJHMへの書込みを
行う。時刻t10で、低速アクセスメモリLMK対して
アクセスされ几読出動作Rは時刻t13 で終了しリ
プライ信号RPYが返される。
され念書へデータWDは低速アクセスメモリLMをアク
セス中の書込サイクル時に低速アクセスメモリLMへ書
き込む。この時同じ時刻tlOK処理装置から高速アク
セスメモリHMへの書込動作Wの要求が到来している場
合は同一時刻に高速アクセスメモIJHMへの書込みを
行う。時刻t10で、低速アクセスメモリLMK対して
アクセスされ几読出動作Rは時刻t13 で終了しリ
プライ信号RPYが返される。
この前に1時刻t12で高速アクセスメモリ胆に対する
書込要求があった場合は書込みを同一の時刻t12 の
間に行う。
書込要求があった場合は書込みを同一の時刻t12 の
間に行う。
時刻t14 には処理装置からの要求はなく時刻t1
5 に高速アクセスメモリHMに対して読出要求があり
之場合には、同一サイクルでリブライイ鳥チRPYが返
される。
5 に高速アクセスメモリHMに対して読出要求があり
之場合には、同一サイクルでリブライイ鳥チRPYが返
される。
低速アクセスメモリLMはスルーブツトを上げるため通
常4 wayないしgwayインタリープが行われるが
、その場合は低速メモリアクセス制御スタックLASお
よび低速アクセスメモリ用アドレスバッファABおよび
低速アクセスメモリ用書込データバッファWBおよび低
速アクセスメモリタイミング発生回路TGが多重に設置
される。
常4 wayないしgwayインタリープが行われるが
、その場合は低速メモリアクセス制御スタックLASお
よび低速アクセスメモリ用アドレスバッファABおよび
低速アクセスメモリ用書込データバッファWBおよび低
速アクセスメモリタイミング発生回路TGが多重に設置
される。
前述の実施例では1 wayについて述べ九が多重イン
タリーブが行われる場合も容易に類推を行うことができ
る。
タリーブが行われる場合も容易に類推を行うことができ
る。
従来の処理装置と主記憶装置の間に置かれ九高速緩衝記
憶装置(キャッシュメモリ)は主記憶装置1ヲ一旦アク
セスし几結釆によりデータが格納された。
憶装置(キャッシュメモリ)は主記憶装置1ヲ一旦アク
セスし几結釆によりデータが格納された。
本発明のもつ意義は外部補助記憶装置から中央処理装置
へ処理データ金波す手段として主記憶装置へデータを転
送し主記憶装置からキャッシユへデータを転送するとい
つ九従来の手段を使わず、′ 直接、高速アクセスメモ
リへ処理データを転送し中央処理装置は高速アクセスメ
モリをアクセスすることによシ、処理データを直接処理
する。
へ処理データ金波す手段として主記憶装置へデータを転
送し主記憶装置からキャッシユへデータを転送するとい
つ九従来の手段を使わず、′ 直接、高速アクセスメモ
リへ処理データを転送し中央処理装置は高速アクセスメ
モリをアクセスすることによシ、処理データを直接処理
する。
一方、処理の終ったデータは低速アクセスメモリヘ一旦
退避させるか直接外部補助記憶装置へデータを転送する
手段音用いることによりシステムとしての主記憶アクセ
スのスループッ)t−向上させることができる。
退避させるか直接外部補助記憶装置へデータを転送する
手段音用いることによりシステムとしての主記憶アクセ
スのスループッ)t−向上させることができる。
また、処理装置は高速メモリ領域を全物理アドレスの任
意な位置(モジエール単位)に設定できるため、システ
ム設計の融通性が計れる。
意な位置(モジエール単位)に設定できるため、システ
ム設計の融通性が計れる。
このように本発明の主記憶装置はハードウェア利用技術
により高速メモリ領域のアクセスの頻度を上げるように
工夫が行なわれた場合には最大の効果が発揮できる。
により高速メモリ領域のアクセスの頻度を上げるように
工夫が行なわれた場合には最大の効果が発揮できる。
本発明の主記憶装置は、主記憶容量の一部を高速アクセ
スメモリで構成しかつ物理アドレス領域の任意な領域に
割当てることによシ、処理装置から見た総合アクセスタ
イムを減少でき、かつ、メモリスルーブツトを向上でき
るという効果がある。
スメモリで構成しかつ物理アドレス領域の任意な領域に
割当てることによシ、処理装置から見た総合アクセスタ
イムを減少でき、かつ、メモリスルーブツトを向上でき
るという効果がある。
第1図は本発明の一実施例を示すブロック図、第2図は
第1図に示す変換テーブルを用いて物理領域の割当を説
明する念めの領域割当説明図、第3図は第1図に示す実
施例の動作を説明するためのタイムチャートである。 T・・・・・・変換テープへ、AT・・・・・・領域切
換テーブル、RT・・・・・・メモリモジュール変換テ
ーブル、LAS・・・・・・低速メモリアクセス制御ス
タック、凹・・・・・高速アクセスメモリ、LM・・・
・・・低速アクセスメモリ、TG・・・・・・低速アク
セスメモリタイ電ング発生回路、SEL・・・・・・読
出データ切換回路、AB・・・・・・低速アクセスメモ
リ用アドレスバッファ、WB・・・・・・低速アクセス
メモリ用書込データバッファ、50・・・・・・高速メ
モリアクセス切換ゲート、51・・・・・・低速メモリ
アクセス切換ゲート、52・・・・・・低速メモリアク
セス信号発生ゲート、53・・・・・・低速メモリ読出
アクセス中表示ゲート、54・・・・・・低速メモリ続
出アクセス中追越監視ゲート、55.57・・・−低速
メモリリプライ制御ゲート、56・・・・・・リプライ
ゲート、58・・・・・・サイクルタイムカウンタ、C
MD・・・・・・コマンド信号、RQ・・・・・・メモ
リリクエスト信号、AD・・・・・・アドレス、MA・
・・・・・メモリモジュールアドレス、MIA・・・・
・・モジエール内アドレス、WD・・・・・・書込デー
タ、RPY・・・・・・リプライ信号、RD・・・・・
・読出データ、HRD・・・・・・高速アクセスメモリ
読出信号、LRD・・・・・・低速アクセスメモリ読出
信号、LWD・・・・・・低速メモリ書込データ、LM
N・・・・・・低速アクセスメモリモジュール、アドレ
ス、LMID・・・・・・低速アクセスメモリモジュー
ル内アドレス、
第1図に示す変換テーブルを用いて物理領域の割当を説
明する念めの領域割当説明図、第3図は第1図に示す実
施例の動作を説明するためのタイムチャートである。 T・・・・・・変換テープへ、AT・・・・・・領域切
換テーブル、RT・・・・・・メモリモジュール変換テ
ーブル、LAS・・・・・・低速メモリアクセス制御ス
タック、凹・・・・・高速アクセスメモリ、LM・・・
・・・低速アクセスメモリ、TG・・・・・・低速アク
セスメモリタイ電ング発生回路、SEL・・・・・・読
出データ切換回路、AB・・・・・・低速アクセスメモ
リ用アドレスバッファ、WB・・・・・・低速アクセス
メモリ用書込データバッファ、50・・・・・・高速メ
モリアクセス切換ゲート、51・・・・・・低速メモリ
アクセス切換ゲート、52・・・・・・低速メモリアク
セス信号発生ゲート、53・・・・・・低速メモリ読出
アクセス中表示ゲート、54・・・・・・低速メモリ続
出アクセス中追越監視ゲート、55.57・・・−低速
メモリリプライ制御ゲート、56・・・・・・リプライ
ゲート、58・・・・・・サイクルタイムカウンタ、C
MD・・・・・・コマンド信号、RQ・・・・・・メモ
リリクエスト信号、AD・・・・・・アドレス、MA・
・・・・・メモリモジュールアドレス、MIA・・・・
・・モジエール内アドレス、WD・・・・・・書込デー
タ、RPY・・・・・・リプライ信号、RD・・・・・
・読出データ、HRD・・・・・・高速アクセスメモリ
読出信号、LRD・・・・・・低速アクセスメモリ読出
信号、LWD・・・・・・低速メモリ書込データ、LM
N・・・・・・低速アクセスメモリモジュール、アドレ
ス、LMID・・・・・・低速アクセスメモリモジュー
ル内アドレス、
Claims (1)
- 複数のモジエールで構成される低速アクセスメモリと、
複数のモジエールで構成される高速アクセスメモリと、
前記モジュールごとに記憶された領域切換信号およびメ
モリモジュ、−ル番号が処理装置から供給されるメモリ
モジュールアドレスにしたがって貌み出される変換テー
ブルと、供給された前記領域切換信号が低速メモリ領域
への切換を示しているときに前記メモリモジュール番号
と前記処理装置から供給されるモジー−ル内アドレスと
にしたがって前記低速アクセスメモリをアクセスするた
めの低速メモリアクセス制御回路と、供給された前記領
域切換信号が高速メモリ領域への切換を示しているとき
に前記メモリモジュール番号と前記モジー−ル内アドレ
スとKしたがって前記高速アクセスメモリをアクセスす
るための高速メモリアクセス制御回路とを含むことt−
W徴とする主記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56140498A JPS5841479A (ja) | 1981-09-07 | 1981-09-07 | 主記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56140498A JPS5841479A (ja) | 1981-09-07 | 1981-09-07 | 主記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5841479A true JPS5841479A (ja) | 1983-03-10 |
Family
ID=15270024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56140498A Pending JPS5841479A (ja) | 1981-09-07 | 1981-09-07 | 主記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5841479A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61253559A (ja) * | 1985-05-02 | 1986-11-11 | Nec Corp | マイクロプロセツサ |
JPH0322050A (ja) * | 1989-06-19 | 1991-01-30 | Matsushita Graphic Commun Syst Inc | メモリ制御装置 |
WO2002088913A1 (fr) * | 2001-04-27 | 2002-11-07 | International Business Machines Corporation | Procede et appareil pour reguler la vitesse d'execution d'un processeur |
JP3457644B2 (ja) * | 1997-11-06 | 2003-10-20 | 株式会社日立製作所 | データ処理装置およびデータ処理システム |
US7179574B2 (en) | 2004-03-31 | 2007-02-20 | Samsung Electronics Co., Ltd. | Hydrazone-based charge transport materials |
Citations (1)
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---|---|---|---|---|
JPS51110234A (ja) * | 1975-03-24 | 1976-09-29 | Hitachi Ltd |
-
1981
- 1981-09-07 JP JP56140498A patent/JPS5841479A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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