JPH0235551A - チャネル装置におけるアドレス変換方式 - Google Patents
チャネル装置におけるアドレス変換方式Info
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- JPH0235551A JPH0235551A JP63184704A JP18470488A JPH0235551A JP H0235551 A JPH0235551 A JP H0235551A JP 63184704 A JP63184704 A JP 63184704A JP 18470488 A JP18470488 A JP 18470488A JP H0235551 A JPH0235551 A JP H0235551A
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- memory
- dma
- microprocessor
- bus
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 30
- 230000015654 memory Effects 0.000 claims abstract description 96
- 238000012546 transfer Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 6
- 238000013519 translation Methods 0.000 description 17
- 230000004044 response Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 101100288236 Arabidopsis thaliana KRP4 gene Proteins 0.000 description 3
- 101100433979 Bos taurus TNK2 gene Proteins 0.000 description 3
- 101100385394 Zea mays ACK2 gene Proteins 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1081—Address translation for peripheral access to main memory, e.g. direct memory access [DMA]
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、ＣＰＵによって指示された転送開始仮想ア
ドレスをもとにダイナミックに実アドレスを切換えなが
らＤＭＡ転送を行うチャネル装置におけるアドレス変換
方式に関する。
ドレスをもとにダイナミックに実アドレスを切換えなが
らＤＭＡ転送を行うチャネル装置におけるアドレス変換
方式に関する。
（従来の技術）
仮想記憶方式の情報処理システムに設けられるチャネル
装置は、一般にアドレス変換機構を有している。このア
ドレス変換機構には、主記憶の実ページアドレスを保持
するメモリが設けられており、チャネル装置はこのメモ
リをアドレス変換テーブルとして用いることで、ダイナ
ミックに実アドレスを切換えながらＤ Ｍ Ａ転送を行
うようになっている。しかし、この種のアドレス変換機
構をチャネル装置に設けることは消費電力の増大や基板
面積の増大等を招くため、何等かの対策が要求されてい
た。
装置は、一般にアドレス変換機構を有している。このア
ドレス変換機構には、主記憶の実ページアドレスを保持
するメモリが設けられており、チャネル装置はこのメモ
リをアドレス変換テーブルとして用いることで、ダイナ
ミックに実アドレスを切換えながらＤ Ｍ Ａ転送を行
うようになっている。しかし、この種のアドレス変換機
構をチャネル装置に設けることは消費電力の増大や基板
面積の増大等を招くため、何等かの対策が要求されてい
た。
（発明が解決しようとする課題）
上記したように仮想記憶方式を適用するシステムにおけ
るチャネル装置では、アドレス変換テーブルとして用い
られるメモリを含むアドレス変換機構が必要となり、仮
想記憶方式を採らないシステムにおけるチャネル装置に
比較してノ１−ドウエア量が著しく増大するという問題
があった。
るチャネル装置では、アドレス変換テーブルとして用い
られるメモリを含むアドレス変換機構が必要となり、仮
想記憶方式を採らないシステムにおけるチャネル装置に
比較してノ１−ドウエア量が著しく増大するという問題
があった。
したがってこの発明は、仮想記憶方式を採らないシステ
ムにおけるチャネル装置に少量の／％−ドウエアを付加
するだけでアドレス変換機構が実現できるようにするこ
とを解決すべき課題とする。
ムにおけるチャネル装置に少量の／％−ドウエアを付加
するだけでアドレス変換機構が実現できるようにするこ
とを解決すべき課題とする。
［発明の構成］
（課題を解決するための手段）
この発明は、チャネル制御用のマイクロプロセッサによ
ってアクセスが可能であり、第１所定領域の各ワード位
置にアドレス変換用の実ページアドレスの一部が設定さ
れる第１メモリと、上記マイクロプロセッサによってア
クセスが可能であり、上記第１所定領域と同一のアドレ
ス範囲の第２所定領域の各ワード位置に上記アドレス変
換用の実ページレスの残りが設定される第２メモリと、
第１メモリの第１データバスと第２メモリの第２デ−タ
バスを通常状態では相互接続し、ＤＭＡ転送のためのＤ
ＭＡアドレス生成サイクル時には切離すスイッチ手段と
、ＤＭＡアドレス生成サイクル毎にカウント動作を行う
カウンタと、マイクロプロセッサが上記第１または第２
メモリをアクセスする場合には同マイクロプロセッサか
らのアドレスを、ＤＭＡアドレス生成サイクル時には上
記カウンタの出力の上位ビットに上記第１および第２所
定領域を共通指定する所定値が付加されたアドレスを、
それぞれ上記第１および第２メモリに共通のアドレスバ
スに出力するドライバ手段とを設け、ＤＭＡアドレス生
成サイクル時には第１および第２メモリを同時にリード
アクセスすることにより第１および第２メモリから対応
する第１および第２データバスに読出される両データと
カウンタの下位ビット（ページ内オフセット）とを連結
して主記憶アクセスのためのＤＭＡアドレスを生成する
ようにしたことを特徴とする。また、複数のチャネルを
制御するチャネル装置においては、各チャネル毎に上記
カウンタが用意され、且つ上記第１．第２所定領域もチ
ャネル別に第１．第２メモリに用意される。
ってアクセスが可能であり、第１所定領域の各ワード位
置にアドレス変換用の実ページアドレスの一部が設定さ
れる第１メモリと、上記マイクロプロセッサによってア
クセスが可能であり、上記第１所定領域と同一のアドレ
ス範囲の第２所定領域の各ワード位置に上記アドレス変
換用の実ページレスの残りが設定される第２メモリと、
第１メモリの第１データバスと第２メモリの第２デ−タ
バスを通常状態では相互接続し、ＤＭＡ転送のためのＤ
ＭＡアドレス生成サイクル時には切離すスイッチ手段と
、ＤＭＡアドレス生成サイクル毎にカウント動作を行う
カウンタと、マイクロプロセッサが上記第１または第２
メモリをアクセスする場合には同マイクロプロセッサか
らのアドレスを、ＤＭＡアドレス生成サイクル時には上
記カウンタの出力の上位ビットに上記第１および第２所
定領域を共通指定する所定値が付加されたアドレスを、
それぞれ上記第１および第２メモリに共通のアドレスバ
スに出力するドライバ手段とを設け、ＤＭＡアドレス生
成サイクル時には第１および第２メモリを同時にリード
アクセスすることにより第１および第２メモリから対応
する第１および第２データバスに読出される両データと
カウンタの下位ビット（ページ内オフセット）とを連結
して主記憶アクセスのためのＤＭＡアドレスを生成する
ようにしたことを特徴とする。また、複数のチャネルを
制御するチャネル装置においては、各チャネル毎に上記
カウンタが用意され、且つ上記第１．第２所定領域もチ
ャネル別に第１．第２メモリに用意される。
（作用）
上記の構成によれば、チャネル制御用のマイクロプロセ
ッサが使用する第１および第２メモリの一部をアドレス
変換テーブルメモリとして用いることができる。更に具
体的に述べるならば、アドレス変換が必要なりＭＡ転送
時には、第１および第２メモリを、これら両メモリがワ
ード方向に並べられて構成されたアドレス変換テーブル
メモリとして用いることができる。したがって、実ペー
ジアドレスを設定するために、マイクロブロセ・ンサが
使用する通常のメモリよりワード長が長い専用のアドレ
ス変換テーブルメモリを用いる従来方式に比べ、ハード
ウェア量を削減できる。
ッサが使用する第１および第２メモリの一部をアドレス
変換テーブルメモリとして用いることができる。更に具
体的に述べるならば、アドレス変換が必要なりＭＡ転送
時には、第１および第２メモリを、これら両メモリがワ
ード方向に並べられて構成されたアドレス変換テーブル
メモリとして用いることができる。したがって、実ペー
ジアドレスを設定するために、マイクロブロセ・ンサが
使用する通常のメモリよりワード長が長い専用のアドレ
ス変換テーブルメモリを用いる従来方式に比べ、ハード
ウェア量を削減できる。
（実施例）
第１図はこの発明を適用するチャネル装置のアドレス変
換機構周辺の一実施例を示すブロック構成図である。１
１．１２は例えば３２ Ｋワード（１ワードは２バイト
）のＲＡＭ構成のメモリであり、それぞれバイトアドレ
ス表現で０番地〜Ｆ Ｆ Ｆ Ｆ 、１番地（添字のＨ
は１６進表現を示す）のアドレス空間を実現するように
なっている。
換機構周辺の一実施例を示すブロック構成図である。１
１．１２は例えば３２ Ｋワード（１ワードは２バイト
）のＲＡＭ構成のメモリであり、それぞれバイトアドレ
ス表現で０番地〜Ｆ Ｆ Ｆ Ｆ 、１番地（添字のＨ
は１６進表現を示す）のアドレス空間を実現するように
なっている。
このアドレス空間内の任意番地は、一般にＡＯ（Ｌ Ｓ
Ｂ）〜Ａ１５（ＭＳＢ）の１６ビツトアドレスで指定
されるものであるが、メモリ１１．１２は上記のように
１ワードが２バイト構成であることから、本実施例では
Ａ１−Ａ１５の１５バイトでメモＪ１１．Ｉ２のアドレ
ス（ワードアドレス）を指定するようになっている。メ
モリ１１．１２は主としてマイクロプロセッサ（図示せ
ず）のチャネル制御に必要な制御用プログラムおよびデ
ータ等の格納に供されると共に、第２図に示すように例
えばＦＦＣ０，番地〜ＦＦＦＦ、（最終番地）の２５ワ
ード（６４バイト）の領域はアドレス変換用の実ページ
アドレスを設定するためのアドレス変換テーブル領域１
１ａ、 １２ａに供される。
Ｂ）〜Ａ１５（ＭＳＢ）の１６ビツトアドレスで指定
されるものであるが、メモリ１１．１２は上記のように
１ワードが２バイト構成であることから、本実施例では
Ａ１−Ａ１５の１５バイトでメモＪ１１．Ｉ２のアドレ
ス（ワードアドレス）を指定するようになっている。メ
モリ１１．１２は主としてマイクロプロセッサ（図示せ
ず）のチャネル制御に必要な制御用プログラムおよびデ
ータ等の格納に供されると共に、第２図に示すように例
えばＦＦＣ０，番地〜ＦＦＦＦ、（最終番地）の２５ワ
ード（６４バイト）の領域はアドレス変換用の実ページ
アドレスを設定するためのアドレス変換テーブル領域１
１ａ、 １２ａに供される。
１３はメモリ１１ １２に共通の１５ビツトのアドレス
バス、１４． １５はメモリ１１． １２の１６ビツト
（２バイト）データバス、１６はデータバス１４． １
５の相互接続／切離しをＤＭＡ転送に必要なりＭＡアド
レス生成サイクル時にアクティブとなる信号（ＤＭＡ要
求に対し、メモリ１１．１２を用いたＤＭＡアドレス生
成のためにマイクロプロセッサがホールド状想となった
ことを示すマイクロプロセッサからの応答信号）ＤＭＡ
ＡＣＫに応じて行うスイッチ手段、例えばトランシ
ーバ（ＸＣＶＲ）である。１７はＤＭＡアドレスを信号
ＤＭＡ ＡＣＫに応じてカウントするための１６ビツ
トカウンタである。カウンタ１７の出力の上位５ビツト
はメモリＩＩ、 １２の変換テーブル領域１１ａ。
バス、１４． １５はメモリ１１． １２の１６ビツト
（２バイト）データバス、１６はデータバス１４． １
５の相互接続／切離しをＤＭＡ転送に必要なりＭＡアド
レス生成サイクル時にアクティブとなる信号（ＤＭＡ要
求に対し、メモリ１１．１２を用いたＤＭＡアドレス生
成のためにマイクロプロセッサがホールド状想となった
ことを示すマイクロプロセッサからの応答信号）ＤＭＡ
ＡＣＫに応じて行うスイッチ手段、例えばトランシ
ーバ（ＸＣＶＲ）である。１７はＤＭＡアドレスを信号
ＤＭＡ ＡＣＫに応じてカウントするための１６ビツ
トカウンタである。カウンタ１７の出力の上位５ビツト
はメモリＩＩ、 １２の変換テーブル領域１１ａ。
１２ａ内ワード（変換テーブルエントリ）を示すのに用
いられ、残りの１１ビツトはページ内オフセットとして
用いられる。
いられ、残りの１１ビツトはページ内オフセットとして
用いられる。
１８は信号ＤＭＡ ＡＣＫのレベルを反転するインバ
ータ、１９．２０はデータバス１４． １５上のデータ
をインバータ１８の出力信号に応じて保持するラッチ、
２１はカウンタ１７の出力の下位１１ビツトをインバー
タ１８の出力信号に応じて保持するラッチである。２２
はマイクロプロセッサがメモリ１１をアクセスする際に
アクティブとなる選択信号Ｃ８Ｏと信号ＤＭＡ ＡＣ
ＫとのＯＲ（オア）信号をメモリ１１のイネーブル端子
ＣＥに出力するオアゲート、２３はマイクロプロセッサ
がメモリ１２をアクセスする際にアクティブとなる選択
信号Ｃ３Ｉと信号Ｄ Ｍ Ａ Ａ ＣＫとのＯＲ（７
ｉ７）信号ラメモリ１２のイネーブル端子ＣＥに出力す
るオアゲートである。
ータ、１９．２０はデータバス１４． １５上のデータ
をインバータ１８の出力信号に応じて保持するラッチ、
２１はカウンタ１７の出力の下位１１ビツトをインバー
タ１８の出力信号に応じて保持するラッチである。２２
はマイクロプロセッサがメモリ１１をアクセスする際に
アクティブとなる選択信号Ｃ８Ｏと信号ＤＭＡ ＡＣ
ＫとのＯＲ（オア）信号をメモリ１１のイネーブル端子
ＣＥに出力するオアゲート、２３はマイクロプロセッサ
がメモリ１２をアクセスする際にアクティブとなる選択
信号Ｃ３Ｉと信号Ｄ Ｍ Ａ Ａ ＣＫとのＯＲ（７
ｉ７）信号ラメモリ１２のイネーブル端子ＣＥに出力す
るオアゲートである。
２４は選択信号ＣＳＯ，Ｃ５Ｉをオアするオアゲート、
２５はマイクロプロセッサからのアドレスＡ１〜Ａ１５
をオアゲート２４の出力信号に応じてアドレスバス１３
に出力するドライバ、２６はカウンタ１７の出力の上位
５ビツトをＡｌ−Ａ３とするアドレスＡＩ −Ａ１５を
インバータ１８の出力信号に応じてアドレスバス１３に
出力するドライバである。このドライバ２６に人力され
るアドレスのうちの八６〜ＡＩ５は全て“１”に固定さ
れている。
２５はマイクロプロセッサからのアドレスＡ１〜Ａ１５
をオアゲート２４の出力信号に応じてアドレスバス１３
に出力するドライバ、２６はカウンタ１７の出力の上位
５ビツトをＡｌ−Ａ３とするアドレスＡＩ −Ａ１５を
インバータ１８の出力信号に応じてアドレスバス１３に
出力するドライバである。このドライバ２６に人力され
るアドレスのうちの八６〜ＡＩ５は全て“１”に固定さ
れている。
次にこの発明の一実施例の動作を説明する。まずマイク
ロプロセッサは、図示せぬＣＰＵ （ホストｃＰＵ）に
よって指示された転送開始仮想アドレスに対応する仮想
ページを先頭とする連続する仮想ページに対応する主記
憶（図示せず）の実ベージ（主記憶とのＤＭＡ転送の対
象となる実ページ）のアドレス（ここでは２１ビツトの
実ページアドレス）を順に計算する。そしてマイクロプ
ロセッサは、計算した各実ページアドレスのそれぞれ上
位５ビツト（の上位に例えばオール“Ｏ″の１１ビツト
が付加された２バイトのデータ）をメモリ１１の変換テ
ーブル領域１１ａの先頭ワード位置から順に、残りの１
６ビツトをメモリ１２の変換テーブル領域１２ａの先頭
ワード位置から順に、それぞれ分離して設定しておく。
ロプロセッサは、図示せぬＣＰＵ （ホストｃＰＵ）に
よって指示された転送開始仮想アドレスに対応する仮想
ページを先頭とする連続する仮想ページに対応する主記
憶（図示せず）の実ベージ（主記憶とのＤＭＡ転送の対
象となる実ページ）のアドレス（ここでは２１ビツトの
実ページアドレス）を順に計算する。そしてマイクロプ
ロセッサは、計算した各実ページアドレスのそれぞれ上
位５ビツト（の上位に例えばオール“Ｏ″の１１ビツト
が付加された２バイトのデータ）をメモリ１１の変換テ
ーブル領域１１ａの先頭ワード位置から順に、残りの１
６ビツトをメモリ１２の変換テーブル領域１２ａの先頭
ワード位置から順に、それぞれ分離して設定しておく。
さてマイクロプロセッサは、主記憶との間でＤＭＡ転送
を行う場合、転送開始仮想アドレスの下位１１ビツト（
ベージ内オフセット）の上位にオール“０“の５ビツト
が付加された１６ビツトのＤＭＡアドレスをカウンタＩ
７にセットする。この状態でＤＭＡサイクル（ＤＭＡア
ドレス生成サイクル）が開始されると、信号ＤＭＡ
ＡＣＫがアクティブ（高レベル）となり、カウンタ１７
は出力可状態となる。これにより、カウンタ１７の出力
の上位５ビツトがドライバ２６に供給される。ドライバ
２６は、信号ＤＭＡ ＡＣＫがアクティブとなると出
力可状態となり、カウンタ１７の出力の上位５ビツトを
ＡＩ−Ａ５（カウンタ出力のＭＳ Ｂ）、オール“１′
の１０ビツトをＡ６〜Ａ１５とする１６ビツトアドレス
Ａ１〜Ａ１５をアドレスバス１３に出力する。
を行う場合、転送開始仮想アドレスの下位１１ビツト（
ベージ内オフセット）の上位にオール“０“の５ビツト
が付加された１６ビツトのＤＭＡアドレスをカウンタＩ
７にセットする。この状態でＤＭＡサイクル（ＤＭＡア
ドレス生成サイクル）が開始されると、信号ＤＭＡ
ＡＣＫがアクティブ（高レベル）となり、カウンタ１７
は出力可状態となる。これにより、カウンタ１７の出力
の上位５ビツトがドライバ２６に供給される。ドライバ
２６は、信号ＤＭＡ ＡＣＫがアクティブとなると出
力可状態となり、カウンタ１７の出力の上位５ビツトを
ＡＩ−Ａ５（カウンタ出力のＭＳ Ｂ）、オール“１′
の１０ビツトをＡ６〜Ａ１５とする１６ビツトアドレス
Ａ１〜Ａ１５をアドレスバス１３に出力する。
信号Ｄ Ｍ Ａ Ａ ＣＫがアクティブとなると、オ
アゲート２２．２３からメモリ１１． １２のイネーブ
ル端子ＣＥに論理″１″の出力信号が出力され、これに
よりメモリ１１．１２の両メモリがアクセス可状態とな
る。この結果、メモリ１１． １２はドライバ２６によ
ってアドレスバス１３上に出力されたアドレスＡ１〜Ａ
１５によりアクセスされる。この場合、アドレスＡ１〜
Ａ１５のうちのＡ６〜Ａ１５は全て′１″であることか
ら、メモリ１１．１２の変換テーブル領域１１ａ 、
１２ａが指定され、同領域１１ａ、 １２ａのうちＡｌ
−Ａ３で指定されるワード位置（変換テーブルエントリ
）に設定されている実ページアドレス（の上位アドレス
、下位アドレス）がデータバス１４． １５に読出され
る。データバス１４．１５は、信号ＤＭＡ ＡＣＫが
アクティブの場合には、トランシーバ１６によって互い
に切離される。したがって、上記のようにメモリ１１．
１２からデータバス１４１５に実ページアドレスの上位
アドレス、下位アドレスが読出されても、この両アドレ
スが衝突する虞はない。
アゲート２２．２３からメモリ１１． １２のイネーブ
ル端子ＣＥに論理″１″の出力信号が出力され、これに
よりメモリ１１．１２の両メモリがアクセス可状態とな
る。この結果、メモリ１１． １２はドライバ２６によ
ってアドレスバス１３上に出力されたアドレスＡ１〜Ａ
１５によりアクセスされる。この場合、アドレスＡ１〜
Ａ１５のうちのＡ６〜Ａ１５は全て′１″であることか
ら、メモリ１１．１２の変換テーブル領域１１ａ 、
１２ａが指定され、同領域１１ａ、 １２ａのうちＡｌ
−Ａ３で指定されるワード位置（変換テーブルエントリ
）に設定されている実ページアドレス（の上位アドレス
、下位アドレス）がデータバス１４． １５に読出され
る。データバス１４．１５は、信号ＤＭＡ ＡＣＫが
アクティブの場合には、トランシーバ１６によって互い
に切離される。したがって、上記のようにメモリ１１．
１２からデータバス１４１５に実ページアドレスの上位
アドレス、下位アドレスが読出されても、この両アドレ
スが衝突する虞はない。
データバス１４上の実ページアドレスの上位アドレスは
ラッチ１９に、データバス１５上の実ページアドレスの
下位アドレスはラッチ２０に、それぞれ信号ＤＭＡ
ＡＣＫの立下り時にラッチされる。このときウンタ１７
の出力の下位１１ビツト（ページ内オフセット）がラッ
チ２１にラッチされる。同時に、カウンタ１７が１カウ
ントアツプする。そしてラッチ１９の出力（の下位５ビ
ツト）およびラッチ２０の出力（１６ビツト）から成る
実ページアドレスとラッチ２１の出力（１１ビツト）で
示されるページ内オフセットとで構成される主記憶ＤＭ
Ａアドレス（物理アドレス）を用いて、主記憶とのＤＭ
Ａ転送が行われる。以下、各ＤＭＡサイクル毎に上記の
動作が繰返される。やがて、カウンタ１７の出力の上位
５ビツトが変化すると、Ａ１〜Ａ５も変化し、メモリ１
１．１２の変換テーブル領域１１ａ、 １２ａの次のワ
ード位置（次の変換テーブルエントリ）に設定されてい
る実ページアドレス（の上位アドレス、下位アドレス）
が読出される。
ラッチ１９に、データバス１５上の実ページアドレスの
下位アドレスはラッチ２０に、それぞれ信号ＤＭＡ
ＡＣＫの立下り時にラッチされる。このときウンタ１７
の出力の下位１１ビツト（ページ内オフセット）がラッ
チ２１にラッチされる。同時に、カウンタ１７が１カウ
ントアツプする。そしてラッチ１９の出力（の下位５ビ
ツト）およびラッチ２０の出力（１６ビツト）から成る
実ページアドレスとラッチ２１の出力（１１ビツト）で
示されるページ内オフセットとで構成される主記憶ＤＭ
Ａアドレス（物理アドレス）を用いて、主記憶とのＤＭ
Ａ転送が行われる。以下、各ＤＭＡサイクル毎に上記の
動作が繰返される。やがて、カウンタ１７の出力の上位
５ビツトが変化すると、Ａ１〜Ａ５も変化し、メモリ１
１．１２の変換テーブル領域１１ａ、 １２ａの次のワ
ード位置（次の変換テーブルエントリ）に設定されてい
る実ページアドレス（の上位アドレス、下位アドレス）
が読出される。
次にマイクロプロセッサからのメモリ１１．１２に対す
るアクセスについて簡単に説明する。この実施例では、
信号ＤＭＡ ＡＣＫが低レベルの間だけ、マイクロプ
ロセッサからメモリ１１．１２をアクセスできるように
なっている。信号ＤＭＡＡＣＫが低レベルの場合、トラ
ンシーバ１６はデータバス１４およびデータバス１５を
相互接続する。マイクロプロセッサは、メモリ１１をア
クセスしようとする場合には選択信号Ｃ８Ｏをアクティ
ブ（高レベル）にし、メモリ１２をアクセスしようとす
る場合には選択信号ＣＳＩをアクティブ（高レベル）に
する。選択信号Ｃ８Ｏがアクティブとなるとメモリｔｉ
がアクセス可状態となり、選択信号Ｃ８１がアクティブ
となるとメモリＩ２がアクセス可状態となる。また、選
択信号Ｃ５Ｏ，ＣＳＩのいずれか一方がアクティブとな
るとドライバ２５は出力可状態となり、マイクロプロセ
ッサからのアドレスＡｔ−Ａ１５をアドレスバス１３に
出力する。この結果、メモリ１１．１２のうちアクセス
可状態にあるメモリはアドレスバス１３上のアドレスＡ
１〜Ａ１５によりアクセスされ、リードアクセスの場合
であればそのアドレス位置のデータがデータバス１４ま
たは１５に続出され、ライトアクセスの場合であればデ
ータバス１４または１５上の書込みデータがそのアドレ
ス位置に書込まれる。このときデータバス１４および１
５はトランシーバＩＢによって相互接続されているため
、データバス１４または１５のいずれか一方にリード／
ライトレジスタを接続することにより、マイクロプロセ
ッサによるメモリ１１または１２のアクセスが可能とな
る。
るアクセスについて簡単に説明する。この実施例では、
信号ＤＭＡ ＡＣＫが低レベルの間だけ、マイクロプ
ロセッサからメモリ１１．１２をアクセスできるように
なっている。信号ＤＭＡＡＣＫが低レベルの場合、トラ
ンシーバ１６はデータバス１４およびデータバス１５を
相互接続する。マイクロプロセッサは、メモリ１１をア
クセスしようとする場合には選択信号Ｃ８Ｏをアクティ
ブ（高レベル）にし、メモリ１２をアクセスしようとす
る場合には選択信号ＣＳＩをアクティブ（高レベル）に
する。選択信号Ｃ８Ｏがアクティブとなるとメモリｔｉ
がアクセス可状態となり、選択信号Ｃ８１がアクティブ
となるとメモリＩ２がアクセス可状態となる。また、選
択信号Ｃ５Ｏ，ＣＳＩのいずれか一方がアクティブとな
るとドライバ２５は出力可状態となり、マイクロプロセ
ッサからのアドレスＡｔ−Ａ１５をアドレスバス１３に
出力する。この結果、メモリ１１．１２のうちアクセス
可状態にあるメモリはアドレスバス１３上のアドレスＡ
１〜Ａ１５によりアクセスされ、リードアクセスの場合
であればそのアドレス位置のデータがデータバス１４ま
たは１５に続出され、ライトアクセスの場合であればデ
ータバス１４または１５上の書込みデータがそのアドレ
ス位置に書込まれる。このときデータバス１４および１
５はトランシーバＩＢによって相互接続されているため
、データバス１４または１５のいずれか一方にリード／
ライトレジスタを接続することにより、マイクロプロセ
ッサによるメモリ１１または１２のアクセスが可能とな
る。
以上は１チヤネルの制御を行うチャネル装置に実施した
場合について説明したが、第１図の構成を第３図のよう
に変形することにより複数チャネル（ここでは、チャネ
ル＃１および＃２の２チヤネル）の制御を行うチャネル
装置に応用することも可能である。なお、第３図におい
て、第１図と同一部分には同一符号を付しである。
場合について説明したが、第１図の構成を第３図のよう
に変形することにより複数チャネル（ここでは、チャネ
ル＃１および＃２の２チヤネル）の制御を行うチャネル
装置に応用することも可能である。なお、第３図におい
て、第１図と同一部分には同一符号を付しである。
第３図において、３１．３２は第１図のメモリ１１゜１
２と同様に３２にワード（１ワードは２バイト）のＲＡ
Ｍ構成のメモリである。メモリ３１．３２は主としてマ
イクロプロセッサのチャネル制御に必要な制御用プログ
ラムおよびデータ等の格納に供されると共に、第４図に
示すように例えばＦＦ８０Ｈ番地〜ＦＦＢＦＨ番地の２
５ワード（６４バイト）の領域はチャネル＃１のＤＭＡ
転送時のアドレス変換用の実ページアドレスを分割設定
するためのアドレス変換テーブル領域３１ａ。
２と同様に３２にワード（１ワードは２バイト）のＲＡ
Ｍ構成のメモリである。メモリ３１．３２は主としてマ
イクロプロセッサのチャネル制御に必要な制御用プログ
ラムおよびデータ等の格納に供されると共に、第４図に
示すように例えばＦＦ８０Ｈ番地〜ＦＦＢＦＨ番地の２
５ワード（６４バイト）の領域はチャネル＃１のＤＭＡ
転送時のアドレス変換用の実ページアドレスを分割設定
するためのアドレス変換テーブル領域３１ａ。
３２ａに供され、ＦＦＣＯＨ番地〜ＦＦＦＦＨ番地の領
域はチャネル＃２のＤＭＡ転送時のアドレス変換用の実
ページアドレスを分割設定するためのアドレス変換テー
ブル領域３１ｂ、 ３２ｂに供される。
域はチャネル＃２のＤＭＡ転送時のアドレス変換用の実
ページアドレスを分割設定するためのアドレス変換テー
ブル領域３１ｂ、 ３２ｂに供される。
この領域３１ａ、 ３２ａおよび３１ｂ、 ３２ｂへの
実ページアドレスの分割設定は、前記実施例と同様に行
ねれる。
実ページアドレスの分割設定は、前記実施例と同様に行
ねれる。
第３図の構成においては、チャネル＄１． ＃２のＤ
ＭＡサイクル時にアクティブとなる信号ＤＭＡ ＡＣ
ＫＩ、ＤＭＡ ＡＣＫ２をオアするオアゲート３３が
設けられ、このオアゲート３３の出力信号が第１図の信
号ＤＭＡ ＡＣＫに代えて用いられる。また、第３図
の構成においては、第１図のカウンタ１７に代えて、信
号ＤＭＡ ＡＣＫＩ。
ＭＡサイクル時にアクティブとなる信号ＤＭＡ ＡＣ
ＫＩ、ＤＭＡ ＡＣＫ２をオアするオアゲート３３が
設けられ、このオアゲート３３の出力信号が第１図の信
号ＤＭＡ ＡＣＫに代えて用いられる。また、第３図
の構成においては、第１図のカウンタ１７に代えて、信
号ＤＭＡ ＡＣＫＩ。
Ｄ Ｍ Ａ Ａ ＣＫ ２に応じてＤＭＡアドレスを
カウントするカウンタ３４−１．３４−２が設けられる
。カウンタ３４−１．３４−２は信号ＤＭＡ ＡＣＫ
Ｉ、信号ＤＭＡ ＡＣＫ２がアクティブとなると出力
可状態となる。ドライバ２６は、信号ＤＭＡ ＡＣＫ
ｉ（ｉは１または２）がアクティブとなると、出力可状
態にあるカウンタ３４−１の出力の上位５ビツトをＡ１
〜Ａ５、信号ＤＭＡ ＡＣＫ２をＡ６、オール“１′
の９ビツトをＡ７〜Ａ１５とする１６ビツトアドレスＡ
ｌ −Ａ１５をアドレスバス１３に出力する。
カウントするカウンタ３４−１．３４−２が設けられる
。カウンタ３４−１．３４−２は信号ＤＭＡ ＡＣＫ
Ｉ、信号ＤＭＡ ＡＣＫ２がアクティブとなると出力
可状態となる。ドライバ２６は、信号ＤＭＡ ＡＣＫ
ｉ（ｉは１または２）がアクティブとなると、出力可状
態にあるカウンタ３４−１の出力の上位５ビツトをＡ１
〜Ａ５、信号ＤＭＡ ＡＣＫ２をＡ６、オール“１′
の９ビツトをＡ７〜Ａ１５とする１６ビツトアドレスＡ
ｌ −Ａ１５をアドレスバス１３に出力する。
アドレスバス１３上のアドレスＡＩ −Ａ１５のうちの
Ａ７〜Ａ１５は全て１“であり、Ａ６はチャネル＃】の
Ｄ Ｍ Ａサイクルの場合であれば“０″でチャネル＃
２のＤＭＡサイクルの場合であれば゛】゛である。した
がってチャネル＃１のＤＭＡサイクル時には、メモリ１
１．１２の変換テーブル領域３１ａ、 ３２ａが指定さ
れ、同領域３１ａ、 ３２ａのうちＡ１〜Ａ５て指定さ
れるワード位置（変換テーブルエントリ）に設定されて
いる実ページアドレス（の上位アドレス、下位アドレス
）がデータバス１４． １５に読出される。これに対し
てチャネル＃２のＤ Ｍ Ａサイクル時には、メモリ１
１．１２の変換テーブル領域３１ｂ、 ３２ｂ内の（Ａ
Ｉ−Ａ５で指定される）ワード位置に設定されている実
ページアドレス（の上位アドレス、下位アドレス）がデ
ータバス１４ １５に読出される。以降の動作は、カウ
ンタ３４−１ ３４−２のうち、ＤＭＡ転送チャネルに
対応するカウンタの出力の下位１１ビツトかページ内オ
フセットとしてラッチ２１にラッチされる点４・除いて
、第１図の場合と同様である。
Ａ７〜Ａ１５は全て１“であり、Ａ６はチャネル＃】の
Ｄ Ｍ Ａサイクルの場合であれば“０″でチャネル＃
２のＤＭＡサイクルの場合であれば゛】゛である。した
がってチャネル＃１のＤＭＡサイクル時には、メモリ１
１．１２の変換テーブル領域３１ａ、 ３２ａが指定さ
れ、同領域３１ａ、 ３２ａのうちＡ１〜Ａ５て指定さ
れるワード位置（変換テーブルエントリ）に設定されて
いる実ページアドレス（の上位アドレス、下位アドレス
）がデータバス１４． １５に読出される。これに対し
てチャネル＃２のＤ Ｍ Ａサイクル時には、メモリ１
１．１２の変換テーブル領域３１ｂ、 ３２ｂ内の（Ａ
Ｉ−Ａ５で指定される）ワード位置に設定されている実
ページアドレス（の上位アドレス、下位アドレス）がデ
ータバス１４ １５に読出される。以降の動作は、カウ
ンタ３４−１ ３４−２のうち、ＤＭＡ転送チャネルに
対応するカウンタの出力の下位１１ビツトかページ内オ
フセットとしてラッチ２１にラッチされる点４・除いて
、第１図の場合と同様である。
ｒプこ明の効果］
以上詳述したようにこの発明によれば、チャネル制御用
のマイクロプロセッサが使用するメモリの一部をアドレ
ス変換テーブルとして用いることができ、しかも同テー
ブルに上記メモリのワード長よ、り長い実ページアドレ
スを設定できるので、ワード長が長い専用のアドレス変
換テーブルメモリを用いる従来方式に比べ、ハードウェ
ア量の減少、消費電力の減少、装置のコンパクト化およ
び低＆ｉ格化が図れる。
のマイクロプロセッサが使用するメモリの一部をアドレ
ス変換テーブルとして用いることができ、しかも同テー
ブルに上記メモリのワード長よ、り長い実ページアドレ
スを設定できるので、ワード長が長い専用のアドレス変
換テーブルメモリを用いる従来方式に比べ、ハードウェ
ア量の減少、消費電力の減少、装置のコンパクト化およ
び低＆ｉ格化が図れる。
第１図はこの発明の第１実施例を示すブロック構成図、
第２図は第１図に示すメモリ１１−、１２に割当てられ
るアドレス変換テーブル領域を示す図、第３図はこの発
明の第２実施例を示すブロック（な成因、第４図は第３
図に示すメモリ３１．３２に割当てられるアドレス変換
テーブル領域を示す図である。 １１、 １２． ３１．３２・・・メモリ、１３・・・
アドレスバス、１４． １５・・データバス、＋６・・
・トランシーバ（ＸＣＶＲ，スイッチ手段） 、１７．
３４−１．３ｔ−２−・・カウンタ、１９〜２１・・ラ
ッチ、２５．２６・・・ドライバ。 ノＶイトアＰ゛シス 出願人代理人 弁理士 鈴江武彦 第２図 第４図
第２図は第１図に示すメモリ１１−、１２に割当てられ
るアドレス変換テーブル領域を示す図、第３図はこの発
明の第２実施例を示すブロック（な成因、第４図は第３
図に示すメモリ３１．３２に割当てられるアドレス変換
テーブル領域を示す図である。 １１、 １２． ３１．３２・・・メモリ、１３・・・
アドレスバス、１４． １５・・データバス、＋６・・
・トランシーバ（ＸＣＶＲ，スイッチ手段） 、１７．
３４−１．３ｔ−２−・・カウンタ、１９〜２１・・ラ
ッチ、２５．２６・・・ドライバ。 ノＶイトアＰ゛シス 出願人代理人 弁理士 鈴江武彦 第２図 第４図
Claims (2)
- （１）チャネル制御用のマイクロプロセッサを備え、Ｃ
ＰＵによって指示された転送開始仮想アドレスをもとに
ダイナミックに実アドレスを切換えながらＤＭＡ（ダイ
レクト・メモリ・アクセス）転送を行うチャネル装置に
おいて、上記マイクロプロセッサによってアクセスが可
能であり、第１所定領域の各ワード位置にアドレス変換
用の実ページアドレスの一部が設定される第１メモリと
、上記マイクロプロセッサによってアクセスが可能であ
り、上記第１メモリの上記第１所定領域と同一のアドレ
ス範囲の第２所定領域の各ワード位置に上記アドレス変
換用の実ページレスの残りが設定される第２メモリと、
上記第１および第２メモリに共通なアドレスバスと、上
記第１メモリが接続される第１データバスと、上記第２
メモリが接続される第２データバスと、上記第１および
第２データバスを通常状態では相互接続し、上記ＤＭＡ
転送のためのＤＭＡアドレス生成サイクル時には切離す
スイッチ手段と、上記ＤＭＡアドレス生成サイクル毎に
カウント動作を行うカウンタと、上記マイクロプロセッ
サが上記第１または第２メモリをアクセスする場合には
上記マイクロプロセッサからのアドレスを上記アドレス
バスに出力し、上記ＤＭＡアドレス生成サイクル時には
上記カウンタの出力の上位ビットに上記第１および第２
所定領域を共通指定する所定値が付加されたアドレスを
上記アドレスバスに出力するドライバ手段とを具備し、
上記ＤＭＡアドレス生成サイクル時には上記第１および
第２メモリを同時にリードアクセスし、上記第１および
第２メモリから対応する上記第１および第２データバス
に読出される両データと上記カウンタの下位ビットとを
連結して主記憶アクセスのためのＤＭＡアドレスを生成
するようにしたことを特徴とするチャネル装置における
アドレス変換方式。 - （２）ｎチャネル（ｎは２以上の整数）の制御を行うた
めのマイクロプロセッサを備え、ＣＰＵによってチャネ
ル別に指示された転送開始仮想アドレスをもとにダイナ
ミックに実アドレスを切換えながら該当チャネルのＤＭ
Ａ（ダイレクト・メモリ・アクセス）転送を行うチャネ
ル装置において、上記マイクロプロセッサによってアク
セスが可能であり、上記ｎチャネルに対応するｎ個の第
１所定領域の各ワード位置にアドレス変換用の実ページ
アドレスの一部が設定される第１メモリと、上記マイク
ロプロセッサによってアクセスが可能であり、上記第１
メモリの上記ｎ個の第１所定領域と同一のアドレス範囲
のｎ個の第２所定領域の各ワード位置に上記アドレス変
換用の実ページレスの残りが設定される第２メモリと、
上記第１および第２メモリに共通なアドレスバスと、上
記第１メモリが接続される第１データバスと、上記第２
メモリが接続される第２データバスと、上記第１および
第２データバスを通常状態では相互接続し、上記ＤＭＡ
転送のためのＤＭＡアドレス生成サイクル時には切離す
スイッチ手段と、上記ｎチャネルに対応してそれぞれ用
意され、対応するチャネルのＤＭＡ転送のための上記Ｄ
ＭＡアドレス生成サイクル毎にカウント動作を行うｎ個
のカウンタと、上記マイクロプロセッサが上記第１また
は第２メモリをアクセスする場合には上記マイクロプロ
セッサからのアドレスを上記アドレスバスに出力し、上
記ＤＭＡアドレス生成サイクル時には対応するチャネル
に固有の上記カウンタの出力の上位ビットに同チャネル
に固有の上記第１および第２所定領域を共通指定する所
定値が付加されたアドレスを上記アドレスバスに出力す
るドライバ手段とを具備し、上記ＤＭＡアドレス生成サ
イクル時には上記第１および第２メモリを同時にリード
アクセスし、上記第１および第２メモリから対応する上
記第１および第２データバスに読出される両データと上
記カウンタの下位ビットとを連結して主記憶アクセスの
ためのＤＭＡアドレスを生成するようにしたことを特徴
とするチャネル装置におけるアドレス変換方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184704A JPH0235551A (ja) | 1988-07-26 | 1988-07-26 | チャネル装置におけるアドレス変換方式 |
| US07/389,270 US5251307A (en) | 1988-07-26 | 1989-07-21 | Channel apparatus with a function for converting virtual address to real address |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184704A JPH0235551A (ja) | 1988-07-26 | 1988-07-26 | チャネル装置におけるアドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0235551A true JPH0235551A (ja) | 1990-02-06 |
Family
ID=16157912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63184704A Pending JPH0235551A (ja) | 1988-07-26 | 1988-07-26 | チャネル装置におけるアドレス変換方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5251307A (ja) |
| JP (1) | JPH0235551A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4208459A1 (de) * | 1992-03-17 | 1993-09-23 | Philips Patentverwaltung | Schaltungsanordnung zur verarbeitung von eingabe/ausgabedaten |
| US5978866A (en) * | 1997-03-10 | 1999-11-02 | Integrated Technology Express, Inc. | Distributed pre-fetch buffer for multiple DMA channel device |
| US20030229733A1 (en) * | 2002-06-05 | 2003-12-11 | Hepner David Frank | DMA chaining method, apparatus and system |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4413327A (en) * | 1970-06-09 | 1983-11-01 | The United States Of America As Represented By The Secretary Of The Navy | Radiation circumvention technique |
| US4164041A (en) * | 1977-01-27 | 1979-08-07 | Bell Telephone Laboratories, Incorporated | Memory organization to distribute power dissipation and to allow single circuit pack memory growth |
| JPS5454536A (en) * | 1977-10-08 | 1979-04-28 | Fujitsu Ltd | Data processor |
| US4453230A (en) * | 1977-12-29 | 1984-06-05 | Tokyo Shibaura Electric Co., Ltd. | Address conversion system |
| US4373179A (en) * | 1978-06-26 | 1983-02-08 | Fujitsu Limited | Dynamic address translation system |
| US4419728A (en) * | 1981-06-22 | 1983-12-06 | Bell Telephone Laboratories, Incorporated | Channel interface circuit providing virtual channel number translation and direct memory access |
| US4680700A (en) * | 1983-12-07 | 1987-07-14 | International Business Machines Corporation | Virtual memory address translation mechanism with combined hash address table and inverted page table |
| US4797812A (en) * | 1985-06-19 | 1989-01-10 | Kabushiki Kaisha Toshiba | System for continuous DMA transfer of virtually addressed data blocks |
| US4996687A (en) * | 1988-10-11 | 1991-02-26 | Honeywell Inc. | Fault recovery mechanism, transparent to digital system function |
-
1988
- 1988-07-26 JP JP63184704A patent/JPH0235551A/ja active Pending
-
1989
- 1989-07-21 US US07/389,270 patent/US5251307A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5251307A (en) | 1993-10-05 |
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