JPH02244350A - Main storage device access system - Google Patents
Main storage device access systemInfo
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- JPH02244350A JPH02244350A JP6530289A JP6530289A JPH02244350A JP H02244350 A JPH02244350 A JP H02244350A JP 6530289 A JP6530289 A JP 6530289A JP 6530289 A JP6530289 A JP 6530289A JP H02244350 A JPH02244350 A JP H02244350A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3816—Instruction alignment, e.g. cache line crossing
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は主記憶装置アクセス方式に関し、特に主記憶装
置内の番地付がワード単位よりも細かく、１ワード長デ
ータの主記憶装置上の配置がワード境界をまたがること
を許す主記憶装置アクセス方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a main memory access method, and in particular, addresses in the main memory are finer than word units, and the arrangement of 1-word length data on the main memory is This invention relates to a main memory access method that allows data to cross word boundaries.
従来、１ワード長データの主記憶装置上の配置がワード
境界をまたがることを許す主記憶装置は、第４図に示す
ように、アドレスバス３とデータバス４とを介して主記
憶アクセス装置２と接続され、アドレスバス３で指定の
、主記憶装置上のワ−ドデータをデータバス４にのせて
転送するようになっていて、記憶装置における１ワード
内がワード内アドレス０〜ｎで番地付られているが、主
記憶アクセス装置２からのメモリアクセス要求はワード
単位の読み書きしかできず、ワードアドレスがＷｌ、ワ
ード内アドレスがｗＯから始まる１ワード長データをア
クセスする場合にはサブメモリアドレスバス８．９．１
０によりすべてのサブメモリ５，６．７のアドレスＷｌ
にアクセスし、サブメモリデータバス１１．１２．１３
を介してデータｍＯ、ｍｌ 、ｍ、の読み書きを行う、
このときにワード内アドレスｗＯがＯ以外であれば主記
憶アクセス装置２が判断し、ワードアドレスが次のｗｌ
＋ｌのワードについても同様にアクセスする０以上の２
ワードデータについて主記憶アクセス装置２内で合成し
、必要な１ワードデータに変換している。Conventionally, a main memory device that allows the arrangement of 1-word length data on a main memory device to cross word boundaries has a main memory access device 2 via an address bus 3 and a data bus 4, as shown in FIG. The word data on the main memory device specified by the address bus 3 is transferred onto the data bus 4, and each word in the memory device is assigned addresses 0 to n within the word. However, memory access requests from the main memory access device 2 can only be read and written in word units, and when accessing 1-word length data starting from the word address Wl and the intra-word address wO, the submemory address bus is used. 8.9.1
Address Wl of all submemories 5, 6.7 by 0
access the submemory data bus 11.12.13
Read and write data mO, ml, m, via
At this time, if the intra-word address wO is other than O, the main memory access device 2 determines that the word address is the next wO.
+l word is accessed in the same way 0 or more 2
Word data is synthesized within the main memory access device 2 and converted into necessary one-word data.
しかしながら、上述した従来の主記憶装置では、任意の
アドレスの１ワード長データしか読み／書きしない場合
でも、主記憶装置上の２ワード間にまたがって配置され
ている場合には必ず２回の主記憶アクセスサイクルを要
するという欠点がある。However, in the conventional main memory device described above, even if only one word length data at a given address is read/written, if the data is located across two words on the main memory device, the main memory is always read/written twice. It has the disadvantage of requiring memory access cycles.
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、主記憶装置と主記憶アクセス装
置との間のデータ転送時のバス専有時間を低減すること
でシステム全体の処理能力を向上させることを可能とす
る新規な主記憶装置アクセス方式を提供することにある
。The present invention has been made in view of the above-mentioned conventional situation,
Therefore, an object of the present invention is to provide a new main memory access device that can improve the processing capacity of the entire system by reducing the bus exclusive time during data transfer between the main memory device and the main memory access device. The goal is to provide a method.
本発明の主記憶装置アクセス方式は、主記憶装置内の番
地付が主記憶装置と主記憶アクセス装置とのデータのや
りとりの単位であるワード単位よりも細かく、１ワード
長データの主記憶装置上の配置がワード境界をまたがる
ことを許す主記憶装置アクセス方式において、ワード内
アドレス単位毎に同時に読み書き可能なサブメモリと、
このサブメモリへのアクセスのためのアドレスデータを
生成する前記主記憶装置内に設けられたワード選択アド
レス生成回路と、前記サブメモリの入出力データをワー
ド内で順番を変換する前記主記憶アクセス装置内に設け
られたワード内配置変換回路とを含み、前記主記憶装置
と主記憶アクセス装置とのデータのやりとりでワード境
界にまたがるデータの転送時には前記ワード選択アドレ
ス生成回路により同時に２ワードにわたって１ワード長
分の読み／書きを行い、前記ワード内配置変換回路によ
りバス上の１ワード長分のデータを整列することで１ワ
ードデータの転送を１回の転送で完了することにより構
成される。The main memory access method of the present invention is characterized in that the addressing within the main memory is finer than the unit of word, which is the unit of data exchange between the main memory and the main memory access device, and the main memory has 1-word length data. In a main memory access method that allows the arrangement of words to straddle word boundaries, a submemory that can be read and written simultaneously for each intra-word address unit;
a word selection address generation circuit provided in the main memory that generates address data for accessing this submemory, and the main memory access device that converts the order of input/output data of the submemory within a word. When data is transferred between the main memory device and the main memory access device and data is transferred across a word boundary, the word selection address generation circuit simultaneously converts one word over two words. It is constructed by performing reading/writing for a long length, and arranging the data for one word length on the bus by the intra-word arrangement conversion circuit, thereby completing the transfer of one word data in one transfer.
次に、本発明の実施例について図面を参照して具体的に
説明する。Next, embodiments of the present invention will be specifically described with reference to the drawings.
第１図は本発明の一実施例を示すブロック構成図である
。FIG. 1 is a block diagram showing one embodiment of the present invention.
第１図における実施例は、１ワード長データの主記憶装
置上での配置をワード境界にまたがることを許す主記憶
装置１４が、アドレスバス１６およびデータバス１７を
介してそれぞれ主記憶アクセス装置１５およびワード内
配置変換回路１９に接続され、主記憶アクセス装置１５
とワード内配置変換装置１９とが接続された構成になっ
ている。主記憶装置１４はｎ＋１個のサブメモリ（Ｍｏ
、Ｍｔ 、−Ｍ、）２０．２１．２２とワード選択ア
ドレス生成回路１８とから構成されている。サブメモリ
２０，２１．２２へのアクセスはそれぞれサブメモリア
ドレスバス２３，２４．２５とサブメモリデータバス２
６，２７．２８とに独立にアクセスされ、それぞれのア
クセスデータ値をｍ、）、ｍｌ 、・・・、ｍｆｉとす
る。ワード選択アドレス生成回路１８はアドレスバス１
６中のワードアドレスを示すワード選択アドレスバス２
つとワード内アドレスを示すワード内選択アドレスバス
３０とを入力として、ワードアドレスおよびワード内ア
ドレスのそれぞれの値ｗ１およびＷ。から第２図の動作
衣に従ってアクセスすべきサブメモリとそのワード選択
アドレスとをサブメモリアドレスバス２３，２４．２５
上に生成する。In the embodiment shown in FIG. 1, a main memory device 14 that allows the arrangement of one-word length data on the main memory device across word boundaries is connected to a main memory access device 15 via an address bus 16 and a data bus 17, respectively. and the intra-word arrangement conversion circuit 19, and the main memory access device 15
and an intra-word rearrangement conversion device 19 are connected. The main memory device 14 has n+1 submemories (Mo
, Mt, -M,) 20.21.22 and a word selection address generation circuit 18. Access to the submemories 20, 21.22 is via submemory address buses 23, 24.25 and submemory data bus 2, respectively.
6, 27, and 28, and their respective access data values are denoted by m, ), ml, . . . , mfi. The word selection address generation circuit 18 is connected to the address bus 1
Word selection address bus 2 indicating the word address in 6
and the intra-word selection address bus 30 indicating the intra-word address, and the values w1 and W of the word address and the intra-word address, respectively. The sub-memory to be accessed and its word selection address according to the operation shown in FIG.
Generate above.
一方、ワード内配置変換回路１９は、ワード内アドレス
を示すワード内選択アドレスバス３１を入力として、ワ
ード内アドレスの値ｗ□から第３図の動作表に従って、
データバス１７のサブメモリデータバス２６，２７．２
８に対応するデータｍＯ、ｍｌ 、ｍｅの順序を組替え
整列する。On the other hand, the intra-word arrangement conversion circuit 19 inputs the intra-word selection address bus 31 indicating the intra-word address, and converts the intra-word address value w□ according to the operation table shown in FIG.
Sub-memory data bus 26, 27.2 of data bus 17
The order of data mO, ml, and me corresponding to No. 8 is rearranged and arranged.
そこで、主記憶装置１４は従来方式と同様にアドレスバ
ス１６で接続されている主記憶アクセス装置１５からの
アクセス要求で、ワード選択アドレスバス２９で示され
るワードアドレスＷ１番地内のワード内選択アドレスバ
ス３０で示されるｗ□番地からの１ワード長データを読
出しする場合に、ワードアドレスＷ１のワード内アドレ
スがｗＯ０番目らｎ番目までのサブメモリのデータとワ
ードアドレスＷ１＋１のワード内アドレスが０番目から
ｗ、）−１番目までのサブメモリのデータとを１度に読
出す、一方、読出されたこれらのデータｍ、）、ｍｌ
、・・・、ｍａはワード内配置変換回路１９に１回のバ
スサイクルにより転送され、ｍｗｏ＋ ”・、 ｍ、
、 ｍ（１、”’、 ｍ、Ｑ−１の順序の１ワード長デ
ータに並べかえられて、主記憶アクセス装置１５へ送る
。Therefore, in response to an access request from the main memory access device 15 connected to the address bus 16 as in the conventional system, the main memory device 14 uses the in-word selection address bus within the word address W1 indicated by the word selection address bus 29. When reading 1-word length data from the w□ address indicated by 30, the submemory data of the word address W1 from wO0th to the nth address and the word address W1+1 of the submemory data from the 0th to nth address. w, ) - the data of the sub-memory up to the first are read at once, while these read data m, ), ml
, . . . , ma is transferred to the intra-word arrangement conversion circuit 19 in one bus cycle, and mwo+ ”・, m,
, m(1,''', m, Q-1) and sends it to the main memory access device 15.
書込についても同様であるが、ワード内配置変換回路１
９は読出の逆の動作となる。The same applies to writing, but the intra-word placement conversion circuit 1
9 is an operation opposite to reading.
本実施例においては、主記憶装置と主記憶アクセス装置
およびワード内配置変換回路との間のデータ転送が１ワ
ードについてみるとバス使用率が半減し、主記憶アクセ
ス装置のバス空き待ち時間による処理能力の低下を防ぐ
ことができる。In this embodiment, when the data transfer between the main memory device, the main memory access device, and the intra-word layout conversion circuit is considered for one word, the bus usage rate is halved, and the bus usage rate is reduced by half due to the bus free waiting time of the main memory access device. This can prevent a decline in performance.
以上説明したように本発明によれば、主記憶アクセス装
置からの不要なメモリアクセスを省きバスサイクルを有
効に使うことにより、バス性能の向上ひいてはシステム
全体の性能向上を図ることができる。As described above, according to the present invention, by eliminating unnecessary memory accesses from the main memory access device and effectively using bus cycles, it is possible to improve bus performance and, by extension, the performance of the entire system.
また本発明によれば、従来ソフトウェアによりメモリ使
用効率を悪くしてデータを意識的にワード境界となるよ
うな配置を行い、性能向上を図っていた方式に比較して
も性能上は変わらない等の効果が得られる。Furthermore, according to the present invention, there is no difference in performance compared to the conventional method in which memory usage efficiency is reduced using software and data is intentionally arranged on word boundaries to improve performance. The effect of this can be obtained.
第１図は本発明の一実施例を示すブロック構成図、第２
図は第１図で示したワード選択アドレス生成回路の動作
表、第３図は第１図で示したワード内配置変換回路の動
作表、第４図は従来の主記憶装置の構成を示すブロック
図である。
１．１４・・・主記憶装置、２，１５・・・主記憶アク
セス装置、３．１６・・・アドレスバス、４．１７・・
・データバス、５，６，７，２０．２１．２２・・・サ
ブメモリ、８，９．１０．２３，２４．２５・・・サブ
メモリアドレスバス、１１，１２，１３，２６゜２７．
２８・・・サブメモリデータバス、１８・・・ワード選
択アドレス生成回路、１９・・・ワード内配置変換回路
、２９・・・ワード選択アドレスバス、３０゜３１・・
・ワード内選択アドレスバス。FIG. 1 is a block diagram showing one embodiment of the present invention, and FIG.
The figure shows an operation table of the word selection address generation circuit shown in Fig. 1, Fig. 3 shows an operation table of the intra-word placement conversion circuit shown in Fig. 1, and Fig. 4 shows a block diagram showing the configuration of a conventional main memory device. It is a diagram. 1.14... Main memory device, 2,15... Main memory access device, 3.16... Address bus, 4.17...
・Data bus, 5, 6, 7, 20.21.22...Sub memory, 8, 9.10.23, 24.25...Sub memory address bus, 11, 12, 13, 26° 27.
28... Sub memory data bus, 18... Word selection address generation circuit, 19... Word placement conversion circuit, 29... Word selection address bus, 30°31...
- Intra-word selection address bus.
Claims (1)
装置とのデータのやりとりの単位であるワード単位より
も細かく、１ワード長データの主記憶装置上の配置がワ
ード境界をまたがることを許す主記憶装置アクセス方式
において、ワード内アドレス単位毎に同時に読み書き可
能なサブメモリと、このサブメモリへのアクセスのため
のアドレスデータを生成する前記主記憶装置内に設けら
れたワード選択アドレス生成回路と、前記サブメモリへ
の入出力データをワード内で順番を変換する前記主記憶
アクセス装置内に設けられたワード内配置変換回路とを
含み、前記主記憶装置と主記憶アクセス装置とのデータ
のやりとりでワード境界にまたがるデータの転送時には
前記ワード選択アドレス生成回路により同時に２ワード
にわたって１ワード長分の読み／書きを行い、前記ワー
ド内配置変換回路によりバス上の１ワード長分のデータ
を整列することで１ワードデータの転送を１回の転送で
完了することを特徴とする主記憶装置アクセス方式。The addressing in the main memory is finer than the word unit, which is the unit of data exchange between the main memory and the main memory access device, and allows the arrangement of 1-word length data on the main memory to straddle word boundaries. In the main memory access method, a submemory that can be read and written simultaneously in each word address unit, and a word selection address generation circuit provided in the main memory that generates address data for accessing this submemory. , an intra-word layout conversion circuit provided in the main memory access device that converts the order of input/output data to the sub-memory within a word, and exchanges data between the main memory device and the main memory access device. When transferring data across word boundaries, the word selection address generation circuit simultaneously reads/writes one word length over two words, and the intraword arrangement conversion circuit aligns one word length data on the bus. A main memory access method characterized by completing the transfer of one word of data in one transfer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6530289A JPH02244350A (en) | 1989-03-17 | 1989-03-17 | Main storage device access system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6530289A JPH02244350A (en) | 1989-03-17 | 1989-03-17 | Main storage device access system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02244350A true JPH02244350A (en) | 1990-09-28 |
Family
ID=13282979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6530289A Pending JPH02244350A (en) | 1989-03-17 | 1989-03-17 | Main storage device access system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02244350A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506978A (en) * | 1992-05-18 | 1996-04-09 | Mitsubishi Denki Kabushiki Kaisha | Memory apparatus including a shift circuit for shifting a word select signal by a predetermined number of words |
-
1989
- 1989-03-17 JP JP6530289A patent/JPH02244350A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506978A (en) * | 1992-05-18 | 1996-04-09 | Mitsubishi Denki Kabushiki Kaisha | Memory apparatus including a shift circuit for shifting a word select signal by a predetermined number of words |
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