JPH02172221A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH02172221A JPH02172221A JP32682188A JP32682188A JPH02172221A JP H02172221 A JPH02172221 A JP H02172221A JP 32682188 A JP32682188 A JP 32682188A JP 32682188 A JP32682188 A JP 32682188A JP H02172221 A JPH02172221 A JP H02172221A
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は半導体基板の製造方法に関するものであり、詳
しくは半導体基板上への金属バンプの製造方法に関する
ものである。
しくは半導体基板上への金属バンプの製造方法に関する
ものである。
(従来の技術)
金属バンプの製造方法として、従来電解メツキ法による
方法が広く知られている(たとえば、特開昭58−19
7857号公報)。第3図は該電解メツキ法による金属
バンプの製造方法を概説するための工程断面図である。
方法が広く知られている(たとえば、特開昭58−19
7857号公報)。第3図は該電解メツキ法による金属
バンプの製造方法を概説するための工程断面図である。
なお、ここでは説明を簡略にするため、半導体基板への
MOSFET等からなるデバイス形成工程の説明は省略
する。第3図において、41はシリコン基板であり、4
2はこのシリコン基板41表面に形成されたデバイス層
である。43はパッシベーション膜であり、44は配線
層であり、45はデバイス層42と配線層44との間に
形成された第1のコンタクトホールである。46は電解
メツキ用の電極層であり、47は電極層46上に形成さ
れたレジストである。48はレジスト47に形成された
スルーホールであり、49は電解メツキ法により形成さ
れた埋込み金属であり、50は金属バンプである。51
は配線層44上に形成されたSiO□膜で、あり、52
は前記5i02膜に形成された第2のコンタクトホール
である。まず、通常のLSI製造プロセスにより半導体
基板41にデバイス層42を形成する。(第3図(a)
)。この後デバイス層42上をパッシベーション膜43
で覆い、コンタクトホール45を形成した後配線層44
を形成し、さらに5i02膜51を成膜した後、前記5
i02膜51に第2のコンタクトホール52を形成する
(第3図(b))。しかる後、電解メツキ用の電極金属
46、たとえば、Cu等を蒸着法又はスパッタリング法
により基板全面に成膜した後、レジスト47を塗布し、
さらにスルーホール48を形成する(第3図(C))。
MOSFET等からなるデバイス形成工程の説明は省略
する。第3図において、41はシリコン基板であり、4
2はこのシリコン基板41表面に形成されたデバイス層
である。43はパッシベーション膜であり、44は配線
層であり、45はデバイス層42と配線層44との間に
形成された第1のコンタクトホールである。46は電解
メツキ用の電極層であり、47は電極層46上に形成さ
れたレジストである。48はレジスト47に形成された
スルーホールであり、49は電解メツキ法により形成さ
れた埋込み金属であり、50は金属バンプである。51
は配線層44上に形成されたSiO□膜で、あり、52
は前記5i02膜に形成された第2のコンタクトホール
である。まず、通常のLSI製造プロセスにより半導体
基板41にデバイス層42を形成する。(第3図(a)
)。この後デバイス層42上をパッシベーション膜43
で覆い、コンタクトホール45を形成した後配線層44
を形成し、さらに5i02膜51を成膜した後、前記5
i02膜51に第2のコンタクトホール52を形成する
(第3図(b))。しかる後、電解メツキ用の電極金属
46、たとえば、Cu等を蒸着法又はスパッタリング法
により基板全面に成膜した後、レジスト47を塗布し、
さらにスルーホール48を形成する(第3図(C))。
その後、基板全体をメツキ液中に浸し前記メツキ用電極
46を陰極として電解メツキを行ないスルーホール48
に金属49たとえば、Ni等を埋め込む(第3図(d)
)。次に02プラズマ処理等により、レジスト48を除
去し、さらにメツキ用電極46を選択的にエツチングす
る溶液を用いて除去することにより、金属バンプ50が
形成される(第3図(e))。
46を陰極として電解メツキを行ないスルーホール48
に金属49たとえば、Ni等を埋め込む(第3図(d)
)。次に02プラズマ処理等により、レジスト48を除
去し、さらにメツキ用電極46を選択的にエツチングす
る溶液を用いて除去することにより、金属バンプ50が
形成される(第3図(e))。
(発明が解決しようとする課題)
しかしながら、上述した電解メツキ法を利用する金属バ
ンプの製造方法においては、(1)メツキ液に半導体基
板が浸される工程を含むことにより、メツキ液中に含ま
れるNa 、K のアルカリ金属イオンやSO等の陰イ
オンにより半導体基板が汚染される、(2)電解メツキ
を行なうためのメツキ用電極の形成工程およびメツキ後
のメツキ用電極の除去工程を必要とするため工程数が多
い、といった欠点があった。
ンプの製造方法においては、(1)メツキ液に半導体基
板が浸される工程を含むことにより、メツキ液中に含ま
れるNa 、K のアルカリ金属イオンやSO等の陰イ
オンにより半導体基板が汚染される、(2)電解メツキ
を行なうためのメツキ用電極の形成工程およびメツキ後
のメツキ用電極の除去工程を必要とするため工程数が多
い、といった欠点があった。
(課題を解決するための手段)
本発明は以上の点に鑑みてなされたもので、半導体基板
上に形成されたデバイスの配線層上または拡散層上に絶
縁膜を形成する工程と、該絶縁膜に前記配線層表面へ至
るスルーホールを形成する工程と、該スルーホールにメ
タルCVD法により選択的に金属を埋め込む工程と、前
記絶縁膜を選択的にエツチングすることにより前記配線
層上または前記拡散層上に金属バンプを形成することを
特徴とする。
上に形成されたデバイスの配線層上または拡散層上に絶
縁膜を形成する工程と、該絶縁膜に前記配線層表面へ至
るスルーホールを形成する工程と、該スルーホールにメ
タルCVD法により選択的に金属を埋め込む工程と、前
記絶縁膜を選択的にエツチングすることにより前記配線
層上または前記拡散層上に金属バンプを形成することを
特徴とする。
(作用)
上述した本発明による金属バンプの製造方法は電解メツ
キプロセスを含んでいないため、従来問題となっていた
メツキ液中に存在する金属イオン等により半導体基板が
汚染される心配はない。さらに、メツキ用電極形成工程
およびメツキ終了後の電極除去工程とを含まないから金
属バンプ形成に要する製造工程数をも低減することが可
能となる。
キプロセスを含んでいないため、従来問題となっていた
メツキ液中に存在する金属イオン等により半導体基板が
汚染される心配はない。さらに、メツキ用電極形成工程
およびメツキ終了後の電極除去工程とを含まないから金
属バンプ形成に要する製造工程数をも低減することが可
能となる。
(実施例)
以下に本発明の実施例を図に基いて詳細に説明する。
(実施例1)
第1図(a)〜(d)は本発明に係る製造方法の一実施
例を説明するための工程断面図であり、ここではアルミ
配線層上にタングステンバンプを形成する場合を示す。
例を説明するための工程断面図であり、ここではアルミ
配線層上にタングステンバンプを形成する場合を示す。
第1図において、11はシリコン基板、12はデバイス
層、13はパッシベーション膜である。
層、13はパッシベーション膜である。
14はアルミ配線層であり、15はデバイス層12とア
ルミ配線層14とを電機的に接続するためのコンタクト
ホールである。16はSiO□膜であるが、他の絶縁膜
たとえば、Si3N4でもかまわない。17は前記5i
02膜に形成されたスルーホールであり18は該スルー
ホールに埋め込まれたタングステンである。
ルミ配線層14とを電機的に接続するためのコンタクト
ホールである。16はSiO□膜であるが、他の絶縁膜
たとえば、Si3N4でもかまわない。17は前記5i
02膜に形成されたスルーホールであり18は該スルー
ホールに埋め込まれたタングステンである。
19はアルミ配線層上に形成されたタングステンバンプ
である。
である。
ここでかかる構造のタングステンバンプを形成する場合
について具体的に説明を加える。まず、シリコン基板1
1上に通常のLSI製造プロセスによりMOSFET等
からなるデバイス層12を形成する。さらに、前記デバ
イス層12をパッシベーション膜13で覆った後コンタ
クトホール15を形成し、さらにAI配線層14を形成
する(第1図(a))。次に、前記AI配線層14上に
CVD法又はスパタリング法により5i02膜16を形
成した後通常のリングラフおよびそれに続くドライエツ
チングにより前記5i02膜16にスルーホール17を
形成する(第1図(b)。さらに六フッ化タングステン
(WFs)のシランガスによる還元反応を利用した選択
タングステンCVD法により前記スルーホール17にタ
ングステン18を選択的に埋め込む(第1図(C))。
について具体的に説明を加える。まず、シリコン基板1
1上に通常のLSI製造プロセスによりMOSFET等
からなるデバイス層12を形成する。さらに、前記デバ
イス層12をパッシベーション膜13で覆った後コンタ
クトホール15を形成し、さらにAI配線層14を形成
する(第1図(a))。次に、前記AI配線層14上に
CVD法又はスパタリング法により5i02膜16を形
成した後通常のリングラフおよびそれに続くドライエツ
チングにより前記5i02膜16にスルーホール17を
形成する(第1図(b)。さらに六フッ化タングステン
(WFs)のシランガスによる還元反応を利用した選択
タングステンCVD法により前記スルーホール17にタ
ングステン18を選択的に埋め込む(第1図(C))。
しかる後、たとえば(CF4+CHF5)等の混合ガス
の組成およびガス圧を制御して5i02のエツチング速
度をタングステンよりも十分に大きくした反応ガス中で
ドライエツチングを行ない、5i02膜16の一部又は
すべてを選択的に除去する(第1図(d))。以上述べ
た一連の工程によりアルミ配線上にタングステンバンプ
19の形成が可能となる。
の組成およびガス圧を制御して5i02のエツチング速
度をタングステンよりも十分に大きくした反応ガス中で
ドライエツチングを行ない、5i02膜16の一部又は
すべてを選択的に除去する(第1図(d))。以上述べ
た一連の工程によりアルミ配線上にタングステンバンプ
19の形成が可能となる。
上述した実施例ではアルミ配線上にタングステンバンプ
を形成した場合を示したが、配線層としてメタルCVD
法によりタングステンの選択成長が生じる材料、たとえ
ばタングステンやチタンナイトライド(池田浩−ら、第
49回応用物理学会学術講演会予稿集、4p−A−15
,1988)やポリシリコン、さらにそれら材料より構
成される多層膜、たとえば、W/AlやTiN/AIを
用いた場合においてもタングステンバンプを形成し得る
ことは自明である。
を形成した場合を示したが、配線層としてメタルCVD
法によりタングステンの選択成長が生じる材料、たとえ
ばタングステンやチタンナイトライド(池田浩−ら、第
49回応用物理学会学術講演会予稿集、4p−A−15
,1988)やポリシリコン、さらにそれら材料より構
成される多層膜、たとえば、W/AlやTiN/AIを
用いた場合においてもタングステンバンプを形成し得る
ことは自明である。
さらに、上述した例ではタングステンバンプを形成する
場合を示したが、スルーホール17にタングステン以外
の金属、たとえばA1等をメタルCVD法により選択的
に埋めこむことによりタングステン以外の金属バンプを
形成し得ることも自明である。
場合を示したが、スルーホール17にタングステン以外
の金属、たとえばA1等をメタルCVD法により選択的
に埋めこむことによりタングステン以外の金属バンプを
形成し得ることも自明である。
(実施例2)
実施例1ではデバイス層上に形成された配線層上にタン
グステンバンプを形成した場合を示したが、本発明では
シリコン基板に形成した拡散層上に直接タングステンバ
ンプを形成することも可能である。第2図(a)〜(d
)はp型シリコン半導体基板に形成されたn拡散層23
上にタングステンバンプ52を形成する場合を説明する
ための工程断面図である。第2図(a)は通常のMO8
FET形成工程によりp型シリコン基板21に作られた
nチャネルMO8FET28を示している。ここで、2
1はp型シリコン基板、22はLOGO8酸化膜、23
はn拡散層(ソースおよびドレイン)、24はゲート酸
化膜、25はゲート、26はパッシベーション膜、27
はア・ルミ配線層である。第2図(a)に示したn拡散
層23上にタングステンバンプを形成するために、まず
、nチャネルMO8FET 28上にCVD法によりS
i○2膜29全29し、さらに、リソグラフおよびドラ
イエツチングにより前記5i02膜29にスルーホール
30膜を形成する(第2図(b))。次に、メタルCV
D法によりスルーホール30をタングステン31で埋め
込む(第2図(C))。しかる後、前記SiO2膜29
の一部又はすべてをドライエツチングにより除去するこ
とによりn拡散層23上にタングステンバンプ32を形
成した。
グステンバンプを形成した場合を示したが、本発明では
シリコン基板に形成した拡散層上に直接タングステンバ
ンプを形成することも可能である。第2図(a)〜(d
)はp型シリコン半導体基板に形成されたn拡散層23
上にタングステンバンプ52を形成する場合を説明する
ための工程断面図である。第2図(a)は通常のMO8
FET形成工程によりp型シリコン基板21に作られた
nチャネルMO8FET28を示している。ここで、2
1はp型シリコン基板、22はLOGO8酸化膜、23
はn拡散層(ソースおよびドレイン)、24はゲート酸
化膜、25はゲート、26はパッシベーション膜、27
はア・ルミ配線層である。第2図(a)に示したn拡散
層23上にタングステンバンプを形成するために、まず
、nチャネルMO8FET 28上にCVD法によりS
i○2膜29全29し、さらに、リソグラフおよびドラ
イエツチングにより前記5i02膜29にスルーホール
30膜を形成する(第2図(b))。次に、メタルCV
D法によりスルーホール30をタングステン31で埋め
込む(第2図(C))。しかる後、前記SiO2膜29
の一部又はすべてをドライエツチングにより除去するこ
とによりn拡散層23上にタングステンバンプ32を形
成した。
なお、ここでは、n拡散層23上へのタングステンバン
プの形成を説明したが、p+拡散層上にもタングステン
バンプを形成しうろことは自明である。
プの形成を説明したが、p+拡散層上にもタングステン
バンプを形成しうろことは自明である。
(発明の効果)
以上詳述したように、本発明によれば、シリコン基板上
に形成され配線層上あるいはシリコン基板に形成された
拡散層上に電解メツキ工程を含まずに金属バンプを形成
することが可能となる。このため、従来問題となってい
たメツキ液中に存在するアルカリ金属イオンによる半導
体基板の汚染の心配が全くない。さらに、本発明による
金属バンプの製造方法は電解メツキ用電極形成工程およ
び電解メツキ後のメツキ用電極の除去工程を必要としな
しため、金属バンプ形成に必要とされる工程数の低減化
を計ることが可能となり、金属バンプの製造歩留りが向
上するといった効果もある。
に形成され配線層上あるいはシリコン基板に形成された
拡散層上に電解メツキ工程を含まずに金属バンプを形成
することが可能となる。このため、従来問題となってい
たメツキ液中に存在するアルカリ金属イオンによる半導
体基板の汚染の心配が全くない。さらに、本発明による
金属バンプの製造方法は電解メツキ用電極形成工程およ
び電解メツキ後のメツキ用電極の除去工程を必要としな
しため、金属バンプ形成に必要とされる工程数の低減化
を計ることが可能となり、金属バンプの製造歩留りが向
上するといった効果もある。
第1図は本発明に係る製造方法の一実施例を説明するた
めの工程断面図であり、アルミ配線上にタングステンバ
ンプを形成する工程を示している。 第2図は本発明に係る製造方法を用いてシリコン基板に
形成された拡散層上にタングステンバンプを作る工程を
示す断面図である。第3図は従来例として電解メツキ法
により金属バンプを形成する工程を説明するための工程
断面図である。 11.41・・・シリコン基板、12.420.・デバ
イス層、13゜43・・・パッシベーション膜、14,
27,44・・・アルミ配線、15・ニア ンタクトホ
ール、16.29.51・”5i02膜、17.30゜
48・・・スルーホール、18.31・・・タングステ
ン、19.32・・・タングステンバンプ、21・・・
p形シリコン基板、22・・・LOCO8酸化膜、23
・・・n拡散層、24・・・ゲート酸化膜、25・・・
ゲート電極、26・・・パッシベーション膜、28・・
・nチャネルMO8FET、45・・・第1のコンタク
トホール、46・・・メツキ用電極、47・・ルジスト
、49・・・埋込み金属(たとえばNi)、50・・・
金属バンプ、52・・・第2のコンタクトホール。 (d) 第 図 (a) 28nチャネルMO3FET 第 図
めの工程断面図であり、アルミ配線上にタングステンバ
ンプを形成する工程を示している。 第2図は本発明に係る製造方法を用いてシリコン基板に
形成された拡散層上にタングステンバンプを作る工程を
示す断面図である。第3図は従来例として電解メツキ法
により金属バンプを形成する工程を説明するための工程
断面図である。 11.41・・・シリコン基板、12.420.・デバ
イス層、13゜43・・・パッシベーション膜、14,
27,44・・・アルミ配線、15・ニア ンタクトホ
ール、16.29.51・”5i02膜、17.30゜
48・・・スルーホール、18.31・・・タングステ
ン、19.32・・・タングステンバンプ、21・・・
p形シリコン基板、22・・・LOCO8酸化膜、23
・・・n拡散層、24・・・ゲート酸化膜、25・・・
ゲート電極、26・・・パッシベーション膜、28・・
・nチャネルMO8FET、45・・・第1のコンタク
トホール、46・・・メツキ用電極、47・・ルジスト
、49・・・埋込み金属(たとえばNi)、50・・・
金属バンプ、52・・・第2のコンタクトホール。 (d) 第 図 (a) 28nチャネルMO3FET 第 図
Claims (1)
- (1)半導体基板上に形成されたデバイスの配線層上ま
たは拡散層上に絶縁膜を形成する工程と、該絶縁膜に前
記配線層表面へ至るスルーホールを形成する工程と、該
スルーホールにメタルCVD法により選択的に金属を埋
め込む工程と、前記絶縁膜を選択的にエッチングする工
程とを備えて前記配線層上または前記拡散層上に金属バ
ンプを形成することを特徴とする半導体基板の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63326821A JP2522373B2 (ja) | 1988-12-23 | 1988-12-23 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63326821A JP2522373B2 (ja) | 1988-12-23 | 1988-12-23 | 半導体基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02172221A true JPH02172221A (ja) | 1990-07-03 |
JP2522373B2 JP2522373B2 (ja) | 1996-08-07 |
Family
ID=18192087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63326821A Expired - Lifetime JP2522373B2 (ja) | 1988-12-23 | 1988-12-23 | 半導体基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2522373B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5734347A (en) * | 1980-08-09 | 1982-02-24 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS62169350A (ja) * | 1986-01-21 | 1987-07-25 | Citizen Watch Co Ltd | 半導体装置とその製造方法 |
JPS63244858A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 金属配線の形成方法 |
-
1988
- 1988-12-23 JP JP63326821A patent/JP2522373B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5734347A (en) * | 1980-08-09 | 1982-02-24 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS62169350A (ja) * | 1986-01-21 | 1987-07-25 | Citizen Watch Co Ltd | 半導体装置とその製造方法 |
JPS63244858A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 金属配線の形成方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2522373B2 (ja) | 1996-08-07 |
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