JPH02172221A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH02172221A JPH02172221A JP32682188A JP32682188A JPH02172221A JP H02172221 A JPH02172221 A JP H02172221A JP 32682188 A JP32682188 A JP 32682188A JP 32682188 A JP32682188 A JP 32682188A JP H02172221 A JPH02172221 A JP H02172221A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体基板の製造方法に関するものであり、詳
しくは半導体基板上への金属バンプの製造方法に関する
ものである。
しくは半導体基板上への金属バンプの製造方法に関する
ものである。
（従来の技術）
金属バンプの製造方法として、従来電解メツキ法による
方法が広く知られている（たとえば、特開昭５８−１９
７８５７号公報）。第３図は該電解メツキ法による金属
バンプの製造方法を概説するための工程断面図である。
方法が広く知られている（たとえば、特開昭５８−１９
７８５７号公報）。第３図は該電解メツキ法による金属
バンプの製造方法を概説するための工程断面図である。
なお、ここでは説明を簡略にするため、半導体基板への
ＭＯＳＦＥＴ等からなるデバイス形成工程の説明は省略
する。第３図において、４１はシリコン基板であり、４
２はこのシリコン基板４１表面に形成されたデバイス層
である。４３はパッシベーション膜であり、４４は配線
層であり、４５はデバイス層４２と配線層４４との間に
形成された第１のコンタクトホールである。４６は電解
メツキ用の電極層であり、４７は電極層４６上に形成さ
れたレジストである。４８はレジスト４７に形成された
スルーホールであり、４９は電解メツキ法により形成さ
れた埋込み金属であり、５０は金属バンプである。５１
は配線層４４上に形成されたＳｉＯ□膜で、あり、５２
は前記５ｉ０２膜に形成された第２のコンタクトホール
である。まず、通常のＬＳＩ製造プロセスにより半導体
基板４１にデバイス層４２を形成する。（第３図（ａ）
）。この後デバイス層４２上をパッシベーション膜４３
で覆い、コンタクトホール４５を形成した後配線層４４
を形成し、さらに５ｉ０２膜５１を成膜した後、前記５
ｉ０２膜５１に第２のコンタクトホール５２を形成する
（第３図（ｂ））。しかる後、電解メツキ用の電極金属
４６、たとえば、Ｃｕ等を蒸着法又はスパッタリング法
により基板全面に成膜した後、レジスト４７を塗布し、
さらにスルーホール４８を形成する（第３図（Ｃ））。
ＭＯＳＦＥＴ等からなるデバイス形成工程の説明は省略
する。第３図において、４１はシリコン基板であり、４
２はこのシリコン基板４１表面に形成されたデバイス層
である。４３はパッシベーション膜であり、４４は配線
層であり、４５はデバイス層４２と配線層４４との間に
形成された第１のコンタクトホールである。４６は電解
メツキ用の電極層であり、４７は電極層４６上に形成さ
れたレジストである。４８はレジスト４７に形成された
スルーホールであり、４９は電解メツキ法により形成さ
れた埋込み金属であり、５０は金属バンプである。５１
は配線層４４上に形成されたＳｉＯ□膜で、あり、５２
は前記５ｉ０２膜に形成された第２のコンタクトホール
である。まず、通常のＬＳＩ製造プロセスにより半導体
基板４１にデバイス層４２を形成する。（第３図（ａ）
）。この後デバイス層４２上をパッシベーション膜４３
で覆い、コンタクトホール４５を形成した後配線層４４
を形成し、さらに５ｉ０２膜５１を成膜した後、前記５
ｉ０２膜５１に第２のコンタクトホール５２を形成する
（第３図（ｂ））。しかる後、電解メツキ用の電極金属
４６、たとえば、Ｃｕ等を蒸着法又はスパッタリング法
により基板全面に成膜した後、レジスト４７を塗布し、
さらにスルーホール４８を形成する（第３図（Ｃ））。
その後、基板全体をメツキ液中に浸し前記メツキ用電極
４６を陰極として電解メツキを行ないスルーホール４８
に金属４９たとえば、Ｎｉ等を埋め込む（第３図（ｄ）
）。次に０２プラズマ処理等により、レジスト４８を除
去し、さらにメツキ用電極４６を選択的にエツチングす
る溶液を用いて除去することにより、金属バンプ５０が
形成される（第３図（ｅ））。
４６を陰極として電解メツキを行ないスルーホール４８
に金属４９たとえば、Ｎｉ等を埋め込む（第３図（ｄ）
）。次に０２プラズマ処理等により、レジスト４８を除
去し、さらにメツキ用電極４６を選択的にエツチングす
る溶液を用いて除去することにより、金属バンプ５０が
形成される（第３図（ｅ））。
（発明が解決しようとする課題）
しかしながら、上述した電解メツキ法を利用する金属バ
ンプの製造方法においては、（１）メツキ液に半導体基
板が浸される工程を含むことにより、メツキ液中に含ま
れるＮａ 、Ｋ のアルカリ金属イオンやＳＯ等の陰イ
オンにより半導体基板が汚染される、（２）電解メツキ
を行なうためのメツキ用電極の形成工程およびメツキ後
のメツキ用電極の除去工程を必要とするため工程数が多
い、といった欠点があった。
ンプの製造方法においては、（１）メツキ液に半導体基
板が浸される工程を含むことにより、メツキ液中に含ま
れるＮａ 、Ｋ のアルカリ金属イオンやＳＯ等の陰イ
オンにより半導体基板が汚染される、（２）電解メツキ
を行なうためのメツキ用電極の形成工程およびメツキ後
のメツキ用電極の除去工程を必要とするため工程数が多
い、といった欠点があった。
（課題を解決するための手段）
本発明は以上の点に鑑みてなされたもので、半導体基板
上に形成されたデバイスの配線層上または拡散層上に絶
縁膜を形成する工程と、該絶縁膜に前記配線層表面へ至
るスルーホールを形成する工程と、該スルーホールにメ
タルＣＶＤ法により選択的に金属を埋め込む工程と、前
記絶縁膜を選択的にエツチングすることにより前記配線
層上または前記拡散層上に金属バンプを形成することを
特徴とする。
上に形成されたデバイスの配線層上または拡散層上に絶
縁膜を形成する工程と、該絶縁膜に前記配線層表面へ至
るスルーホールを形成する工程と、該スルーホールにメ
タルＣＶＤ法により選択的に金属を埋め込む工程と、前
記絶縁膜を選択的にエツチングすることにより前記配線
層上または前記拡散層上に金属バンプを形成することを
特徴とする。
（作用）
上述した本発明による金属バンプの製造方法は電解メツ
キプロセスを含んでいないため、従来問題となっていた
メツキ液中に存在する金属イオン等により半導体基板が
汚染される心配はない。さらに、メツキ用電極形成工程
およびメツキ終了後の電極除去工程とを含まないから金
属バンプ形成に要する製造工程数をも低減することが可
能となる。
キプロセスを含んでいないため、従来問題となっていた
メツキ液中に存在する金属イオン等により半導体基板が
汚染される心配はない。さらに、メツキ用電極形成工程
およびメツキ終了後の電極除去工程とを含まないから金
属バンプ形成に要する製造工程数をも低減することが可
能となる。
（実施例）
以下に本発明の実施例を図に基いて詳細に説明する。
（実施例１）
第１図（ａ）〜（ｄ）は本発明に係る製造方法の一実施
例を説明するための工程断面図であり、ここではアルミ
配線層上にタングステンバンプを形成する場合を示す。
例を説明するための工程断面図であり、ここではアルミ
配線層上にタングステンバンプを形成する場合を示す。
第１図において、１１はシリコン基板、１２はデバイス
層、１３はパッシベーション膜である。
層、１３はパッシベーション膜である。
１４はアルミ配線層であり、１５はデバイス層１２とア
ルミ配線層１４とを電機的に接続するためのコンタクト
ホールである。１６はＳｉＯ□膜であるが、他の絶縁膜
たとえば、Ｓｉ３Ｎ４でもかまわない。１７は前記５ｉ
０２膜に形成されたスルーホールであり１８は該スルー
ホールに埋め込まれたタングステンである。
ルミ配線層１４とを電機的に接続するためのコンタクト
ホールである。１６はＳｉＯ□膜であるが、他の絶縁膜
たとえば、Ｓｉ３Ｎ４でもかまわない。１７は前記５ｉ
０２膜に形成されたスルーホールであり１８は該スルー
ホールに埋め込まれたタングステンである。
１９はアルミ配線層上に形成されたタングステンバンプ
である。
である。
ここでかかる構造のタングステンバンプを形成する場合
について具体的に説明を加える。まず、シリコン基板１
１上に通常のＬＳＩ製造プロセスによりＭＯＳＦＥＴ等
からなるデバイス層１２を形成する。さらに、前記デバ
イス層１２をパッシベーション膜１３で覆った後コンタ
クトホール１５を形成し、さらにＡＩ配線層１４を形成
する（第１図（ａ））。次に、前記ＡＩ配線層１４上に
ＣＶＤ法又はスパタリング法により５ｉ０２膜１６を形
成した後通常のリングラフおよびそれに続くドライエツ
チングにより前記５ｉ０２膜１６にスルーホール１７を
形成する（第１図（ｂ）。さらに六フッ化タングステン
（ＷＦｓ）のシランガスによる還元反応を利用した選択
タングステンＣＶＤ法により前記スルーホール１７にタ
ングステン１８を選択的に埋め込む（第１図（Ｃ））。
について具体的に説明を加える。まず、シリコン基板１
１上に通常のＬＳＩ製造プロセスによりＭＯＳＦＥＴ等
からなるデバイス層１２を形成する。さらに、前記デバ
イス層１２をパッシベーション膜１３で覆った後コンタ
クトホール１５を形成し、さらにＡＩ配線層１４を形成
する（第１図（ａ））。次に、前記ＡＩ配線層１４上に
ＣＶＤ法又はスパタリング法により５ｉ０２膜１６を形
成した後通常のリングラフおよびそれに続くドライエツ
チングにより前記５ｉ０２膜１６にスルーホール１７を
形成する（第１図（ｂ）。さらに六フッ化タングステン
（ＷＦｓ）のシランガスによる還元反応を利用した選択
タングステンＣＶＤ法により前記スルーホール１７にタ
ングステン１８を選択的に埋め込む（第１図（Ｃ））。
しかる後、たとえば（ＣＦ４＋ＣＨＦ５）等の混合ガス
の組成およびガス圧を制御して５ｉ０２のエツチング速
度をタングステンよりも十分に大きくした反応ガス中で
ドライエツチングを行ない、５ｉ０２膜１６の一部又は
すべてを選択的に除去する（第１図（ｄ））。以上述べ
た一連の工程によりアルミ配線上にタングステンバンプ
１９の形成が可能となる。
の組成およびガス圧を制御して５ｉ０２のエツチング速
度をタングステンよりも十分に大きくした反応ガス中で
ドライエツチングを行ない、５ｉ０２膜１６の一部又は
すべてを選択的に除去する（第１図（ｄ））。以上述べ
た一連の工程によりアルミ配線上にタングステンバンプ
１９の形成が可能となる。
上述した実施例ではアルミ配線上にタングステンバンプ
を形成した場合を示したが、配線層としてメタルＣＶＤ
法によりタングステンの選択成長が生じる材料、たとえ
ばタングステンやチタンナイトライド（池田浩−ら、第
４９回応用物理学会学術講演会予稿集、４ｐ−Ａ−１５
，１９８８）やポリシリコン、さらにそれら材料より構
成される多層膜、たとえば、Ｗ／ＡｌやＴｉＮ／ＡＩを
用いた場合においてもタングステンバンプを形成し得る
ことは自明である。
を形成した場合を示したが、配線層としてメタルＣＶＤ
法によりタングステンの選択成長が生じる材料、たとえ
ばタングステンやチタンナイトライド（池田浩−ら、第
４９回応用物理学会学術講演会予稿集、４ｐ−Ａ−１５
，１９８８）やポリシリコン、さらにそれら材料より構
成される多層膜、たとえば、Ｗ／ＡｌやＴｉＮ／ＡＩを
用いた場合においてもタングステンバンプを形成し得る
ことは自明である。
さらに、上述した例ではタングステンバンプを形成する
場合を示したが、スルーホール１７にタングステン以外
の金属、たとえばＡ１等をメタルＣＶＤ法により選択的
に埋めこむことによりタングステン以外の金属バンプを
形成し得ることも自明である。
場合を示したが、スルーホール１７にタングステン以外
の金属、たとえばＡ１等をメタルＣＶＤ法により選択的
に埋めこむことによりタングステン以外の金属バンプを
形成し得ることも自明である。
（実施例２）
実施例１ではデバイス層上に形成された配線層上にタン
グステンバンプを形成した場合を示したが、本発明では
シリコン基板に形成した拡散層上に直接タングステンバ
ンプを形成することも可能である。第２図（ａ）〜（ｄ
）はｐ型シリコン半導体基板に形成されたｎ拡散層２３
上にタングステンバンプ５２を形成する場合を説明する
ための工程断面図である。第２図（ａ）は通常のＭＯ８
ＦＥＴ形成工程によりｐ型シリコン基板２１に作られた
ｎチャネルＭＯ８ＦＥＴ２８を示している。ここで、２
１はｐ型シリコン基板、２２はＬＯＧＯ８酸化膜、２３
はｎ拡散層（ソースおよびドレイン）、２４はゲート酸
化膜、２５はゲート、２６はパッシベーション膜、２７
はア・ルミ配線層である。第２図（ａ）に示したｎ拡散
層２３上にタングステンバンプを形成するために、まず
、ｎチャネルＭＯ８ＦＥＴ ２８上にＣＶＤ法によりＳ
ｉ○２膜２９全２９し、さらに、リソグラフおよびドラ
イエツチングにより前記５ｉ０２膜２９にスルーホール
３０膜を形成する（第２図（ｂ））。次に、メタルＣＶ
Ｄ法によりスルーホール３０をタングステン３１で埋め
込む（第２図（Ｃ））。しかる後、前記ＳｉＯ２膜２９
の一部又はすべてをドライエツチングにより除去するこ
とによりｎ拡散層２３上にタングステンバンプ３２を形
成した。
グステンバンプを形成した場合を示したが、本発明では
シリコン基板に形成した拡散層上に直接タングステンバ
ンプを形成することも可能である。第２図（ａ）〜（ｄ
）はｐ型シリコン半導体基板に形成されたｎ拡散層２３
上にタングステンバンプ５２を形成する場合を説明する
ための工程断面図である。第２図（ａ）は通常のＭＯ８
ＦＥＴ形成工程によりｐ型シリコン基板２１に作られた
ｎチャネルＭＯ８ＦＥＴ２８を示している。ここで、２
１はｐ型シリコン基板、２２はＬＯＧＯ８酸化膜、２３
はｎ拡散層（ソースおよびドレイン）、２４はゲート酸
化膜、２５はゲート、２６はパッシベーション膜、２７
はア・ルミ配線層である。第２図（ａ）に示したｎ拡散
層２３上にタングステンバンプを形成するために、まず
、ｎチャネルＭＯ８ＦＥＴ ２８上にＣＶＤ法によりＳ
ｉ○２膜２９全２９し、さらに、リソグラフおよびドラ
イエツチングにより前記５ｉ０２膜２９にスルーホール
３０膜を形成する（第２図（ｂ））。次に、メタルＣＶ
Ｄ法によりスルーホール３０をタングステン３１で埋め
込む（第２図（Ｃ））。しかる後、前記ＳｉＯ２膜２９
の一部又はすべてをドライエツチングにより除去するこ
とによりｎ拡散層２３上にタングステンバンプ３２を形
成した。
なお、ここでは、ｎ拡散層２３上へのタングステンバン
プの形成を説明したが、ｐ＋拡散層上にもタングステン
バンプを形成しうろことは自明である。
プの形成を説明したが、ｐ＋拡散層上にもタングステン
バンプを形成しうろことは自明である。
（発明の効果）
以上詳述したように、本発明によれば、シリコン基板上
に形成され配線層上あるいはシリコン基板に形成された
拡散層上に電解メツキ工程を含まずに金属バンプを形成
することが可能となる。このため、従来問題となってい
たメツキ液中に存在するアルカリ金属イオンによる半導
体基板の汚染の心配が全くない。さらに、本発明による
金属バンプの製造方法は電解メツキ用電極形成工程およ
び電解メツキ後のメツキ用電極の除去工程を必要としな
しため、金属バンプ形成に必要とされる工程数の低減化
を計ることが可能となり、金属バンプの製造歩留りが向
上するといった効果もある。
に形成され配線層上あるいはシリコン基板に形成された
拡散層上に電解メツキ工程を含まずに金属バンプを形成
することが可能となる。このため、従来問題となってい
たメツキ液中に存在するアルカリ金属イオンによる半導
体基板の汚染の心配が全くない。さらに、本発明による
金属バンプの製造方法は電解メツキ用電極形成工程およ
び電解メツキ後のメツキ用電極の除去工程を必要としな
しため、金属バンプ形成に必要とされる工程数の低減化
を計ることが可能となり、金属バンプの製造歩留りが向
上するといった効果もある。
第１図は本発明に係る製造方法の一実施例を説明するた
めの工程断面図であり、アルミ配線上にタングステンバ
ンプを形成する工程を示している。 第２図は本発明に係る製造方法を用いてシリコン基板に
形成された拡散層上にタングステンバンプを作る工程を
示す断面図である。第３図は従来例として電解メツキ法
により金属バンプを形成する工程を説明するための工程
断面図である。 １１．４１・・・シリコン基板、１２．４２０．・デバ
イス層、１３゜４３・・・パッシベーション膜、１４，
２７，４４・・・アルミ配線、１５・ニア ンタクトホ
ール、１６．２９．５１・”５ｉ０２膜、１７．３０゜
４８・・・スルーホール、１８．３１・・・タングステ
ン、１９．３２・・・タングステンバンプ、２１・・・
ｐ形シリコン基板、２２・・・ＬＯＣＯ８酸化膜、２３
・・・ｎ拡散層、２４・・・ゲート酸化膜、２５・・・
ゲート電極、２６・・・パッシベーション膜、２８・・
・ｎチャネルＭＯ８ＦＥＴ、４５・・・第１のコンタク
トホール、４６・・・メツキ用電極、４７・・ルジスト
、４９・・・埋込み金属（たとえばＮｉ）、５０・・・
金属バンプ、５２・・・第２のコンタクトホール。 （ｄ） 第 図 （ａ） ２８ｎチャネルＭＯ３ＦＥＴ 第 図
めの工程断面図であり、アルミ配線上にタングステンバ
ンプを形成する工程を示している。 第２図は本発明に係る製造方法を用いてシリコン基板に
形成された拡散層上にタングステンバンプを作る工程を
示す断面図である。第３図は従来例として電解メツキ法
により金属バンプを形成する工程を説明するための工程
断面図である。 １１．４１・・・シリコン基板、１２．４２０．・デバ
イス層、１３゜４３・・・パッシベーション膜、１４，
２７，４４・・・アルミ配線、１５・ニア ンタクトホ
ール、１６．２９．５１・”５ｉ０２膜、１７．３０゜
４８・・・スルーホール、１８．３１・・・タングステ
ン、１９．３２・・・タングステンバンプ、２１・・・
ｐ形シリコン基板、２２・・・ＬＯＣＯ８酸化膜、２３
・・・ｎ拡散層、２４・・・ゲート酸化膜、２５・・・
ゲート電極、２６・・・パッシベーション膜、２８・・
・ｎチャネルＭＯ８ＦＥＴ、４５・・・第１のコンタク
トホール、４６・・・メツキ用電極、４７・・ルジスト
、４９・・・埋込み金属（たとえばＮｉ）、５０・・・
金属バンプ、５２・・・第２のコンタクトホール。 （ｄ） 第 図 （ａ） ２８ｎチャネルＭＯ３ＦＥＴ 第 図
Claims (1)
- （１）半導体基板上に形成されたデバイスの配線層上ま
たは拡散層上に絶縁膜を形成する工程と、該絶縁膜に前
記配線層表面へ至るスルーホールを形成する工程と、該
スルーホールにメタルＣＶＤ法により選択的に金属を埋
め込む工程と、前記絶縁膜を選択的にエッチングする工
程とを備えて前記配線層上または前記拡散層上に金属バ
ンプを形成することを特徴とする半導体基板の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326821A JP2522373B2 (ja) | 1988-12-23 | 1988-12-23 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326821A JP2522373B2 (ja) | 1988-12-23 | 1988-12-23 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02172221A true JPH02172221A (ja) | 1990-07-03 |
| JP2522373B2 JP2522373B2 (ja) | 1996-08-07 |
Family
ID=18192087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63326821A Expired - Lifetime JP2522373B2 (ja) | 1988-12-23 | 1988-12-23 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522373B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5734347A (en) * | 1980-08-09 | 1982-02-24 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS62169350A (ja) * | 1986-01-21 | 1987-07-25 | Citizen Watch Co Ltd | 半導体装置とその製造方法 |
| JPS63244858A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 金属配線の形成方法 |
-
1988
- 1988-12-23 JP JP63326821A patent/JP2522373B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5734347A (en) * | 1980-08-09 | 1982-02-24 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS62169350A (ja) * | 1986-01-21 | 1987-07-25 | Citizen Watch Co Ltd | 半導体装置とその製造方法 |
| JPS63244858A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 金属配線の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2522373B2 (ja) | 1996-08-07 |
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