JPH02119135A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置およびその製造方法に係り、特に
、電荷蓄積用キャパシタ（容量素子）を有する半導体記
憶装置に適用するのに好適な半導体装置およびその製造
方法に関する。

〔従来の技術〕

ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ
）の高集積化は、目覚ましい速度で実現されている。こ
のような高集積化は、主に素子寸法の微細化により達成
されてきた。しかし、微細化に伴うキャパシタ容量の減
少のために、信号対電音比（Ｓ／Ｎ比）の低下や、α線
による信号反転（いわゆるソフトエラー）の弊害が顕在
化し。

信頼性の上で大きな問題になっている。

この問題を解決し、キャパシタ容量を増大させる目的で
提案されたのが、積層型キャパシタであり、特公昭６１
〜５５２５８号公報に記載されている。この積層型キャ
パシタは、該キャパシタの一部・がＭＯＳトランジスタ
の上に重なるように形成されているため、キャパシタ面
積を増゛加させ、従って、キャパシタ容量を増大させる
ことができる。

また、特公昭６１〜２３６６１号公報には、キャパシタ
容量増大のための別の構造が提案されている。この構造
は、キャパシタの下部電極に用いる多結晶シリコン（Ｓ
ｉ）膜表面の結晶粒界に沿って多数の微細な溝を高密度
に形成し、この溝上に容量絶縁膜を形成することによっ
て、容量絶縁膜の実効的な表面積を増やし、キャパシタ
容量を増大させるものである。

さらに、特開昭６１〜１０８１７６号公報には、キャパ
シタ容量の増大のための別の微細な溝の形成方法が提案
されている。すなわち、ここには、下部電極の表面に微
細な溝を形成する方法として、ホトレジスト膜中にカー
ボンフラッフ粒子を混合し、露光現像の後に被加工材料
をエツチングして微細な溝を形成するというホトリソグ
ラフィーによる方法が記載“されている。

〔発明が解決しようとする課題〕

しかし、上記積層型キャパシタを用いても集積度は充分
とは言えず、さらに高集積化を図り、１６Ｍ（メガ）ビ
ットレベルの製品を実現するためには、キャパシタの容
量不足の問題が顕在化してくる。

キャパシタ下部電極に微細な溝を形成するという上記従
来技術では、溝を深くすることについての配慮がなされ
ていないので、キャパシタ容量の増大を望むことはでき
ない。

また、ホトリソグラフィーを用いて微細な溝を形成する
場合は、光学的な解像度に限界があるので、０．１〜０
．３μ−レベルの溝の形成は困難であり、やはりキャパ
シタ容量の増大を望むことはできない。

本発明の目的は、キャパシタ容量の増大に適用できる高
密度の微細で深い溝を制御性よく形成できる半導体装置
の製造方法を提供することにある。

また、本発明の別の目的は、キャパシタ容量の増大を実
現し、かつ、素子を微細化しても信頼性の高い半導体装
置およびその製造方法を提供することにある。

〔課題を解決するための手段〕

上記の目的を達成するために、本発明の半導体装置の製
造方法は、被加工材料上に、エツチング特性の異なる少
なくとも２種の材料を混合したものを塗布して塗布膜を
形成する工程と、該塗布膜中に含まれる少なくとも１種
の材料を選択的にエツチング除去する工程と、上記被加
工材料上に残存した材料をマスクとして該被加工材料を
常温以下に冷却してドライエツチングし、該被加工材料
の表面に微細で深い溝を高密度に形成する工程を具備す
ることを特徴とする。

２種の材料は、互いに均一に混合することのない、実質
的に相溶性のないものであればよい、−方の材料が塗布
膜から除去されたとき、他方の材料は、基板上に残るこ
とが必要である。

なお、微細な溝を低温ドライエツチングにより形成する
際のエツチング条件について述べる。温度は、通常のド
ライエツチングでは、温度が上昇するので常温以上とな
るが、本発明では、冷却を行なうことにより常温以下と
なる。本発明では、冷却を行なうことにより、マスクと
なる残存材料と被加工材料とのエツチング選択比を向上
させ、異方的に、かつ、深くエツチングを進行させるこ
とが可能であるが、最も望ましい範囲としては。

例えば−１１０〜１２０℃である。ドライエツチング装
置としては、μ（マイクロ）波励起型のプラズマエツチ
ング装置を用い、エツチングガスとしては、ＳＦイＣＦ
４．ＣＯ２、ＮＦ、、ＣＢｒＦ、等を用いることができ
る。

本発明の別の方法は、電荷蓄積用キャパシタの下部電極
とすべき薄膜上に、エツチング特性の異なる少なくとも
２種の材料を混合したものを塗布して塗布膜を形成する
工程と、該塗布膜中に含まれる少なくとも１種の材料を
選択的にエツチング除去する工程と、上記被加工材料上
に残存した材料をマスクとして該被加工材料を常温以下
に冷却してドライエツチングし、該被加工材料の表面に
微細で深い溝を形成する工程と、上記下部電極をパター
ニングする工程と、該下部電極上に容量絶縁膜を形成す
る工程と、該容量絶縁膜上に上部電極を形成する工程を
具備することを特徴とする。

また、本発明の半導体装置は、半導体基板上に形成され
たデータ線と、層間絶縁膜を介して少なくとも一部が該
データ線の上に形成された下部電極と、該下部電極の表
面に形成された微細で深い溝と、該溝の表面に形成され
た容量絶縁膜と、該容量絶縁膜上に形成された上部電極
とを具備することを特徴とする。

〔作用〕

２種の材料を混合塗布し、一方の材料を選択的に除去し
た塗布膜は、０．１〜０．３μｍレベルの粒状物質にす
ることができる。従って、該塗布膜を構成する複数の材
料の混合率および塗布膜厚を制御し、この粒状物質をマ
スクとし、該粒状物質下の被加工材料（キャパシタの下
部電極等）を常温以下でエツチングすることによって、
キャパシタ蓄積電極にホトリソグラフィーでは形成困難
な０．１〜０．３μｍレベルの幅で、かつ、深い溝を高
密度に形成することができる。

また、この微細な溝が形成された下部電極の該溝表面に
薄い容量絶縁膜を形成することにより。

該容量絶縁膜の面積を増大させることができるので、容
量絶縁膜厚は従来と同じでも、充分なキャパシタ容量を
得ることができる。従って、信頼性を低下させることな
く、素子を充分微細化できる。

〔実施例〕

実施例　１ 第１図（ａ）〜（ｄ）は、本発明の半導体装置の製造方
法の第１の実施例を示す工程図である。

まず、単結晶Ｓｉ基板１上に減圧気相成長法により、リ
ンをドーピングしつつ多結晶もしくは非晶質Ｓｉ膜２を
厚さ１．０μｍ堆積させる。次いで。

このＳｉ膜２上にレジスト３と塗布ガラス４を体積比１
：１の割合で混合したものを約０．５μ量の厚さで塗布
した後、レジスト３の耐フツ酸性を出すため、該塗布膜
を１４０℃の温度で２０分間ベーキングする（第１図（
ａ））、第１図（ａ）に示すように、レジスト３と塗布
ガラス４は完全には混じり合わず、レジスト３の成分は
塗布ガラス４の中で粒状になる。

次に、これをフッ酸水溶液に浸漬すると、塗布ガラス４
だけが除去され、第１図（ｂ）（断面図）および（Ｃ）
（上面図）に示すように、０．１〜０．３μ議程度の微
細なレジスト３の粒が一様に分布して残る。

次に、基板温度（試料温度）を液体窒素により一１２０
℃に保ち１粒状に残ったレジスト３をマスクとして、リ
ンドープトＳｉ膜２を、エツチングガスとしてＳＦ、を
用い、μ波励起型のプラズマエツチング装置を用いてド
ライエツチングを行ない、深さ約０．８μｍ、幅０．１
〜０．３μｍの微細な溝５を形成した０次いで、０□プ
ラズマによりレジスト３を除去すると、第１図（ｄ）に
示すように、リンドープトＳｉ膜２の全表面に微細で深
い溝が高密度に一様に形成できる。

欣に１本発明による第１の実施例と比較するための実施
例を用いて、Ｓｉ膜に微細な溝を高密度に形成する上で
留意すべき点について述べる。□比較のための実施例に
おけるリンドープトＳｉ膜のエツチングは１周知の反応
性スパッタエツチング装置にＣＣａ４ガスを用いて圧力
０，０３Ｔｏｒｒ、高周波電力密度０．３Ｗ／ａｍ”で
バッチ処理を行なった。基板の冷却には、水冷法を用い
ているが、基板温度は常温以上に上昇する。

溝の密度および幅は、主にレジストと塗布ガラスの混合
比によって決定される。塗布ガラスが少ない程、レジス
トが互いに集り、レジストの粒は大きくなる。逆に塗布
ガラスが多い程、レジストの粒は小さくなり、従って、
形成される溝の密度が高くなる。

第２図は、混合膜の種々の塗布膜厚における多結晶Ｓｉ
膜の溝の表面積と多結晶５ｉｌｌの溝深さの関係を示す
図である。

図から分かるように、多結晶Ｓｉの溝の表面積は、混合
膜の塗布膜厚が薄いほど、大きくなる。

これは、塗布膜厚が薄いほど、レジストの粒が小さくな
って、形成される溝の密度が高くなり、従って、Ｓｉ表
面積も大きくなるからである。

第３図は、混合膜の種々の塗布膜厚における多結晶Ｓｉ
膜の溝深さとエツチング時間との関係を示す図である。

図から分かるように、多結晶Ｓｉ膜をエツチングすると
きのマスクとなるレジストの粒が小さいと、エツチング
途中でレジストがなくなってしまい、溝を深く形成でき
ないという問題が生ずる。

小さなレジストの粒をマスクにして深い溝を高密度に形
成するには、レジストと被加工材料とのエツチング選択
比を向上させること、および溝のエツチングを異方的に
行なうことにより解決される。この条件を満たすために
は、基板を常温以下に冷却する低温ドライエツチングを
行なえばよい。

第４図は１種々の基板温度における多結晶Ｓｉ膜の溝深
さとエツチング時間との関係を示す図である。混合膜の
塗布膜厚は、０．５μｍである。

図から分かるように、混合膜の塗布膜厚を０．５μｍと
薄くしても、低温化していくことにより、深い溝を形成
することが可能になる。

ここでは、混合膜の塗布膜厚を０．５μ■としたが。

０．２μｍとしても同様の結果が得られた。なお、塗布
膜厚の上限においては、１．５μ−以上に塗布すると、
レジストの粒子が重なり合って、下地がエツチングされ
なくなるので、混合膜の塗布膜厚は、０．１〜１．ｓμ
臆が望ましい。

さらに、蓄積電極に溝を形成する前に、マスクとなるレ
ジストを軽くエツチングして直径０．０５μ膳以下のレ
ジストの粒のみを除去することにより、溝の深さおよび
溝の密度のばらつきを小さくすることができる。

また、上記実施例では、低温エツチングのエツチングガ
スとしてＳＦ、を用いたが、ＣＦ４、ＣＱ２、ＮＦ、、
ＣＢｒＦ、などのガスを用いても同様の結果が得られる
。

実施例　２ 上記実施例により形成したキャパシタを、ＤＲＡＭのキ
ャパシタに適用した例を第５図（ａ）〜（ｃ）に示す。

第５図（ａ）〜（Ｃ）は、本発明の第３の実施例の積層
型キャパシタを具備するＤＲＡＭの製造方法を示す工程
断面図である。

まず、ｐ型車結晶Ｓｉ基板５１上に、公知の技術を用い
て、Ｓ　ｉ　Ｏ２膜からなる素子分離領域５２、ゲート
酸化膜５３、ゲート電極５４、層間絶縁膜５５、不純物
ソース・ドレイン拡散層５６．５７からなるＭＯＳトラ
ンジスタ、およびデータ線５８、層間絶縁膜５９を形成
する。

次に、減圧気相成長法により、リンをドーピングしなが
ら電荷蓄積用キャパシタの蓄積電極となる多結晶Ｓｉ膜
を０．８μ盪の厚さに形成する。次いで、レジストと塗
布ガラスを体積比１：１で混合した塗布膜を厚さ約０．
５μｍ塗布した後（図示せず）、塗布ガラスのみを選択
的に除去する。次に、多結晶Ｓｉ膜上に残ったレジスト
の粒をマスクとして。

下地の多結晶Ｓｉ膜を約０．５μｍエツチングして微細
で深い高密度の溝を形成する。ここで、多結晶Ｓｉ膜の
エツチングは、μ波励起型のプラズマエツチング装置を
用い、ＳＦ、ガスを反応ガスとして、Ｓｉ基板５１の温
度を一１１０〜１２０℃に維持して行なった。次いで、
残ったレジストの粒を除去した後、多結晶Ｓｉ膜のパタ
ーニングのため、周知のホトリソグラフィー技術を用い
てエツチングマスクを形成し、多結晶Ｓｉ膜をパターニ
ングし、微細で、かつ、深い溝を高密度に有する蓄積電
極５１０を形成した。この多結晶Ｓｊ膜のパターニング
においても低温ドライエツチング法を用いて行なった。

本実施例において、重要なことは、蓄積電極５１０とな
る多結晶Ｓｉ膜に微細で深い溝を形成した後に、該多結
晶Ｓｉ膜のパターニングを行ない、蓄積電極を形成する
ことである。これは、表面に微細な溝を形成する前に多
結晶Ｓｉ膜を先にパターニングすると、段差を生じ、混
合膜が段差部へ流れ込んでしまうため、エツチングマス
クとなる混合膜の塗布膜厚を制御することが不可能にな
るからである。また、多結晶Ｓｉ膜をパターニングした
後に微細で深い溝を形成すると、露出している層間絶縁
膜５９．５５の削れ量が大きくなるなどの問題も生じて
くるからである。

なお、蓄積電極５１０の厚さは、該蓄積電極とＭＯＳト
ランジスタの不純物拡散！！Ｊ５６とを電気的に接続す
る接続孔の半径以上とする。

次いで、容量絶縁膜５１１、プレート電極５１２を形成
し、電荷蓄積用キャパシタを形成した。

その後、再び、公知の方法により、層間絶縁膜５１３お
よび配線層５１４を形成し、ＤＲＡＭを完成させた。

本実施例では、最小寸法０．６μｍの加工技術を用いて
おり、メモリセルの面積は４．４μｍ２である。

また、キャパシタの容量は、　６５ｆＦであり、ＤＲＡ
Ｍには充分な値である。

第６図は、本実施例のＤＲＡＭの平面レイアウトの例を
示す図である。５２は素子分離絶縁膜。

５４はワード線、５８はデータ線、５１ｏは蓄積′？ｒ
１極、５１５はデータ線接続孔、５１６は蓄積電極接続
孔である。

本実施例では、データ線５８を形成した後、その上に？
Ｉ　Ｍ　ｆｌ極５１０を形成すること、および。

低温ドライエツチング技術の導入により蓄積電極の膜厚
の制約が解消されている。ここで、ａ種電極５１０をさ
らに厚くして該蓄積電極に形成する微細な溝を深くすれ
ば、キャパシタ容量が大きくなるのは当然であるが、該
蓄積電極の膜厚は５μｍが上限である。これは、以下の
理由による。

μ波励起型のプラズマエツチング装置では、蓄積電極５
１０を形成する多結晶Ｓｉ膜と層間絶縁膜５９．５５を
構成する酸化Ｓｉ膜との選択比が大きいとは言え、その
比の値は、１００程度である。

従って、１００％のオーバーエツチング（この場合は、
５μｍ分）を行なった場合の層間絶縁膜５９、５５の削
れ量として５０ｍｍを許容するとすれば、加工できる多
結晶Ｓｉ膜の厚さは最大５μｍである。また、多結晶Ｓ
ｉ膜に形成する溝の深さも、エツチング量の余裕を考慮
すれば、最大４．５μｍ程度となる。

以下、本実施例のＤＲＡＭを製造する上で留意すべき点
について述べる。まず、本実施例のキャパシタにおいて
は、容量に関しては、蓄積電極５１０の側壁および溝側
壁の寄与が極めて大きく、そこでの容量絶縁膜５１１の
信頼性をいかに確保するかが重要である。これは、以下
の理由による。

蓄積電極５１０は、多結晶Ｓｉ膜から構成されており、
高濃度に不純物を含有し、結晶粒界が多数存在するのに
加えて、側壁においてはプラズマエツチングによるダメ
ージや汚染がある。そのため、通常の拡散炉を用いた熱
酸化法では、絶縁耐圧、長期信頼性に優れた絶縁膜を形
成することが困難であるからである。

そこで、本実施例では、容量絶縁膜５１１を次のように
して形成した。まず、多結晶Ｓｉ膜に微細で高密度の深
い溝を形成した後、該多結晶Ｓｉ膜をパターニングした
。その後、８５０℃、１気圧のＮＨ，雰囲気中で３０分
間熱処理することにより、薄い熱窒化Ｓｉ膜を形成する
。その後、減圧気相成長法により厚さ３ｎｍの窒化Ｓｉ
膜を形成し、さらに、８５０℃におけるスティーム酸化
法を用いてこの窒化Ｓｉ膜の表面に酸化Ｓｉ膜を形成す
ることにより、容量絶縁膜の形成を完了する。

容量測定から求めたこの容量絶縁膜の酸化Ｓｉ膜換算の
厚さは５０ｍであった。このようにして容量絶縁膜を形
成すれば、熱酸化Ｓｉ膜単層の場合に生ずる諸問題１例
えば、多結晶Ｓｉ膜中のリンによる増速酸化に伴う膜厚
制御性の低下、およびリンが酸化膜中に取り込まれるこ
とによる膜質の劣化を防止でき、本発明による効果をよ
り一層発揮できる。

なお、上記窒化Ｓｉ膜および酸化Ｓｉ膜の厚さが種々に
異なるもの（最講の熱酸化を行なっていないものを含む
）、およびＴａ２Ｏ，膜、Ａｌ１，０゜膜、あるいはこ
れらを含む積層膜についても良好な結果が得られた。さ
らに、ランプを用いて短時間に形成した熱酸化膜も信頼
性に優れていた。

次に、キャパシタを構成する蓄積電極およびプレート電
極の形成方法について説明する。これらの電極を形成す
るＳｉ膜は、ジシラン（，５ｘｚＨｓ）、およびホスフ
ィン（ＰＨ３）を主成分とする反応ガスを用いて、５２
５℃の温度で膜形成を行なった。

これらの成分ガスの流量は、標準状態換算でそれぞれ毎
分５０ｃｃ、０　、７ｃｃであり、反応ガス圧力は、３
０Ｐａである。これらの電極を構成するＳｉ膜の特徴は
、膜堆積状態では、はとんど非晶質であり、導電性をほ
とんど示さないが、６５０℃以上の低温のアニールで充
分な導電性が示すことである。そのため、下部型ｔｉ（
本実施例では蓄積電極）については、容量絶縁膜の形成
工程を経ることで既に充分な導電性が得られており、容
量絶縁膜上の上部電極（本実施例ではプレート電極）に
ついても膜形成後のいずれかの工程で６５０℃以上の熱
処理を行なえば充分である。

本実施例のように、データ線を先に形成し、素子の微細
化を図る上で該データ線形成以降の工程を極力低温化す
る必要がある場合には、このような非晶質Ｓｉ膜を形成
することは極めて有効である。特に、キャパシタの形成
に低温膜形成技術あるいはランプによる短時間熱処理等
の実質的な低温化技術を用いた場合には、その効果はよ
り一層大きいものとなる。

〔発明の効果〕

以上、詳細に説明したように、本発明によれば、高密度
の微細で、かつ、深い溝を制御性よく形成できる。従っ
て、電荷蓄積容量の下部電極にこのような溝を形成し、
該溝表面に容量絶縁膜を形成し、その上に上部電極を形
成すれば、容量絶縁膜を薄くしなくても容量の大きいキ
ャパシタが形成でき、素子を微細化しても信頼性の高い
素子を実現できるので、ＬＳＩ、ＤＲＡＭの集積度を向
上させることができる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は、本発明の半導体装置の製造方
法の第１の実施例を示す工程図、第２図は、混合膜の種
々の塗布膜厚における多結晶Ｓｉ膜の溝の表面積と多結
晶Ｓｉ膜の溝深さの関係を示す図、第３図は、混合膜の
種々の塗布膜厚における多結晶Ｓｉ膜の溝深さとエツチ
ング時間との関係を示す図、第４図は、種々の基板温度
における多結晶Ｓｉ膜の溝深さとエツチング時間との関
係を示す図、第５図（ａ）〜（ｃ）は、本発明の第３の
実施例の積層型キャパシタを具備するＤＲＡＭの製造方
法を示す工程断面図、第６図は、本実施例のＤＲＡＭの
平面レイアウトの例を示す図である。 １・・・単結晶Ｓｉ基板 ２・・・多結晶もしくは非晶質Ｓｉ膜 ３・・・レジスト ４・・・塗布ガラス ５・・・微細な溝 ５１・・・Ｐ型車結晶Ｓｉ基板 ５２・・・素子分離領域 ５３・・・ゲート酸化膜 ５４・・・ゲート電極 ５・・層間絶縁膜 ６．５７・・・不純物ソース・ ８・・・データ線 ９・・・層間絶縁膜 １０・・・蓄積電極 １１・・・容量絶縁膜 １２・・・プレート電極 １３・・・層間絶縁膜 １４・・・配線層 １５・・・データ線接続孔 １６・・・蓄積電極接続孔

Claims (1)

1. 【特許請求の範囲】 １、被加工材料上に、エッチング特性の異なる少なくと
   も２種の材料を混合したものを塗布して塗布膜を形成す
   る工程と、該塗布膜中に含まれる少なくとも１種の材料
   を選択的にエッチング除去する工程と、上記被加工材料
   上に残存した材料をマスクとして該被加工材料を常温以
   下に冷却してドライエッチングし、該被加工材料の表面
   に微細で深い溝を高密度に形成する工程を具備すること
   を特徴とする半導体装置の製造方法。 ２、電荷蓄積用キャパシタの下部電極とすべき薄膜上に
   、エッチング特性の異なる少なくとも２種の材料を混合
   したものを塗布して塗布膜を形成する工程と、該塗布膜
   中に含まれる少なくとも１種の材料を選択的にエッチン
   グ除去する工程と、上記被加工材料上に残存した材料を
   マスクとして該被加工材料を常温以下に冷却してドライ
   エッチングし、該被加工材料の表面に微細で深い溝を高
   密度に形成する工程と、上記下部電極をパターニングす
   る工程と、該下部電極上に容量絶縁膜を形成する工程と
   、該容量絶縁膜上に上部電極を形成する工程を具備する
   ことを特徴とする半導体装置の製造方法。 ３、上記塗布膜が、塗布ガラスと有機性樹脂を含むこと
   を特徴とする特許請求の範囲第１項または第２項記載の
   半導体装置の製造方法。 ４、上記塗布膜の膜厚が約０．１〜１．５μｍであるこ
   とを特徴とする特許請求の範囲第１項または第２項記載
   の半導体装置の製造方法。 ５、上記被加工材料または下部電極の厚さが約０．５〜
   ５μｍであることを特徴とする特許請求の範囲第１項ま
   たは第２項記載の半導体装置の製造方法。 ６、上記溝のエッチング深さが約０．２〜４．５μｍで
   あることを特徴とする特許請求の範囲第１項または第２
   項記載の半導体装置の製造方法。 ７．上記被加工材料上に残存した材料をマスクとして該
   被加工材料をエッチングする工程において、まず、０．
   ０５〜０．１μｍ程度ドライエッチングし、直径約０．
   ０５μｍ以下の上記残存した材料のみを除去し、その後
   、上記溝を形成することを特徴とする特許請求の範囲第
   １項または第２項記載の半導体装置の製造方法。 ８、上記被加工材料が、ドーピングを行ないながら堆積
   したシリコン膜であることを特徴とする特許請求の範囲
   第１項または第２項記載の半導体装置の製造方法。 ９、上記容量絶縁膜が、窒素元素を含む雰囲気中で上記
   下部電極を熱処理することにより形成した熱窒化シリコ
   ン膜と、該熱窒化シリコン膜の上に気相成長により形成
   した窒化シリコン膜と、該窒化シリコン膜を熱酸化する
   ことにより形成した酸化シリコン膜との３層膜を少なく
   とも一部として含むことを特徴とする特許請求の範囲第
   ２項記載の半導体装置の製造方法。 １０、上記下部電極をパターニングする工程を、常温以
   下に冷却してドライエッチングにより行なうことを特徴
   とする特許請求の範囲第２項記載の半導体装置の製造方
   法。 １１、半導体基板上に形成されたデータ線と、層間絶縁
   膜を介して少なくとも一部が該データ線の上に形成され
   た下部電極と、特許請求の範囲第１項または第２項の方
   法により該下部電極の表面に形成された微細で深い溝と
   、該溝の表面に形成された容量絶縁膜と、該容量絶縁膜
   上に形成された上部電極とを具備することを特徴とする
   半導体装置。