JPH06244383A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH06244383A JPH06244383A JP5029985A JP2998593A JPH06244383A JP H06244383 A JPH06244383 A JP H06244383A JP 5029985 A JP5029985 A JP 5029985A JP 2998593 A JP2998593 A JP 2998593A JP H06244383 A JPH06244383 A JP H06244383A
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Abstract
(57)【要約】
【目的】メモリセルアレイ領域と周辺回路領域の段差を
低減して、後の配線パターンの形成を容易にする。 【構成】p型半導体基板1上に形成した高さ800nm
の電荷蓄積電極7の上に、容量絶縁膜10、プレート電
極11を順次形成する。次に第1のBPSG膜8を80
0nm堆積して、850度15分窒素雰囲気で熱処理を
ほどこす。次に周辺回路領域30上に形成したレジスト
パターン9をマスクにセルアレイ領域40の第1のBP
SG膜8を800nmエッチングする。次に第2のBP
SG膜12を800nm堆積後900度40分窒素雰囲
気で熱処理をほどこしてリフローさせて平坦化を行った
後400nmエッチバックしてプレート電極上絶縁膜を
形成する。上記工程により、セルアレイ領域40と周辺
回路領域30との絶対段差15はプレート電極膜厚の2
00nmとなり後の配線パターンの形成が容易に行え
る。
低減して、後の配線パターンの形成を容易にする。 【構成】p型半導体基板1上に形成した高さ800nm
の電荷蓄積電極7の上に、容量絶縁膜10、プレート電
極11を順次形成する。次に第1のBPSG膜8を80
0nm堆積して、850度15分窒素雰囲気で熱処理を
ほどこす。次に周辺回路領域30上に形成したレジスト
パターン9をマスクにセルアレイ領域40の第1のBP
SG膜8を800nmエッチングする。次に第2のBP
SG膜12を800nm堆積後900度40分窒素雰囲
気で熱処理をほどこしてリフローさせて平坦化を行った
後400nmエッチバックしてプレート電極上絶縁膜を
形成する。上記工程により、セルアレイ領域40と周辺
回路領域30との絶対段差15はプレート電極膜厚の2
00nmとなり後の配線パターンの形成が容易に行え
る。
Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置のうち、
スタック型のDRAM(ダナミック・ランダム・アクセ
ス・メモリー)に関するものである。
スタック型のDRAM(ダナミック・ランダム・アクセ
ス・メモリー)に関するものである。
【0002】
【従来の技術】高集積化がますます進む半導体装置の中
にあって最も微細な加工が要求されるDRAMは、十分
な蓄積容量を得るために容量部分をシリコン基板中に掘
り下げて形成するトレンチ型セルや、容量部分を三次元
的に積み上げて形成するスタック型セルが採用されてい
る。このうちスタック型セルは微細化が進めば進むほど
十分な蓄積容量を得るためには容量電極部分を高くして
行かざるを得ない。ところが、パターン形成のためのリ
ソグラフィー技術においては解像限界が微細になるほど
焦点深度が浅くなる。一般に解像限界は使用する光源の
波長に比例し露光装置のレンズの開口数に逆比例するた
め微細なパターンを形成するためには使用する光源の波
長を短くするかレンズの開口数を大きくして対応する。
しかし一方で焦点深度は光源の波長に比例し、レンズの
開口数の2乗に反比例するため解像限界を小さくすれば
するほど焦点深度が浅くなるわけである。したがって微
細なパターン形成を行うためには基板段差をできるだけ
小さく抑える必要がある。
にあって最も微細な加工が要求されるDRAMは、十分
な蓄積容量を得るために容量部分をシリコン基板中に掘
り下げて形成するトレンチ型セルや、容量部分を三次元
的に積み上げて形成するスタック型セルが採用されてい
る。このうちスタック型セルは微細化が進めば進むほど
十分な蓄積容量を得るためには容量電極部分を高くして
行かざるを得ない。ところが、パターン形成のためのリ
ソグラフィー技術においては解像限界が微細になるほど
焦点深度が浅くなる。一般に解像限界は使用する光源の
波長に比例し露光装置のレンズの開口数に逆比例するた
め微細なパターンを形成するためには使用する光源の波
長を短くするかレンズの開口数を大きくして対応する。
しかし一方で焦点深度は光源の波長に比例し、レンズの
開口数の2乗に反比例するため解像限界を小さくすれば
するほど焦点深度が浅くなるわけである。したがって微
細なパターン形成を行うためには基板段差をできるだけ
小さく抑える必要がある。
【0003】以下図面を参照しながら、上記した従来の
スタック型セルを用いたDRAMの製造方法について説
明する。図14〜図15は従来のスタック型セルを用い
たDRAMの製造方法を示す工程断面図である。図14
〜図15において、5はワード線となるゲート電極で、
6はビット線、7は電荷蓄積電極である。
スタック型セルを用いたDRAMの製造方法について説
明する。図14〜図15は従来のスタック型セルを用い
たDRAMの製造方法を示す工程断面図である。図14
〜図15において、5はワード線となるゲート電極で、
6はビット線、7は電荷蓄積電極である。
【0004】まず図14に示すように、p型半導体基板
1上にスイッチングトランジスタを構成するゲート絶縁
膜4、ゲート電極5を形成し、前記ゲート電極5に隣接
するn型拡散層3の一方にビット線6、他方にPドープ
トポリシリコンよりなる電荷蓄積電極7を接続する。次
に、図15に示すように窒化珪素膜と酸化珪素膜の多層
膜よりなる容量絶縁膜10、プレート電極11を順次形
成しさらにその上にBPSG膜8を堆積後、熱処理によ
りリフローさせて平坦化を行う。しかし、メモリセルア
レイ領域40と周辺回路領域30との絶対段差15は電
荷蓄積電極7とプレート電極11の高さだけ存在する。
1上にスイッチングトランジスタを構成するゲート絶縁
膜4、ゲート電極5を形成し、前記ゲート電極5に隣接
するn型拡散層3の一方にビット線6、他方にPドープ
トポリシリコンよりなる電荷蓄積電極7を接続する。次
に、図15に示すように窒化珪素膜と酸化珪素膜の多層
膜よりなる容量絶縁膜10、プレート電極11を順次形
成しさらにその上にBPSG膜8を堆積後、熱処理によ
りリフローさせて平坦化を行う。しかし、メモリセルア
レイ領域40と周辺回路領域30との絶対段差15は電
荷蓄積電極7とプレート電極11の高さだけ存在する。
【0005】たとえば64MDRAMでは十分な蓄積電
荷を得るためには約30fFの蓄積容量が必要と考えら
れる。そのためには1.5μm2 のメモリセル面積で、
SiO2 膜換算で6nm相当の容量絶縁膜を用いた場
合、電荷蓄積電極7の高さは約800nm必要である。
荷を得るためには約30fFの蓄積容量が必要と考えら
れる。そのためには1.5μm2 のメモリセル面積で、
SiO2 膜換算で6nm相当の容量絶縁膜を用いた場
合、電荷蓄積電極7の高さは約800nm必要である。
【0006】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、プレート電極11に200nmの膜厚の
多結晶シリコン膜を使用した場合、セルアレイ領域40
と周辺回路領域30との間に電荷蓄積電極7の高さとプ
レート電極11の膜厚相当の段差約1umが発生し、そ
の後に行うわなければならない配線パターンの形成が極
めて困難となってしまうという問題点を有していた。す
なわち、64MDRAMでは0.35umという微細な
パターン形成が要求されているが、フォトリソグラフィ
ー技術においては微細なパターンになるほどその焦点深
度が浅くなるため大きな段差上での微細パターンの形成
が困難になるわけである。
うな構成では、プレート電極11に200nmの膜厚の
多結晶シリコン膜を使用した場合、セルアレイ領域40
と周辺回路領域30との間に電荷蓄積電極7の高さとプ
レート電極11の膜厚相当の段差約1umが発生し、そ
の後に行うわなければならない配線パターンの形成が極
めて困難となってしまうという問題点を有していた。す
なわち、64MDRAMでは0.35umという微細な
パターン形成が要求されているが、フォトリソグラフィ
ー技術においては微細なパターンになるほどその焦点深
度が浅くなるため大きな段差上での微細パターンの形成
が困難になるわけである。
【0007】本発明は上記問題点に鑑み、電荷蓄積電極
の高さを高く形成してもメモリセル部と周辺回路部の絶
対段差を小さく抑え、後の配線パターンの形成を容易に
形成する半導体装置の製造方法を提供するものである。
の高さを高く形成してもメモリセル部と周辺回路部の絶
対段差を小さく抑え、後の配線パターンの形成を容易に
形成する半導体装置の製造方法を提供するものである。
【0008】
【課題を解決するための手段】上記課題を解決するため
に本発明の第1の半導体記憶装置の製造方法は、電荷蓄
積電極、容量絶縁膜、プレート電極を順次形成後第一の
絶縁膜を形成する工程と、セルアレイ領域のみ開口した
レジストパターンをマスクに前記第一の絶縁膜の一部を
除去する工程と、前記レジストパターンを除去後第二の
絶縁膜を形成する工程とを少なくとも備え、セルアレイ
領域と周辺回路領域の絶対段差を低減するようにしたも
のである。
に本発明の第1の半導体記憶装置の製造方法は、電荷蓄
積電極、容量絶縁膜、プレート電極を順次形成後第一の
絶縁膜を形成する工程と、セルアレイ領域のみ開口した
レジストパターンをマスクに前記第一の絶縁膜の一部を
除去する工程と、前記レジストパターンを除去後第二の
絶縁膜を形成する工程とを少なくとも備え、セルアレイ
領域と周辺回路領域の絶対段差を低減するようにしたも
のである。
【0009】本発明の第2の半導体記憶装置の製造方法
は、電荷蓄積電極を形成後第一の絶縁膜を形成する工程
と、セルアレイ領域の前記第一の絶縁膜を選択的に除去
した後容量絶縁膜およびプレート電極を順次形成する工
程と、第二の絶縁膜を形成する工程とを少なくとも備
え、セルアレイ領域と周辺回路領域の絶対段差を低減す
るようにしたものである。
は、電荷蓄積電極を形成後第一の絶縁膜を形成する工程
と、セルアレイ領域の前記第一の絶縁膜を選択的に除去
した後容量絶縁膜およびプレート電極を順次形成する工
程と、第二の絶縁膜を形成する工程とを少なくとも備
え、セルアレイ領域と周辺回路領域の絶対段差を低減す
るようにしたものである。
【0010】本発明の第3の半導体記憶装置の製造方法
は、電荷蓄積電極を形成後容量絶縁膜およびプレート電
極材料膜を順次形成する工程と、第一の絶縁膜を形成す
る工程と、セルアレイ領域上に耐酸化性の絶縁膜を形成
する工程と、不純物を含む第二の絶縁膜を形成する工程
と、酸化雰囲気での熱処理により前記第二の絶縁膜をリ
フローすると同時に周辺回路領域のプレート電極材料膜
を酸化する工程とを少なくとも備え、セルアレイ領域と
周辺回路領域の絶対段差を低減するようにしたものであ
る。
は、電荷蓄積電極を形成後容量絶縁膜およびプレート電
極材料膜を順次形成する工程と、第一の絶縁膜を形成す
る工程と、セルアレイ領域上に耐酸化性の絶縁膜を形成
する工程と、不純物を含む第二の絶縁膜を形成する工程
と、酸化雰囲気での熱処理により前記第二の絶縁膜をリ
フローすると同時に周辺回路領域のプレート電極材料膜
を酸化する工程とを少なくとも備え、セルアレイ領域と
周辺回路領域の絶対段差を低減するようにしたものであ
る。
【0011】
【作用】本発明は上記した構成によって、メモリセルア
レイ領域と周辺回路領域の絶対段差を緩和し、後の配線
パターンの形成を容易にする。
レイ領域と周辺回路領域の絶対段差を緩和し、後の配線
パターンの形成を容易にする。
【0012】
【実施例】以下本発明の一実施例の半導体装置の製造方
法について、図面を参照しながら説明する。
法について、図面を参照しながら説明する。
【0013】図1〜図4は本発明の第1の実施例におけ
る半導体記憶装置の製造方法の工程断面図である。まず
p型半導体基板1上に公知の技術であるいわゆるLOC
OS法によって素子分離用絶縁膜2として酸化珪素膜を
形成後、ゲート酸化膜4、ワード線となるゲート電極
5、n型拡散層3よりなるスイッチングトランジスタを
形成する。次に、ビット線6を形成後、図1に示すよう
にCVD法によるIn−SituPドープトポリシリコ
ン(以下DPSとする)よりなる電荷蓄積電極7を80
0nmの高さに形成する。さらに図2に示すように、S
i3 N4 とSiO 2 よりなる容量絶縁膜10、DPS2
00nmよりなるプレート電極11を順次形成し、次に
第1の絶縁膜として第1のBPSG膜8を800nm堆
積して、850度15分窒素雰囲気で熱処理をほどこ
す。
る半導体記憶装置の製造方法の工程断面図である。まず
p型半導体基板1上に公知の技術であるいわゆるLOC
OS法によって素子分離用絶縁膜2として酸化珪素膜を
形成後、ゲート酸化膜4、ワード線となるゲート電極
5、n型拡散層3よりなるスイッチングトランジスタを
形成する。次に、ビット線6を形成後、図1に示すよう
にCVD法によるIn−SituPドープトポリシリコ
ン(以下DPSとする)よりなる電荷蓄積電極7を80
0nmの高さに形成する。さらに図2に示すように、S
i3 N4 とSiO 2 よりなる容量絶縁膜10、DPS2
00nmよりなるプレート電極11を順次形成し、次に
第1の絶縁膜として第1のBPSG膜8を800nm堆
積して、850度15分窒素雰囲気で熱処理をほどこ
す。
【0014】次に図3のように周辺回路領域30上に形
成したレジストパターン9をマスクにセルアレイ領域4
0の第1のBPSG膜8を800nmエッチングする。
次に図4に示すように第2のBPSG膜12を800n
m堆積後900度40分窒素雰囲気で熱処理をほどこし
てリフローさせて平坦化を行った後400nmエッチバ
ックしてプレート電極上絶縁膜を形成する。上記工程に
より、周辺回路領域30は十分な平坦化が実現し、セル
アレイ領域40と周辺回路領域30との絶対段差15は
プレート電極膜厚の200nmとなり後の配線パターン
の形成がきわめて容易に行える。以後公知の技術でメタ
ル配線を形成しダイナミック・ランダム・アクセス・メ
モリ(DRAM)を完成させる。
成したレジストパターン9をマスクにセルアレイ領域4
0の第1のBPSG膜8を800nmエッチングする。
次に図4に示すように第2のBPSG膜12を800n
m堆積後900度40分窒素雰囲気で熱処理をほどこし
てリフローさせて平坦化を行った後400nmエッチバ
ックしてプレート電極上絶縁膜を形成する。上記工程に
より、周辺回路領域30は十分な平坦化が実現し、セル
アレイ領域40と周辺回路領域30との絶対段差15は
プレート電極膜厚の200nmとなり後の配線パターン
の形成がきわめて容易に行える。以後公知の技術でメタ
ル配線を形成しダイナミック・ランダム・アクセス・メ
モリ(DRAM)を完成させる。
【0015】なお、本実施例では最終的な絶対段差15
を200nmとしたが、電荷蓄積電極7の高さと第1の
BPSG膜8の膜厚およびセルアレイ領域の第1のBP
SG膜8のエッチング量を変化させることにより任意の
絶対段差15を実現できる。また、本実施例では第1の
BPSG膜8の熱処理を850度15分窒素雰囲気で行
っているが、トランジスタおよび素子分離特性が許す範
囲でより高温で長時間の熱処理を行ってもかまわない。
を200nmとしたが、電荷蓄積電極7の高さと第1の
BPSG膜8の膜厚およびセルアレイ領域の第1のBP
SG膜8のエッチング量を変化させることにより任意の
絶対段差15を実現できる。また、本実施例では第1の
BPSG膜8の熱処理を850度15分窒素雰囲気で行
っているが、トランジスタおよび素子分離特性が許す範
囲でより高温で長時間の熱処理を行ってもかまわない。
【0016】図5〜図9は本発明の第2の実施例におけ
る半導体記憶装置の製造方法の工程断面図である。第1
の実施例と同様にワード線5、ビット線6を形成後、ビ
ット線上の層間絶縁膜21上にSi3 N4 膜20を50
nm堆積して電荷蓄積電極コンタクトを開口した後、図
5に示すようにDPSよりなる電荷蓄積電極7を800
nmの高さに形成する。次に図6に示すように第1の絶
縁膜として第1のBPSG膜8を800nm堆積して、
850度15分窒素雰囲気で熱処理をほどこす。次に図
7のように周辺回路領域30上にレジストパターン9を
形成し、図8に示すようにセルアレイ領域40上の第1
のBPSG膜8をHF/NH4 F溶液を用いて選択的に
エッチング除去する。このときSi3 N4 膜20はエッ
チングストッパーとして働く。
る半導体記憶装置の製造方法の工程断面図である。第1
の実施例と同様にワード線5、ビット線6を形成後、ビ
ット線上の層間絶縁膜21上にSi3 N4 膜20を50
nm堆積して電荷蓄積電極コンタクトを開口した後、図
5に示すようにDPSよりなる電荷蓄積電極7を800
nmの高さに形成する。次に図6に示すように第1の絶
縁膜として第1のBPSG膜8を800nm堆積して、
850度15分窒素雰囲気で熱処理をほどこす。次に図
7のように周辺回路領域30上にレジストパターン9を
形成し、図8に示すようにセルアレイ領域40上の第1
のBPSG膜8をHF/NH4 F溶液を用いて選択的に
エッチング除去する。このときSi3 N4 膜20はエッ
チングストッパーとして働く。
【0017】続いて図9に示すようにSi3 N4 および
SiO2 膜よりなる容量絶縁膜10およびDPS200
nmよりなるプレート電極11を順次形成後、第2のB
PSG膜12を800nm堆積後900度40分窒素雰
囲気で熱処理をほどこしてリフローさせて平坦化を行っ
た後400nmエッチバックしてプレート電極上絶縁膜
を形成する。上記工程により、セルアレイ領域40と周
辺回路領域30との絶対段差15はプレート電極膜厚の
200nmとなり後の配線パターンの形成がきわめて容
易に行える。以後公知の技術でメタル配線を形成しダイ
ナミック・ランダム・アクセス・メモリ(DRAM)を
完成させる。
SiO2 膜よりなる容量絶縁膜10およびDPS200
nmよりなるプレート電極11を順次形成後、第2のB
PSG膜12を800nm堆積後900度40分窒素雰
囲気で熱処理をほどこしてリフローさせて平坦化を行っ
た後400nmエッチバックしてプレート電極上絶縁膜
を形成する。上記工程により、セルアレイ領域40と周
辺回路領域30との絶対段差15はプレート電極膜厚の
200nmとなり後の配線パターンの形成がきわめて容
易に行える。以後公知の技術でメタル配線を形成しダイ
ナミック・ランダム・アクセス・メモリ(DRAM)を
完成させる。
【0018】なお、本実施例では最終的な絶対段差を2
00nmとしたが、電荷蓄積電極7の高さと第1のBP
SG8の膜厚およびセルアレイ領域の第1のBPSG膜
8のエッチング量を変化させることにより任意の絶対段
差15を実現できる。また、本実施例では第1のBPS
G膜8の熱処理を850度15分窒素雰囲気で行ってい
るが、トランジスタおよひ素子分離特性が許す範囲でよ
り高温で長時間の熱処理を行ってもかまわない。
00nmとしたが、電荷蓄積電極7の高さと第1のBP
SG8の膜厚およびセルアレイ領域の第1のBPSG膜
8のエッチング量を変化させることにより任意の絶対段
差15を実現できる。また、本実施例では第1のBPS
G膜8の熱処理を850度15分窒素雰囲気で行ってい
るが、トランジスタおよひ素子分離特性が許す範囲でよ
り高温で長時間の熱処理を行ってもかまわない。
【0019】図10〜図13は本発明の第5の実施例に
おける半導体記憶装置の製造方法の工程断面図である。
第1の実施例と同様にワード線5、ビット線6、電荷蓄
積電極7をPドープトポリシリコンで800nmの高さ
で形成した後、図10に示すようにSi3 N4 およびS
iO2 膜よりなる容量絶縁膜10およびプレート電極1
1となるDPS100nmを順次形成後、第1のBPS
G膜8を800nm堆積後850度15分窒素雰囲気で
熱処理をほどこす。次に図11に示すように周辺回路領
域30上に形成した第1のレジストパターン9をマスク
にセルアレイ領域40の第1のBPSG膜8をエッチン
グ除去する。このときプレート電極11となるDPSは
エッチングストッパーとして働く。次にレジストパター
ン9を除去して、Si3 N4 膜20を20nm堆積し、
図12に示すようにセルアレイ領域40上の第2のレジ
ストパターン13をマスクに周辺回路領域30上のSi
3N4 膜20をエッチング除去する。
おける半導体記憶装置の製造方法の工程断面図である。
第1の実施例と同様にワード線5、ビット線6、電荷蓄
積電極7をPドープトポリシリコンで800nmの高さ
で形成した後、図10に示すようにSi3 N4 およびS
iO2 膜よりなる容量絶縁膜10およびプレート電極1
1となるDPS100nmを順次形成後、第1のBPS
G膜8を800nm堆積後850度15分窒素雰囲気で
熱処理をほどこす。次に図11に示すように周辺回路領
域30上に形成した第1のレジストパターン9をマスク
にセルアレイ領域40の第1のBPSG膜8をエッチン
グ除去する。このときプレート電極11となるDPSは
エッチングストッパーとして働く。次にレジストパター
ン9を除去して、Si3 N4 膜20を20nm堆積し、
図12に示すようにセルアレイ領域40上の第2のレジ
ストパターン13をマスクに周辺回路領域30上のSi
3N4 膜20をエッチング除去する。
【0020】次に、第2のレジストパターン13を除去
した後、図13に示すように第2のBPSG膜12を8
00nm堆積後850度60分パイロ雰囲気で熱処理を
ほどこして第2のPBSG膜12をリフローさせると同
時に周辺回路領域30のDPSを酸化して酸化珪素膜1
4に変えて平坦化を行った後、400nmエッチバック
してプレート電極上絶縁膜を形成する。このとき容量絶
縁膜のSi3 N4 膜およびプレート電極11上のSi3
N4 膜20が耐酸化マスクとして働く。また、パイロ雰
囲気ではBPSG膜下のポリシリコンの酸化速度はBP
SG膜のない状態の酸化速度とほとんど換わらず、85
0度60分の酸化で完全に酸化される。また、850度
の熱処理でBPSG膜の平坦化ができることから、電荷
蓄積電極からの不純物の拡散をより少なくすることにな
り、短チャネル効果および素子分離特性の悪化を抑制し
て微細な素子を製造できる。以後公知の技術でメタル配
線を形成しダイナミック・ランダム・アクセス・メモリ
(DRAM)を完成させる。
した後、図13に示すように第2のBPSG膜12を8
00nm堆積後850度60分パイロ雰囲気で熱処理を
ほどこして第2のPBSG膜12をリフローさせると同
時に周辺回路領域30のDPSを酸化して酸化珪素膜1
4に変えて平坦化を行った後、400nmエッチバック
してプレート電極上絶縁膜を形成する。このとき容量絶
縁膜のSi3 N4 膜およびプレート電極11上のSi3
N4 膜20が耐酸化マスクとして働く。また、パイロ雰
囲気ではBPSG膜下のポリシリコンの酸化速度はBP
SG膜のない状態の酸化速度とほとんど換わらず、85
0度60分の酸化で完全に酸化される。また、850度
の熱処理でBPSG膜の平坦化ができることから、電荷
蓄積電極からの不純物の拡散をより少なくすることにな
り、短チャネル効果および素子分離特性の悪化を抑制し
て微細な素子を製造できる。以後公知の技術でメタル配
線を形成しダイナミック・ランダム・アクセス・メモリ
(DRAM)を完成させる。
【0021】なお、電荷蓄積電極7の高さと第1のBP
SG膜8の膜厚およびセルアレイ領域の第1のBPSG
膜8のエッチング量を変化させることにより任意の絶対
段差15を実現できる。また、本実施例では第1のBP
SG膜の熱処理を900度20分窒素雰囲気で行ってい
るが、トランジスタおよび素子分離特性が許す範囲でよ
り高温で長時間の熱処理を行ってもかまわない。
SG膜8の膜厚およびセルアレイ領域の第1のBPSG
膜8のエッチング量を変化させることにより任意の絶対
段差15を実現できる。また、本実施例では第1のBP
SG膜の熱処理を900度20分窒素雰囲気で行ってい
るが、トランジスタおよび素子分離特性が許す範囲でよ
り高温で長時間の熱処理を行ってもかまわない。
【0022】なお、上記のいずれの実施例もビット線を
形成後電荷蓄積電極を形成するタイプのスタック型メモ
リセルの場合であるが、電荷蓄積電極形成後にビット線
を形成するタイプのスタック型メモリセルの場合におい
ても同様な効果が得られる。
形成後電荷蓄積電極を形成するタイプのスタック型メモ
リセルの場合であるが、電荷蓄積電極形成後にビット線
を形成するタイプのスタック型メモリセルの場合におい
ても同様な効果が得られる。
【0023】
【発明の効果】以上のように本発明はいわゆるスタック
型のDRAMにおいて、メモリセルアレイ領域と周辺回
路領域との絶対段差を低減でき、微細な配線のパターニ
ングを余裕度をもって形成することが可能になり、歩留
りの向上に大きな効果がある。また、本発明により単純
な構造の電化蓄積電極を高く形成するだけで蓄積容量を
確保できるために、複雑な構造のメモリセルを形成する
ための工程数の増大もなくその実用的効果はきわめて大
きい。
型のDRAMにおいて、メモリセルアレイ領域と周辺回
路領域との絶対段差を低減でき、微細な配線のパターニ
ングを余裕度をもって形成することが可能になり、歩留
りの向上に大きな効果がある。また、本発明により単純
な構造の電化蓄積電極を高く形成するだけで蓄積容量を
確保できるために、複雑な構造のメモリセルを形成する
ための工程数の増大もなくその実用的効果はきわめて大
きい。
【図1】本発明の第1の実施例における半導体記憶装置
の製造方法を示す工程断面図(1)
の製造方法を示す工程断面図(1)
【図2】本発明の第1の実施例における半導体記憶装置
の製造方法を示す工程断面図(2)
の製造方法を示す工程断面図(2)
【図3】本発明の第1の実施例における半導体記憶装置
の製造方法を示す工程断面図(3)
の製造方法を示す工程断面図(3)
【図4】本発明の第1の実施例における半導体記憶装置
の製造方法を示す工程断面図(4)
の製造方法を示す工程断面図(4)
【図5】本発明の第2の実施例における半導体装置の製
造方法を示す工程断面図(1)
造方法を示す工程断面図(1)
【図6】本発明の第2の実施例における半導体装置の製
造方法を示す工程断面図(2)
造方法を示す工程断面図(2)
【図7】本発明の第2の実施例における半導体装置の製
造方法を示す工程断面図(3)
造方法を示す工程断面図(3)
【図8】本発明の第2の実施例における半導体装置の製
造方法を示す工程断面図(4)
造方法を示す工程断面図(4)
【図9】本発明の第2の実施例における半導体装置の製
造方法を示す工程断面図(5)
造方法を示す工程断面図(5)
【図10】本発明の第3の実施例における半導体装置の
製造方法を示す工程断面図(1)
製造方法を示す工程断面図(1)
【図11】本発明の第3の実施例における半導体装置の
製造方法を示す工程断面図(2)
製造方法を示す工程断面図(2)
【図12】本発明の第3の実施例における半導体装置の
製造方法を示す工程断面図(3)
製造方法を示す工程断面図(3)
【図13】本発明の第3の実施例における半導体装置の
製造方法を示す工程断面図(4)
製造方法を示す工程断面図(4)
【図14】従来の半導体装置の製造方法を示す工程断面
図(1)
図(1)
【図15】従来の半導体装置の製造方法を示す工程断面
図(2)
図(2)
4 ゲート絶縁膜 5 ゲート電極(ワード線) 6 ビット線 7 電荷蓄積電極 8 第1のBPSG膜 9 レジストパターン 10 容量絶縁膜 11 プレート電極 30 周辺回路領域 40 セルアレイ領域
Claims (4)
- 【請求項1】 電荷蓄積電極、容量絶縁膜、プレート電
極を順次形成後第一の絶縁膜を形成する工程と、セルア
レイ領域のみ開口したレジストパターンをマスクに前記
第一の絶縁膜の一部を除去する工程と、前記レジストパ
ターンを除去後第二の絶縁膜を形成する工程とを少なく
とも備え、セルアレイ領域と周辺回路領域の絶対段差を
低減することを特徴とする半導体記憶装置の製造方法。 - 【請求項2】 電荷蓄積電極を形成後第一の絶縁膜を形
成する工程と、セルアレイ領域の前記第一の絶縁膜を選
択的に除去した後容量絶縁膜およびプレート電極を順次
形成する工程と、第二の絶縁膜を形成する工程とを少な
くとも備え、セルアレイ領域と周辺回路領域の絶対段差
を低減することを特徴とする半導体記憶装置の製造方
法。 - 【請求項3】 第一および第二の絶縁膜が熱流動性をも
ち、熱処理によりリフローさせることを特徴とする請求
項1または2に記載の半導体記憶装置の製造方法。 - 【請求項4】 電荷蓄積電極を形成後容量絶縁膜および
プレート電極材を順次形成する工程と、第一の絶縁膜を
形成する工程と、セルアレイ領域の前記第一の絶縁膜を
選択的に除去した後耐酸化性の絶縁膜を形成する工程
と、不純物を含む第二の絶縁膜を形成する工程と、酸化
雰囲気での熱処理により前記第二の絶縁膜をリフローす
ると同時に周辺回路領域のプレート電極材を酸化する工
程とを少なくとも備え、セルアレイ領域と周辺回路領域
の絶対段差を低減することを特徴とする半導体記憶装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5029985A JPH06244383A (ja) | 1993-02-19 | 1993-02-19 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5029985A JPH06244383A (ja) | 1993-02-19 | 1993-02-19 | 半導体記憶装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06244383A true JPH06244383A (ja) | 1994-09-02 |
Family
ID=12291258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5029985A Pending JPH06244383A (ja) | 1993-02-19 | 1993-02-19 | 半導体記憶装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06244383A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0797251A3 (en) * | 1995-11-02 | 2000-01-05 | Texas Instruments Incorporated | Semiconductor device planarization method |
US6828188B2 (en) | 1999-12-24 | 2004-12-07 | Nec Electronics Corporation | Semiconductor device with high- and low-density regions of transistor elements on single semiconductor substrate, and method of manufacturing such semiconductor device |
KR100555486B1 (ko) * | 1999-09-16 | 2006-03-03 | 삼성전자주식회사 | 심한단차가 있는 부분에 층간절연막을 형성하는 방법 |
-
1993
- 1993-02-19 JP JP5029985A patent/JPH06244383A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0797251A3 (en) * | 1995-11-02 | 2000-01-05 | Texas Instruments Incorporated | Semiconductor device planarization method |
KR100555486B1 (ko) * | 1999-09-16 | 2006-03-03 | 삼성전자주식회사 | 심한단차가 있는 부분에 층간절연막을 형성하는 방법 |
US6828188B2 (en) | 1999-12-24 | 2004-12-07 | Nec Electronics Corporation | Semiconductor device with high- and low-density regions of transistor elements on single semiconductor substrate, and method of manufacturing such semiconductor device |
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