JPH06244383A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH06244383A JPH06244383A JP5029985A JP2998593A JPH06244383A JP H06244383 A JPH06244383 A JP H06244383A JP 5029985 A JP5029985 A JP 5029985A JP 2998593 A JP2998593 A JP 2998593A JP H06244383 A JPH06244383 A JP H06244383A
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Abstract
(57)【要約】
【目的】メモリセルアレイ領域と周辺回路領域の段差を
低減して、後の配線パターンの形成を容易にする。 【構成】ｐ型半導体基板１上に形成した高さ８００ｎｍ
の電荷蓄積電極７の上に、容量絶縁膜１０、プレート電
極１１を順次形成する。次に第１のＢＰＳＧ膜８を８０
０ｎｍ堆積して、８５０度１５分窒素雰囲気で熱処理を
ほどこす。次に周辺回路領域３０上に形成したレジスト
パターン９をマスクにセルアレイ領域４０の第１のＢＰ
ＳＧ膜８を８００ｎｍエッチングする。次に第２のＢＰ
ＳＧ膜１２を８００ｎｍ堆積後９００度４０分窒素雰囲
気で熱処理をほどこしてリフローさせて平坦化を行った
後４００ｎｍエッチバックしてプレート電極上絶縁膜を
形成する。上記工程により、セルアレイ領域４０と周辺
回路領域３０との絶対段差１５はプレート電極膜厚の２
００ｎｍとなり後の配線パターンの形成が容易に行え
る。
低減して、後の配線パターンの形成を容易にする。 【構成】ｐ型半導体基板１上に形成した高さ８００ｎｍ
の電荷蓄積電極７の上に、容量絶縁膜１０、プレート電
極１１を順次形成する。次に第１のＢＰＳＧ膜８を８０
０ｎｍ堆積して、８５０度１５分窒素雰囲気で熱処理を
ほどこす。次に周辺回路領域３０上に形成したレジスト
パターン９をマスクにセルアレイ領域４０の第１のＢＰ
ＳＧ膜８を８００ｎｍエッチングする。次に第２のＢＰ
ＳＧ膜１２を８００ｎｍ堆積後９００度４０分窒素雰囲
気で熱処理をほどこしてリフローさせて平坦化を行った
後４００ｎｍエッチバックしてプレート電極上絶縁膜を
形成する。上記工程により、セルアレイ領域４０と周辺
回路領域３０との絶対段差１５はプレート電極膜厚の２
００ｎｍとなり後の配線パターンの形成が容易に行え
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置のうち、
スタック型のＤＲＡＭ（ダナミック・ランダム・アクセ
ス・メモリー）に関するものである。
スタック型のＤＲＡＭ（ダナミック・ランダム・アクセ
ス・メモリー）に関するものである。
【０００２】
【従来の技術】高集積化がますます進む半導体装置の中
にあって最も微細な加工が要求されるＤＲＡＭは、十分
な蓄積容量を得るために容量部分をシリコン基板中に掘
り下げて形成するトレンチ型セルや、容量部分を三次元
的に積み上げて形成するスタック型セルが採用されてい
る。このうちスタック型セルは微細化が進めば進むほど
十分な蓄積容量を得るためには容量電極部分を高くして
行かざるを得ない。ところが、パターン形成のためのリ
ソグラフィー技術においては解像限界が微細になるほど
焦点深度が浅くなる。一般に解像限界は使用する光源の
波長に比例し露光装置のレンズの開口数に逆比例するた
め微細なパターンを形成するためには使用する光源の波
長を短くするかレンズの開口数を大きくして対応する。
しかし一方で焦点深度は光源の波長に比例し、レンズの
開口数の２乗に反比例するため解像限界を小さくすれば
するほど焦点深度が浅くなるわけである。したがって微
細なパターン形成を行うためには基板段差をできるだけ
小さく抑える必要がある。
にあって最も微細な加工が要求されるＤＲＡＭは、十分
な蓄積容量を得るために容量部分をシリコン基板中に掘
り下げて形成するトレンチ型セルや、容量部分を三次元
的に積み上げて形成するスタック型セルが採用されてい
る。このうちスタック型セルは微細化が進めば進むほど
十分な蓄積容量を得るためには容量電極部分を高くして
行かざるを得ない。ところが、パターン形成のためのリ
ソグラフィー技術においては解像限界が微細になるほど
焦点深度が浅くなる。一般に解像限界は使用する光源の
波長に比例し露光装置のレンズの開口数に逆比例するた
め微細なパターンを形成するためには使用する光源の波
長を短くするかレンズの開口数を大きくして対応する。
しかし一方で焦点深度は光源の波長に比例し、レンズの
開口数の２乗に反比例するため解像限界を小さくすれば
するほど焦点深度が浅くなるわけである。したがって微
細なパターン形成を行うためには基板段差をできるだけ
小さく抑える必要がある。
【０００３】以下図面を参照しながら、上記した従来の
スタック型セルを用いたＤＲＡＭの製造方法について説
明する。図１４〜図１５は従来のスタック型セルを用い
たＤＲＡＭの製造方法を示す工程断面図である。図１４
〜図１５において、５はワード線となるゲート電極で、
６はビット線、７は電荷蓄積電極である。
スタック型セルを用いたＤＲＡＭの製造方法について説
明する。図１４〜図１５は従来のスタック型セルを用い
たＤＲＡＭの製造方法を示す工程断面図である。図１４
〜図１５において、５はワード線となるゲート電極で、
６はビット線、７は電荷蓄積電極である。
【０００４】まず図１４に示すように、ｐ型半導体基板
１上にスイッチングトランジスタを構成するゲート絶縁
膜４、ゲート電極５を形成し、前記ゲート電極５に隣接
するｎ型拡散層３の一方にビット線６、他方にＰドープ
トポリシリコンよりなる電荷蓄積電極７を接続する。次
に、図１５に示すように窒化珪素膜と酸化珪素膜の多層
膜よりなる容量絶縁膜１０、プレート電極１１を順次形
成しさらにその上にＢＰＳＧ膜８を堆積後、熱処理によ
りリフローさせて平坦化を行う。しかし、メモリセルア
レイ領域４０と周辺回路領域３０との絶対段差１５は電
荷蓄積電極７とプレート電極１１の高さだけ存在する。
１上にスイッチングトランジスタを構成するゲート絶縁
膜４、ゲート電極５を形成し、前記ゲート電極５に隣接
するｎ型拡散層３の一方にビット線６、他方にＰドープ
トポリシリコンよりなる電荷蓄積電極７を接続する。次
に、図１５に示すように窒化珪素膜と酸化珪素膜の多層
膜よりなる容量絶縁膜１０、プレート電極１１を順次形
成しさらにその上にＢＰＳＧ膜８を堆積後、熱処理によ
りリフローさせて平坦化を行う。しかし、メモリセルア
レイ領域４０と周辺回路領域３０との絶対段差１５は電
荷蓄積電極７とプレート電極１１の高さだけ存在する。
【０００５】たとえば６４ＭＤＲＡＭでは十分な蓄積電
荷を得るためには約３０ｆＦの蓄積容量が必要と考えら
れる。そのためには１．５μｍ2 のメモリセル面積で、
ＳｉＯ2 膜換算で６ｎｍ相当の容量絶縁膜を用いた場
合、電荷蓄積電極７の高さは約８００ｎｍ必要である。
荷を得るためには約３０ｆＦの蓄積容量が必要と考えら
れる。そのためには１．５μｍ2 のメモリセル面積で、
ＳｉＯ2 膜換算で６ｎｍ相当の容量絶縁膜を用いた場
合、電荷蓄積電極７の高さは約８００ｎｍ必要である。
【０００６】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、プレート電極１１に２００ｎｍの膜厚の
多結晶シリコン膜を使用した場合、セルアレイ領域４０
と周辺回路領域３０との間に電荷蓄積電極７の高さとプ
レート電極１１の膜厚相当の段差約１ｕｍが発生し、そ
の後に行うわなければならない配線パターンの形成が極
めて困難となってしまうという問題点を有していた。す
なわち、６４ＭＤＲＡＭでは０．３５ｕｍという微細な
パターン形成が要求されているが、フォトリソグラフィ
ー技術においては微細なパターンになるほどその焦点深
度が浅くなるため大きな段差上での微細パターンの形成
が困難になるわけである。
うな構成では、プレート電極１１に２００ｎｍの膜厚の
多結晶シリコン膜を使用した場合、セルアレイ領域４０
と周辺回路領域３０との間に電荷蓄積電極７の高さとプ
レート電極１１の膜厚相当の段差約１ｕｍが発生し、そ
の後に行うわなければならない配線パターンの形成が極
めて困難となってしまうという問題点を有していた。す
なわち、６４ＭＤＲＡＭでは０．３５ｕｍという微細な
パターン形成が要求されているが、フォトリソグラフィ
ー技術においては微細なパターンになるほどその焦点深
度が浅くなるため大きな段差上での微細パターンの形成
が困難になるわけである。
【０００７】本発明は上記問題点に鑑み、電荷蓄積電極
の高さを高く形成してもメモリセル部と周辺回路部の絶
対段差を小さく抑え、後の配線パターンの形成を容易に
形成する半導体装置の製造方法を提供するものである。
の高さを高く形成してもメモリセル部と周辺回路部の絶
対段差を小さく抑え、後の配線パターンの形成を容易に
形成する半導体装置の製造方法を提供するものである。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に本発明の第１の半導体記憶装置の製造方法は、電荷蓄
積電極、容量絶縁膜、プレート電極を順次形成後第一の
絶縁膜を形成する工程と、セルアレイ領域のみ開口した
レジストパターンをマスクに前記第一の絶縁膜の一部を
除去する工程と、前記レジストパターンを除去後第二の
絶縁膜を形成する工程とを少なくとも備え、セルアレイ
領域と周辺回路領域の絶対段差を低減するようにしたも
のである。
に本発明の第１の半導体記憶装置の製造方法は、電荷蓄
積電極、容量絶縁膜、プレート電極を順次形成後第一の
絶縁膜を形成する工程と、セルアレイ領域のみ開口した
レジストパターンをマスクに前記第一の絶縁膜の一部を
除去する工程と、前記レジストパターンを除去後第二の
絶縁膜を形成する工程とを少なくとも備え、セルアレイ
領域と周辺回路領域の絶対段差を低減するようにしたも
のである。
【０００９】本発明の第２の半導体記憶装置の製造方法
は、電荷蓄積電極を形成後第一の絶縁膜を形成する工程
と、セルアレイ領域の前記第一の絶縁膜を選択的に除去
した後容量絶縁膜およびプレート電極を順次形成する工
程と、第二の絶縁膜を形成する工程とを少なくとも備
え、セルアレイ領域と周辺回路領域の絶対段差を低減す
るようにしたものである。
は、電荷蓄積電極を形成後第一の絶縁膜を形成する工程
と、セルアレイ領域の前記第一の絶縁膜を選択的に除去
した後容量絶縁膜およびプレート電極を順次形成する工
程と、第二の絶縁膜を形成する工程とを少なくとも備
え、セルアレイ領域と周辺回路領域の絶対段差を低減す
るようにしたものである。
【００１０】本発明の第３の半導体記憶装置の製造方法
は、電荷蓄積電極を形成後容量絶縁膜およびプレート電
極材料膜を順次形成する工程と、第一の絶縁膜を形成す
る工程と、セルアレイ領域上に耐酸化性の絶縁膜を形成
する工程と、不純物を含む第二の絶縁膜を形成する工程
と、酸化雰囲気での熱処理により前記第二の絶縁膜をリ
フローすると同時に周辺回路領域のプレート電極材料膜
を酸化する工程とを少なくとも備え、セルアレイ領域と
周辺回路領域の絶対段差を低減するようにしたものであ
る。
は、電荷蓄積電極を形成後容量絶縁膜およびプレート電
極材料膜を順次形成する工程と、第一の絶縁膜を形成す
る工程と、セルアレイ領域上に耐酸化性の絶縁膜を形成
する工程と、不純物を含む第二の絶縁膜を形成する工程
と、酸化雰囲気での熱処理により前記第二の絶縁膜をリ
フローすると同時に周辺回路領域のプレート電極材料膜
を酸化する工程とを少なくとも備え、セルアレイ領域と
周辺回路領域の絶対段差を低減するようにしたものであ
る。
【００１１】
【作用】本発明は上記した構成によって、メモリセルア
レイ領域と周辺回路領域の絶対段差を緩和し、後の配線
パターンの形成を容易にする。
レイ領域と周辺回路領域の絶対段差を緩和し、後の配線
パターンの形成を容易にする。
【００１２】
【実施例】以下本発明の一実施例の半導体装置の製造方
法について、図面を参照しながら説明する。
法について、図面を参照しながら説明する。
【００１３】図１〜図４は本発明の第１の実施例におけ
る半導体記憶装置の製造方法の工程断面図である。まず
ｐ型半導体基板１上に公知の技術であるいわゆるＬＯＣ
ＯＳ法によって素子分離用絶縁膜２として酸化珪素膜を
形成後、ゲート酸化膜４、ワード線となるゲート電極
５、ｎ型拡散層３よりなるスイッチングトランジスタを
形成する。次に、ビット線６を形成後、図１に示すよう
にＣＶＤ法によるＩｎ−ＳｉｔｕＰドープトポリシリコ
ン（以下ＤＰＳとする）よりなる電荷蓄積電極７を８０
０ｎｍの高さに形成する。さらに図２に示すように、Ｓ
ｉ3 Ｎ4 とＳｉＯ 2 よりなる容量絶縁膜１０、ＤＰＳ２
００ｎｍよりなるプレート電極１１を順次形成し、次に
第１の絶縁膜として第１のＢＰＳＧ膜８を８００ｎｍ堆
積して、８５０度１５分窒素雰囲気で熱処理をほどこ
す。
る半導体記憶装置の製造方法の工程断面図である。まず
ｐ型半導体基板１上に公知の技術であるいわゆるＬＯＣ
ＯＳ法によって素子分離用絶縁膜２として酸化珪素膜を
形成後、ゲート酸化膜４、ワード線となるゲート電極
５、ｎ型拡散層３よりなるスイッチングトランジスタを
形成する。次に、ビット線６を形成後、図１に示すよう
にＣＶＤ法によるＩｎ−ＳｉｔｕＰドープトポリシリコ
ン（以下ＤＰＳとする）よりなる電荷蓄積電極７を８０
０ｎｍの高さに形成する。さらに図２に示すように、Ｓ
ｉ3 Ｎ4 とＳｉＯ 2 よりなる容量絶縁膜１０、ＤＰＳ２
００ｎｍよりなるプレート電極１１を順次形成し、次に
第１の絶縁膜として第１のＢＰＳＧ膜８を８００ｎｍ堆
積して、８５０度１５分窒素雰囲気で熱処理をほどこ
す。
【００１４】次に図３のように周辺回路領域３０上に形
成したレジストパターン９をマスクにセルアレイ領域４
０の第１のＢＰＳＧ膜８を８００ｎｍエッチングする。
次に図４に示すように第２のＢＰＳＧ膜１２を８００ｎ
ｍ堆積後９００度４０分窒素雰囲気で熱処理をほどこし
てリフローさせて平坦化を行った後４００ｎｍエッチバ
ックしてプレート電極上絶縁膜を形成する。上記工程に
より、周辺回路領域３０は十分な平坦化が実現し、セル
アレイ領域４０と周辺回路領域３０との絶対段差１５は
プレート電極膜厚の２００ｎｍとなり後の配線パターン
の形成がきわめて容易に行える。以後公知の技術でメタ
ル配線を形成しダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）を完成させる。
成したレジストパターン９をマスクにセルアレイ領域４
０の第１のＢＰＳＧ膜８を８００ｎｍエッチングする。
次に図４に示すように第２のＢＰＳＧ膜１２を８００ｎ
ｍ堆積後９００度４０分窒素雰囲気で熱処理をほどこし
てリフローさせて平坦化を行った後４００ｎｍエッチバ
ックしてプレート電極上絶縁膜を形成する。上記工程に
より、周辺回路領域３０は十分な平坦化が実現し、セル
アレイ領域４０と周辺回路領域３０との絶対段差１５は
プレート電極膜厚の２００ｎｍとなり後の配線パターン
の形成がきわめて容易に行える。以後公知の技術でメタ
ル配線を形成しダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）を完成させる。
【００１５】なお、本実施例では最終的な絶対段差１５
を２００ｎｍとしたが、電荷蓄積電極７の高さと第１の
ＢＰＳＧ膜８の膜厚およびセルアレイ領域の第１のＢＰ
ＳＧ膜８のエッチング量を変化させることにより任意の
絶対段差１５を実現できる。また、本実施例では第１の
ＢＰＳＧ膜８の熱処理を８５０度１５分窒素雰囲気で行
っているが、トランジスタおよび素子分離特性が許す範
囲でより高温で長時間の熱処理を行ってもかまわない。
を２００ｎｍとしたが、電荷蓄積電極７の高さと第１の
ＢＰＳＧ膜８の膜厚およびセルアレイ領域の第１のＢＰ
ＳＧ膜８のエッチング量を変化させることにより任意の
絶対段差１５を実現できる。また、本実施例では第１の
ＢＰＳＧ膜８の熱処理を８５０度１５分窒素雰囲気で行
っているが、トランジスタおよび素子分離特性が許す範
囲でより高温で長時間の熱処理を行ってもかまわない。
【００１６】図５〜図９は本発明の第２の実施例におけ
る半導体記憶装置の製造方法の工程断面図である。第１
の実施例と同様にワード線５、ビット線６を形成後、ビ
ット線上の層間絶縁膜２１上にＳｉ3 Ｎ4 膜２０を５０
ｎｍ堆積して電荷蓄積電極コンタクトを開口した後、図
５に示すようにＤＰＳよりなる電荷蓄積電極７を８００
ｎｍの高さに形成する。次に図６に示すように第１の絶
縁膜として第１のＢＰＳＧ膜８を８００ｎｍ堆積して、
８５０度１５分窒素雰囲気で熱処理をほどこす。次に図
７のように周辺回路領域３０上にレジストパターン９を
形成し、図８に示すようにセルアレイ領域４０上の第１
のＢＰＳＧ膜８をＨＦ／ＮＨ4 Ｆ溶液を用いて選択的に
エッチング除去する。このときＳｉ3 Ｎ4 膜２０はエッ
チングストッパーとして働く。
る半導体記憶装置の製造方法の工程断面図である。第１
の実施例と同様にワード線５、ビット線６を形成後、ビ
ット線上の層間絶縁膜２１上にＳｉ3 Ｎ4 膜２０を５０
ｎｍ堆積して電荷蓄積電極コンタクトを開口した後、図
５に示すようにＤＰＳよりなる電荷蓄積電極７を８００
ｎｍの高さに形成する。次に図６に示すように第１の絶
縁膜として第１のＢＰＳＧ膜８を８００ｎｍ堆積して、
８５０度１５分窒素雰囲気で熱処理をほどこす。次に図
７のように周辺回路領域３０上にレジストパターン９を
形成し、図８に示すようにセルアレイ領域４０上の第１
のＢＰＳＧ膜８をＨＦ／ＮＨ4 Ｆ溶液を用いて選択的に
エッチング除去する。このときＳｉ3 Ｎ4 膜２０はエッ
チングストッパーとして働く。
【００１７】続いて図９に示すようにＳｉ3 Ｎ4 および
ＳｉＯ2 膜よりなる容量絶縁膜１０およびＤＰＳ２００
ｎｍよりなるプレート電極１１を順次形成後、第２のＢ
ＰＳＧ膜１２を８００ｎｍ堆積後９００度４０分窒素雰
囲気で熱処理をほどこしてリフローさせて平坦化を行っ
た後４００ｎｍエッチバックしてプレート電極上絶縁膜
を形成する。上記工程により、セルアレイ領域４０と周
辺回路領域３０との絶対段差１５はプレート電極膜厚の
２００ｎｍとなり後の配線パターンの形成がきわめて容
易に行える。以後公知の技術でメタル配線を形成しダイ
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を
完成させる。
ＳｉＯ2 膜よりなる容量絶縁膜１０およびＤＰＳ２００
ｎｍよりなるプレート電極１１を順次形成後、第２のＢ
ＰＳＧ膜１２を８００ｎｍ堆積後９００度４０分窒素雰
囲気で熱処理をほどこしてリフローさせて平坦化を行っ
た後４００ｎｍエッチバックしてプレート電極上絶縁膜
を形成する。上記工程により、セルアレイ領域４０と周
辺回路領域３０との絶対段差１５はプレート電極膜厚の
２００ｎｍとなり後の配線パターンの形成がきわめて容
易に行える。以後公知の技術でメタル配線を形成しダイ
ナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を
完成させる。
【００１８】なお、本実施例では最終的な絶対段差を２
００ｎｍとしたが、電荷蓄積電極７の高さと第１のＢＰ
ＳＧ８の膜厚およびセルアレイ領域の第１のＢＰＳＧ膜
８のエッチング量を変化させることにより任意の絶対段
差１５を実現できる。また、本実施例では第１のＢＰＳ
Ｇ膜８の熱処理を８５０度１５分窒素雰囲気で行ってい
るが、トランジスタおよひ素子分離特性が許す範囲でよ
り高温で長時間の熱処理を行ってもかまわない。
００ｎｍとしたが、電荷蓄積電極７の高さと第１のＢＰ
ＳＧ８の膜厚およびセルアレイ領域の第１のＢＰＳＧ膜
８のエッチング量を変化させることにより任意の絶対段
差１５を実現できる。また、本実施例では第１のＢＰＳ
Ｇ膜８の熱処理を８５０度１５分窒素雰囲気で行ってい
るが、トランジスタおよひ素子分離特性が許す範囲でよ
り高温で長時間の熱処理を行ってもかまわない。
【００１９】図１０〜図１３は本発明の第５の実施例に
おける半導体記憶装置の製造方法の工程断面図である。
第１の実施例と同様にワード線５、ビット線６、電荷蓄
積電極７をＰドープトポリシリコンで８００ｎｍの高さ
で形成した後、図１０に示すようにＳｉ3 Ｎ4 およびＳ
ｉＯ2 膜よりなる容量絶縁膜１０およびプレート電極１
１となるＤＰＳ１００ｎｍを順次形成後、第１のＢＰＳ
Ｇ膜８を８００ｎｍ堆積後８５０度１５分窒素雰囲気で
熱処理をほどこす。次に図１１に示すように周辺回路領
域３０上に形成した第１のレジストパターン９をマスク
にセルアレイ領域４０の第１のＢＰＳＧ膜８をエッチン
グ除去する。このときプレート電極１１となるＤＰＳは
エッチングストッパーとして働く。次にレジストパター
ン９を除去して、Ｓｉ3 Ｎ4 膜２０を２０ｎｍ堆積し、
図１２に示すようにセルアレイ領域４０上の第２のレジ
ストパターン１３をマスクに周辺回路領域３０上のＳｉ
3Ｎ4 膜２０をエッチング除去する。
おける半導体記憶装置の製造方法の工程断面図である。
第１の実施例と同様にワード線５、ビット線６、電荷蓄
積電極７をＰドープトポリシリコンで８００ｎｍの高さ
で形成した後、図１０に示すようにＳｉ3 Ｎ4 およびＳ
ｉＯ2 膜よりなる容量絶縁膜１０およびプレート電極１
１となるＤＰＳ１００ｎｍを順次形成後、第１のＢＰＳ
Ｇ膜８を８００ｎｍ堆積後８５０度１５分窒素雰囲気で
熱処理をほどこす。次に図１１に示すように周辺回路領
域３０上に形成した第１のレジストパターン９をマスク
にセルアレイ領域４０の第１のＢＰＳＧ膜８をエッチン
グ除去する。このときプレート電極１１となるＤＰＳは
エッチングストッパーとして働く。次にレジストパター
ン９を除去して、Ｓｉ3 Ｎ4 膜２０を２０ｎｍ堆積し、
図１２に示すようにセルアレイ領域４０上の第２のレジ
ストパターン１３をマスクに周辺回路領域３０上のＳｉ
3Ｎ4 膜２０をエッチング除去する。
【００２０】次に、第２のレジストパターン１３を除去
した後、図１３に示すように第２のＢＰＳＧ膜１２を８
００ｎｍ堆積後８５０度６０分パイロ雰囲気で熱処理を
ほどこして第２のＰＢＳＧ膜１２をリフローさせると同
時に周辺回路領域３０のＤＰＳを酸化して酸化珪素膜１
４に変えて平坦化を行った後、４００ｎｍエッチバック
してプレート電極上絶縁膜を形成する。このとき容量絶
縁膜のＳｉ3 Ｎ4 膜およびプレート電極１１上のＳｉ3
Ｎ4 膜２０が耐酸化マスクとして働く。また、パイロ雰
囲気ではＢＰＳＧ膜下のポリシリコンの酸化速度はＢＰ
ＳＧ膜のない状態の酸化速度とほとんど換わらず、８５
０度６０分の酸化で完全に酸化される。また、８５０度
の熱処理でＢＰＳＧ膜の平坦化ができることから、電荷
蓄積電極からの不純物の拡散をより少なくすることにな
り、短チャネル効果および素子分離特性の悪化を抑制し
て微細な素子を製造できる。以後公知の技術でメタル配
線を形成しダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）を完成させる。
した後、図１３に示すように第２のＢＰＳＧ膜１２を８
００ｎｍ堆積後８５０度６０分パイロ雰囲気で熱処理を
ほどこして第２のＰＢＳＧ膜１２をリフローさせると同
時に周辺回路領域３０のＤＰＳを酸化して酸化珪素膜１
４に変えて平坦化を行った後、４００ｎｍエッチバック
してプレート電極上絶縁膜を形成する。このとき容量絶
縁膜のＳｉ3 Ｎ4 膜およびプレート電極１１上のＳｉ3
Ｎ4 膜２０が耐酸化マスクとして働く。また、パイロ雰
囲気ではＢＰＳＧ膜下のポリシリコンの酸化速度はＢＰ
ＳＧ膜のない状態の酸化速度とほとんど換わらず、８５
０度６０分の酸化で完全に酸化される。また、８５０度
の熱処理でＢＰＳＧ膜の平坦化ができることから、電荷
蓄積電極からの不純物の拡散をより少なくすることにな
り、短チャネル効果および素子分離特性の悪化を抑制し
て微細な素子を製造できる。以後公知の技術でメタル配
線を形成しダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）を完成させる。
【００２１】なお、電荷蓄積電極７の高さと第１のＢＰ
ＳＧ膜８の膜厚およびセルアレイ領域の第１のＢＰＳＧ
膜８のエッチング量を変化させることにより任意の絶対
段差１５を実現できる。また、本実施例では第１のＢＰ
ＳＧ膜の熱処理を９００度２０分窒素雰囲気で行ってい
るが、トランジスタおよび素子分離特性が許す範囲でよ
り高温で長時間の熱処理を行ってもかまわない。
ＳＧ膜８の膜厚およびセルアレイ領域の第１のＢＰＳＧ
膜８のエッチング量を変化させることにより任意の絶対
段差１５を実現できる。また、本実施例では第１のＢＰ
ＳＧ膜の熱処理を９００度２０分窒素雰囲気で行ってい
るが、トランジスタおよび素子分離特性が許す範囲でよ
り高温で長時間の熱処理を行ってもかまわない。
【００２２】なお、上記のいずれの実施例もビット線を
形成後電荷蓄積電極を形成するタイプのスタック型メモ
リセルの場合であるが、電荷蓄積電極形成後にビット線
を形成するタイプのスタック型メモリセルの場合におい
ても同様な効果が得られる。
形成後電荷蓄積電極を形成するタイプのスタック型メモ
リセルの場合であるが、電荷蓄積電極形成後にビット線
を形成するタイプのスタック型メモリセルの場合におい
ても同様な効果が得られる。
【００２３】
【発明の効果】以上のように本発明はいわゆるスタック
型のＤＲＡＭにおいて、メモリセルアレイ領域と周辺回
路領域との絶対段差を低減でき、微細な配線のパターニ
ングを余裕度をもって形成することが可能になり、歩留
りの向上に大きな効果がある。また、本発明により単純
な構造の電化蓄積電極を高く形成するだけで蓄積容量を
確保できるために、複雑な構造のメモリセルを形成する
ための工程数の増大もなくその実用的効果はきわめて大
きい。
型のＤＲＡＭにおいて、メモリセルアレイ領域と周辺回
路領域との絶対段差を低減でき、微細な配線のパターニ
ングを余裕度をもって形成することが可能になり、歩留
りの向上に大きな効果がある。また、本発明により単純
な構造の電化蓄積電極を高く形成するだけで蓄積容量を
確保できるために、複雑な構造のメモリセルを形成する
ための工程数の増大もなくその実用的効果はきわめて大
きい。
【図１】本発明の第１の実施例における半導体記憶装置
の製造方法を示す工程断面図(1)
の製造方法を示す工程断面図(1)
【図２】本発明の第１の実施例における半導体記憶装置
の製造方法を示す工程断面図(2)
の製造方法を示す工程断面図(2)
【図３】本発明の第１の実施例における半導体記憶装置
の製造方法を示す工程断面図(3)
の製造方法を示す工程断面図(3)
【図４】本発明の第１の実施例における半導体記憶装置
の製造方法を示す工程断面図(4)
の製造方法を示す工程断面図(4)
【図５】本発明の第２の実施例における半導体装置の製
造方法を示す工程断面図(1)
造方法を示す工程断面図(1)
【図６】本発明の第２の実施例における半導体装置の製
造方法を示す工程断面図(2)
造方法を示す工程断面図(2)
【図７】本発明の第２の実施例における半導体装置の製
造方法を示す工程断面図(3)
造方法を示す工程断面図(3)
【図８】本発明の第２の実施例における半導体装置の製
造方法を示す工程断面図(4)
造方法を示す工程断面図(4)
【図９】本発明の第２の実施例における半導体装置の製
造方法を示す工程断面図(5)
造方法を示す工程断面図(5)
【図１０】本発明の第３の実施例における半導体装置の
製造方法を示す工程断面図(1)
製造方法を示す工程断面図(1)
【図１１】本発明の第３の実施例における半導体装置の
製造方法を示す工程断面図(2)
製造方法を示す工程断面図(2)
【図１２】本発明の第３の実施例における半導体装置の
製造方法を示す工程断面図(3)
製造方法を示す工程断面図(3)
【図１３】本発明の第３の実施例における半導体装置の
製造方法を示す工程断面図(4)
製造方法を示す工程断面図(4)
【図１４】従来の半導体装置の製造方法を示す工程断面
図(1)
図(1)
【図１５】従来の半導体装置の製造方法を示す工程断面
図(2)
図(2)
４ ゲート絶縁膜 ５ ゲート電極（ワード線） ６ ビット線 ７ 電荷蓄積電極 ８ 第１のＢＰＳＧ膜 ９ レジストパターン １０ 容量絶縁膜 １１ プレート電極 ３０ 周辺回路領域 ４０ セルアレイ領域
Claims (4)
- 【請求項１】 電荷蓄積電極、容量絶縁膜、プレート電
極を順次形成後第一の絶縁膜を形成する工程と、セルア
レイ領域のみ開口したレジストパターンをマスクに前記
第一の絶縁膜の一部を除去する工程と、前記レジストパ
ターンを除去後第二の絶縁膜を形成する工程とを少なく
とも備え、セルアレイ領域と周辺回路領域の絶対段差を
低減することを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 電荷蓄積電極を形成後第一の絶縁膜を形
成する工程と、セルアレイ領域の前記第一の絶縁膜を選
択的に除去した後容量絶縁膜およびプレート電極を順次
形成する工程と、第二の絶縁膜を形成する工程とを少な
くとも備え、セルアレイ領域と周辺回路領域の絶対段差
を低減することを特徴とする半導体記憶装置の製造方
法。 - 【請求項３】 第一および第二の絶縁膜が熱流動性をも
ち、熱処理によりリフローさせることを特徴とする請求
項１または２に記載の半導体記憶装置の製造方法。 - 【請求項４】 電荷蓄積電極を形成後容量絶縁膜および
プレート電極材を順次形成する工程と、第一の絶縁膜を
形成する工程と、セルアレイ領域の前記第一の絶縁膜を
選択的に除去した後耐酸化性の絶縁膜を形成する工程
と、不純物を含む第二の絶縁膜を形成する工程と、酸化
雰囲気での熱処理により前記第二の絶縁膜をリフローす
ると同時に周辺回路領域のプレート電極材を酸化する工
程とを少なくとも備え、セルアレイ領域と周辺回路領域
の絶対段差を低減することを特徴とする半導体記憶装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5029985A JPH06244383A (ja) | 1993-02-19 | 1993-02-19 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5029985A JPH06244383A (ja) | 1993-02-19 | 1993-02-19 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244383A true JPH06244383A (ja) | 1994-09-02 |
Family
ID=12291258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5029985A Pending JPH06244383A (ja) | 1993-02-19 | 1993-02-19 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244383A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0797251A3 (en) * | 1995-11-02 | 2000-01-05 | Texas Instruments Incorporated | Semiconductor device planarization method |
| US6828188B2 (en) | 1999-12-24 | 2004-12-07 | Nec Electronics Corporation | Semiconductor device with high- and low-density regions of transistor elements on single semiconductor substrate, and method of manufacturing such semiconductor device |
| KR100555486B1 (ko) * | 1999-09-16 | 2006-03-03 | 삼성전자주식회사 | 심한단차가 있는 부분에 층간절연막을 형성하는 방법 |
-
1993
- 1993-02-19 JP JP5029985A patent/JPH06244383A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0797251A3 (en) * | 1995-11-02 | 2000-01-05 | Texas Instruments Incorporated | Semiconductor device planarization method |
| KR100555486B1 (ko) * | 1999-09-16 | 2006-03-03 | 삼성전자주식회사 | 심한단차가 있는 부분에 층간절연막을 형성하는 방법 |
| US6828188B2 (en) | 1999-12-24 | 2004-12-07 | Nec Electronics Corporation | Semiconductor device with high- and low-density regions of transistor elements on single semiconductor substrate, and method of manufacturing such semiconductor device |
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