JP2674963B2 - Dramセルのキャパシター製造方法 - Google Patents
Dramセルのキャパシター製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01—ELECTRIC ELEMENTS
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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Description
【0001】
【産業上の利用分野】本発明は半導体素子のDRAMセ
ル製造方法に関し、特にDRAMセルに接続するキャパ
シターの容量を増大させるため貯蔵電極の表面積を増大
させるキャパシター製造方法に関するものである。
ル製造方法に関し、特にDRAMセルに接続するキャパ
シターの容量を増大させるため貯蔵電極の表面積を増大
させるキャパシター製造方法に関するものである。
【0002】
【従来の技術】半導体素子が高集積化するに伴い、単位
セルが占める面積は急激に減少する。しかし、単位面積
が減少するにも拘わらずDRAMセルの動作に必要なキ
ャパシター容量は減少せず、40fF(femto farad)ほ
どの容量を確保しなければならない。
セルが占める面積は急激に減少する。しかし、単位面積
が減少するにも拘わらずDRAMセルの動作に必要なキ
ャパシター容量は減少せず、40fF(femto farad)ほ
どの容量を確保しなければならない。
【0003】このような次元で、減少した面積から単位
DRAMセルのキャパシター容量を確保するため種々な
形態にキャパシターが製造された。3次元のキャパシタ
ー構造の例として、スタック、シリンダ、フィン(fin)
等が開発されている。
DRAMセルのキャパシター容量を確保するため種々な
形態にキャパシターが製造された。3次元のキャパシタ
ー構造の例として、スタック、シリンダ、フィン(fin)
等が開発されている。
【0004】従来のフィン型キャパシターは、その製造
工程が比較的単純なので広く利用されてきた。しかし、
セル面積が縮小するにつれ一定なキャパシター容量の確
保のためフィンの数を増加させなければならないが、前
記フィンの数を増加するため絶縁膜、多結晶シリコン膜
を繰り返すことにより多くの層を形成しなければならな
いので工程回数が増加し、多量のCVD工法によるパー
ティクル(particle)及び欠陥(defect)の増加のため歩
留まりが低下する。
工程が比較的単純なので広く利用されてきた。しかし、
セル面積が縮小するにつれ一定なキャパシター容量の確
保のためフィンの数を増加させなければならないが、前
記フィンの数を増加するため絶縁膜、多結晶シリコン膜
を繰り返すことにより多くの層を形成しなければならな
いので工程回数が増加し、多量のCVD工法によるパー
ティクル(particle)及び欠陥(defect)の増加のため歩
留まりが低下する。
【0005】
【発明が解決しようとする課題】従って、本発明では比
較的工程が簡単であり単位面積でキャパシターの大きい
容量を確保できるDRAMセルのキャパシター製造方法
を提供することを目的とする。
較的工程が簡単であり単位面積でキャパシターの大きい
容量を確保できるDRAMセルのキャパシター製造方法
を提供することを目的とする。
【0006】
【課題を解決するための手段】前記の目的を達成するた
めの本発明は、DRAMセルの製造方法において、半導
体基板に MOS−トランジスタを形成し、全体構造上部に
平坦化用絶縁膜を蒸着して貯蔵電極コンタクトホールを
形成する工程と、全体構造上部にアンドープされた第1
非晶質シリコン膜、ドープされた第2非晶質シリコン
膜、アンドープされた第3非晶質シリコン膜、ドープさ
れた第4非晶質シリコン膜およびアンドープされた第5
非晶質シリコン膜を順次成形する工程と、貯蔵電極マス
ク用感光膜パターンを、前記第5非晶質シリコン膜の上
部に形成する工程と、前記感光膜パターンをマスクに用
い、第5非晶質シリコン膜から第1非晶質シリコン膜ま
でエッチングしてパターンを形成した後、前記感光膜パ
ターンを除去する工程と、前記第1乃至第5非晶質シリ
コン膜から、第1乃至第5多結晶シリコン膜を形成しな
がらドープした層の内部に存在するドーパントを活性化
させ、これら不純物が上部層および下部層に拡散しない
よう前記第1乃至第5非晶質シリコン膜を熱処理する工
程と、前記ドープした第2、第4多結晶シリコン膜を、
湿式エッチング溶液で一定幅だけ除去してパターン側面
に凹部を形成する工程と、第2、第4多結晶質シリコン
膜のドーパントを熱処理によって第1、第3、第5多結
晶質シリコン膜で拡散し貯蔵電極を形成する工程と、燐
がドープされた多結晶シリコン膜を前記貯蔵電極の表面
に蒸着する工程と、表面の多結晶シリコン膜に存在する
ドーパントを熱処理によって貯蔵電極の内部に拡散させ
る工程とより成り、ベローズ型貯蔵電極を形成すること
を特徴とするDRAMセルのキャパシター製造方法にあ
る。本発明の他の目的とする所は、 (1) 前記工程を一つのチューブ内で進め、工程を単純化
させるDRAMセルのキャパシター製造方法、 (2) 前記第1乃至第5非晶質シリコン膜の蒸着温度を5
50℃以下にするDRAMセルのキャパシター製造方
法、 (3) 前記第1乃至第5非晶質シリコン膜で第1乃至第5
多結晶シリコン膜を形成する際、600〜650℃の温
度で30分乃至3時間ほど熱処理するDRAMセルのキ
ャパシタ製造方法、 (4) 前記熱処理工程を窒素又はアルゴン雰囲気で行うD
RAMセルのキャパシター製造方法、 (5) 前記第2、第4非晶質シリコン膜を蒸着する際、ド
ーパントを多くフローさせ飽和した非晶質シリコン膜を
蒸着するDRAMセルのキャパシター製造方法、 (6) 前記第2、第4多結晶シリコン膜を選択的に湿式エ
ッチングする溶液は、HNO3 :CH3 COOH:H
F:DIの比が30:3:0.5〜1.0:15.5〜
15.0であるDRAMセルのキャパシター製造方法、 (7) 燐がドープされた多結晶シリコン膜を前記貯蔵電極
の表面に蒸着する際、前記貯蔵電極の全表面にPH3 ガ
スを3〜5分ほどフローさせた後、燐が飽和するようド
ープされた多結晶シリコン膜を30〜100Å蒸着させ
るDRAMセルのキャパシター製造方法にある。
めの本発明は、DRAMセルの製造方法において、半導
体基板に MOS−トランジスタを形成し、全体構造上部に
平坦化用絶縁膜を蒸着して貯蔵電極コンタクトホールを
形成する工程と、全体構造上部にアンドープされた第1
非晶質シリコン膜、ドープされた第2非晶質シリコン
膜、アンドープされた第3非晶質シリコン膜、ドープさ
れた第4非晶質シリコン膜およびアンドープされた第5
非晶質シリコン膜を順次成形する工程と、貯蔵電極マス
ク用感光膜パターンを、前記第5非晶質シリコン膜の上
部に形成する工程と、前記感光膜パターンをマスクに用
い、第5非晶質シリコン膜から第1非晶質シリコン膜ま
でエッチングしてパターンを形成した後、前記感光膜パ
ターンを除去する工程と、前記第1乃至第5非晶質シリ
コン膜から、第1乃至第5多結晶シリコン膜を形成しな
がらドープした層の内部に存在するドーパントを活性化
させ、これら不純物が上部層および下部層に拡散しない
よう前記第1乃至第5非晶質シリコン膜を熱処理する工
程と、前記ドープした第2、第4多結晶シリコン膜を、
湿式エッチング溶液で一定幅だけ除去してパターン側面
に凹部を形成する工程と、第2、第4多結晶質シリコン
膜のドーパントを熱処理によって第1、第3、第5多結
晶質シリコン膜で拡散し貯蔵電極を形成する工程と、燐
がドープされた多結晶シリコン膜を前記貯蔵電極の表面
に蒸着する工程と、表面の多結晶シリコン膜に存在する
ドーパントを熱処理によって貯蔵電極の内部に拡散させ
る工程とより成り、ベローズ型貯蔵電極を形成すること
を特徴とするDRAMセルのキャパシター製造方法にあ
る。本発明の他の目的とする所は、 (1) 前記工程を一つのチューブ内で進め、工程を単純化
させるDRAMセルのキャパシター製造方法、 (2) 前記第1乃至第5非晶質シリコン膜の蒸着温度を5
50℃以下にするDRAMセルのキャパシター製造方
法、 (3) 前記第1乃至第5非晶質シリコン膜で第1乃至第5
多結晶シリコン膜を形成する際、600〜650℃の温
度で30分乃至3時間ほど熱処理するDRAMセルのキ
ャパシタ製造方法、 (4) 前記熱処理工程を窒素又はアルゴン雰囲気で行うD
RAMセルのキャパシター製造方法、 (5) 前記第2、第4非晶質シリコン膜を蒸着する際、ド
ーパントを多くフローさせ飽和した非晶質シリコン膜を
蒸着するDRAMセルのキャパシター製造方法、 (6) 前記第2、第4多結晶シリコン膜を選択的に湿式エ
ッチングする溶液は、HNO3 :CH3 COOH:H
F:DIの比が30:3:0.5〜1.0:15.5〜
15.0であるDRAMセルのキャパシター製造方法、 (7) 燐がドープされた多結晶シリコン膜を前記貯蔵電極
の表面に蒸着する際、前記貯蔵電極の全表面にPH3 ガ
スを3〜5分ほどフローさせた後、燐が飽和するようド
ープされた多結晶シリコン膜を30〜100Å蒸着させ
るDRAMセルのキャパシター製造方法にある。
【0007】
【実施例】以下、添付の図面を参照して本発明を詳細に
説明する。図1乃至図7は、本発明の実施例によりDR
AMセルのキャパシターを製造する工程を示す断面図で
ある。図1は、半導体基板(1)にMOSトランジスタ
を製造した断面図であり、フィールド酸化膜(2)、ゲ
ート酸化膜(3)、ワードライン(4)、ドレイン
(5)、ソース(6)を形成して全体構造上部に平坦化
用絶縁膜(7)をドープし、前記ソース(6)が露出す
るコンタクトホール(8)を公知の技術で形成した断面
図である。
説明する。図1乃至図7は、本発明の実施例によりDR
AMセルのキャパシターを製造する工程を示す断面図で
ある。図1は、半導体基板(1)にMOSトランジスタ
を製造した断面図であり、フィールド酸化膜(2)、ゲ
ート酸化膜(3)、ワードライン(4)、ドレイン
(5)、ソース(6)を形成して全体構造上部に平坦化
用絶縁膜(7)をドープし、前記ソース(6)が露出す
るコンタクトホール(8)を公知の技術で形成した断面
図である。
【0008】図2は、全体構造上部にアンドープされた
第1非晶質シリコン膜(11)、ドープされた第2非晶
質シリコン膜(12)、アンドープされた第3非晶質シ
リコン膜(13)、ドープされた第4非晶質シリコン膜
(14)およびアンドープされた第5非晶質シリコン膜
(15)を順次形成し、その上部に貯蔵電極マスク用感
光膜パターン(16)を形成した断面図である。
第1非晶質シリコン膜(11)、ドープされた第2非晶
質シリコン膜(12)、アンドープされた第3非晶質シ
リコン膜(13)、ドープされた第4非晶質シリコン膜
(14)およびアンドープされた第5非晶質シリコン膜
(15)を順次形成し、その上部に貯蔵電極マスク用感
光膜パターン(16)を形成した断面図である。
【0009】前記アンドープされた第1、第3、第5非
晶質シリコン膜(1,13,15)は、550℃以下の
温度でSi2H6 やSiH4ソースガスを用いて所定の厚さ、例
えば300Å〜1000Åに形成し、前記ドープされた
第2、第4非晶質シリコン膜(12,14)は550℃
以下の温度でSi2H6 やSiH4ガスとPH3 ガスを注入し、燐
(P)がドープされた非晶質シリコン膜を300Å〜1
000Åに蒸着する。
晶質シリコン膜(1,13,15)は、550℃以下の
温度でSi2H6 やSiH4ソースガスを用いて所定の厚さ、例
えば300Å〜1000Åに形成し、前記ドープされた
第2、第4非晶質シリコン膜(12,14)は550℃
以下の温度でSi2H6 やSiH4ガスとPH3 ガスを注入し、燐
(P)がドープされた非晶質シリコン膜を300Å〜1
000Åに蒸着する。
【0010】ここで、前記第1、第2、第3、第4、第
5非晶質シリコン膜(11,12,13,14,15)
の蒸着時の蒸着温度は550℃以下にすべきである。そ
の理由は第2非晶質シリコン膜と第4非晶質シリコン膜
にある燐が後続蒸着工程の際、熱によりアンドープされ
た第1、第3、第5非晶質シリコン膜(11,13,1
5)に拡散しないようにするためである。尚、前記第
2、第4非晶質シリコン膜に燐をドーピングする際、ド
ーパント(dopamt) に使用される燐を非常に多くフロー
させて飽和状態となるようにする。
5非晶質シリコン膜(11,12,13,14,15)
の蒸着時の蒸着温度は550℃以下にすべきである。そ
の理由は第2非晶質シリコン膜と第4非晶質シリコン膜
にある燐が後続蒸着工程の際、熱によりアンドープされ
た第1、第3、第5非晶質シリコン膜(11,13,1
5)に拡散しないようにするためである。尚、前記第
2、第4非晶質シリコン膜に燐をドーピングする際、ド
ーパント(dopamt) に使用される燐を非常に多くフロー
させて飽和状態となるようにする。
【0011】図3は、前記感光膜パターン(16)をマ
スクにし第5、第4、第3、第2、第1非晶質シリコン
膜(15,14,13,12,11)を上部からエッチ
ングしてパターンを形成した後前記感光膜(16)を除
去し、前記第1、第2、第3、第4、第5非晶質シリコ
ン膜(11,12,13,14,15)のパターンを6
00〜650℃で30分乃至3時間ほど窒素(N2)やア
ルゴン(Ar)のような不活性気体雰囲気で熱処理し、
前記第1、第2、第3、第4、第5多結晶シリコン膜
(11′,12′,13′,14′,15′)を形成し
た断面図である。
スクにし第5、第4、第3、第2、第1非晶質シリコン
膜(15,14,13,12,11)を上部からエッチ
ングしてパターンを形成した後前記感光膜(16)を除
去し、前記第1、第2、第3、第4、第5非晶質シリコ
ン膜(11,12,13,14,15)のパターンを6
00〜650℃で30分乃至3時間ほど窒素(N2)やア
ルゴン(Ar)のような不活性気体雰囲気で熱処理し、
前記第1、第2、第3、第4、第5多結晶シリコン膜
(11′,12′,13′,14′,15′)を形成し
た断面図である。
【0012】前記のように、600〜650℃で30分
乃至3時間ほど窒素(N2)やアルゴン(Ar)のような
不活性気体雰囲気で熱処理すれば、非晶質シリコン膜が
多結晶化しながら第2、第4多結晶シリコン膜(1
2′,14′)に含まれたドーパントが上部および下部
にある第1、第3、第5多結晶シリコン膜(11′,1
3′,15′)には拡散されない。
乃至3時間ほど窒素(N2)やアルゴン(Ar)のような
不活性気体雰囲気で熱処理すれば、非晶質シリコン膜が
多結晶化しながら第2、第4多結晶シリコン膜(1
2′,14′)に含まれたドーパントが上部および下部
にある第1、第3、第5多結晶シリコン膜(11′,1
3′,15′)には拡散されない。
【0013】参考に、前記1次貯蔵電極パターンを70
0℃で1時間以上又は、それ以上の温度で熱処理を行え
ば、前記第2、第4の多結晶シリコン膜内に含まれてい
るドーパントが第1層、第3層、第5層に拡散され、後
工程で湿式エッチング選択比(selective wet etching)
特性に影響を与えることになる。
0℃で1時間以上又は、それ以上の温度で熱処理を行え
ば、前記第2、第4の多結晶シリコン膜内に含まれてい
るドーパントが第1層、第3層、第5層に拡散され、後
工程で湿式エッチング選択比(selective wet etching)
特性に影響を与えることになる。
【0014】図4は、図3の工程後、硝酸、酢酸、弗酸
及びDIで混合された多結晶シリコン湿式エッチング溶
液で予定時間の間エッチングしてドープされた第2、第
4多化粧シリコン膜(12′,14′)の一定部分をエ
ッチングして凹部(30)が形成されるのを示した断面
図である。前記の湿式エッチング溶液として、例えばH
N3 :CH3 COOH:HF:DIの比を30:3:
0.5〜1.0:15.5〜15.0に混合した溶液で
エッチングすれば、ドープされた第2、第4多結晶シリ
コン膜(12′,14′)のエッチング速度がアンドー
プした第1、第3、第5多結晶シリコン膜(11′,1
3′,15′)のエッチング速度より非常に速くなるよ
うエッチングされる。
及びDIで混合された多結晶シリコン湿式エッチング溶
液で予定時間の間エッチングしてドープされた第2、第
4多化粧シリコン膜(12′,14′)の一定部分をエ
ッチングして凹部(30)が形成されるのを示した断面
図である。前記の湿式エッチング溶液として、例えばH
N3 :CH3 COOH:HF:DIの比を30:3:
0.5〜1.0:15.5〜15.0に混合した溶液で
エッチングすれば、ドープされた第2、第4多結晶シリ
コン膜(12′,14′)のエッチング速度がアンドー
プした第1、第3、第5多結晶シリコン膜(11′,1
3′,15′)のエッチング速度より非常に速くなるよ
うエッチングされる。
【0015】図5は、図4の工程後、例えば650℃以
上の高温で熱工程を行いドープされた第2、第4多結晶
シリコン膜(12′,14′)に含まれた過飽和ドーパ
ントが、第1、第3、第5多結晶シリコン膜(11′,
13′,15′)に拡散されベローズ(bellows)フィン
構造の貯蔵電極(40)を形成した断面図であり、貯蔵
電極(40)の両側端部“A”にはドーパントが十分拡
散されていない状態に形成される。そのため、貯蔵電極
の両端部は導電体の役割を果たさずキャパシターの有効
表面積に用いられない。
上の高温で熱工程を行いドープされた第2、第4多結晶
シリコン膜(12′,14′)に含まれた過飽和ドーパ
ントが、第1、第3、第5多結晶シリコン膜(11′,
13′,15′)に拡散されベローズ(bellows)フィン
構造の貯蔵電極(40)を形成した断面図であり、貯蔵
電極(40)の両側端部“A”にはドーパントが十分拡
散されていない状態に形成される。そのため、貯蔵電極
の両端部は導電体の役割を果たさずキャパシターの有効
表面積に用いられない。
【0016】図6は、貯蔵電極(40)の両側端部
“A”には、ドーパントが十分拡散されない場所にドー
パントを拡散させるため、前記貯蔵電極(40)の表面
に燐がドープされた多結晶シリコン膜(17)を30Å
〜100Åほど蒸着した断面図である。
“A”には、ドーパントが十分拡散されない場所にドー
パントを拡散させるため、前記貯蔵電極(40)の表面
に燐がドープされた多結晶シリコン膜(17)を30Å
〜100Åほど蒸着した断面図である。
【0017】前記の多結晶シリコン膜(17)は、チュ
ーブ内でPH3 ガスを先ず3〜5分間十分にフローさせ
貯蔵電極(40)の全表面に燐がファイルアップされる
ようにした後、PH3 ガスとSi2 H6 又はSiH4ガスを
フローさせて形成したものである。
ーブ内でPH3 ガスを先ず3〜5分間十分にフローさせ
貯蔵電極(40)の全表面に燐がファイルアップされる
ようにした後、PH3 ガスとSi2 H6 又はSiH4ガスを
フローさせて形成したものである。
【0018】図7は、熱処理工程で前記多結晶シリコン
膜(17)に過度に含まれたドーパントを貯蔵電極(4
0)に拡散させ、ドーパントが注入されていない前記
“A”地域にもドーパントが注入されたベローズ型貯蔵
電極(40)の形成を完了した状態の断面図である。
膜(17)に過度に含まれたドーパントを貯蔵電極(4
0)に拡散させ、ドーパントが注入されていない前記
“A”地域にもドーパントが注入されたベローズ型貯蔵
電極(40)の形成を完了した状態の断面図である。
【0019】前記工程後、従来のように貯蔵電極の表面
に誘電体膜とプレート電極を形成してキャパシターを製
造する。
に誘電体膜とプレート電極を形成してキャパシターを製
造する。
【図1】本発明の実施例でDRAMセルの貯蔵電極ドー
ピング工程を示した断面図である。
ピング工程を示した断面図である。
【図2】本発明の実施例でDRAMセルの貯蔵電極ドー
ピング工程を示した断面図である。
ピング工程を示した断面図である。
【図3】本発明の実施例でDRAMセルの貯蔵電極ドー
ピング工程を示した断面図である。
ピング工程を示した断面図である。
【図4】本発明の実施例でDRAMセルの貯蔵電極ドー
ピング工程を示した断面図である。
ピング工程を示した断面図である。
【図5】本発明の実施例でDRAMセルの貯蔵電極ドー
ピング工程を示した断面図である。
ピング工程を示した断面図である。
【図6】本発明の実施例でDRAMセルの貯蔵電極ドー
ピング工程を示した断面図である。
ピング工程を示した断面図である。
【図7】本発明の実施例でDRAMセルの貯蔵電極ドー
ピング工程を示した断面図である。
ピング工程を示した断面図である。
1 半導体基板 2 フィールド酸化膜 3 ゲート 4 ワードライン 5 ドレイン 6 ソース 7 平坦化用絶縁膜 8 コンタクトホール 11,13,15 アンドープされた非晶質シリコン膜 12,14 ドープされた非晶質シリコン膜 16 感光膜パターン 17 コンタクトホール
Claims (8)
- 【請求項1】 DRAMセルの製造方法において、 半導体基板に MOS−トランジスタを形成し、全体構造上
部に平坦化用絶縁膜を蒸着して貯蔵電極コンタクトホー
ルを形成する工程と、 全体構造上部にアンドープされた第1非晶質シリコン
膜、ドープされた第2非晶質シリコン膜、アンドープさ
れた第3非晶質シリコン膜、ドープされた第4非晶質シ
リコン膜およびアンドープされた第5非晶質シリコン膜
を順次成形する工程と、 貯蔵電極マスク用感光膜パターンを、前記第5非晶質シ
リコン膜の上部に形成する工程と、 前記感光膜パターンをマスクに用い、第5非晶質シリコ
ン膜から第1非晶質シリコン膜までエッチングしてパタ
ーンを形成した後、前記感光膜パターンを除去する工程
と、 前記第1乃至第5非晶質シリコン膜から、第1乃至第5
多結晶シリコン膜を形成しながらドープした層の内部に
存在するドーパントを活性化させ、これら不純物が上部
層および下部層に拡散しないよう前記第1乃至第5非晶
質シリコン膜を熱処理する工程と、 前記ドープした第2、第4多結晶シリコン膜を、湿式エ
ッチング溶液で一定幅だけ除去してパターン側面に凹部
を形成する工程と、 第2、第4多結晶質シリコン膜のドーパントを熱処理に
よって第1、第3、第5多結晶質シリコン膜で拡散し貯
蔵電極を形成する工程と、 燐がドープされた多結晶シリコン膜を前記貯蔵電極の表
面に蒸着する工程と、 表面の多結晶シリコン膜に存在するドーパントを熱処理
によって貯蔵電極の内部に拡散させる工程とより成り、
ベローズ型貯蔵電極を形成することを特徴とするDRA
Mセルのキャパシター製造方法。 - 【請求項2】 前記工程を一つのチューブ内で進め、工
程を単純化させることを特徴とする請求項1記載のDR
AMセルのキャパシター製造方法。 - 【請求項3】 前記第1乃至第5非晶質シリコン膜の蒸
着温度を550℃以下にすることを特徴とする請求項1
記載のDRAMセルのキャパシター製造方法。 - 【請求項4】 前記第1乃至第5非晶質シリコン膜で第
1乃至第5多結晶シリコン膜を形成する際、600〜6
50℃の温度で30分乃至3時間ほど熱処理することを
特徴とする請求項1記載のDRAMセルのキャパシタ製
造方法。 - 【請求項5】 前記熱処理工程を窒素又はアルゴン雰囲
気で行うことを特徴とする請求項4記載のDRAMセル
のキャパシター製造方法。 - 【請求項6】 前記第2、第4非晶質シリコン膜を蒸着
する際、ドーパントを多くフローさせ飽和した非晶質シ
リコン膜を蒸着することを特徴とする請求項1記載のD
RAMセルのキャパシター製造方法。 - 【請求項7】 前記第2、第4多結晶シリコン膜を選択
的に湿式エッチングする溶液は、HNO3 :CH3 CO
OH:HF:DIの比が30:3:0.5〜1.0:1
5.5〜15.0であることを特徴とする請求項1記載
のDRAMセルのキャパシター製造方法。 - 【請求項8】 燐がドープされた多結晶シリコン膜を前
記貯蔵電極の表面に蒸着する際、前記貯蔵電極の全表面
にPH3 ガスを3〜5分ほどフローさせた後、燐が飽和
するようドープされた多結晶シリコン膜を30〜100
Å蒸着させることを特徴とする請求項1記載のDRAM
セルのキャパシター製造方法。
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JPH07202028A JPH07202028A (ja) | 1995-08-04 |
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US5656536A (en) * | 1996-03-29 | 1997-08-12 | Vanguard International Semiconductor Corporation | Method of manufacturing a crown shaped capacitor with horizontal fins for high density DRAMs |
US5766994A (en) * | 1997-04-11 | 1998-06-16 | Vanguard International Semiconductor Corporation | Dynamic random access memory fabrication method having stacked capacitors with increased capacitance |
US6027967A (en) | 1997-07-03 | 2000-02-22 | Micron Technology Inc. | Method of making a fin-like stacked capacitor |
KR100265329B1 (ko) * | 1998-04-22 | 2000-09-15 | 김영환 | 반도체 장치의 선택적 반구형 실리콘 그레인전하저장전극 형성방법 |
US6114201A (en) * | 1998-06-01 | 2000-09-05 | Texas Instruments-Acer Incorporated | Method of manufacturing a multiple fin-shaped capacitor for high density DRAMs |
US6207498B1 (en) | 1998-06-05 | 2001-03-27 | United Integrated Circuits Corp. | Method of fabricating a coronary-type capacitor in an integrated circuit |
US5907782A (en) * | 1998-08-15 | 1999-05-25 | Acer Semiconductor Manufacturing Inc. | Method of forming a multiple fin-pillar capacitor for a high density dram cell |
KR20000014108A (ko) * | 1998-08-17 | 2000-03-06 | 윤종용 | 반도체 커패시터의 제조방법 및 이에 따라 제조되는 반도체 커패시터 |
US6344392B1 (en) | 1998-11-16 | 2002-02-05 | Vanguard International Semiconductor Corporation | Methods of manufacture of crown or stack capacitor with a monolithic fin structure made with a different oxide etching rate in hydrogen fluoride vapor |
US6833084B2 (en) | 1999-04-05 | 2004-12-21 | Micron Technology, Inc. | Etching compositions |
KR100636661B1 (ko) * | 1999-12-30 | 2006-10-23 | 주식회사 하이닉스반도체 | 고신뢰성 커패시터 제조방법 |
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US7507670B2 (en) * | 2004-12-23 | 2009-03-24 | Lam Research Corporation | Silicon electrode assembly surface decontamination by acidic solution |
JP4763858B2 (ja) * | 2009-08-03 | 2011-08-31 | パナソニック株式会社 | 半導体メモリの製造方法 |
US10424585B2 (en) | 2016-01-21 | 2019-09-24 | International Business Machines Corporation | Decoupling capacitor on strain relaxation buffer layer |
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US5236859A (en) * | 1990-06-05 | 1993-08-17 | Samsung Electronics Co., Ltd. | Method of making stacked-capacitor for a dram cell same |
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- 1993-12-28 KR KR1019930030484A patent/KR0131743B1/ko not_active IP Right Cessation
-
1994
- 1994-12-28 US US08/365,562 patent/US5532182A/en not_active Expired - Fee Related
- 1994-12-28 JP JP6327980A patent/JP2674963B2/ja not_active Expired - Fee Related
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