JPH06342889A - 高容積キャパシタをもつ高集積半導体装置の製造方法 - Google Patents
高容積キャパシタをもつ高集積半導体装置の製造方法Info
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Abstract
積を増加させるためのキャパシタを含む高集積半導体メ
モリ装置の製造方法を提供する。 【構成】 半導体基板上に伝導性構造物を形成し、前記
構造物上に食刻マスクを形成した後前記伝導性構造物を
エッチングし第1電極部を形成し、前記第1電極部上に
誘電体膜および第2電極部を形成する。ピンホール9を
含む絶縁膜22、例えばシリコン窒化膜を前記導電層4
0または伝導性構造物上に形成し、これを酸化性雰囲気
下に露出させ導電層40または伝導性構造物の表面部位
を酸化させエッチングマスクである酸化シリコンアイル
ランド44を形成する。 【効果】 限定された特定条件を要求しないので工程が
簡単であり、有効セルキャパシタの面積を制限なしに増
加させられ、各種キャパシタに適用できる。
Description
方法に関するもので、特に食刻マスクでピンホールが形
成されている絶縁膜のピンホールを通じて形成された酸
化シリコンアイルランドを利用し、セルキャパシタンス
増加を図る高容積キャパシタをもつ高集積半導体装置の
製造方法に関するものである。
パシタンスの増加はメモリセルの読み出し能力を向上さ
せ、ソフトエラー率を減少させる役割をするのでセルの
メモリ特性を向上させるのに大きく寄与する。メモリセ
ルの集積度が増加することにより1つのチップで単位セ
ルが占める面積は縮むことになり、これは結果的にセル
キャパシタ領域の減少をもたらす。従って、集積度を増
加することにより単位面積当たりの静電容量が増加され
なければならない。
の多くの研究報告が提出されてきたが、これらの大部分
はセルキャパシタを構成するストリッジ電極の構造に関
するものである。このような例としては、富士通社のピ
ン構造電極(3−Dimensional Stack
ed Capacitor Cell for 16M
DRAMS by T.Ema et al., I
EDM 1988,pp592〜595)、東芝社のボ
ックス構造電極(A New Stacked Cap
acitor Cell with Thin Box
Stractured Starage Node
by S. Inoue et al., SSDM,
1989, pp141〜144)とSSC構造電極
(ASpread Stacked Capacito
r (SSC) Cellfor 64Mbit DR
AMS by S.Inoue et al.,IED
M 1989, pp31〜34)および三菱社の円筒
構造電極(Novel Stacked Capaci
tor Cell for 64Mb DRAM by
W.Wakamiya et al., VLSI
technology symposium, 198
9, pp69〜70)等がある。だがストリッジ電極
の構造を改善し、セル静電容量を増加させようとする試
みはデザインルールの限界、複雑な工程によるエラー率
増加等の問題点がある。従って、前記した改善されたス
トリッジ電極は実用的でなく、これら問題点を克服する
新しいセルキャパシタ製造方法に対する必要性はさらに
高まった。
造改善に依存せずストリッジ電極を構成する物質自体の
特性を利用し増加させる方法が提案された。例えば、文
献「Extended Abstracts of t
he 22nd on Solid State De
vice and Materials, 1990,
pp869〜872 (Yoshio Hayash
ide dt al.) and pp873〜876
(H.Watanabeet al.)」ではでこぼ
こな表面をもつ多結晶シリコン層を提供し、ストリッジ
電極表面を増加させる技術が開示されている。
によると、多結晶シリコンを低圧CVD法により550
℃の温度で沈積する。この特定温度550℃は、膜の構
造が非晶質から多結晶構造に変わる遷移温度である。前
記温度で沈積された多結晶シリコン層の表面面積が異な
る温度で沈積されたものより約2倍程度大きい前記沈積
された多結晶シリコンを利用し半導体装置のキャパシタ
を形成する。
タのストリッジ電極に前記多結晶シリコン層を適用しキ
ャパシタンスを2倍に増加させられる。また、Haya
shide等は575℃でポリシリコンを蒸着させスト
リッジ電極を形成したとき、他の通常的な多結晶シリコ
ン電極と比較しキャパシタンスが1.5倍に増加するこ
とを教示している。
ver−Bit Line (COB) Cell w
ith a Hemispherical−Grain
Storage Node for 64Mb DR
AMS M.Sakao et al. IEDM,
pp665〜658(1990)」では前記のでこぼこ
な表面のストリッジ電極をもつCOB構造のキャパシタ
セルが記載されている。
造のためのレイアウトである。1点鎖線に限定され横方
向に延びた模様をした部分は活性領域を形成するための
マスクパターンP1であり、実線で限定され対称の模様
をした部分はゲート電極を形成するためのマスクパター
ンP2であり、長い破線で限定され中心部を中心とし、
くの字形に曲がったジグジャグされた模様をした部分は
ソース領域とストリッジ電極を連結する局部配線を形成
するためのマスクパターンP3であり、2点鎖線で限定
され横方向に延びた模様に形成され中央部分にコンタク
トマークが描かれた部分はビットラインを形成するため
のマスクパターンP4であり、短い破線で限定され斜線
が形成された部分はストリッジ電極を形成するためのマ
スクパターンP5である。
Bit line)セルはビットラインの上にセルキャ
パシタを形成したもので、その製造方法は次のようであ
る。トランジスタのドレーン領域と接続されるようにビ
ットラインを形成した後、基板全面に絶縁物質を塗布
し、前記ビットラインを電気的に絶縁させる。引き続
き、前記絶縁物質を部分的に除去し、トランジスタのソ
ース領域の一部を露出させる。ストリッジ電極は前記絶
縁物質上に形成され、前記ソース領域の露出された部分
を通じてトランジスタのソース領域と接続する。これは
64Mbおよび256Mb級DRAMセルに合う構造
で、ビットラインのコンタクト不良を防止するために紹
介された。
の製造方法を説明する断面図で、前記図1のAA’線断
面図に対応する構造である。前記論文で紹介した半球形
のグレーンをもつ多結晶シリコン(以下、HSG多結晶
シリコンとする。)は非結晶シリコンから多結晶シリコ
ンに状態遷移する過程で発生する特異な物理的現象を利
用したものである。基板に非結晶シリコンを蒸着した後
熱を加えると、前記非結晶シリコンは特定温度、特定圧
力、すなわち550℃、1.0torrで微細な半球形
のグレーンを形成する。非結晶シリコンはでこぼこな表
面をもつ中間状態の多結晶シリコンに遷移することにな
り、前記でこぼこな表面は平らな表面より2〜3倍の表
面積増加をもたらす。
線20と、ドレーン領域と接するビットラインが形成さ
れた半導体基板全面に絶縁膜22(厳密に言うと2、3
層の絶縁膜が積層されている。)を形成した後、前記局
部配線の一部分を露出させるためコンタクトホール19
を異方性食刻により形成する。引き続き、前記コンタク
トホールを完全に詰め、前記絶縁膜上には任意の厚さを
もつ多結晶シリコン層を形成した後、前記マスクパター
ンP5を利用した食刻工程を行なうことにより各セル単
位に中心部ストリッジ電極30を形成する(図2A)。
た半導体基板全面にHSG多結晶シリコン層32を形成
するが、これは特定温度、特定圧力、すなわち、550
℃、1.0torrという条件下で通常のCVD法、例
えばLPCVD法により形成する。HSG多結晶シリコ
ン層の表面積は小さい半球形のグレーンにより従来のH
SGが形成されていない多結晶シリコン層の約2倍ぐら
い増加される。このとき、前記半球形のグレーンは約8
0nmの直径をもつので前記HSG多結晶シリコン層は
少なくとも80nmより厚くなければならないし、中心
部ストリッジ電極間の間隔の1/2より小さくなければ
ならない(図2B)。
刻マスクなしにHBrガスを用いて反応性イオン食刻R
IE法によりエッチバックされるが、これは各セル単位
でストリッジ電極を区分するため各中心部ストリッジ電
極30間の絶縁膜22表面が一部分露出されるまで行な
われる。このとき前記中心部ストリッジ電極の上面に塗
布されたHSG多結晶シリコン層は前記エッチバック工
程により完全に除去され、でこぼこなその表面の模様だ
けを前記中心部ストリッジ電極の表面に伝達する。前記
中心部ストリッジ電極の側面に塗布されたHSG多結晶
シリコン層はそのでこぼこさが緩慢な模様32aに形成
される。ストリッジ電極はその表面がでこぼこな前記中
心部ストリッジ電極30aと前記食刻工程後残ったHS
G多結晶シリコン層32aから構成される(図3C)。
に誘電体膜34を形成した後、多結晶シリコン層を半導
体基板全面に塗布しプレート電極36を形成することに
より完成される(図3D)。前述したメモリセルのキャ
パシタ製造方法は、セルキャパシタの有効面積拡張のた
めストリッジ電極の構造改善だけを依存せず、物質自体
の物理的性質を利用するので、デザインルールに係わら
ず簡単な工程でセルキャパシタを製造できる。だが、特
定温度や特定圧力のような製造条件を正確に合わせなく
てはならないので工程マージンがとても少なく、単位面
積当たりの有効増加面積は約2倍程度に限定される。
目的は、特定条件に係わらずセルキャパシタの有効面積
を増加させるためのキャパシタを含む高集積半導体メモ
リ装置の製造方法を提供することにある。
他の目的を達成するために、本発明によると、半導体基
板上に伝導層を形成し、前記伝導層上に食刻マスクを形
成した後、前記伝導層をエッチングし、前記食刻された
伝導層をセル単位で限定して第1電極を形成し、前記第
1電極上に誘電体膜および第2電極を形成することを特
徴とする高容量キャパシタを含む高集積半導体装置の製
造方法が提供される。
導性構造物を形成し、前記構造物上に食刻マスクを形成
した後、前記伝導性構造物をエッチングし第1電極部を
形成し、前記第1電極部上に誘電体膜および第2電極部
を形成することを特徴とする高容積キャパシタを含む高
集積半導体装置の製造方法が提供される。前記伝導性構
造物または伝導層は不純物が注入された多結晶シリコン
から構成されている。
コンを蒸着し、多結晶シリコン層を形成した後に不純物
を注入し形成することができる。伝導性構造物は例え
ば、半導体基板上に多結晶シリコンを蒸着し、多結晶シ
リコン層を形成した後、不純物を注入し、通常的なリソ
グラフィ工程によりパタニングし、所定形状のパターン
を形成させ収得する。
50℃の温度範囲でシランSiH4を熱分解させ蒸着す
る。多結晶シリコンは均一性、純度および経済性の面で
低圧CVD法により蒸着させることが望ましい。前記多
結晶シリコンを蒸着し多結晶シリコン層を形成した後、
不純物を注入し伝導層を形成する。次に、前記伝導層上
にレジストを塗布した後、通常的なリソグラフィ工程に
より前記レジストパターンを形成すると、前記レジスト
パターンをエッチング用マスクとして使用し、異方性食
刻方法により伝導性構造物である多結晶シリコンパター
ンを形成することができる。
板状に形成されたトレンチの内面に形成させることもで
きる。前記した伝導性構造物は単結晶シリコン基板の一
部上に形成される。例えば、シリコン基板にトレンチを
形成し、前記トレンチ内面部位にイオン注入を行ない伝
導性を付与する。前記トレンチ内面の不純物が注入され
た部位を本発明伝導性構造物として使用できる。
マスクは酸化シリコンアイルランドである。前記食刻マ
スクは前記伝導性構造物上または前記伝導層上にピンホ
ールを含む絶縁膜を形成し、前記ピンホール部位に食刻
マスクを形成し、前記絶縁膜を除去し形成することがで
きる。
である。シリコン窒化膜ではピンホールが形成されてい
る。本発明においては前記ピンホールの密度が適当な程
度になるように蒸着条件を設定することが望ましい。前
記シリコン窒化膜は、例えば700〜800℃の温度で
SiCl2 H2 +NH3 系を用いて低圧CVD法により
窒化シリコンを蒸着させ形成する。このように形成され
たシリコン窒化膜の厚さは30Å〜500Åであるもの
が望ましい。
造物または伝導層を酸化性雰囲気下に露出させ、前記伝
導性構造物または伝導層の表面部位を酸化させ食刻マス
クを形成させる。するとシリコン窒化膜のピンホールを
通じて、食刻マスクである酸化シリコンアイルランドが
形成される。また、シリコン窒化膜のピンホールの密度
が増加する。すなわち、酸化過程でシリコン窒化膜の消
耗により新しいピンホールが生じるか窒化膜に亀裂が生
じる。その結果、初めにシリコン窒化膜に形成されてい
るピンホールより多い酸化シリコンアイルランドが生成
される。
て多結晶シリコンを用いたときに顕著に現われる。前記
酸化工程は形成されたシリコン窒化膜の厚さや蒸着条件
により工程条件を変化させシリコン窒化膜が所定の酸化
シリコンアイルランド密度をもつようにすることが望ま
しい。シリコン窒化膜の厚さが薄いほど低い温度で短時
間内に酸化させなければならない。酸化工程は望ましく
は800〜950℃の温度で20〜40分間H2 Oの存
在下に遂行する。
的にエッチング除去する。前記酸化シリコンアイルラン
ドをマスクとして用いて、伝導性構造物または伝導層を
エッチングする。前記食刻マスクを用いて前記伝導性構
造物または伝導層をエッチングした後、前記食刻マスク
を除去することができる。前記食刻マスクが酸化シリコ
ンアイルランドの場合には、HFか緩衝されたHF混合
物を用いて除去することができる。
グした後、伝導性構造物または伝導層上に伝導性物質を
塗布することができる。または前記伝導層をセル単位で
限定し第1電極を形成した後、第1電極上に伝導性構造
物を塗布することもできる。前記伝導性構造物、伝導層
または第1電極を伝導性物質として塗布することによ
り、これら表面の荒さの程度を調整できる。
された多結晶シリコンである。前記多結晶シリコンは前
述したようなCVD法により蒸着した後、不純物を注入
する。このようにして収得した多結晶シリコン層の厚さ
は望ましくは50Å〜500Å程度である。また、非伝
導性であるポリシリコンパターンを形成した後、前記パ
ターンをエッチングさせた後に不純物を注入し、伝導性
を付与し前記第1電極部を形成することもできる。
形成した後、前記伝導層を異方性食刻し、前記伝導層を
セル単位で形成する。前記第1電極を形成させた後は、
前記第1電極上に誘電体膜および他の導電性材料を塗布
し第2電極を形成させる。本発明で用いられる誘電体膜
としては、例えば、Ta2 O5 膜、NO膜、ONO膜、
SiO2 膜またはSi3 N4 膜等である。
用いて形成させることができる。前記多結晶シリコンを
前記誘電体層上に蒸着させた後、イオン注入し伝導性を
付与し第2電極を収得する。
導体装置の製造方法によると、限定された特定条件を要
求しないので工程が簡単であり、有効セルキャパシタの
面積を制限なしに増加させられ、各種キャパシタに適用
できる。
って説明する。図4は本発明により製造された高容量キ
ャパシタを含む高集積半導体装置の斜視図である。図1
のマスクパターンを利用し製造した前記図4で示した本
発明の高集積半導体メモリ装置は、ソース領域14、ド
レーン領域16およびゲート電極18を備えたトランジ
スタと、前記トランジスタのソース領域とストリッジ電
極100を接続するための局部配線20、前記トランジ
スタのドレーン領域と接続するビットライン21および
本発明の方法により製造されたストリッジ電極100か
ら構成されている。
集積半導体メモリ装置の製造方法の第1実施例を説明す
る。図5Aは導電層40およびピンホールを含む絶縁膜
であるシリコン窒化膜42を形成する工程を図示したも
のである。まず、トランジスタのソース領域と接する局
部配線20とドレーン領域と接するビットラインが形成
されている半導体基板全面に絶縁膜22(厳密にいうと
一層で形成されず2、3層の絶縁膜が積層されてい
る。)を形成した後、前記局部配線の一部分を露出させ
るためのコンタクトホールを異方性食刻により形成す
る。引き続き、不純物が注入された多結晶シリコンのよ
うな導電物質を、例えば、低圧化学蒸着(LPCVD)
法を利用し前記コンタクトホールが形成されている結果
物全面に蒸着するので前記導電層40を形成する。前記
導電層40にシリコン窒化膜42を、30Å〜500Å
の厚さで蒸着させる。このとき、前記導電層の厚さは最
終的なセルキャパシタンスを決定する重要な要因にな
り、その厚さは、望ましくは、4000Å〜6000Å
である。また、前記窒化シリコン膜はピンホール9が多
く形成されているものほどセルキャパシタンスを増加さ
せられるので望ましい。前記ピンホールはシリコン窒化
膜に本来形成されているが、シリコン窒化膜を蒸着する
条件を調節し故意的に増加させることもできる。
ス増加は、前記ピンホールの故意的な増加により効果的
に達成できる。図5Bは前記シリコン窒化膜42のピン
ホールを通じてエッチングマスクである酸化シリコンア
イルランド44を形成する工程を図示したものである。
ピンホールを含む前記シリコン窒化膜42が形成された
導電層40を酸素O2 雰囲気のような酸化性雰囲気下に
露出させ、前記導電層40の表面部位を酸化させると前
記ピンホールまたはシリコン窒化膜の亀裂部分に酸化シ
リコンアイルランドSiO2 44が生成される。これは
群島をなすように全体シリコン窒化膜にかけて任意の模
様、任意の数に形成される。
シリコン窒化膜42または前記多結晶シリコンから構成
された導電層40表面部位のシリコン原子と、酸素O2
雰囲気から基板に供給される酸素原子が結合して形成さ
れたもので、前記シリコン窒化膜の間でも原子結合が弱
い部分、例えばピンホールか亀裂が生成された部分で手
軽に形成され群島をなすが、その大きさは最小フィーチ
ャサイズよりもっと小さい。
りさらに他のピンホール9や亀裂が前記シリコン窒化膜
に生成されたりもするが、酸化シリコンアイルランド4
4の形成のためのさらに他の良い場所として提供され
る。図5Cはエッチングマスクとして酸化シリコンアイ
ルランド44を利用した異方性食刻工程を図示したもの
である。シリコン窒化膜全体にかけて群島のように前記
酸化シリコンアイルランド44が形成されている結果物
をシリコン窒化膜除去のための湿式食刻エッチング液に
漬けるので前記酸化シリコンアイルランド44だけ残さ
れる。引き続き、残された前記酸化シリコンアイルラン
ド44を食刻マスクとして前記導電層40を任意の深さ
ほど異方性食刻するが、前記深さは食刻を進行する時間
および食刻エッチング液の濃度を調節し変化することが
でき、その変化はセルキャパシタンス変化に重要な要因
として作用するので、希望するセルキャパシタンス変化
により前記深さを調節しなければならない。次に、HF
か緩衝されたHF混合物を用いて前記酸化シリコンアイ
ルランド44を除去する。
であるストリッジ電極100を形成する工程を図示した
ものである。前記異方性食刻によりその表面が蜂の巣模
様で形成された導電層全面にフォトレジストを塗布した
後、前記マスクパターンP5を利用しフォトレジストパ
ターン70を形成し、前記フォトレジストパターンを食
刻マスクで前記第1導電層を部分的に異方性食刻するの
で、各セル単位で限定された第1電極であるストリッジ
電極100を完成する。
極120を形成する工程を図示したものである。ストリ
ッジ電極100が形成されている半導体基板全面に高誘
電物質で、例えば、Ta2 O5 のような物質で誘電体膜
110を形成し、前記誘電体膜全面に不純物がドープさ
れた多結晶シリコンのような導電物質を蒸着しプレート
電極120を形成することにより、ストリッジ電極10
0、誘電体膜110およびプレート電極120を備える
セルキャパシタを完成する。
た高集積半導体メモリ装置の斜視図である。これは、前
記図4と比較したときストリッジ電極模様を除外する
と、全部同じ構造からなっている。図8A〜図9Eを参
照し、本発明による高集積半導体装置を製造するための
第2実施例の方法を説明する。
造物50およびピンホールを含む絶縁膜であるシリコン
窒化膜42を形成する工程を図示したものである。前記
第1実施例で説明したような方法で導電層を形成した
後、前記マスクパターンP5を利用し各セル単位で限定
された導電層パターンを形成し伝導性構造物50を収得
する。これは、前記導電層をパターン化せずに工程を進
行した第1実施例とは別の方法である。引き続き、結果
物全面にシリコン窒化膜42を30Å〜500Å程度の
厚さで形成する。前記シリコン窒化膜は前記第1実施例
で言及したものと同一である。
形成する工程を図示したものである。前記シリコン窒化
膜42が形成されている伝導性構造物50で酸素O2 雰
囲気に露出させ伝導性構造物50の表面部位を酸化させ
ると、前記窒化膜全体にかけて任意の模様、任意の大き
さである酸化シリコンアイルランド44が群島をなすよ
うに形成される。
る工程を図示したものである。酸化シリコンアイルラン
ド44が形成されている伝導性構造物50を食刻エッチ
ング液に漬けシリコン窒化膜42を除去すると、エッチ
ングマスクである前記酸化シリコンアイルランド44だ
けが残る。図9Dは前記伝導性構造物50を部分的に食
刻する工程を図示したものである。酸化膜44が残って
いる伝導性構造物を等方性食刻させると、前記伝導性構
造物50は全体的にでこぼこな表面になるようにその表
面部位が部分的に除去される。これは前記酸化シリコン
アイルランド44と伝導性構造物が前記等方性食刻に対
して他の食刻率をもつので可能である。前記等方性工程
は湿式方法や乾式方法のうちいずれか1つを任意に選択
し進行することが可能であり、食刻エッチング液の濃度
および食刻時間を調節し伝導性構造物表面のでこぼこな
程度を調節できる。
造物50の上部の表面だけではなくその側面まで食刻す
るので、その全体の模様が従来のHSG多結晶シリコン
層と似るようになる。従来のHSG多結晶シリコン層は
帽子模様の半球で形成されているが、前記第1導電層の
表面はコップ模様の半球から形成される。従来のHSG
多結晶シリコン層は中心部ストリッジ電極全面(特定条
件下の特定方法)により形成された後、再び食刻工程を
行なう。すなわち、そのでこぼこな模様を中心部ストリ
ッジ電極に伝達する工程を追加しなければならないが、
本発明は前記酸化シリコンアイルランド44が形成され
た伝導性構造物50を等方性食刻に露出させるだけで良
いので工程がもっと簡単である。
電極120を形成する工程を図示したものである。HF
または緩衝されたHF混合物を用いて酸化シリコンアイ
ルランド44を除去しストリッジ電極100を形成した
後、前記ストリッジ電極100が形成された半導体基板
全面に誘電体膜110を形成し、引き続き不純物が注入
された多結晶シリコンのような導電物質を蒸着し、スト
リッジ電極100、誘電体膜110およびプレート電極
120を備えたセルキャパシタを完成する。
AA’線断面図に対応する本発明の方法の他の実施例を
説明する高集積半導体メモリ装置の断面図である。前記
第1実施例および第2実施例の方法で形成されたストリ
ッジ電極に50Å〜500Å程度の厚さで導電性物質を
蒸着する。例えば、不純物が注入された多結晶シリコン
を追加して蒸着し、前記表面の荒さの程度を調節したも
のである。
り収得した前記ストリッジ電極表面の荒さの程度を緩和
し漏泄電流等の問題を予防するためのものである。前記
図10は前記図9Dで言及したように、伝導性構造物を
エッチングし第1電極を形成した後に、導電性物質を蒸
着しパタニングして収得した高集積半導体装置を示した
ものであり、前記図11は前記図5Cで言及したような
導電層を部分的に食刻した後、各セル単位でパタニング
する前に前記導電物質を蒸着した場合であり、前記図1
2は前記図6Dで言及したような、導電層を各セル単位
で限定した後収得した第1電極上に前記導電物質を蒸着
してパタニングする場合である。
された高集積半導体装置の断面図である。図13〜図1
7はそれぞれ2次元的なスタック型キャパシタ、シリン
ダ型キャパシタ、ピン構造キャパシタ、単結晶シリコン
基板上に形成されたトレンチの内面部位を伝導性構造物
として用いたトレンチキャパシタおよびスタック−トレ
ンチキャパシタを含む半導体メモリ装置を示す。
は、特定条件を備えなければならないので工程マージン
が少なく、セルキャパシタンスの増加に限界を見せた従
来のHSGストリッジ電極形成方法に比べて、物質の物
性自体を利用しながらも限定された特定条件がない。ま
た、本発明の方法は工程が簡単であり、有効キャパシタ
面積拡張を自由にできる。また、前記本発明で言及した
方法が色々なキャパシタ、例えばシリンダ型キャパシ
タ、ボックス構造キャパシタ、ホロー構造キャパシタと
ピン構造キャパシタ等のスタック型キャパシタ、スタッ
ク−トレンチ型キャパシタおよびトレンチ型キャパシタ
等に適用できるのは当然である。
のではなく、本発明の精神を逸脱しない範囲で種々の改
変をなしうることはもちろんである。
の概略構成図である。
従来の高集積半導体装置のキャパシタ製造方法を説明す
る断面図である。
従来の高集積半導体装置のキャパシタ製造方法を説明す
る断面図である。
導体装置の斜視図である。
する本発明の第1実施例による高集積半導体装置を製造
するための方法を説明する断面図である。
本発明の第1実施例による高集積半導体装置を製造する
ための方法を説明する断面図である。
導体装置の斜視図である。
する本発明の第2実施例による高集積半導体装置を製造
するための方法を説明する断面図である。
本発明の第2実施例による高集積半導体装置を製造する
ための方法を説明する断面図である。
の他の実施例を説明する高集積半導体装置の断面図であ
る。
の他の実施例を説明する高集積半導体装置の断面図であ
る。
の他の実施例を説明する高集積半導体装置の断面図であ
る。
装置の断面図である。
装置の断面図である。
装置の断面図である。
装置の断面図である。
装置の断面図である。
ン 9 ピンホール 14 ソース領域 16 ドレーン領域 18 ゲート電極 19 コンタクトホール 20 局部配線 21 ビットライン 22 絶縁膜 30、100 ストリッジ電極 32 HSG多結晶シリコン層 34、110 誘電体膜 36、120 プレート電極 40 導電層 42 ピンホールを含む絶縁膜 44 酸化シリコンアイルランド 50 伝導性構造物
Claims (22)
- 【請求項1】 半導体基板上に伝導層を形成し、前記伝
導層上に食刻マスクを形成した後、前記伝導層をエッチ
ングし、前記食刻された伝導層をセル単位で限定して第
1電極を形成し、前記第1電極上に誘電体膜および第2
電極を形成する段階を含むことを特徴とする高容量キャ
パシタをもつ高集積半導体装置の製造方法。 - 【請求項2】 前記食刻マスクが酸化シリコンアイルラ
ンドであることを特徴とする請求項1記載の高集積半導
体装置の製造方法。 - 【請求項3】 前記伝導層を異方性エッチングすること
を特徴とする請求項1記載の高容積キャパシタをもつ高
集積半導体装置の製造方法。 - 【請求項4】 前記食刻マスクは前記構造物上にピンホ
ールを含む絶縁膜を形成し、前記ピンホールに食刻マス
クを形成し、前記絶縁膜を除去し形成したことを特徴と
する請求項1記載の半導体装置の製造方法。 - 【請求項5】 前記絶縁膜がシリコン窒化膜であること
をを特徴とする請求項4記載の半導体装置の製造方法。 - 【請求項6】 前記食刻マスクは前記ピンホールを含む
絶縁膜が形成された伝導層を酸化性雰囲気下に露出さ
せ、前記伝導層の表面部位を参加させ形成することを特
徴とする請求項4記載の半導体装置の製造方法。 - 【請求項7】 前記伝導層をエッチングした後、前記食
刻マスクを湿式エッチングさせ除去することを特徴とす
る請求項1記載の半導体装置の製造方法。 - 【請求項8】 前記伝導層をエッチングした後、前記伝
導層上に、または前記伝導層をセル単位で限定して第1
電極を形成した後、第1電極上に導電性物質を塗布する
ことを特徴とする請求項1記載の半導体装置の製造方
法。 - 【請求項9】 前記伝導層は半導体基板に多結晶シリコ
ンを蒸着した後、不純物を注入し形成された多結晶シリ
コン層であることを特徴とする請求項1記載の半導体装
置の製造方法。 - 【請求項10】 前記伝導層をシリコン基板に形成され
たトレンチの内面上に形成させることを特徴とする請求
項1記載の半導体装置の製造方法。 - 【請求項11】 前記伝導層上にフォトレジストパター
ンを形成した後、セル単位で異法性エッチングし、前記
伝導層を限定することを特徴とする請求項1記載の半導
体装置の製造方法。 - 【請求項12】 半導体基板上に伝導性構造物を形成
し、前記構造物上に食刻マスクを形成した後、前記伝導
性構造物をエッチングし第1電極部を形成し、前記第1
電極部上に誘電体膜および第2電極部を形成する段階を
含むことを特徴とする高容積キャパシタをもつ高集積半
導体装置の製造方法。 - 【請求項13】 前記伝導性構造物を等方性エッチング
することを特徴とする請求項12記載の高容積キャパシ
タをもつ高集積半導体装置の製造方法。 - 【請求項14】 前記食刻マスクが酸化シリコンアイル
ランドであることを特徴とする請求項12記載の高集積
半導体装置の製造方法。 - 【請求項15】 前記食刻マスクは前記伝導性構造物上
にピンホールを含む絶縁膜を形成し、前記ピンホールに
食刻マスクを形成し、前記絶縁膜を除去し形成したこと
を特徴とする請求項12記載の高集積半導体装置の製造
方法。 - 【請求項16】 前記絶縁膜がシリコン窒化膜であるこ
とを特徴とする請求項15記載の高集積半導体装置の製
造方法。 - 【請求項17】 前記食刻マスクはピンホールを含む絶
縁膜が形成されている前記伝導性構造物を酸化性雰囲気
下に露出させ、前記伝導性構造物の表面を酸化させ形成
することを特徴とする請求項15記載の高集積半導体装
置の製造方法。 - 【請求項18】 前記伝導性構造物をエッチングした
後、前記食刻マスクを湿式エッチングさせ除去する工程
を追加として含むことを特徴とする請求項12記載の高
集積半導体装置の製造方法。 - 【請求項19】 前記伝導性構造物をエッチングした
後、前記伝導性構造物上に伝導性物質を塗布する工程を
追加として含むことを特徴とする請求項12記載の高集
積半導体装置の製造方法。 - 【請求項20】 前記伝導性構造物は半導体基板に多結
晶シリコンを蒸着した後不純物を注入し、通常的なリソ
グラフィ工程によりパタニングし形成された多結晶シリ
コンパターンであることを特徴とする請求項12記載の
高容積キャパシタをもつ高集積半導体装置の製造方法。 - 【請求項21】 前記構造物をシリコン基板に形成され
たトレンチの内面上に形成させることを特徴とする請求
項20記載の高集積半導体装置の製造方法。 - 【請求項22】 前記伝導性構造物が半導体基板上に形
成されたトレンチの内面部位であることを特徴とする請
求項12記載の高集積半導体装置の製造方法。
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