JPH05226609A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05226609A JPH05226609A JP4023570A JP2357092A JPH05226609A JP H05226609 A JPH05226609 A JP H05226609A JP 4023570 A JP4023570 A JP 4023570A JP 2357092 A JP2357092 A JP 2357092A JP H05226609 A JPH05226609 A JP H05226609A
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode
- etching
- oxide film
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 キャパシタの電極表面に容易且つ再現性良く
微細な凹凸形状を形成し、コンパクトで大容量のキャパ
シタを利用した集積度の高い半導体装置が実現できるこ
とを目的とする。 【構成】 下部電極の材料として多結晶体１０９を用
い、多結晶体１０９の結晶粒界を選択的にエッチングし
凹凸面を形成する。
微細な凹凸形状を形成し、コンパクトで大容量のキャパ
シタを利用した集積度の高い半導体装置が実現できるこ
とを目的とする。 【構成】 下部電極の材料として多結晶体１０９を用
い、多結晶体１０９の結晶粒界を選択的にエッチングし
凹凸面を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にＤＲＡＭ等におけるキャパシタの形成方法に
関する。
係り、特にＤＲＡＭ等におけるキャパシタの形成方法に
関する。
【０００２】
【従来の技術】近年、ＭＯＳダイナミックランダムアク
セスメモリ（ＤＲＡＭ）等に代表される半導体装置にお
いては、世代毎に素子の微細化及び高集積化が進み、製
造技術に対する要求も厳しくなる一方である。ＤＲＡＭ
の構成要素であるＭＯＳキャパシタも例外ではなく、従
来構造ではもはや必要な容量を確保しながら寸法縮小を
図ることは限界に近付きつつある。
セスメモリ（ＤＲＡＭ）等に代表される半導体装置にお
いては、世代毎に素子の微細化及び高集積化が進み、製
造技術に対する要求も厳しくなる一方である。ＤＲＡＭ
の構成要素であるＭＯＳキャパシタも例外ではなく、従
来構造ではもはや必要な容量を確保しながら寸法縮小を
図ることは限界に近付きつつある。
【０００３】メモリキャパシタの容量Ｃｓは、電極間距
離をｄ、極間誘電体の誘電率をε、対向電極面積をＳと
すると、Ｃｓ＝εＳ／ｄで表される。素子全体としての
占有面積を増大させることなく、実質的な対向電極面積
Ｓの増大を図る方法として、多結晶シリコン等の電極を
他の素子や素子分離領域の上に積み重ねて、その表面を
酸化した後、さらにもう一方の電極を形成する、所謂ス
タックトキャパシタ技術や半導体基板の表面に深い溝を
掘り、その内壁を電極として用いる、所謂トレンチキャ
パシタ技術は不可欠である。
離をｄ、極間誘電体の誘電率をε、対向電極面積をＳと
すると、Ｃｓ＝εＳ／ｄで表される。素子全体としての
占有面積を増大させることなく、実質的な対向電極面積
Ｓの増大を図る方法として、多結晶シリコン等の電極を
他の素子や素子分離領域の上に積み重ねて、その表面を
酸化した後、さらにもう一方の電極を形成する、所謂ス
タックトキャパシタ技術や半導体基板の表面に深い溝を
掘り、その内壁を電極として用いる、所謂トレンチキャ
パシタ技術は不可欠である。
【０００４】しかし、これらの技術のみで次々世代以降
のＤＲＡＭに予想される要求に応えようとすると、キャ
パシタ電極を高く積み上げた凹凸の大きなスタック構造
やアスペクト比が２０〜３０もあるような狭くて深いト
レンチを形成することが必要となり実現が極めて困難に
なってしまう。
のＤＲＡＭに予想される要求に応えようとすると、キャ
パシタ電極を高く積み上げた凹凸の大きなスタック構造
やアスペクト比が２０〜３０もあるような狭くて深いト
レンチを形成することが必要となり実現が極めて困難に
なってしまう。
【０００５】そこで、６４Ｍｂｉｔ世代以降のＤＲＡＭ
に対応する技術として、誘電率εの高い物質、例えばＴ
ａ2 Ｏ5 膜等を極間誘電体として用いることや極めて高
純度の水や薬品及び清浄度の高いクリーンルーム等を駆
使して１０ｎｍ以下の極めて薄く信頼性の高いシリコン
酸化膜を適用し電極間距離ｄを小さくするなどの方法に
より十分な容量Ｃｓを確保することが検討されている。
に対応する技術として、誘電率εの高い物質、例えばＴ
ａ2 Ｏ5 膜等を極間誘電体として用いることや極めて高
純度の水や薬品及び清浄度の高いクリーンルーム等を駆
使して１０ｎｍ以下の極めて薄く信頼性の高いシリコン
酸化膜を適用し電極間距離ｄを小さくするなどの方法に
より十分な容量Ｃｓを確保することが検討されている。
【０００６】これらの技術には、リーク電流特性などの
信頼性の問題や設備上の実現性などの課題が残されてお
り、また、例えそれらが克服されても、それらにより期
待できる容量増大効果だけではまだ不十分で、さらに新
しい技術の開発が望まれている。
信頼性の問題や設備上の実現性などの課題が残されてお
り、また、例えそれらが克服されても、それらにより期
待できる容量増大効果だけではまだ不十分で、さらに新
しい技術の開発が望まれている。
【０００７】そこで、従来、占有面積を増大させること
なく、対向電極面積Ｓを増大する方法として、第１電極
の表面に極めて細かい凹凸を形成し、その凹凸に沿う様
に誘電体膜を形成した後、さらに誘電体膜の凹凸に合う
ようにもう一方の第２電極を形成していた。
なく、対向電極面積Ｓを増大する方法として、第１電極
の表面に極めて細かい凹凸を形成し、その凹凸に沿う様
に誘電体膜を形成した後、さらに誘電体膜の凹凸に合う
ようにもう一方の第２電極を形成していた。
【０００８】ところで、第１電極の表面を粗面化する方
法には２通り考えられる。つまり、第１電極成膜時に凹
凸を形成する方式と、通常方法での電極形成後、凹凸を
加工する方式である。前者の例としては、減圧ＣＶＤ法
による多結晶シリコン成膜時の温度条件を５５０〜６０
０℃にすると、５００〜２０００オングストロ−ム程度
の周期の半球状の凹凸が表面に形成されることが報告さ
れている。この方法を用いることによる面積増加効果は
原理的に２倍であった。
法には２通り考えられる。つまり、第１電極成膜時に凹
凸を形成する方式と、通常方法での電極形成後、凹凸を
加工する方式である。前者の例としては、減圧ＣＶＤ法
による多結晶シリコン成膜時の温度条件を５５０〜６０
０℃にすると、５００〜２０００オングストロ−ム程度
の周期の半球状の凹凸が表面に形成されることが報告さ
れている。この方法を用いることによる面積増加効果は
原理的に２倍であった。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来の第１電極成膜時に凹凸を形成する方法において
は、プロセスとしての制御性に乏しく、温度条件が僅か
に変化したり、あるいは同じ炉の中でも基板の位置によ
って凹凸形状が変ってしまうため、容量Ｃｓの再現性を
確保することが困難であるという問題点があった。
た従来の第１電極成膜時に凹凸を形成する方法において
は、プロセスとしての制御性に乏しく、温度条件が僅か
に変化したり、あるいは同じ炉の中でも基板の位置によ
って凹凸形状が変ってしまうため、容量Ｃｓの再現性を
確保することが困難であるという問題点があった。
【００１０】一方、電極形成後、凹凸を加工する方法に
おいては、反応性イオンエッチングにより微細な凹凸を
加工することが考えられるが、エッチングマスクに十分
微細なパターンを形成する方法がないこと、さらにエッ
チングマスクのパターニングができたとしても、マスク
のパターン化工程、電極のエッチング工程及びマスク除
去工程が必要となりキャパシタ形成工程が大幅に煩雑化
するという問題点があった。
おいては、反応性イオンエッチングにより微細な凹凸を
加工することが考えられるが、エッチングマスクに十分
微細なパターンを形成する方法がないこと、さらにエッ
チングマスクのパターニングができたとしても、マスク
のパターン化工程、電極のエッチング工程及びマスク除
去工程が必要となりキャパシタ形成工程が大幅に煩雑化
するという問題点があった。
【００１１】併せて、反応性イオンエッチングなどの方
向性エッチングは必ず基板表面に対して垂直にエッチン
グが進むので、スタックトキャパシタやトレンチ型キャ
パシタの側壁には効果がなく実現性に乏しいという問題
点があった。
向性エッチングは必ず基板表面に対して垂直にエッチン
グが進むので、スタックトキャパシタやトレンチ型キャ
パシタの側壁には効果がなく実現性に乏しいという問題
点があった。
【００１２】本発明の目的は、上述した問題点に鑑み、
キャパシタの電極表面に容易且つ再現性良く微細な凹凸
形状を形成し、コンパクトで大容量のキャパシタを利用
した集積度の高い半導体装置が実現できる半導体装置の
製造方法を提供するものである。
キャパシタの電極表面に容易且つ再現性良く微細な凹凸
形状を形成し、コンパクトで大容量のキャパシタを利用
した集積度の高い半導体装置が実現できる半導体装置の
製造方法を提供するものである。
【００１３】
【課題を解決するための手段】本発明は上述した目的を
達成するため、半導体基板上に下部電極，誘電体膜，上
部電極を順次積層して成るキャパシタを有する半導体装
置の製造方法において、前記下部電極の材料として多結
晶体を用い、前記多結晶体の結晶粒界を選択的にエッチ
ングし凹凸面を形成するものであり、前記凹凸面を少な
くともハロゲンを含むガスによるダウンフローエッチン
グにより形成するものである。
達成するため、半導体基板上に下部電極，誘電体膜，上
部電極を順次積層して成るキャパシタを有する半導体装
置の製造方法において、前記下部電極の材料として多結
晶体を用い、前記多結晶体の結晶粒界を選択的にエッチ
ングし凹凸面を形成するものであり、前記凹凸面を少な
くともハロゲンを含むガスによるダウンフローエッチン
グにより形成するものである。
【００１４】
【作用】本発明においては、多結晶体の結晶粒界を選択
的にエッチングするので、深くて急峻な凹凸が容易且つ
再現性良く多数形成される。よって、キャパシタの占有
面積を増加させることなくその有効対向電極面積が大幅
に増大する。
的にエッチングするので、深くて急峻な凹凸が容易且つ
再現性良く多数形成される。よって、キャパシタの占有
面積を増加させることなくその有効対向電極面積が大幅
に増大する。
【００１５】また、凹凸面をダウンフローエッチングに
より形成するので、マスクパターン形成工程及びマスク
除去工程がなくなり、製造工程が簡単になる。
より形成するので、マスクパターン形成工程及びマスク
除去工程がなくなり、製造工程が簡単になる。
【００１６】
【実施例】以下、本発明の半導体装置の製造方法に係わ
る実施例を図１乃至図３に基づいて詳細に説明する。
る実施例を図１乃至図３に基づいて詳細に説明する。
【００１７】図１に第１実施例におけるスタック形メモ
リセル構造のＤＲＡＭの製造工程図を示す。
リセル構造のＤＲＡＭの製造工程図を示す。
【００１８】同図によれば、先ず、不純物濃度１０15〜
１０16ｃｍ-2程度のｐ−型シリコン基板１０１表面部の
素子分離領域に通常のＬＯＣＯＳ法により素子分離絶縁
膜１０２を形成する。そして、全面に熱酸化法により膜
厚１００ｎｍの酸化シリコン膜及び膜厚３５０ｎｍの多
結晶シリコン膜を順次堆積した後、これらをフォトリソ
法及び反応性イオンエッチング法によりパターニング
し、ゲート絶縁膜１０３及びゲート電極１０４を夫々形
成する。さらに、このゲート電極１０４をマスクとして
Ａｓイオンをイオン注入し、ｐ−型シリコン基板１０１
表面部のゲート電極１０４の両側にｎ−型拡散層１０５
からなるソース／ドレイン領域を形成し、スイッチング
トランジスタとしてのＭＯＳＦＥＴを形成する（図１
ａ）。
１０16ｃｍ-2程度のｐ−型シリコン基板１０１表面部の
素子分離領域に通常のＬＯＣＯＳ法により素子分離絶縁
膜１０２を形成する。そして、全面に熱酸化法により膜
厚１００ｎｍの酸化シリコン膜及び膜厚３５０ｎｍの多
結晶シリコン膜を順次堆積した後、これらをフォトリソ
法及び反応性イオンエッチング法によりパターニング
し、ゲート絶縁膜１０３及びゲート電極１０４を夫々形
成する。さらに、このゲート電極１０４をマスクとして
Ａｓイオンをイオン注入し、ｐ−型シリコン基板１０１
表面部のゲート電極１０４の両側にｎ−型拡散層１０５
からなるソース／ドレイン領域を形成し、スイッチング
トランジスタとしてのＭＯＳＦＥＴを形成する（図１
ａ）。
【００１９】次いで、全面にＣＶＤ法により膜厚６００
ｎｍ程度の酸化シリコン膜１０６を堆積した後、フォト
リソ法及び反応性イオンエッチングによりｎ−型拡散層
１０５所定部上の酸化シリコン膜１０６を開口しストレ
ージノードコンタクト１０７を形成する（図１ｂ）。
ｎｍ程度の酸化シリコン膜１０６を堆積した後、フォト
リソ法及び反応性イオンエッチングによりｎ−型拡散層
１０５所定部上の酸化シリコン膜１０６を開口しストレ
ージノードコンタクト１０７を形成する（図１ｂ）。
【００２０】さらに、全面に６５０℃前後の温度で減圧
ＣＶＤ法により膜厚が４００ｎｍの多結晶シリコン膜１
０９を堆積し、この多結晶シリコン膜１０９に熱拡散法
により不純物濃度が１０16ｃｍ-2となるように燐をドー
ピングする。その後、多結晶シリコン膜１０９をフォト
リソ法及び方向性エッチングによりパターニングし、ス
トレージノードコンタクト１０７を含む領域上にキャパ
シタ下部電極を形成する（図１ｃ）。
ＣＶＤ法により膜厚が４００ｎｍの多結晶シリコン膜１
０９を堆積し、この多結晶シリコン膜１０９に熱拡散法
により不純物濃度が１０16ｃｍ-2となるように燐をドー
ピングする。その後、多結晶シリコン膜１０９をフォト
リソ法及び方向性エッチングによりパターニングし、ス
トレージノードコンタクト１０７を含む領域上にキャパ
シタ下部電極を形成する（図１ｃ）。
【００２１】次に、希フッ酸処理により多結晶シリコン
膜１０９表面の自然酸化膜を除去した後、ＣＦ4 ガスを
２．４５ＧＨｚ、６００Ｗの高周波電力により分解及び
励起し、その励起種をｐ−型シリコン基板１０１上に輸
送する、所謂ダウンフロープロセスによりキャパシタ下
部電極である多結晶シリコン膜１０９の結晶粒界を選択
的に深さ３００ｎｍエッチングし、表面に深くて急峻な
凹凸を多数形成する。このとき、エッチング条件とし
て、ＣＦ4 ガス流量を５００ｓｃｃｍ、圧力を０．３Ｔ
ｏｒｒとする（図１ｄ）。
膜１０９表面の自然酸化膜を除去した後、ＣＦ4 ガスを
２．４５ＧＨｚ、６００Ｗの高周波電力により分解及び
励起し、その励起種をｐ−型シリコン基板１０１上に輸
送する、所謂ダウンフロープロセスによりキャパシタ下
部電極である多結晶シリコン膜１０９の結晶粒界を選択
的に深さ３００ｎｍエッチングし、表面に深くて急峻な
凹凸を多数形成する。このとき、エッチング条件とし
て、ＣＦ4 ガス流量を５００ｓｃｃｍ、圧力を０．３Ｔ
ｏｒｒとする（図１ｄ）。
【００２２】しかる後、ＣＶＤ法により全面にキャパシ
タ絶縁膜となる酸化タンタル膜１１０を２０ｎｍ厚堆積
した後、これをパターニングし、多結晶シリコン膜１０
９の表面上に残す。最後に、キャパシタ上部電極として
タングステン膜１１１を全面に堆積した後、これを通常
のフォトリソ法を用いてパターニングし、酸化タンタル
膜１１０の表面上に残す。かくして、ＤＲＡＭが完成す
る（図１ｅ）。
タ絶縁膜となる酸化タンタル膜１１０を２０ｎｍ厚堆積
した後、これをパターニングし、多結晶シリコン膜１０
９の表面上に残す。最後に、キャパシタ上部電極として
タングステン膜１１１を全面に堆積した後、これを通常
のフォトリソ法を用いてパターニングし、酸化タンタル
膜１１０の表面上に残す。かくして、ＤＲＡＭが完成す
る（図１ｅ）。
【００２３】このようにして形成されたＤＲＡＭキャパ
シタの容量を測定した結果、結晶粒界をエッチングする
工程を含まない場合と比較して、その容量は２倍にな
る。これは、ある容量を確保するために必要な電極の大
きさが２分の１で済むことを意味する。つまり、キャパ
シタ電極の占有面積が小さく、或いはそのスタックトキ
ャパシタの高さが低くても十分な容量が得られるので、
製造工程が簡素化され、ＤＲＡＭの高集積化が可能にな
る。
シタの容量を測定した結果、結晶粒界をエッチングする
工程を含まない場合と比較して、その容量は２倍にな
る。これは、ある容量を確保するために必要な電極の大
きさが２分の１で済むことを意味する。つまり、キャパ
シタ電極の占有面積が小さく、或いはそのスタックトキ
ャパシタの高さが低くても十分な容量が得られるので、
製造工程が簡素化され、ＤＲＡＭの高集積化が可能にな
る。
【００２４】図２に第２実施例におけるスタック形メモ
リセル構造のＤＲＡＭの製造工程図を示す。
リセル構造のＤＲＡＭの製造工程図を示す。
【００２５】同図によれば、先ず、不純物濃度１０15〜
１０16ｃｍ-2程度のｐ−型シリコン基板２０１表面部の
素子分離領域に通常のＬＯＣＯＳ法により素子分離絶縁
膜２０２を形成する。そして、全面に熱酸化法により膜
厚１００ｎｍの酸化シリコン膜及び膜厚３５０ｎｍの多
結晶シリコン膜を順次堆積した後、これらをフォトリソ
法及び反応性イオンエッチング法によりパターニング
し、ゲート絶縁膜２０３及びゲート電極２０４を夫々形
成する。さらに、このゲート電極２０４をマスクとして
Ａｓイオンをイオン注入し、ｐ−型シリコン基板２０１
表面部のゲート電極２０４の両側にｎ−型拡散層２０５
からなるソース／ドレイン領域を形成し、スイッチング
トランジスタとしてのＭＯＳＦＥＴを形成する（図２
ａ）。
１０16ｃｍ-2程度のｐ−型シリコン基板２０１表面部の
素子分離領域に通常のＬＯＣＯＳ法により素子分離絶縁
膜２０２を形成する。そして、全面に熱酸化法により膜
厚１００ｎｍの酸化シリコン膜及び膜厚３５０ｎｍの多
結晶シリコン膜を順次堆積した後、これらをフォトリソ
法及び反応性イオンエッチング法によりパターニング
し、ゲート絶縁膜２０３及びゲート電極２０４を夫々形
成する。さらに、このゲート電極２０４をマスクとして
Ａｓイオンをイオン注入し、ｐ−型シリコン基板２０１
表面部のゲート電極２０４の両側にｎ−型拡散層２０５
からなるソース／ドレイン領域を形成し、スイッチング
トランジスタとしてのＭＯＳＦＥＴを形成する（図２
ａ）。
【００２６】次に、全面にＣＶＤ法により酸化シリコン
膜２０６を堆積した後、フォトリソ法及び反応性イオン
エッチングによりｎ−型拡散層２０５所定部上の酸化シ
リコン膜２０６を開口しストレージノードコンタクト２
０７を形成する（図２ｂ）。その後、全面に膜厚５０ｎ
ｍの窒化チタン膜２０８を堆積し、さらにこの上に膜厚
３５０ｎｍの多結晶シリコン膜２０９を堆積し、多結晶
シリコン膜２０９に熱拡散法による燐のドーピングを行
なう。そして、多結晶シリコン膜２０９及び窒化チタン
膜２０８をフォトリソ法及び方向性エッチングにより順
次パターニングし、キャパシタ下部電極を形成する（図
２ｃ）。
膜２０６を堆積した後、フォトリソ法及び反応性イオン
エッチングによりｎ−型拡散層２０５所定部上の酸化シ
リコン膜２０６を開口しストレージノードコンタクト２
０７を形成する（図２ｂ）。その後、全面に膜厚５０ｎ
ｍの窒化チタン膜２０８を堆積し、さらにこの上に膜厚
３５０ｎｍの多結晶シリコン膜２０９を堆積し、多結晶
シリコン膜２０９に熱拡散法による燐のドーピングを行
なう。そして、多結晶シリコン膜２０９及び窒化チタン
膜２０８をフォトリソ法及び方向性エッチングにより順
次パターニングし、キャパシタ下部電極を形成する（図
２ｃ）。
【００２７】次に、希フッ酸処理により多結晶シリコン
膜２０９表面の自然酸化膜を除去した後、ＣＦ4 ガスを
２．４５ＧＨｚ、６００Ｗの高周波電力により分解及び
励起し、その励起種をｐ−型シリコン基板２０１上に輸
送するダウンフロープロセスによりキャパシタ下部電極
である多結晶シリコン膜２０９の結晶粒界を下地の窒化
チタン膜２０８が露出するまで選択的に深さ３５０ｎｍ
エッチングし、深くて急峻な凹凸を多数形成する（図２
ｄ）。
膜２０９表面の自然酸化膜を除去した後、ＣＦ4 ガスを
２．４５ＧＨｚ、６００Ｗの高周波電力により分解及び
励起し、その励起種をｐ−型シリコン基板２０１上に輸
送するダウンフロープロセスによりキャパシタ下部電極
である多結晶シリコン膜２０９の結晶粒界を下地の窒化
チタン膜２０８が露出するまで選択的に深さ３５０ｎｍ
エッチングし、深くて急峻な凹凸を多数形成する（図２
ｄ）。
【００２８】しかる後、ＣＶＤ法により全面にキャパシ
タ絶縁膜となる酸化タンタル膜２１０を２０ｎｍ厚堆積
した後、これをパターニングし、多結晶シリコン膜２０
９及び窒化チタン膜２０８の表面上に残す。最後に、キ
ャパシタ上部電極としてタングステン膜２１１を全面に
堆積した後、これを通常のフォトリソ法を用いてパター
ニングし、酸化タンタル膜２１０の表面上に残す。かく
して、ＤＲＡＭを完成する（図２ｅ）。
タ絶縁膜となる酸化タンタル膜２１０を２０ｎｍ厚堆積
した後、これをパターニングし、多結晶シリコン膜２０
９及び窒化チタン膜２０８の表面上に残す。最後に、キ
ャパシタ上部電極としてタングステン膜２１１を全面に
堆積した後、これを通常のフォトリソ法を用いてパター
ニングし、酸化タンタル膜２１０の表面上に残す。かく
して、ＤＲＡＭを完成する（図２ｅ）。
【００２９】このようにして形成されたＤＲＡＭキャパ
シタの容量を測定した結果、結晶粒界を選択的にエッチ
ングする工程を含まない場合と比較して、その容量は約
３倍になる。
シタの容量を測定した結果、結晶粒界を選択的にエッチ
ングする工程を含まない場合と比較して、その容量は約
３倍になる。
【００３０】また、多結晶シリコン膜２０９に比べてエ
ッチングされ難い窒化チタン膜２０８を下地層に用いる
ことにより、粒界エッチング工程での下部電極突き抜け
の心配がなくなり、結晶粒界の選択的エッチングの特性
を最大限に生かすことができる。
ッチングされ難い窒化チタン膜２０８を下地層に用いる
ことにより、粒界エッチング工程での下部電極突き抜け
の心配がなくなり、結晶粒界の選択的エッチングの特性
を最大限に生かすことができる。
【００３１】図３に第３実施例におけるスタック形メモ
リセル構造のＤＲＡＭの製造工程図を示す。
リセル構造のＤＲＡＭの製造工程図を示す。
【００３２】同図によれば、先ず、不純物濃度１０15〜
１０16ｃｍ-2程度のｐ−型シリコン基板３０１表面部の
素子分離領域に通常のＬＯＣＯＳ法により素子分離絶縁
膜３０２を形成する。そして、全面に熱酸化法により膜
厚１００ｎｍの酸化シリコン膜及び膜厚３５０ｎｍの多
結晶シリコン膜を順次堆積した後、これらをフォトリソ
法及び反応性イオンエッチング法によりパターニング
し、ゲート絶縁膜３０３及びゲート電極３０４を夫々形
成する。さらに、このゲート電極３０４をマスクとして
Ａｓイオンをイオン注入し、ｐ−型シリコン基板３０１
表面部のゲート電極３０４の両側にｎ−型拡散層３０５
からなるソース／ドレイン領域を形成し、スイッチング
トランジスタとしてのＭＯＳＦＥＴを形成する（図３
ａ）。
１０16ｃｍ-2程度のｐ−型シリコン基板３０１表面部の
素子分離領域に通常のＬＯＣＯＳ法により素子分離絶縁
膜３０２を形成する。そして、全面に熱酸化法により膜
厚１００ｎｍの酸化シリコン膜及び膜厚３５０ｎｍの多
結晶シリコン膜を順次堆積した後、これらをフォトリソ
法及び反応性イオンエッチング法によりパターニング
し、ゲート絶縁膜３０３及びゲート電極３０４を夫々形
成する。さらに、このゲート電極３０４をマスクとして
Ａｓイオンをイオン注入し、ｐ−型シリコン基板３０１
表面部のゲート電極３０４の両側にｎ−型拡散層３０５
からなるソース／ドレイン領域を形成し、スイッチング
トランジスタとしてのＭＯＳＦＥＴを形成する（図３
ａ）。
【００３３】次いで、全面にＣＶＤ法により膜厚６００
ｎｍ程度の酸化シリコン膜３０６を堆積した後、フォト
リソ法及び反応性イオンエッチングによりｎ−型拡散層
３０５所定部上の酸化シリコン膜３０６を開口しストレ
ージノードコンタクト３０７を形成する（図３ｂ）。
ｎｍ程度の酸化シリコン膜３０６を堆積した後、フォト
リソ法及び反応性イオンエッチングによりｎ−型拡散層
３０５所定部上の酸化シリコン膜３０６を開口しストレ
ージノードコンタクト３０７を形成する（図３ｂ）。
【００３４】さらに、全面に膜厚４００ｎｍのアルミニ
ウム膜３０９を堆積し、このアルミニウム膜３０９をフ
ォトリソ法及びＲＩＥによる方向性エッチングによりパ
ターニングし、ストレージノードコンタクト３０７を含
む領域上にキャパシタ下部電極を形成する（図３ｃ）。
ウム膜３０９を堆積し、このアルミニウム膜３０９をフ
ォトリソ法及びＲＩＥによる方向性エッチングによりパ
ターニングし、ストレージノードコンタクト３０７を含
む領域上にキャパシタ下部電極を形成する（図３ｃ）。
【００３５】次に、ＲＩＥエッチング装置において、少
なくともハロゲンを含むガス、例えば塩素とＢＣｌ3 と
の混合ガスのプラズマによるイオンエッチングを５秒間
行ない、アルミニウム膜３０９表面の酸化アルミニウム
膜を除去した後、引き続きガスのみによるエッチングに
よりアルミニウム膜３０９の結晶粒界を選択的に深さ１
５０ｎｍエッチングし、深くて急峻な凹凸を多数形成す
る（図３ｄ）。
なくともハロゲンを含むガス、例えば塩素とＢＣｌ3 と
の混合ガスのプラズマによるイオンエッチングを５秒間
行ない、アルミニウム膜３０９表面の酸化アルミニウム
膜を除去した後、引き続きガスのみによるエッチングに
よりアルミニウム膜３０９の結晶粒界を選択的に深さ１
５０ｎｍエッチングし、深くて急峻な凹凸を多数形成す
る（図３ｄ）。
【００３６】しかる後、ＣＶＤ法により全面にキャパシ
タ絶縁膜となる酸化タンタル膜３１０を２０ｎｍ厚堆積
した後、これをパターニングし、アルミニウム膜３０９
の表面上に残す。最後に、キャパシタ上部電極としてタ
ングステン膜３１１を全面に堆積した後、これを通常の
フォトリソ法を用いてパターニングし、酸化タンタル膜
３１０の表面上に残す。かくして、ＤＲＡＭが完成する
（図３ｅ）。
タ絶縁膜となる酸化タンタル膜３１０を２０ｎｍ厚堆積
した後、これをパターニングし、アルミニウム膜３０９
の表面上に残す。最後に、キャパシタ上部電極としてタ
ングステン膜３１１を全面に堆積した後、これを通常の
フォトリソ法を用いてパターニングし、酸化タンタル膜
３１０の表面上に残す。かくして、ＤＲＡＭが完成する
（図３ｅ）。
【００３７】このようにして形成されたＤＲＡＭキャパ
シタの容量を測定した結果、結晶粒界を選択的にエッチ
ングする工程を含まない場合と比較して、その容量は約
１．８倍となる。
シタの容量を測定した結果、結晶粒界を選択的にエッチ
ングする工程を含まない場合と比較して、その容量は約
１．８倍となる。
【００３８】ところで、下部電極にアルミニウム膜３０
９を用いた場合はエッチングガスを励起しなくてもアル
ミニウム膜３０９を塩素ガスが自発的に反応する性質を
生かして簡単に結晶粒界の選択的エッチングが行なえ
る。また、酸化アルミニウム膜の還元剤であるＢＣｌ3
ガスの流量を少なく調整することによりアルミニウム膜
３０９の表面に部分的に酸化アルミニウム膜を残し、こ
の酸化アルミニウム膜のエッチングマスクとしての作用
により結晶粒内の表面にも細かい凹凸を形成することに
より下部電極の表面積がより増大される。
９を用いた場合はエッチングガスを励起しなくてもアル
ミニウム膜３０９を塩素ガスが自発的に反応する性質を
生かして簡単に結晶粒界の選択的エッチングが行なえ
る。また、酸化アルミニウム膜の還元剤であるＢＣｌ3
ガスの流量を少なく調整することによりアルミニウム膜
３０９の表面に部分的に酸化アルミニウム膜を残し、こ
の酸化アルミニウム膜のエッチングマスクとしての作用
により結晶粒内の表面にも細かい凹凸を形成することに
より下部電極の表面積がより増大される。
【００３９】本実施例では、多結晶シリコン膜１０９，
２０９に燐をドーピングしたが、イオン注入法により砒
素をドーピングしても良い。この場合、砒素は燐と比べ
て同じドーズ量でも粒界へ析出する量が少ないため、結
晶粒界での選択的エッチングが起こり難いことがある。
そこで、比較的低温度で長時間、例えば６００℃で２４
時間の熱処理を行うことにより粒界での不純物の析出を
促進すると、効果的に粒界エッチングが行なえる。
２０９に燐をドーピングしたが、イオン注入法により砒
素をドーピングしても良い。この場合、砒素は燐と比べ
て同じドーズ量でも粒界へ析出する量が少ないため、結
晶粒界での選択的エッチングが起こり難いことがある。
そこで、比較的低温度で長時間、例えば６００℃で２４
時間の熱処理を行うことにより粒界での不純物の析出を
促進すると、効果的に粒界エッチングが行なえる。
【００４０】さらに、減圧ＣＶＤ法による温度条件を５
５０〜６００℃にし、表面に半球状の凹凸が形成された
多結晶シリコン膜１０９，２０９を粒界エッチングする
と、より面積が増加する。
５０〜６００℃にし、表面に半球状の凹凸が形成された
多結晶シリコン膜１０９，２０９を粒界エッチングする
と、より面積が増加する。
【００４１】また、ＣＦ4 ガスのみを用いたダウンフロ
ープロセスで粒界をエッチングしたキャパシタは、粒界
をエッチングしない場合と比較してリーク電流が増える
ことがあるが、これは粒界エッチング後に電解集中の原
因となる微小な突起が残るためと思われる。このような
場合には、ＣＦ4 ガス５００ｓｃｃｍに対し少量のＯ2
ガスを添加することで突起を発生させずに粒界がエッチ
ングされ、リーク電流が抑制される。別の方法として、
ＣＦ4 ガスによる粒界エッチング後にＣＦ4 ガス２００
ｓｃｃｍとＯ2 ガス２００ｓｃｃｍとの混合ガスで１０
秒間ダウンフローエッチングを行ない、突起部を丸める
ことによっても同様にリーク電流が抑えられる。
ープロセスで粒界をエッチングしたキャパシタは、粒界
をエッチングしない場合と比較してリーク電流が増える
ことがあるが、これは粒界エッチング後に電解集中の原
因となる微小な突起が残るためと思われる。このような
場合には、ＣＦ4 ガス５００ｓｃｃｍに対し少量のＯ2
ガスを添加することで突起を発生させずに粒界がエッチ
ングされ、リーク電流が抑制される。別の方法として、
ＣＦ4 ガスによる粒界エッチング後にＣＦ4 ガス２００
ｓｃｃｍとＯ2 ガス２００ｓｃｃｍとの混合ガスで１０
秒間ダウンフローエッチングを行ない、突起部を丸める
ことによっても同様にリーク電流が抑えられる。
【００４２】さらに、他のガスを用いて多結晶材料の粒
界エッチングを行っても良く、例えば、フッ素を含むガ
スとしてはＣＦ4 の他にＮＦ3 、ＳＦ6 及びＸｅＦ2 な
どがある。さらに、ダウンフローエッチングに限らず、
例えば基板１０１，２０１を３００℃に加熱しながら塩
素ガスを流して燐をドーピングした多結晶シリコン膜１
０９，２０９の粒界を選択的にエッチングする方法でも
良い。また、Ｆ3 Ｃｌ及びＦＣｌなどのインタ−ハロゲ
ンガスを用いたスポンテ−ニアスエッチングでも良い。
界エッチングを行っても良く、例えば、フッ素を含むガ
スとしてはＣＦ4 の他にＮＦ3 、ＳＦ6 及びＸｅＦ2 な
どがある。さらに、ダウンフローエッチングに限らず、
例えば基板１０１，２０１を３００℃に加熱しながら塩
素ガスを流して燐をドーピングした多結晶シリコン膜１
０９，２０９の粒界を選択的にエッチングする方法でも
良い。また、Ｆ3 Ｃｌ及びＦＣｌなどのインタ−ハロゲ
ンガスを用いたスポンテ−ニアスエッチングでも良い。
【００４３】さらにまた、電極材料としては多結晶シリ
コン及びアルミニウムに限定されず、例えば、タングス
テン、モリブデン、タンタル、チタン及びこれら金属の
シリサイドなどの多結晶材料に適用される。そして、多
結晶材料の結晶が基板に対して垂直に成長した柱状構造
に近いほど粒界を深くエッチングでき、より面積増加に
効果的な凹凸形状が得られる。
コン及びアルミニウムに限定されず、例えば、タングス
テン、モリブデン、タンタル、チタン及びこれら金属の
シリサイドなどの多結晶材料に適用される。そして、多
結晶材料の結晶が基板に対して垂直に成長した柱状構造
に近いほど粒界を深くエッチングでき、より面積増加に
効果的な凹凸形状が得られる。
【００４４】本実施例はスタック形キャパシタ構造のＤ
ＲＡＭの他、トレンチ形キャパシタ構造のＤＲＡＭにも
適用されることは言うまでもない。
ＲＡＭの他、トレンチ形キャパシタ構造のＤＲＡＭにも
適用されることは言うまでもない。
【００４５】
【発明の効果】以上説明したように本発明によれば、電
極表面に深くて急俊な凹凸が容易且つ再現性良く多数形
成されるので、キャパシタの占有面積を増加させること
なくその有効対向電極面積が大幅に増大する。従って、
コンパクトで大容量のキャパシタを利用した集積度の高
い半導体装置が実現できる。また、マスクパターン形成
工程及びマスク除去工程が不要になるので、製造工程が
簡便化できる。
極表面に深くて急俊な凹凸が容易且つ再現性良く多数形
成されるので、キャパシタの占有面積を増加させること
なくその有効対向電極面積が大幅に増大する。従って、
コンパクトで大容量のキャパシタを利用した集積度の高
い半導体装置が実現できる。また、マスクパターン形成
工程及びマスク除去工程が不要になるので、製造工程が
簡便化できる。
【図１】本発明の第１実施例に係るＤＲＡＭの製造工程
図である。
図である。
【図２】本発明の第２実施例に係るＤＲＡＭの製造工程
図である。
図である。
【図３】本発明の第３実施例に係るＤＲＡＭの製造工程
図である。
図である。
１０１，２０１，３０１ ｐ−型シリコン基板 １０７，２０７，３０７ ストレージノードコンタクト １０９，２０９ 多結晶シリコン膜 １１０，２１０，３１０ 酸化タンタル膜 １１１，２１１，３１１ タングステン膜 ２０８ 窒化チタン膜 ３０９ アルミニウム膜
Claims (2)
- 【請求項１】 半導体基板上に下部電極，誘電体膜，上
部電極を順次積層して成るキャパシタを有する半導体装
置の製造方法において、前記下部電極の材料として多結
晶体を用い、前記多結晶体の結晶粒界を選択的にエッチ
ングし凹凸面を形成することを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記凹凸面を少なくともハロゲンを含む
ガスによるエッチングにより形成することを特徴とする
請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4023570A JPH05226609A (ja) | 1992-02-10 | 1992-02-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4023570A JPH05226609A (ja) | 1992-02-10 | 1992-02-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226609A true JPH05226609A (ja) | 1993-09-03 |
Family
ID=12114201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4023570A Pending JPH05226609A (ja) | 1992-02-10 | 1992-02-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226609A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100244969B1 (ko) * | 1997-02-11 | 2000-02-15 | 김영환 | 커패시터의 제조방법 |
| KR100265847B1 (ko) * | 1997-06-26 | 2000-10-02 | 김영환 | 반도체장치의전하저장전극형성방법 |
| JP2003500830A (ja) * | 1999-05-19 | 2003-01-07 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | タングステン充填ディープトレンチ |
| KR100483627B1 (ko) * | 2002-10-25 | 2005-04-19 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
-
1992
- 1992-02-10 JP JP4023570A patent/JPH05226609A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100244969B1 (ko) * | 1997-02-11 | 2000-02-15 | 김영환 | 커패시터의 제조방법 |
| KR100265847B1 (ko) * | 1997-06-26 | 2000-10-02 | 김영환 | 반도체장치의전하저장전극형성방법 |
| JP2003500830A (ja) * | 1999-05-19 | 2003-01-07 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | タングステン充填ディープトレンチ |
| KR100483627B1 (ko) * | 2002-10-25 | 2005-04-19 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3123073B2 (ja) | 半導体記憶装置の製造方法 | |
| US6271573B1 (en) | Semiconductor device with gate structure and method of manufacturing the same | |
| US5436188A (en) | Dram cell process having elk horn shaped capacitor | |
| US5223729A (en) | Semiconductor device and a method of producing the same | |
| KR100217274B1 (ko) | 누적 전극의 표면을 러프닝함으로써 커패시턴스가 증가된 커패시터를 갖는 반도체 장치 제조 방법 | |
| JP2000058652A (ja) | 半導体装置のコンタクトホ―ル製造方法 | |
| US5292679A (en) | Process for producing a semiconductor memory device having memory cells including transistors and capacitors | |
| TW201027624A (en) | Method for fabricating pip capacitor | |
| US6238973B1 (en) | Method for fabricating capacitors with hemispherical grains | |
| US5681774A (en) | Method of fabricating a toothed-shape capacitor node using a thin oxide as a mask | |
| JPH11261025A (ja) | 半導体装置の製造方法 | |
| JPH05226609A (ja) | 半導体装置の製造方法 | |
| US5534457A (en) | Method of forming a stacked capacitor with an "I" shaped storage node | |
| WO2022142266A1 (zh) | 半导体结构的制造方法及半导体结构 | |
| JPH0629463A (ja) | 半導体素子の製造方法 | |
| JPH1093042A (ja) | 半導体装置及びその製造方法 | |
| JPH0316258A (ja) | 半導体装置の製造方法 | |
| JP3305483B2 (ja) | 半導体装置及びその製造方法 | |
| JPH02119135A (ja) | 半導体装置およびその製造方法 | |
| US6271072B1 (en) | Method of manufacturing a storage node having five polysilicon bars | |
| JP2819970B2 (ja) | 半導体記憶装置の製造方法 | |
| KR19980081869A (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH0472757A (ja) | 半導体装置及びその製造方法 | |
| KR100269609B1 (ko) | 캐패시터 형성방법 | |
| KR930009578B1 (ko) | 고집적 모스소자의 커패시터 제조방법 |