JPH05226609A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05226609A JPH05226609A JP4023570A JP2357092A JPH05226609A JP H05226609 A JPH05226609 A JP H05226609A JP 4023570 A JP4023570 A JP 4023570A JP 2357092 A JP2357092 A JP 2357092A JP H05226609 A JPH05226609 A JP H05226609A
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- electrode
- etching
- oxide film
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Abstract
(57)【要約】
【目的】 キャパシタの電極表面に容易且つ再現性良く
微細な凹凸形状を形成し、コンパクトで大容量のキャパ
シタを利用した集積度の高い半導体装置が実現できるこ
とを目的とする。 【構成】 下部電極の材料として多結晶体109を用
い、多結晶体109の結晶粒界を選択的にエッチングし
凹凸面を形成する。
微細な凹凸形状を形成し、コンパクトで大容量のキャパ
シタを利用した集積度の高い半導体装置が実現できるこ
とを目的とする。 【構成】 下部電極の材料として多結晶体109を用
い、多結晶体109の結晶粒界を選択的にエッチングし
凹凸面を形成する。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にDRAM等におけるキャパシタの形成方法に
関する。
係り、特にDRAM等におけるキャパシタの形成方法に
関する。
【0002】
【従来の技術】近年、MOSダイナミックランダムアク
セスメモリ(DRAM)等に代表される半導体装置にお
いては、世代毎に素子の微細化及び高集積化が進み、製
造技術に対する要求も厳しくなる一方である。DRAM
の構成要素であるMOSキャパシタも例外ではなく、従
来構造ではもはや必要な容量を確保しながら寸法縮小を
図ることは限界に近付きつつある。
セスメモリ(DRAM)等に代表される半導体装置にお
いては、世代毎に素子の微細化及び高集積化が進み、製
造技術に対する要求も厳しくなる一方である。DRAM
の構成要素であるMOSキャパシタも例外ではなく、従
来構造ではもはや必要な容量を確保しながら寸法縮小を
図ることは限界に近付きつつある。
【0003】メモリキャパシタの容量Csは、電極間距
離をd、極間誘電体の誘電率をε、対向電極面積をSと
すると、Cs=εS/dで表される。素子全体としての
占有面積を増大させることなく、実質的な対向電極面積
Sの増大を図る方法として、多結晶シリコン等の電極を
他の素子や素子分離領域の上に積み重ねて、その表面を
酸化した後、さらにもう一方の電極を形成する、所謂ス
タックトキャパシタ技術や半導体基板の表面に深い溝を
掘り、その内壁を電極として用いる、所謂トレンチキャ
パシタ技術は不可欠である。
離をd、極間誘電体の誘電率をε、対向電極面積をSと
すると、Cs=εS/dで表される。素子全体としての
占有面積を増大させることなく、実質的な対向電極面積
Sの増大を図る方法として、多結晶シリコン等の電極を
他の素子や素子分離領域の上に積み重ねて、その表面を
酸化した後、さらにもう一方の電極を形成する、所謂ス
タックトキャパシタ技術や半導体基板の表面に深い溝を
掘り、その内壁を電極として用いる、所謂トレンチキャ
パシタ技術は不可欠である。
【0004】しかし、これらの技術のみで次々世代以降
のDRAMに予想される要求に応えようとすると、キャ
パシタ電極を高く積み上げた凹凸の大きなスタック構造
やアスペクト比が20〜30もあるような狭くて深いト
レンチを形成することが必要となり実現が極めて困難に
なってしまう。
のDRAMに予想される要求に応えようとすると、キャ
パシタ電極を高く積み上げた凹凸の大きなスタック構造
やアスペクト比が20〜30もあるような狭くて深いト
レンチを形成することが必要となり実現が極めて困難に
なってしまう。
【0005】そこで、64Mbit世代以降のDRAM
に対応する技術として、誘電率εの高い物質、例えばT
a2 O5 膜等を極間誘電体として用いることや極めて高
純度の水や薬品及び清浄度の高いクリーンルーム等を駆
使して10nm以下の極めて薄く信頼性の高いシリコン
酸化膜を適用し電極間距離dを小さくするなどの方法に
より十分な容量Csを確保することが検討されている。
に対応する技術として、誘電率εの高い物質、例えばT
a2 O5 膜等を極間誘電体として用いることや極めて高
純度の水や薬品及び清浄度の高いクリーンルーム等を駆
使して10nm以下の極めて薄く信頼性の高いシリコン
酸化膜を適用し電極間距離dを小さくするなどの方法に
より十分な容量Csを確保することが検討されている。
【0006】これらの技術には、リーク電流特性などの
信頼性の問題や設備上の実現性などの課題が残されてお
り、また、例えそれらが克服されても、それらにより期
待できる容量増大効果だけではまだ不十分で、さらに新
しい技術の開発が望まれている。
信頼性の問題や設備上の実現性などの課題が残されてお
り、また、例えそれらが克服されても、それらにより期
待できる容量増大効果だけではまだ不十分で、さらに新
しい技術の開発が望まれている。
【0007】そこで、従来、占有面積を増大させること
なく、対向電極面積Sを増大する方法として、第1電極
の表面に極めて細かい凹凸を形成し、その凹凸に沿う様
に誘電体膜を形成した後、さらに誘電体膜の凹凸に合う
ようにもう一方の第2電極を形成していた。
なく、対向電極面積Sを増大する方法として、第1電極
の表面に極めて細かい凹凸を形成し、その凹凸に沿う様
に誘電体膜を形成した後、さらに誘電体膜の凹凸に合う
ようにもう一方の第2電極を形成していた。
【0008】ところで、第1電極の表面を粗面化する方
法には2通り考えられる。つまり、第1電極成膜時に凹
凸を形成する方式と、通常方法での電極形成後、凹凸を
加工する方式である。前者の例としては、減圧CVD法
による多結晶シリコン成膜時の温度条件を550〜60
0℃にすると、500〜2000オングストロ−ム程度
の周期の半球状の凹凸が表面に形成されることが報告さ
れている。この方法を用いることによる面積増加効果は
原理的に2倍であった。
法には2通り考えられる。つまり、第1電極成膜時に凹
凸を形成する方式と、通常方法での電極形成後、凹凸を
加工する方式である。前者の例としては、減圧CVD法
による多結晶シリコン成膜時の温度条件を550〜60
0℃にすると、500〜2000オングストロ−ム程度
の周期の半球状の凹凸が表面に形成されることが報告さ
れている。この方法を用いることによる面積増加効果は
原理的に2倍であった。
【0009】
【発明が解決しようとする課題】しかしながら、上述し
た従来の第1電極成膜時に凹凸を形成する方法において
は、プロセスとしての制御性に乏しく、温度条件が僅か
に変化したり、あるいは同じ炉の中でも基板の位置によ
って凹凸形状が変ってしまうため、容量Csの再現性を
確保することが困難であるという問題点があった。
た従来の第1電極成膜時に凹凸を形成する方法において
は、プロセスとしての制御性に乏しく、温度条件が僅か
に変化したり、あるいは同じ炉の中でも基板の位置によ
って凹凸形状が変ってしまうため、容量Csの再現性を
確保することが困難であるという問題点があった。
【0010】一方、電極形成後、凹凸を加工する方法に
おいては、反応性イオンエッチングにより微細な凹凸を
加工することが考えられるが、エッチングマスクに十分
微細なパターンを形成する方法がないこと、さらにエッ
チングマスクのパターニングができたとしても、マスク
のパターン化工程、電極のエッチング工程及びマスク除
去工程が必要となりキャパシタ形成工程が大幅に煩雑化
するという問題点があった。
おいては、反応性イオンエッチングにより微細な凹凸を
加工することが考えられるが、エッチングマスクに十分
微細なパターンを形成する方法がないこと、さらにエッ
チングマスクのパターニングができたとしても、マスク
のパターン化工程、電極のエッチング工程及びマスク除
去工程が必要となりキャパシタ形成工程が大幅に煩雑化
するという問題点があった。
【0011】併せて、反応性イオンエッチングなどの方
向性エッチングは必ず基板表面に対して垂直にエッチン
グが進むので、スタックトキャパシタやトレンチ型キャ
パシタの側壁には効果がなく実現性に乏しいという問題
点があった。
向性エッチングは必ず基板表面に対して垂直にエッチン
グが進むので、スタックトキャパシタやトレンチ型キャ
パシタの側壁には効果がなく実現性に乏しいという問題
点があった。
【0012】本発明の目的は、上述した問題点に鑑み、
キャパシタの電極表面に容易且つ再現性良く微細な凹凸
形状を形成し、コンパクトで大容量のキャパシタを利用
した集積度の高い半導体装置が実現できる半導体装置の
製造方法を提供するものである。
キャパシタの電極表面に容易且つ再現性良く微細な凹凸
形状を形成し、コンパクトで大容量のキャパシタを利用
した集積度の高い半導体装置が実現できる半導体装置の
製造方法を提供するものである。
【0013】
【課題を解決するための手段】本発明は上述した目的を
達成するため、半導体基板上に下部電極,誘電体膜,上
部電極を順次積層して成るキャパシタを有する半導体装
置の製造方法において、前記下部電極の材料として多結
晶体を用い、前記多結晶体の結晶粒界を選択的にエッチ
ングし凹凸面を形成するものであり、前記凹凸面を少な
くともハロゲンを含むガスによるダウンフローエッチン
グにより形成するものである。
達成するため、半導体基板上に下部電極,誘電体膜,上
部電極を順次積層して成るキャパシタを有する半導体装
置の製造方法において、前記下部電極の材料として多結
晶体を用い、前記多結晶体の結晶粒界を選択的にエッチ
ングし凹凸面を形成するものであり、前記凹凸面を少な
くともハロゲンを含むガスによるダウンフローエッチン
グにより形成するものである。
【0014】
【作用】本発明においては、多結晶体の結晶粒界を選択
的にエッチングするので、深くて急峻な凹凸が容易且つ
再現性良く多数形成される。よって、キャパシタの占有
面積を増加させることなくその有効対向電極面積が大幅
に増大する。
的にエッチングするので、深くて急峻な凹凸が容易且つ
再現性良く多数形成される。よって、キャパシタの占有
面積を増加させることなくその有効対向電極面積が大幅
に増大する。
【0015】また、凹凸面をダウンフローエッチングに
より形成するので、マスクパターン形成工程及びマスク
除去工程がなくなり、製造工程が簡単になる。
より形成するので、マスクパターン形成工程及びマスク
除去工程がなくなり、製造工程が簡単になる。
【0016】
【実施例】以下、本発明の半導体装置の製造方法に係わ
る実施例を図1乃至図3に基づいて詳細に説明する。
る実施例を図1乃至図3に基づいて詳細に説明する。
【0017】図1に第1実施例におけるスタック形メモ
リセル構造のDRAMの製造工程図を示す。
リセル構造のDRAMの製造工程図を示す。
【0018】同図によれば、先ず、不純物濃度1015〜
1016cm-2程度のp−型シリコン基板101表面部の
素子分離領域に通常のLOCOS法により素子分離絶縁
膜102を形成する。そして、全面に熱酸化法により膜
厚100nmの酸化シリコン膜及び膜厚350nmの多
結晶シリコン膜を順次堆積した後、これらをフォトリソ
法及び反応性イオンエッチング法によりパターニング
し、ゲート絶縁膜103及びゲート電極104を夫々形
成する。さらに、このゲート電極104をマスクとして
Asイオンをイオン注入し、p−型シリコン基板101
表面部のゲート電極104の両側にn−型拡散層105
からなるソース/ドレイン領域を形成し、スイッチング
トランジスタとしてのMOSFETを形成する(図1
a)。
1016cm-2程度のp−型シリコン基板101表面部の
素子分離領域に通常のLOCOS法により素子分離絶縁
膜102を形成する。そして、全面に熱酸化法により膜
厚100nmの酸化シリコン膜及び膜厚350nmの多
結晶シリコン膜を順次堆積した後、これらをフォトリソ
法及び反応性イオンエッチング法によりパターニング
し、ゲート絶縁膜103及びゲート電極104を夫々形
成する。さらに、このゲート電極104をマスクとして
Asイオンをイオン注入し、p−型シリコン基板101
表面部のゲート電極104の両側にn−型拡散層105
からなるソース/ドレイン領域を形成し、スイッチング
トランジスタとしてのMOSFETを形成する(図1
a)。
【0019】次いで、全面にCVD法により膜厚600
nm程度の酸化シリコン膜106を堆積した後、フォト
リソ法及び反応性イオンエッチングによりn−型拡散層
105所定部上の酸化シリコン膜106を開口しストレ
ージノードコンタクト107を形成する(図1b)。
nm程度の酸化シリコン膜106を堆積した後、フォト
リソ法及び反応性イオンエッチングによりn−型拡散層
105所定部上の酸化シリコン膜106を開口しストレ
ージノードコンタクト107を形成する(図1b)。
【0020】さらに、全面に650℃前後の温度で減圧
CVD法により膜厚が400nmの多結晶シリコン膜1
09を堆積し、この多結晶シリコン膜109に熱拡散法
により不純物濃度が1016cm-2となるように燐をドー
ピングする。その後、多結晶シリコン膜109をフォト
リソ法及び方向性エッチングによりパターニングし、ス
トレージノードコンタクト107を含む領域上にキャパ
シタ下部電極を形成する(図1c)。
CVD法により膜厚が400nmの多結晶シリコン膜1
09を堆積し、この多結晶シリコン膜109に熱拡散法
により不純物濃度が1016cm-2となるように燐をドー
ピングする。その後、多結晶シリコン膜109をフォト
リソ法及び方向性エッチングによりパターニングし、ス
トレージノードコンタクト107を含む領域上にキャパ
シタ下部電極を形成する(図1c)。
【0021】次に、希フッ酸処理により多結晶シリコン
膜109表面の自然酸化膜を除去した後、CF4 ガスを
2.45GHz、600Wの高周波電力により分解及び
励起し、その励起種をp−型シリコン基板101上に輸
送する、所謂ダウンフロープロセスによりキャパシタ下
部電極である多結晶シリコン膜109の結晶粒界を選択
的に深さ300nmエッチングし、表面に深くて急峻な
凹凸を多数形成する。このとき、エッチング条件とし
て、CF4 ガス流量を500sccm、圧力を0.3T
orrとする(図1d)。
膜109表面の自然酸化膜を除去した後、CF4 ガスを
2.45GHz、600Wの高周波電力により分解及び
励起し、その励起種をp−型シリコン基板101上に輸
送する、所謂ダウンフロープロセスによりキャパシタ下
部電極である多結晶シリコン膜109の結晶粒界を選択
的に深さ300nmエッチングし、表面に深くて急峻な
凹凸を多数形成する。このとき、エッチング条件とし
て、CF4 ガス流量を500sccm、圧力を0.3T
orrとする(図1d)。
【0022】しかる後、CVD法により全面にキャパシ
タ絶縁膜となる酸化タンタル膜110を20nm厚堆積
した後、これをパターニングし、多結晶シリコン膜10
9の表面上に残す。最後に、キャパシタ上部電極として
タングステン膜111を全面に堆積した後、これを通常
のフォトリソ法を用いてパターニングし、酸化タンタル
膜110の表面上に残す。かくして、DRAMが完成す
る(図1e)。
タ絶縁膜となる酸化タンタル膜110を20nm厚堆積
した後、これをパターニングし、多結晶シリコン膜10
9の表面上に残す。最後に、キャパシタ上部電極として
タングステン膜111を全面に堆積した後、これを通常
のフォトリソ法を用いてパターニングし、酸化タンタル
膜110の表面上に残す。かくして、DRAMが完成す
る(図1e)。
【0023】このようにして形成されたDRAMキャパ
シタの容量を測定した結果、結晶粒界をエッチングする
工程を含まない場合と比較して、その容量は2倍にな
る。これは、ある容量を確保するために必要な電極の大
きさが2分の1で済むことを意味する。つまり、キャパ
シタ電極の占有面積が小さく、或いはそのスタックトキ
ャパシタの高さが低くても十分な容量が得られるので、
製造工程が簡素化され、DRAMの高集積化が可能にな
る。
シタの容量を測定した結果、結晶粒界をエッチングする
工程を含まない場合と比較して、その容量は2倍にな
る。これは、ある容量を確保するために必要な電極の大
きさが2分の1で済むことを意味する。つまり、キャパ
シタ電極の占有面積が小さく、或いはそのスタックトキ
ャパシタの高さが低くても十分な容量が得られるので、
製造工程が簡素化され、DRAMの高集積化が可能にな
る。
【0024】図2に第2実施例におけるスタック形メモ
リセル構造のDRAMの製造工程図を示す。
リセル構造のDRAMの製造工程図を示す。
【0025】同図によれば、先ず、不純物濃度1015〜
1016cm-2程度のp−型シリコン基板201表面部の
素子分離領域に通常のLOCOS法により素子分離絶縁
膜202を形成する。そして、全面に熱酸化法により膜
厚100nmの酸化シリコン膜及び膜厚350nmの多
結晶シリコン膜を順次堆積した後、これらをフォトリソ
法及び反応性イオンエッチング法によりパターニング
し、ゲート絶縁膜203及びゲート電極204を夫々形
成する。さらに、このゲート電極204をマスクとして
Asイオンをイオン注入し、p−型シリコン基板201
表面部のゲート電極204の両側にn−型拡散層205
からなるソース/ドレイン領域を形成し、スイッチング
トランジスタとしてのMOSFETを形成する(図2
a)。
1016cm-2程度のp−型シリコン基板201表面部の
素子分離領域に通常のLOCOS法により素子分離絶縁
膜202を形成する。そして、全面に熱酸化法により膜
厚100nmの酸化シリコン膜及び膜厚350nmの多
結晶シリコン膜を順次堆積した後、これらをフォトリソ
法及び反応性イオンエッチング法によりパターニング
し、ゲート絶縁膜203及びゲート電極204を夫々形
成する。さらに、このゲート電極204をマスクとして
Asイオンをイオン注入し、p−型シリコン基板201
表面部のゲート電極204の両側にn−型拡散層205
からなるソース/ドレイン領域を形成し、スイッチング
トランジスタとしてのMOSFETを形成する(図2
a)。
【0026】次に、全面にCVD法により酸化シリコン
膜206を堆積した後、フォトリソ法及び反応性イオン
エッチングによりn−型拡散層205所定部上の酸化シ
リコン膜206を開口しストレージノードコンタクト2
07を形成する(図2b)。その後、全面に膜厚50n
mの窒化チタン膜208を堆積し、さらにこの上に膜厚
350nmの多結晶シリコン膜209を堆積し、多結晶
シリコン膜209に熱拡散法による燐のドーピングを行
なう。そして、多結晶シリコン膜209及び窒化チタン
膜208をフォトリソ法及び方向性エッチングにより順
次パターニングし、キャパシタ下部電極を形成する(図
2c)。
膜206を堆積した後、フォトリソ法及び反応性イオン
エッチングによりn−型拡散層205所定部上の酸化シ
リコン膜206を開口しストレージノードコンタクト2
07を形成する(図2b)。その後、全面に膜厚50n
mの窒化チタン膜208を堆積し、さらにこの上に膜厚
350nmの多結晶シリコン膜209を堆積し、多結晶
シリコン膜209に熱拡散法による燐のドーピングを行
なう。そして、多結晶シリコン膜209及び窒化チタン
膜208をフォトリソ法及び方向性エッチングにより順
次パターニングし、キャパシタ下部電極を形成する(図
2c)。
【0027】次に、希フッ酸処理により多結晶シリコン
膜209表面の自然酸化膜を除去した後、CF4 ガスを
2.45GHz、600Wの高周波電力により分解及び
励起し、その励起種をp−型シリコン基板201上に輸
送するダウンフロープロセスによりキャパシタ下部電極
である多結晶シリコン膜209の結晶粒界を下地の窒化
チタン膜208が露出するまで選択的に深さ350nm
エッチングし、深くて急峻な凹凸を多数形成する(図2
d)。
膜209表面の自然酸化膜を除去した後、CF4 ガスを
2.45GHz、600Wの高周波電力により分解及び
励起し、その励起種をp−型シリコン基板201上に輸
送するダウンフロープロセスによりキャパシタ下部電極
である多結晶シリコン膜209の結晶粒界を下地の窒化
チタン膜208が露出するまで選択的に深さ350nm
エッチングし、深くて急峻な凹凸を多数形成する(図2
d)。
【0028】しかる後、CVD法により全面にキャパシ
タ絶縁膜となる酸化タンタル膜210を20nm厚堆積
した後、これをパターニングし、多結晶シリコン膜20
9及び窒化チタン膜208の表面上に残す。最後に、キ
ャパシタ上部電極としてタングステン膜211を全面に
堆積した後、これを通常のフォトリソ法を用いてパター
ニングし、酸化タンタル膜210の表面上に残す。かく
して、DRAMを完成する(図2e)。
タ絶縁膜となる酸化タンタル膜210を20nm厚堆積
した後、これをパターニングし、多結晶シリコン膜20
9及び窒化チタン膜208の表面上に残す。最後に、キ
ャパシタ上部電極としてタングステン膜211を全面に
堆積した後、これを通常のフォトリソ法を用いてパター
ニングし、酸化タンタル膜210の表面上に残す。かく
して、DRAMを完成する(図2e)。
【0029】このようにして形成されたDRAMキャパ
シタの容量を測定した結果、結晶粒界を選択的にエッチ
ングする工程を含まない場合と比較して、その容量は約
3倍になる。
シタの容量を測定した結果、結晶粒界を選択的にエッチ
ングする工程を含まない場合と比較して、その容量は約
3倍になる。
【0030】また、多結晶シリコン膜209に比べてエ
ッチングされ難い窒化チタン膜208を下地層に用いる
ことにより、粒界エッチング工程での下部電極突き抜け
の心配がなくなり、結晶粒界の選択的エッチングの特性
を最大限に生かすことができる。
ッチングされ難い窒化チタン膜208を下地層に用いる
ことにより、粒界エッチング工程での下部電極突き抜け
の心配がなくなり、結晶粒界の選択的エッチングの特性
を最大限に生かすことができる。
【0031】図3に第3実施例におけるスタック形メモ
リセル構造のDRAMの製造工程図を示す。
リセル構造のDRAMの製造工程図を示す。
【0032】同図によれば、先ず、不純物濃度1015〜
1016cm-2程度のp−型シリコン基板301表面部の
素子分離領域に通常のLOCOS法により素子分離絶縁
膜302を形成する。そして、全面に熱酸化法により膜
厚100nmの酸化シリコン膜及び膜厚350nmの多
結晶シリコン膜を順次堆積した後、これらをフォトリソ
法及び反応性イオンエッチング法によりパターニング
し、ゲート絶縁膜303及びゲート電極304を夫々形
成する。さらに、このゲート電極304をマスクとして
Asイオンをイオン注入し、p−型シリコン基板301
表面部のゲート電極304の両側にn−型拡散層305
からなるソース/ドレイン領域を形成し、スイッチング
トランジスタとしてのMOSFETを形成する(図3
a)。
1016cm-2程度のp−型シリコン基板301表面部の
素子分離領域に通常のLOCOS法により素子分離絶縁
膜302を形成する。そして、全面に熱酸化法により膜
厚100nmの酸化シリコン膜及び膜厚350nmの多
結晶シリコン膜を順次堆積した後、これらをフォトリソ
法及び反応性イオンエッチング法によりパターニング
し、ゲート絶縁膜303及びゲート電極304を夫々形
成する。さらに、このゲート電極304をマスクとして
Asイオンをイオン注入し、p−型シリコン基板301
表面部のゲート電極304の両側にn−型拡散層305
からなるソース/ドレイン領域を形成し、スイッチング
トランジスタとしてのMOSFETを形成する(図3
a)。
【0033】次いで、全面にCVD法により膜厚600
nm程度の酸化シリコン膜306を堆積した後、フォト
リソ法及び反応性イオンエッチングによりn−型拡散層
305所定部上の酸化シリコン膜306を開口しストレ
ージノードコンタクト307を形成する(図3b)。
nm程度の酸化シリコン膜306を堆積した後、フォト
リソ法及び反応性イオンエッチングによりn−型拡散層
305所定部上の酸化シリコン膜306を開口しストレ
ージノードコンタクト307を形成する(図3b)。
【0034】さらに、全面に膜厚400nmのアルミニ
ウム膜309を堆積し、このアルミニウム膜309をフ
ォトリソ法及びRIEによる方向性エッチングによりパ
ターニングし、ストレージノードコンタクト307を含
む領域上にキャパシタ下部電極を形成する(図3c)。
ウム膜309を堆積し、このアルミニウム膜309をフ
ォトリソ法及びRIEによる方向性エッチングによりパ
ターニングし、ストレージノードコンタクト307を含
む領域上にキャパシタ下部電極を形成する(図3c)。
【0035】次に、RIEエッチング装置において、少
なくともハロゲンを含むガス、例えば塩素とBCl3 と
の混合ガスのプラズマによるイオンエッチングを5秒間
行ない、アルミニウム膜309表面の酸化アルミニウム
膜を除去した後、引き続きガスのみによるエッチングに
よりアルミニウム膜309の結晶粒界を選択的に深さ1
50nmエッチングし、深くて急峻な凹凸を多数形成す
る(図3d)。
なくともハロゲンを含むガス、例えば塩素とBCl3 と
の混合ガスのプラズマによるイオンエッチングを5秒間
行ない、アルミニウム膜309表面の酸化アルミニウム
膜を除去した後、引き続きガスのみによるエッチングに
よりアルミニウム膜309の結晶粒界を選択的に深さ1
50nmエッチングし、深くて急峻な凹凸を多数形成す
る(図3d)。
【0036】しかる後、CVD法により全面にキャパシ
タ絶縁膜となる酸化タンタル膜310を20nm厚堆積
した後、これをパターニングし、アルミニウム膜309
の表面上に残す。最後に、キャパシタ上部電極としてタ
ングステン膜311を全面に堆積した後、これを通常の
フォトリソ法を用いてパターニングし、酸化タンタル膜
310の表面上に残す。かくして、DRAMが完成する
(図3e)。
タ絶縁膜となる酸化タンタル膜310を20nm厚堆積
した後、これをパターニングし、アルミニウム膜309
の表面上に残す。最後に、キャパシタ上部電極としてタ
ングステン膜311を全面に堆積した後、これを通常の
フォトリソ法を用いてパターニングし、酸化タンタル膜
310の表面上に残す。かくして、DRAMが完成する
(図3e)。
【0037】このようにして形成されたDRAMキャパ
シタの容量を測定した結果、結晶粒界を選択的にエッチ
ングする工程を含まない場合と比較して、その容量は約
1.8倍となる。
シタの容量を測定した結果、結晶粒界を選択的にエッチ
ングする工程を含まない場合と比較して、その容量は約
1.8倍となる。
【0038】ところで、下部電極にアルミニウム膜30
9を用いた場合はエッチングガスを励起しなくてもアル
ミニウム膜309を塩素ガスが自発的に反応する性質を
生かして簡単に結晶粒界の選択的エッチングが行なえ
る。また、酸化アルミニウム膜の還元剤であるBCl3
ガスの流量を少なく調整することによりアルミニウム膜
309の表面に部分的に酸化アルミニウム膜を残し、こ
の酸化アルミニウム膜のエッチングマスクとしての作用
により結晶粒内の表面にも細かい凹凸を形成することに
より下部電極の表面積がより増大される。
9を用いた場合はエッチングガスを励起しなくてもアル
ミニウム膜309を塩素ガスが自発的に反応する性質を
生かして簡単に結晶粒界の選択的エッチングが行なえ
る。また、酸化アルミニウム膜の還元剤であるBCl3
ガスの流量を少なく調整することによりアルミニウム膜
309の表面に部分的に酸化アルミニウム膜を残し、こ
の酸化アルミニウム膜のエッチングマスクとしての作用
により結晶粒内の表面にも細かい凹凸を形成することに
より下部電極の表面積がより増大される。
【0039】本実施例では、多結晶シリコン膜109,
209に燐をドーピングしたが、イオン注入法により砒
素をドーピングしても良い。この場合、砒素は燐と比べ
て同じドーズ量でも粒界へ析出する量が少ないため、結
晶粒界での選択的エッチングが起こり難いことがある。
そこで、比較的低温度で長時間、例えば600℃で24
時間の熱処理を行うことにより粒界での不純物の析出を
促進すると、効果的に粒界エッチングが行なえる。
209に燐をドーピングしたが、イオン注入法により砒
素をドーピングしても良い。この場合、砒素は燐と比べ
て同じドーズ量でも粒界へ析出する量が少ないため、結
晶粒界での選択的エッチングが起こり難いことがある。
そこで、比較的低温度で長時間、例えば600℃で24
時間の熱処理を行うことにより粒界での不純物の析出を
促進すると、効果的に粒界エッチングが行なえる。
【0040】さらに、減圧CVD法による温度条件を5
50〜600℃にし、表面に半球状の凹凸が形成された
多結晶シリコン膜109,209を粒界エッチングする
と、より面積が増加する。
50〜600℃にし、表面に半球状の凹凸が形成された
多結晶シリコン膜109,209を粒界エッチングする
と、より面積が増加する。
【0041】また、CF4 ガスのみを用いたダウンフロ
ープロセスで粒界をエッチングしたキャパシタは、粒界
をエッチングしない場合と比較してリーク電流が増える
ことがあるが、これは粒界エッチング後に電解集中の原
因となる微小な突起が残るためと思われる。このような
場合には、CF4 ガス500sccmに対し少量のO2
ガスを添加することで突起を発生させずに粒界がエッチ
ングされ、リーク電流が抑制される。別の方法として、
CF4 ガスによる粒界エッチング後にCF4 ガス200
sccmとO2 ガス200sccmとの混合ガスで10
秒間ダウンフローエッチングを行ない、突起部を丸める
ことによっても同様にリーク電流が抑えられる。
ープロセスで粒界をエッチングしたキャパシタは、粒界
をエッチングしない場合と比較してリーク電流が増える
ことがあるが、これは粒界エッチング後に電解集中の原
因となる微小な突起が残るためと思われる。このような
場合には、CF4 ガス500sccmに対し少量のO2
ガスを添加することで突起を発生させずに粒界がエッチ
ングされ、リーク電流が抑制される。別の方法として、
CF4 ガスによる粒界エッチング後にCF4 ガス200
sccmとO2 ガス200sccmとの混合ガスで10
秒間ダウンフローエッチングを行ない、突起部を丸める
ことによっても同様にリーク電流が抑えられる。
【0042】さらに、他のガスを用いて多結晶材料の粒
界エッチングを行っても良く、例えば、フッ素を含むガ
スとしてはCF4 の他にNF3 、SF6 及びXeF2 な
どがある。さらに、ダウンフローエッチングに限らず、
例えば基板101,201を300℃に加熱しながら塩
素ガスを流して燐をドーピングした多結晶シリコン膜1
09,209の粒界を選択的にエッチングする方法でも
良い。また、F3 Cl及びFClなどのインタ−ハロゲ
ンガスを用いたスポンテ−ニアスエッチングでも良い。
界エッチングを行っても良く、例えば、フッ素を含むガ
スとしてはCF4 の他にNF3 、SF6 及びXeF2 な
どがある。さらに、ダウンフローエッチングに限らず、
例えば基板101,201を300℃に加熱しながら塩
素ガスを流して燐をドーピングした多結晶シリコン膜1
09,209の粒界を選択的にエッチングする方法でも
良い。また、F3 Cl及びFClなどのインタ−ハロゲ
ンガスを用いたスポンテ−ニアスエッチングでも良い。
【0043】さらにまた、電極材料としては多結晶シリ
コン及びアルミニウムに限定されず、例えば、タングス
テン、モリブデン、タンタル、チタン及びこれら金属の
シリサイドなどの多結晶材料に適用される。そして、多
結晶材料の結晶が基板に対して垂直に成長した柱状構造
に近いほど粒界を深くエッチングでき、より面積増加に
効果的な凹凸形状が得られる。
コン及びアルミニウムに限定されず、例えば、タングス
テン、モリブデン、タンタル、チタン及びこれら金属の
シリサイドなどの多結晶材料に適用される。そして、多
結晶材料の結晶が基板に対して垂直に成長した柱状構造
に近いほど粒界を深くエッチングでき、より面積増加に
効果的な凹凸形状が得られる。
【0044】本実施例はスタック形キャパシタ構造のD
RAMの他、トレンチ形キャパシタ構造のDRAMにも
適用されることは言うまでもない。
RAMの他、トレンチ形キャパシタ構造のDRAMにも
適用されることは言うまでもない。
【0045】
【発明の効果】以上説明したように本発明によれば、電
極表面に深くて急俊な凹凸が容易且つ再現性良く多数形
成されるので、キャパシタの占有面積を増加させること
なくその有効対向電極面積が大幅に増大する。従って、
コンパクトで大容量のキャパシタを利用した集積度の高
い半導体装置が実現できる。また、マスクパターン形成
工程及びマスク除去工程が不要になるので、製造工程が
簡便化できる。
極表面に深くて急俊な凹凸が容易且つ再現性良く多数形
成されるので、キャパシタの占有面積を増加させること
なくその有効対向電極面積が大幅に増大する。従って、
コンパクトで大容量のキャパシタを利用した集積度の高
い半導体装置が実現できる。また、マスクパターン形成
工程及びマスク除去工程が不要になるので、製造工程が
簡便化できる。
【図1】本発明の第1実施例に係るDRAMの製造工程
図である。
図である。
【図2】本発明の第2実施例に係るDRAMの製造工程
図である。
図である。
【図3】本発明の第3実施例に係るDRAMの製造工程
図である。
図である。
101,201,301 p−型シリコン基板 107,207,307 ストレージノードコンタクト 109,209 多結晶シリコン膜 110,210,310 酸化タンタル膜 111,211,311 タングステン膜 208 窒化チタン膜 309 アルミニウム膜
Claims (2)
- 【請求項1】 半導体基板上に下部電極,誘電体膜,上
部電極を順次積層して成るキャパシタを有する半導体装
置の製造方法において、前記下部電極の材料として多結
晶体を用い、前記多結晶体の結晶粒界を選択的にエッチ
ングし凹凸面を形成することを特徴とする半導体装置の
製造方法。 - 【請求項2】 前記凹凸面を少なくともハロゲンを含む
ガスによるエッチングにより形成することを特徴とする
請求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4023570A JPH05226609A (ja) | 1992-02-10 | 1992-02-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4023570A JPH05226609A (ja) | 1992-02-10 | 1992-02-10 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05226609A true JPH05226609A (ja) | 1993-09-03 |
Family
ID=12114201
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4023570A Pending JPH05226609A (ja) | 1992-02-10 | 1992-02-10 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05226609A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100244969B1 (ko) * | 1997-02-11 | 2000-02-15 | 김영환 | 커패시터의 제조방법 |
KR100265847B1 (ko) * | 1997-06-26 | 2000-10-02 | 김영환 | 반도체장치의전하저장전극형성방법 |
JP2003500830A (ja) * | 1999-05-19 | 2003-01-07 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | タングステン充填ディープトレンチ |
KR100483627B1 (ko) * | 2002-10-25 | 2005-04-19 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
-
1992
- 1992-02-10 JP JP4023570A patent/JPH05226609A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100244969B1 (ko) * | 1997-02-11 | 2000-02-15 | 김영환 | 커패시터의 제조방법 |
KR100265847B1 (ko) * | 1997-06-26 | 2000-10-02 | 김영환 | 반도체장치의전하저장전극형성방법 |
JP2003500830A (ja) * | 1999-05-19 | 2003-01-07 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | タングステン充填ディープトレンチ |
KR100483627B1 (ko) * | 2002-10-25 | 2005-04-19 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
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