JPH0567747A - 高集積半導体メモリ装置およびその製造方法 - Google Patents

高集積半導体メモリ装置およびその製造方法

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JPH0567747A
JPH0567747A JP3124854A JP12485491A JPH0567747A JP H0567747 A JPH0567747 A JP H0567747A JP 3124854 A JP3124854 A JP 3124854A JP 12485491 A JP12485491 A JP 12485491A JP H0567747 A JPH0567747 A JP H0567747A
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Abstract

(57)【要約】 【目的】 ＤＲＡＭセルにおいて新たな構造の３次元的
なキャパシタを具備した高集積半導体メモリ装置および
その製造方法を提供する。 【構成】 一つのトランジスタと一つのキャパシタより
なるメモリセルをマトリックス状に半導体基板に具備す
る高集積半導体メモリ装置において、トランジスタに接
するストリッジ電極３０ｂは、不規則な表面を有し、不
規則に位置した円筒形のホールが形成された導電層が各
セル単位で限定され形成される。ストリッジ電極３０ｂ
全面には誘電体膜６０が塗布される。ストリッジ電極３
０ｂ上にはプレート電極７０が形成される。 【効果】 これにより、最小デザインルールに支配され
ずに大きいセルキャパシタンスが得られ、製造工程が簡
単になるのみならずセルキャパシタンス調節が容易にな
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置およ
びその製造方法に係り、特にスタック型キャパシタ構造
を有するメモリセルのキャパシタンスを増加させるため
にキャパシタのストリッジ電極構造を改善した高集積半
導体メモリ装置およびその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ (Dynamic Random Access Memo
ry) の開発は３年に４倍の割合で高集積化しつつあり、
この傾向は幅広い技術開発に負って続けられると考えら
れる。近年、４Ｍｂ ＤＲＡＭは量産段階に入り、１６
Ｍｂ ＤＲＡＭは量産のために急速に開発されつつあ
り、６４Ｍｂおよび２５６Ｍｂ ＤＲＡＭは開発のため
の多くの研究がなされている。このような集積度の向上
は記憶単位であるメモリセルの面積縮小により可能にな
り、メモリセルの面積縮小は必然的に記憶のための静電
容量の減少を招く。これは、メモリセルの読出し能力を
低下させ、ソフトエラー率を増加させて素子特性を低下
させるので集積度増加に大きな問題を生じさせる。
【０００３】単位メモリセルの面積縮小により生じる静
電容量の減少問題を解決するために、キャパシタ形成方
法において３次元構造のキャパシタ、いわばスタック(s
tack) 型キャパシタ、トレンチ (trench) 型キャパシタ
およびスタック−トレンチ併合型キャパシタ構造が提案
されたが、しかし、これらのキャパシタは、集積度が６
４Ｍｂおよび２５６Ｍｂ級に向上されるにつれ、単純な
３次元構造のキャパシタとしては高集積半導体メモリ装
置を実現しにくくなった。
【０００４】したがって、６４Ｍｂよび２５６Ｍｂ級の
大容量ＤＲＡＭ製造時に生じる静電容量の問題を解決す
るために色々な形態に変形された３次元的なストリッジ
電極構造が発表されている。例えば、富士通研究所のＴ
・Ｅｍａ他は１９８９年ＩＥＤＭでフィン構造(Fin Str
ucture) のストリッジ電極を提案し、東芝のＵＬＳＩ研
究所のＳ・Ｉｎｏｕｅ他は１９８９年ＳＳＤＭ会議でボ
ックス構造(Box Structure)のストリッジ電極および１９８９年ＩＥＤＭ
でスプレードスタックキャパシタ(Spread Stacked Capa
citor; ＳＳＣ) 構造のストリッジ電極を提案し、また
三菱のＬＳＩ研究所のＷ・ＷＡＫＡＭＩＹＡ他は１９８
９年ＶＬＳＩテクノロジーシンポジウムで円筒構造(Cyl
indrical Structure) のストリッジ電極を提案した。
【０００５】
【発明が解決しようとする課題】本発明の目的は、ＤＲ
ＡＭセルにおいてそのセルキャパシタンスを増加させる
ための新たな構造の３次元的なキャパシタを具備した高
集積半導体メモリ装置を提供することである。本発明の
他の目的は、高集積半導体メモリ装置を製造するために
好適な高集積半導体メモリ装置の製造方法を提供するこ
とである。
【０００６】
【課題を解決するための手段】前述した本発明の目的を
達成するための高集積半導体メモリ装置は、一つのトラ
ンジスタと一つのキャパシタよりなされるメモリセルを
マトリックス状で半導体基板に具備した高集積半導体メ
モリ装置において、前記トランジスタのソース領域に接
し、不規則な開口形を有し、不規則に位置した円筒形の
ホールの形成された導電層が各セル単位で限定され形成
されたストリッジ電極と、前記ストリッジ電極の全面に
塗布された誘電体膜と、前記ストリッジ電極上に形成さ
れたプレート電極とを具備する。
【０００７】本発明の他の目的を達成するための高集積
半導体メモリ装置の製造方法は、一つのトランジスタと
一つのキャパシタよりなるメモリセルをマトリックス状
で半導体基板に具備した高集積半導体メモリ装置のキャ
パシタ製造方法において、前記トランジスタが形成され
た半導体基板上に第１導電層を沈積する工程と、前記第
１導電層に不純物拡散時気泡を形成するマスク物質を塗
布する工程と、前記マスク物質に不純物を蒸着する工程
と、前記不純物が蒸着された半導体基板に熱を加えるこ
とにより前記マスク物質中に不純物がドープされながら
前記マスク物質内に気泡を形成する工程と、前記マスク
物質を所定の厚さ程度にエッチバックすることにより前
記気泡を開けて第１導電層が部分的に前記マスク物質の
間に現われる工程と、残されたマスク物質をマスクとし
て前記第１導電層を所定の深さ程度に異方性食刻する工
程と、前記残されたマスク物質を除去する工程と、写真
食刻工程により前記第１導電層を各セル単位で限定する
ことによりストリッジ電極を完成する工程と、前記スト
リッジ電極上に誘電体膜を形成する工程と、前記誘電体
膜が形成された半導体基板上に第２導電層を沈積してプ
レート電極を形成する工程とを具備することを特徴とす
る。
【０００８】
【作用】本発明による高集積半導体メモリ装置は、不純
物拡散工程で発生する気孔、すなわち気泡を用いてスト
リッジ電極を形成することにより、その製造工程におい
て最小デザインルールに支配されずに大きなセルキャパ
シタンスが得られ、最終的に完成されたキャパシタを製
造する過程で用いられる食刻工程の回数を減少できるた
め、何回か繰り返される食刻工程により既に基板上に形
成された素子が損傷されることを防止できる。このた
め、工程を単純化するのみならず素子の電気的特性も改
善し得る。また、セルキャパシタンスは不純物拡散時供
給される熱エネルギー、不純物量および拡散時間を調整
することにより調節されるが、そのキャパシタ形成工程
が簡単なのでセルキャパシタンス増加を容易に達成でき
て、６４Ｍｂおよびそれ以上のＤＲＡＭセルに適合した
セルキャパシタンスが確保できる。
【０００９】
【実施例】以下、添付した図面を参照して本発明をより
詳細に説明する。半導体基板に不純物を拡散(diffusio
n) する過程で基板上に不要な気泡が生成される現象が
見られるが、本発明はこの気泡生成現象を用いてセルキ
ャパシタンス増加を図った新たな３次元的なキャパシタ
構造を提案する。図１は、本発明による高集積半導体メ
モリ装置の概略的な斜視図である。図１において、半導
体基板１０上のフィールド酸化膜１２の間には一対のト
ランジスタＴ１、Ｔ２が形成され、この一対のトランジ
スタＴ１、Ｔ２はドレイン領域１６を共有し、それぞれ
ソース領域１４およびゲート電極１８を具備する。この
とき、ゲート電極は柱状に延長されワードライン(Wordl
ine)に提供され、ドレイン領域１６にはビットライン２
０が連結され、トランジスタＴ１、Ｔ２の各ソース領域
１４にはストリッジ電極Ｓ１、Ｓ２がそれぞれ連結され
る。
【００１０】各ストリッジ電極Ｓ１、Ｓ２は一つの導電
層の塊で形成されるが、このとき、この導電層の塊の表
面に不規則な模様の孔が不規則に開いて全体的に蜂の巣
形をなしている。各ストリッジ電極Ｓ１、Ｓ２はそれぞ
れのメモリセル領域に孤立され、各メモリセルを構成す
るトランジスタのソース領域１４と連結され、一側横方
向にはフィールド酸化膜１２の上まで拡張され、他側横
方向にはビットライン２０の上まで拡張される。従っ
て、ストリッジ電極Ｓ１、Ｓ２は限定されたメモリセル
領域内で、導電層の外面および導電層内に形成された孔
の内面により電荷を蓄積できる有効面積を拡張させ得
る。この孔の個数は最小デザインルールと関係なく気泡
生成のための種々の条件を複合させることにより調節で
きるので、デザインルールの限界を克服するセルキャパ
シタンス構造が得られる。
【００１１】図２は一般の高集積半導体メモリ装置の平
面図であって、図中、短い破線で限定され横方向に延長
される領域は活性領域を限定するためのマスクパターン
Ｐ１であり、長い破線で限定された領域はワードライン
を形成するためのマスクパターンＰ２であり、実線で限
定されその内部に２個の対角線が引かれた領域はコンタ
クトホールを形成するためのマスクパターンＰ３であ
り、一点鎖線で限定され横方向に延長されマスクパター
ンＰ３を含むようにその中央部が突出された領域はビッ
トラインを形成するためのマスクパターンＰ４であり、
二点鎖線で限定されその内部に斜線が引かれマスクパタ
ーンＰ３を基準として対称された領域はストリッジ電極
を限定するためのマスクパターンＰ５である。
【００１２】図２のＡＡ’線を切った垂直断面構造によ
りその製造工程順序を示した図３（Ａ）〜図５（Ｅ）を
参照して、本発明による高集積半導体メモリ装置の一実
施例の製造工程をより詳しく説明する。まず、図３
（Ａ）を参照すれば、一つのドレイン領域１６を共有
し、それぞれが一つのソース領域１４とゲート電極１８
より具備されたトランジスタおよびドレイン領域１６上
にビットライン２０が形成された半導体基板１０上に第
１導電層３０および第１物質４０を積層した後、第１物
質上に不純物５０を蒸着する工程を図示したもので、半
導体基板１０全面にストリップ厚さに形成される。この
不純物５０はＰＯＣｌ3 (Phosphorus Oxychloride)とＯ
2 に熱エネルギーを供給することにより２物質の化学的
反応により生成されたＰ2 Ｏ5 (Phospho-rus Pentoxid
e)であって、この不純物はマスク物質、すなわちＢＰＳ
Ｇ膜に蒸着された後基板に加えられる熱エネルギーによ
り拡散される。実験によれば、拡散過程でＢＰＳＧ膜内
には気泡が発生するが、この気泡は加えられる熱エネル
ギー、不純物の量および拡散過程で所要される時間に応
じてその大きさおよび個数が変わることが分かる。この
時、ＢＰＳＧ膜上に多結晶シリコンのような物質を５０
０Å〜２０００Å程度に塗布することにより気泡の大き
さを調節できるが、これは上記の物質を通じてのみ不純
物がＢＰＳＧ膜に到達できるからである。
【００１３】図３（Ｂ）を参照すれば、マスク物質、す
なわちＢＰＳＧ膜内に気泡１００が形成される工程を図
示したものであって、前述の拡散過程で供給される熱エ
ネルギーはＢＰＳＧ膜をフロー(flow)状態で形成する
が、これは上記の気泡が占有する嵩ほどその厚さを増す
ので図面のように凹凸の表面状態を形成する。図４
（Ｃ）を参照すれば、気泡を開けて第１導電層表面に不
規則な模様の孔を不規則に形成した後、第１導電層に異
方性食刻を行なう工程を図示したもので、気泡１００は
ＢＰＳＧ膜にエッチバック工程を行なうことにより開く
が、この時エッチバック工程は第１導電層と接しながら
形成された気泡の模様が半球になって第１導電層の一部
がマスク物質の間に現われるまで行なわれる。次いで、
第１導電層全面に異方性食刻を行なってエッチバック工
程で残されたマスク物質の間に現われるまで行なわれ
る。次いで、第１導電層全面に異方性食刻を行なってエ
ッチバック工程で残されたマスク物質４０ａをマスクと
して第１導電層を部分的に除去することにより、第１導
電層３０ａに不規則な開口形を有し不規則に位置した円
筒型のホールが形成されるようにする。
【００１４】図４（Ｄ）を参照すれば、残されたマスク
物質４０ａを除去した後、ストリッジ電極形成のための
マスクパターンＰ５を用いてストリッジ電極３０ｂを形
成する工程を図示したもので、残されたマスク物質を湿
式食刻により除去した後、マスクパターンＰ５を用いて
異方性食刻を行なうことにより各セル単位で限定された
ストリッジ電極３０ｂを形成する。図５（Ｅ）を参照す
れば、誘電体膜６０およびプレート電極７０を形成する
工程を図示したもので、ストリッジ全面に、例えばＴａ
2 Ｏ5 のような高誘電物質を塗布して誘電体膜を形成
し、次いで半導体基板全面に、例えば不純物がドープさ
れた多結晶シリコンのような第２導電層を沈積してプレ
ート電極７０を形成することにより、ストリッジ電極３
０ｂ、誘電体膜６０およびプレート電極７０を具備する
高集積半導体メモリ装置のキャパシタを完成する。
【００１５】図６は本発明による他の実施例の垂直断面
図で、これはストリッジ電極の下面までキャパシタの有
効面積で確保するためのもので、前述した一実施例より
若干大きいキャパシタンスを確保し得る。もう一つの実
施例はトランジスタが形成されている半導体基板の表面
に平坦化層９０、食刻阻止層９２および絶縁層をさらに
具備してから図３Ａ、図３Ｂ、図４（Ｃ）、図４（Ｄ）
に図示された工程を進みストリッジ電極パターンを形成
した後、食刻阻止層９２の上の絶縁層を除去することに
よりキャパシタンスの増加を達成し得る。図７は本発明
による他の実施例の垂直断面図で、ストリッジ電極の下
面まで有効キャパシタ面積で使用するための図４の工程
において、平坦化層９０を形成せず図６の工程を実施す
ることにより、ストリッジ電極の下面が下部構造物の表
面屈曲に沿って形成されるようにしたものである。図８
は本発明による他の実施例の垂直断面図で、ビットライ
ン２０を平坦化されたビットライン２０ａで形成するの
で、ビットラインでの抵抗が減らせて素子の動作特性を
改善した。なお、本発明は、前述した実施例に限定され
るものではなく、必要に応じて種々の変更が可能であ
る。
【００１６】
【発明の効果】以上説明したように、本発明の高集積半
導体メモリ装置およびその製造方法によれば、最小デザ
インルールに支配されずに大きいセルキャパシタンスが
得られ、製造工程が簡単になるのみならず、セルキャパ
シタンス調節が容易なので６４Ｍｂおよびそれ以上のＤ
ＲＡＭセルに最適であるという効果がある。
【図面の簡単な説明】
【図１】本発明による高集積半導体メモリ装置の概略実
施例を示す斜視図である。
【図２】図１に示された本発明による高集積半導体メモ
リ装置の実施例を示す平面図である。
【図３】（Ａ）〜（Ｂ）は図２のＡＡ’線断面構造を通
じて本発明による高集積半導体メモリ装置の好適な一実
施例の工程順序を示した断面図である。
【図４】（Ｃ）〜（Ｄ）は図２のＡＡ’線断面構造を通
じて本発明による高集積半導体メモリ装置の好適な一実
施例の工程順序を示した断面図である。
【図５】（Ｅ）は図２のＡＡ’線断面構造を通じて本発
明による高集積半導体メモリ装置の好適な一実施例の工
程順序を示した断面図である。
【図６】本発明による高集積半導体メモリ装置の他の実
施例を示した垂直断面図である。
【図７】本発明による高集積半導体メモリ装置の他の実
施例を示した垂直断面図である。
【図８】本発明による高集積半導体メモリ装置のもう一
つの実施例を示した垂直断面図である。
【符号の説明】
Ｔ１、Ｔ２ トランジスタ Ｓ１、Ｓ２ ストリッジ電極 Ｃ１、Ｃ２ キャパシタ １０ 半導体基板 １４ ソース領域 ３０ 第１導電層 ３０ｂ ストリッジ電極 ４０、４０ａ マスク物質 ５０ 不純物 ６０ 誘電体膜 ７０ プレート膜 １００ 気泡

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】一つのトランジスタと一つのキャパシタよ
    りなされるメモリセルをマトリックス状で半導体基板に
    具備した高集積半導体メモリ装置において、 前記トランジスタのソース領域に接し、不規則な開口形
    を有し、不規則に位置した円筒形のホールの形成された
    導電層が各セル単位で限定され形成されたストリッジ電
    極と、 前記ストリッジ電極の全面に塗布された誘電体膜と、 前記ストリッジ電極上に形成されたプレート電極とを具
    備することを特徴とする高集積半導体メモリ装置。
  2. 【請求項２】前記ストリッジ電極の下面を平坦にするこ
    とを特徴とする請求項１に記載の高集積半導体メモリ装
    置。
  3. 【請求項３】前記ストリッジ電極の下面は下部構造物の
    屈曲に沿って形成されることを特徴とする請求項１に記
    載の高集積半導体メモリ装置。
  4. 【請求項４】前記ストリッジ電極の下面にプレート電極
    が形成されたことを特徴とする請求項２または３に記載
    の高集積半導体メモリ装置。
  5. 【請求項５】一つのトランジスタと一つのキャパシタよ
    りなるメモリセルをマトリックス状で半導体基板に具備
    した高集積半導体メモリ装置のキャパシタ製造方法にお
    いて、 前記トランジスタが形成された半導体基板上に第１導電
    層を沈積する工程と、 前記第１導電層上に不純物拡散時気泡を形成するマスク
    物質を塗布する工程と、 前記マスク物質に不純物を蒸着する工程と、 前記不純物が蒸着された半導体基板に熱を加えることに
    より前記マスク物質中に不純物がドープされながら前記
    マスク物質内に気泡を形成する工程と、 前記マスク物質を所定の厚さ程度にエッチバックするこ
    とにより前記気泡を開けて第１導電層が部分的に前記マ
    スク物質の間に現われる工程と、 残されたマスク物質をマスクとして前記第１導電層を所
    定の深さ程度に異方性食刻する工程と、 前記残されたマスク物質を除去する工程と、 写真食刻工程により前記第１導電層を各セル単位で限定
    することによりストリッジ電極を完成する工程と、 前記ストリッジ電極上に誘電体膜を形成する工程と、 前記誘電体膜が形成された半導体基板上に第２導電層を
    沈積してプレート電極を形成する工程とを具備すること
    を特徴とする高集積半導体メモリ装置の製造方法。
  6. 【請求項６】前記第１導電層は不純物がドープされた多
    結晶シリコンであることを特徴とする請求項５に記載の
    高集積半導体メモリ装置の製造方法。
  7. 【請求項７】前記第１導電層の厚さは４０００Å〜６０
    ００Åであることを特徴とする請求項６に記載の高集積
    半導体メモリ装置の製造方法。
  8. 【請求項８】前記マスク物質はＢＰＳＧ膜であることを
    特徴とする請求項５に記載の高集積半導体メモリ装置の
    製造方法。
  9. 【請求項９】前記ＢＰＳＧ膜の厚さは５００Å〜３００
    ０Åであることを特徴とする請求項８に記載の高集積半
    導体メモリ装置の製造方法。
  10. 【請求項１０】前記不純物蒸着工程はＰＯＣｌ3 とＯ2
    が反応してＰ2 Ｏ5 が生成される工程であることを特徴
    とする請求項５に記載の高集積半導体メモリ装置の製造
    方法。
  11. 【請求項１１】前記不純物拡散工程はＢＰＳＧ膜上に多
    結晶シリコン蒸着した後遂行することを特徴とする請求
    項５に記載の高集積半導体メモリ装置の製造方法。
  12. 【請求項１２】前記多結晶シリコン層の厚さは５００Å
    〜２０００Åであることを特徴とする請求項１１に記載
    の高集積半導体メモリ装置の製造方法。
  13. 【請求項１３】前記気泡の個数および大きさは前記不純
    物の濃度、供給される熱エネルギーおよび反応時間によ
    り調節することを特徴とする請求項５に記載の高集積半
    導体メモリ装置の製造方法。
  14. 【請求項１４】前記第１導電層の沈積前に平坦化層、食
    刻阻止層および絶縁層を塗布して各セル単位でストリッ
    ジ電極を区分する食刻工程後、前記絶縁層を除去するこ
    とによりストリッジ電極の下面まで有効キャパシタ面積
    に利用することを特徴とする請求項５に記載の高集積半
    導体メモリ装置の製造方法。
  15. 【請求項１５】前記平坦化層を除去することを特徴とす
    る請求項１４に記載の高集積半導体メモリ装置の製造方
    法。
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