JP3395572B2 - 半導体メモリー、及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上に下
部電極と誘電体膜と上部電極を備える容量部を有する半
導体装置とその製造方法に係り、特に、より少ない占有
面積で、同一の静電容量が得られるため、より高密度集
積が可能な半導体メモリーとその製造方法に関する。

【０００２】

【従来の技術】近年、メモリーセルが１つのスイッチン
グトランジスタと１つのキャパシタとで構成されるため
に高密度集積が可能になったＤＲＡＭ(Dynamic Random
AccessMemory）が発展し、現在、１チップで６４メガビ
ット，２５６メガビットの記録容量を有するＤＲＡＭの
開発が行われている。

【０００３】上記のような半導体メモリーは、情報の書
き込みと読み出しのために最小限の静電容量をもたなけ
ればならないが、既存のキャパシタ構造では、より高集
積度のメモリーセルの静電容量を確保するのが困難にな
りつつある。

【０００４】そこで同一の占有面積で、メモリーセルの
容量を増加させるために、代表的なキャパシタ構造とし
て、３次元構造のスタック型キャパシタ（エクステンデ
ットアブストラクト 第２０回 ＳＳＤＭ ５８１ペー
ジ １９８８）（Ext. Abs.２０th ＳＳＤＭ，p.５８
１，１９８８）などが提案された。しかし集積度が高く
なるにつれ、単純な３次元的なキャパシタでは充分な静
電容量を確保できなくなり種々の変形された３次元的な
キャパシタ構造が発表されている。例えば、フィン構造
キャパシタ(ＩＥＤＭ テクニカルダイジェスト ５９
２ページ 1988)(ＩＥＤＭ Tech.Dig.，p.５９２ １
９８８），ボックス構造キャパシタ（エクステンデット
アブストラクト 第２０回 ＳＳＤＭ １４１ ペー
ジ 1988）（Ext. Abs. ２０th ＳＳＤＭ，p.１４１，
１９８９）および円筒構造キャパシタ（ＶＬＳＩテクノ
ロジーシンポジウム ６９ページ，１９８９）（Symp.
onVLSI Tech.,p.６９，１９８９)等である。さらにデバ
イスの集積化が進むと、これら３次元構造を持つキャパ
シタ電極の表面に凹凸を設けて、容量部の占有面積を増
加させることなく実効的に電極面積を増加させる手法が
提案された。多結晶シリコンを堆積した後、表面に凹凸
を作る方法（特開平3−139882 号公報，特開平4−21466
6 号公報），非晶質シリコンを熱処理して多結晶にする
過程の途中で凹凸を持つ膜を利用する方法（ジャーナル
オブ アプライド フィジクス ボリューム ７１
３５３８ページ １９９２）(J.Appl.Phys. ７１
（１），3538（１９９２））がある。また、半球状のグ
レインをもった多結晶シリコンをストリッジ電極に用い
ることによってキャパシタ表面積を増加させるＨＳＧ−
polyＳｉ（Hemispherical Grained Poly Ｓｉ ヘミス
フィカル グレインド ポリシリコン）法（アプライド
フィジクス レターズ ボリューム６１（２），１５
９ページ １９９２）（Appl.Phys.Lett. ６１（２），
１５９（１９９２))があり、これはアモルファスシリコ
ンを堆積させた後、ジシランを用いてシリコン結晶核を
選択的に付けたのち結晶成長させる方法である。

【０００５】また、ポリシリコンとポリゲルマニウムを
交互に積層した後、ゲルマニウムのみをドライエッチン
グして表面に凹凸を形成し、表面積を増加させる方法が
特開平5−218301 号公報に記載されている。

【０００６】

【発明が解決しようとする課題】特開平3−139882 号公
報，特開平4−214666 号公報に記載の発明においては、
半導体基板上に絶縁膜を介して多結晶シリコン膜を成長
させた後、フォトレジスト膜を用いてプラズマエッチン
グなどの技術によって多結晶シリコン膜のパターニング
を行い、ストリッジ電極を形成するため、製造工程数が
多く、製造コストが上昇するという問題点がある。さら
にプラズマエッチングなどのドライエッチング技術を用
いた場合、基板上面のみに凹凸が形成されるだけで、面
積のほとんどを占める壁部分には凹凸が作れないため、
表面積の増加は高集積化すればするほど望めないという
問題がある。ジャーナル オブ アプライド フィジク
ス（ボリューム ７１ ３５３８ページ １９９２）に
記載の方法では、表面の凹凸を作成するために、熱処理
温度を５８０℃から６００℃の間に厳密に制御する必要
があり、量産時の歩留まり低下が危惧される。また、ア
プライド フィジクス レターズ（ボリューム６１
（２），１５９ページ １９９２）に記載の方法では、
酸化膜の上にアモルファスシリコンを堆積した後、ジシ
ランを照射することによってまず結晶核を作り、その後
アニールによって結晶粒を作らなければならずプロセス
の工程数が多くなり、製造コストの上昇が問題となる。
さらに、核形成とその生成のために超高真空化学気相反
応堆積法（ＵＨＶ−ＣＶＤ：ultrahigh vacuum-chemica
l vapor deposition)を用いなくてはならず、既存の装
置では対応できない上、超高真空装置を維持するため
の、製造コスト上昇の問題がある。

【０００７】特開平5−218301 号公報に記載されている
方法では、ポリシリコン，ポリゲルマニウムを交互に数
層積層した後、ドライエッチングしなくてはならないた
め、工程数の増加による製造コスト上昇の問題がある。

【０００８】本発明の目的は、同一の占有面積（誘電体
層の投影面積）で、２倍以上の静電容量を有する容量部
を備える半導体メモリーを安価に提供することにある。

【０００９】更に、従来用いていた気相成長装置を用い
て、単純な工程で下地層の表面に凹凸を形成する半導体
メモリーの製造方法を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の発明によれば、情報を記録するた
め、半導体素子と組合わされて設けられるキャパシタを
有する半導体メモリーにおいて、前記キャパシタが、誘
電体膜からなる容量部と、該誘電体膜により被覆される
下部電極と、該誘電体膜の少なくとも一部を被覆する上
部電極とを有し、かつ前記下部電極が、少なくともゲル
マニウムを含むことを特徴とする半導体メモリーが提供
される。

【００１１】半導体メモリーは、シリコンウェハー上に
リン，硼素等の不純物を拡散（ドーピング）して、ｎ
型、及びｐ型半導体を形成し、更に酸化膜を形成しエッ
チング等を施すことによって微細な半導体素子を集積し
て形成され製造される。更に、ＤＲＡＭ等の半導体メモ
リーは、半導体素子とキャパシタ（コンデンサ）を組合
わせて、より少ない素子数で、かつより少ない動作電流
で１bit の記録が行える構成となっている。上記半導体
メモリーでは、キャパシタは、誘電体膜の上下に電極を
形成したものとなっている。実際は、膜を堆積して素子
を形成するため、キャパシタは、誘電体膜より先に下部
電極（キャパシタの下部電極）を形成し、その後誘電体
膜を形成、最後に誘電体膜の上に、上部電極（キャパシ
タの上部電極）を形成して、製造される。

【００１２】この場合、各膜の間に、例えば密着性を向
上するためのシリコン膜のようなものを形成してもキャ
パシタとしての性能は変わらない。

【００１３】本発明では、下部電極が、少なくともゲル
マニウムを含むことにより、下部電極表面に微細な凹凸
を設け、下部電極の上部に設けられる誘電体膜の表面積
を大きくしたことに特徴がある。

【００１４】上記構成によりキャパシタの静電容量は、
同じ（半導体基板上への投影面積に対する）占有面積で
比べて、従来の２〜３倍となり、従って一個の半導体メ
モリーの記録容量を従来技術で製造するものに比べ２〜
３倍とすることが可能になる。

【００１５】これは、通常のシランガスのみを用いるも
のと比較して、ゲルマンガスを用いた場合は、気相成長
法により下地膜を形成した場合、下地膜を形成する基板
と成膜されるゲルマニウムを含む膜の接触面積が小さく
なるほうが、エネルギー的に安定となるためであると推
定している。すなわち、接触面積が小さくなるように、
ゲルマニウムを含む膜が球状に成長するため、微細な凹
凸が生成されると考えている。シランガスのみを用いた
場合は、基板との親和性が良いため、平面的な膜が形成
される。

【００１６】成膜された膜中ではゲルマニウムとシリコ
ンが混晶を形成しているものと考えている。本発明によ
り製造された半導体メモリーは、キャパシタ部分をＳＩ
ＭＳ（二次イオン質量分析），マイクロオージェ等の分
析手段を用いて、スパッタしながら深さ方向に分析して
いくと、ある部分からゲルマニウムが検出されることで
判断できる。

【００１７】第１の発明において、前記下部電極が、多
結晶シリコンからなる基板と、該基板の少なくとも一部
と直接、接するようにして設けられた、少なくともゲル
マニウムを含む薄膜からなることが好ましい。

【００１８】上記の構成を別言すれば下部電極が、多結
晶シリコンからなる表面が平滑な基板と、該基板の表面
に、基板と異なる組成を有する凹凸薄膜層の２層からな
ることとなる。このように表面が平滑な基板層と表面に
凹凸を形成するための薄膜層を別々に形成することによ
り、電極としての電気的特性を低下させずに、高容量キ
ャパシタを得るための表面凹凸の形成制御が容易にでき
る。また、表面凹凸の大きさの制御は、基板の多結晶シ
リコンの結晶粒の大きさを制御することによっても可能
になる。

【００１９】第１の発明において、前記薄膜が、ゲルマ
ニウムを主体とする核を被覆するように設けられた多結
晶シリコン膜からなっても良い。表面が平滑な多結晶シ
リコン表面にゲルマニウムを主体とする核を設け、次に
多結晶シリコン膜を形成することにより、表面凹凸の大
きさ，形状の制御の自由度が大きくなる。しかし、この
方法では製造工程が増えるため、コスト上昇をまねくた
め、必要なキャパシタ容量に応じて適宜選択される構成
の一つである。

【００２０】本発明の第２の発明によれば、誘電体膜か
らなる容量部と、該誘電体膜により被覆される下部電極
と、該誘電体膜の少なくとも一部を被覆する上部電極と
を有する、キャパシタにおいて、前記下部電極が、少な
くともゲルマニウムを含むことを特徴とするキャパシタ
が提供される。

【００２１】上記してきたキャパシタは、半導体メモリ
ーだけでなく、単体のコンデンサとして製造することも
可能である。基板に直接形成する雑音防止用薄膜コンデ
ンサ等に対しても本発明の適用が可能である。

【００２２】本発明の第３の発明によれば、シリコンを
主体とする基板上に、少なくとも、ゲルマニウムを含む
原料ガスを用いて、気相成長させることによりゲルマニ
ウムを含む下部電極を形成する工程，該下部電極の上部
に誘電体薄膜を形成する工程，該誘電薄膜上に上部電極
を形成する工程、とを含むことを特徴とする半導体メモ
リーの製造方法が提供される。

【００２３】ゲルマニウムを含むガスはゲルマンガスと
呼ばれるＧeＨ₄，Ｇe₂Ｈ₆，Ｇe₃Ｈ₈の他、フッ化ゲルマ
ニウムガスなど、ゲルマニウムが含まれるガスであれば
使用可能である。これに必要に応じて塩化水素ガスと、
水素ガスで上記成分ガスを希釈することもできる。更に
このガスに珪素を含むガスとして、シランガスと呼ばれ
るＳｉＨ₄ ，Ｓｉ₂Ｈ₆，Ｓｉ₃Ｈ₈の他、塩化シリコンガ
ス，フッ化シリコンガスなどシリコンを含むガスを混合
することもできる。

【００２４】ゲルマニウムを含むガスの混合量を変える
ことによって、生成する膜表面の凹凸のでき方が変化す
る。また膜を生成させる基板の温度、ゲルマニウムやシ
リコンを含むガスを希釈する水素ガスの量、更に、場合
によって添加することのある、塩素を含むガスの量によ
って膜表面の凹凸のでき方は左右される。

【００２５】上記構成によれば、通常の大気圧、または
減圧下でのＣＶＤ装置を用いて製造可能であるので、特
殊な製造装置の使用による製造コストの上昇を来すこと
なく、記録容量の大きい半導体メモリーを製造すること
ができる。また使用するガス種も半導体素子を製造する
に際し、用いるものであり、ゲルマニウムを含むガスの
通流を遮断すれば多結晶シリコンが生成される。すなわ
ち、通常の半導体製造装置に大規模な改良を施すことな
く、そのまま使用できるので、製造コストの上昇はほと
んどない。

【００２６】第３の発明において、前記ゲルマニウムを
含む原料ガスを用いて、気相成長させてゲルマニウムを
含む下部電極を形成させた後、シリコンを含むガスを用
いて、該下部電極の上にシリコンを主体とする薄膜を形
成した後、前記誘電体薄膜を形成する工程を実施するこ
ともできる。

【００２７】上記の方法は、また最初ゲルマニウムを含
むガスと、シリコンを含むガスの混合ガスを用いて成膜
した後、ゲルマニウムを含むガスの通流を遮断すること
により、前記下地層の上にシリコンを主体とする層を形
成する工程を、前記誘電体薄膜層を形成する工程の前に
実施することもできる。この方法では製造工程は１ステ
ップ増えるので製造コストの点では不利であるが、シリ
コンを主体とする膜を形成することにより、誘電体膜，
上部電極膜へのゲルマニウムの熱拡散を防止できるの
で、品質の良い、すなわち誘電体膜の誘電率，上部電極
膜の導電率の低下を防止できるという効果がある。さら
に、誘電体膜をシリコンを熱酸化させて酸化珪素または
酸窒化珪素膜とすることにより得る場合は、下部電極が
ゲルマニウムを含んでいる場合は、良好な誘電体膜が得
られない可能性があるので、下部電極の最表面はシリコ
ン膜であることが望ましく、その意味からも多少の製造
工程の増加にもかかわらず、上記製造工程を取ることに
意味が生じる場合もある。

【００２８】第３の発明において、珪素を含むガスと、
ゲルマニウムを含むガスの混合比を調節することによ
り、前記下地層表面の凹凸の粗さを変化させることが可
能である。珪素を含むガスの割合を多くすると凹凸の大
きさは小さくなっていき、ゲルマニウムを含むガスの通
流を遮断すると完全に平らなシリコン膜ができる。但
し、ゲルマニウムを含むガスの割合を多くすると、どこ
までも凹凸の大きさが大きくなって行くわけではなく、
ある大きさで飽和する。この飽和点はＣＶＤ中の基板温
度，ガスの種類，ガス流量等により変化するので、最適
点は実験により決定する必要がある。

【００２９】第３の発明において、前記下地層を表面の
少なくとも一部に形成する基板として多結晶シリコンを
用い、該多結晶シリコンの結晶粒の粒径を変えることに
よって、前記下地層表面の凹凸の粗さを変化させること
も可能である。結晶粒界は、不純物が濃縮しており、シ
リコン−ゲルマニウム混合層からなる下地層の膜が形成
されにくい。そのため結晶粒界を避けるようにして下地
膜は形成される。従って、基板の多結晶シリコンの粒径
を大きくすると、凹凸の粗さが大きくなる。また、多結
晶シリコンの粒径を小さくすると、小さな粒径の下地層
ができるので凹凸の大きさは、相対的に小さくなる。最
も表面積が大きくなるように、下地層の粒径の大きさ、
すなわち、多結晶シリコンの粒径の大きさを調整するこ
とが望ましい。

【００３０】また、本発明の第４の発明によれば、情報
を記録するため、半導体素子と組合わされて設けられる
キャパシタを有し、前記キャパシタが、誘電体膜からな
る容量部と、該誘電体膜により被覆される下地層と、該
下地層により被覆される多結晶半導体基板と、該誘電体
膜の少なくとも一部を被覆する上部電極とから構成され
る半導体メモリーの製造方法において、前記半導体基板
の表面に、ゲルマニウムを主体とする、微細な核を形成
する工程，該核を覆うように多結晶シリコン膜を形成す
る工程，該シリコン膜を覆うように誘電体膜を形成する
工程、を含むことを特徴とする半導体メモリーの製造方
法が提供される。

【００３１】上記構成は、微細な核を形成の工程が増え
るため、製造コストは上昇するが、核の形成が比較的自
由にできるため、下地層の表面凹凸の制御の自由度が大
きい。多少の製造コストの上昇となっても、必要な凹凸
の大きさを得るために選択される可能性のある製造方法
である。

【００３２】本発明の第５の発明によれば、情報を記録
するため、半導体素子と組合わされて設けられるキャパ
シタを有し、前記キャパシタが、誘電体膜からなる容量
部と、該誘電体膜により被覆される下地層と、該下地層
により被覆される多結晶半導体基板と、該誘電体膜の少
なくとも一部を被覆する上部電極とから構成される半導
体メモリーの製造方法において、前記半導体基板の表面
に、シリコンとゲルマニウムを主体とする、微細な核を
形成する工程，エッチングにより該核の周辺の前記半導
体基板の一部を削除する工程，該核及び前記半導体基板
を覆うように誘電体膜を形成する工程、を含むことを特
徴とする半導体メモリーの製造方法が提供される。

【００３３】上記方法も第４の発明と同じく、必要な凹
凸の大きさを得るために選択される可能性がある。

【００３４】本発明の第６の発明によれば、情報を記録
するため、半導体素子と組合わされて設けられるキャパ
シタを有し、前記キャパシタが、誘電体膜からなる容量
部と、該誘電体膜により被覆される下地層と、該下地層
により被覆される多結晶半導体基板と、該誘電体膜の少
なくとも一部を被覆する上部電極とから構成される半導
体メモリーの製造方法において、前記半導体基板の表面
に、シリコンとゲルマニウムを主体とする、微細な核を
形成する工程，酸化雰囲気中で、前記半導体基板を熱処
理し、酸化膜を形成する工程，前記核及び前記半導体基
板表面の前記酸化膜をエッチングにより除去する工程，
酸化膜が除去された前記半導体基板表面に誘電体膜を形
成する工程、を含むことを特徴とする半導体メモリーの
製造方法が提供される。

【００３５】

【発明の実施の形態】本発明では、既存の減圧あるいは
低圧ＣＶＤ法によるシリコン膜の成長工程に、ゲルマニ
ウムを含むガスを添加するか、またはゲルマニウム膜の
みを成長させることによって、多結晶半導体基板上に凹
凸を持つ膜を、１回の製造工程で形成できるという特徴
がある。成長工程は、ゲルマンガスが熱分解する温度範
囲（約４００℃以上）でなら膜形成が行えるため、厳密
な温度制御の必要がない。装置が大掛かりである超高真
空化学気相堆積法（ＵＨＶ−ＣＶＤ）装置を使う必要が
なく、減圧，低圧化学気相堆積法（ＬＰ−ＣＶＤ）装置
で、多結晶上に容易に３次元結晶粒成長が可能である。
化学堆積法は表面カバレッジのよい堆積方法であるの
で、複雑な３次元構造を持ったキャパシタであっても全
体に成膜することが出来る。更に、多結晶シリコン基板
の多結晶粒径を変えることで、シリコン粒を結晶核とし
てゲルマニウムあるいはシリコンゲルマニウムの半球上
結晶を分布よく形成することが可能である。さらに、成
長温度，原料ガスの混合比を変えることによって、シリ
コンゲルマニウム中のゲルマニウム濃度比が変わり、そ
れによって結晶粒の形や粒径を制御できる。この方法
は、原料ガス中に塩化水素ガスを加えることによって、
多結晶，単結晶，絶縁膜を持つ基板において、単結晶上
のみ、単結晶上と多結晶上のみ、に堆積する選択成長も
可能である。

【００３６】以下に本発明の具体的な実施例を述べる。

【００３７】（実施例１）本発明の図１に示した構造を
形成する実施例１を説明する。図２はソース103,ドレイ
ン１０４およびゲート酸化膜１０５を介したゲート電極
１０６を具備するスイッチングトランジスタのドレイン
領域１０４上にビットライン１０８を形成する工程を示
したもので、半導体基板１０１上に選択酸化法によりフ
ィールド酸化膜１０２を形成して活性領域と非活性領域
を区分し、その活性領域上に電気的に絶縁されるように
ゲート電極１０６を形成した後、このゲート電極１０６
の両側の半導体基板１０１に不純物を注入してソース領
域１０３およびドレイン領域１０４を形成しスイッチン
グトランジスタを完成する。ビットライン１０８は、前
記トランジスタのドレイン領域１０４と接続するように
導電物質を蒸着しエッチングして形成する。上記の工程
で図２に示した構造が形成される。

【００３８】次に、前記埋没型ビットライン１０８が形
成された前記スイッチングトランジスタの全面にリンを
高濃度に添加した多結晶シリコン１１０を減圧化学気相
成長法によって約３００ｎｍ堆積する。上記工程で図３
に記載した構造が完成した。次に、既存のフォトリソグ
ラフィ技術により、各セル単位に前記多結晶シリコン１
１０を分離して多結晶シリコン基板１１１を形成する。
上記工程で図４に記載した構造が完成した。

【００３９】次に低圧化学気相成長装置内でリンを添加
したシリコンゲルマニウム粒のストリッジ電極１１２を
多結晶シリコン基板１１１上に堆積する。堆積条件は、
モノシランガス流量１０ミリリッター／分，ゲルマンガ
ス流量２ミリリッター／分，塩化水素ガス流量５ミリリ
ッター／分，フォスフィンガス流量０.１ ミリリッター
／分，水素ガス流量１リッター／分，成長温度６５０
℃，反応圧力１トール，処理時間３０分で図５に示した
平均粒径５０−１００ｎｍのシリコンゲルマニウム粒の
ストリッジ電極１１２が多結晶，単結晶基板上のみ選択
的に堆積し、酸化膜上には堆積しない。この工程で図６
に記載した構造が完成する。

【００４０】次に、全工程で形成したストレッジ電極の
全面に高誘電体物質（Ba,Sr)TiO₃を蒸着して誘電体膜１
１３を形成する。この誘電体膜は３ｎｍ程度の厚さに形
成する。誘電体膜１１３は酸化膜，窒化膜，酸窒化膜，
タンタルオキサイド膜、であってもよい。この工程で図
７に記載した構造が完成した。

【００４１】次に、誘電体膜１１３が形成された前記素
子の全面にチタンナイトライドプレート電極１１４を堆
積してプレート電極を形成する。この工程で図８に記載
した構造が完成した。

【００４２】上記のように作製した、表面に凹凸を有し
た電極を持つ場合、従来のポリシリコン膜をそのまま電
極として用いた場合の容量値と比較して約２倍から３倍
になった。またこのようにして形成された容量部の容量
膜，従来のポリシリコン膜をそのまま電極として用いた
場合と同様のリーク電流特性，耐圧分布および信頼性が
得られた。

【００４３】（実施例２）実施例１のストリッジ電極を
形成する工程において、低圧化学気相成長装置内でシリ
コンゲルマニウム粒のストレッジ電極２１２を多結晶シ
リコン基板２１１上に堆積する。堆積条件は、ジクロロ
シランガス流量１０ミリリッター／分，ゲルマンガス流
量２ミリリッター／分，フォスフィンガス流量０.１ ミ
リリッター／分，水素ガス流量１リッター／分，成長温
度６５０℃，成長圧力１トール，処理時間３０分で平均
粒径５０−１００ｎｍのシリコンゲルマニウム粒の集合
体膜が全面に堆積する。この工程で図９に記載した構造
が完成する。塩素を含むガスは膜の選択成長を促す効果
がある。本実施例では、塩化水素ガスを用いずにジクロ
ロシランガスを用いて選択成長作用を得ている。

【００４４】前記シリコンゲルマニウム結晶粒の集合体
上にシリコン膜２１３を形成しシリコンゲルマニウム粒
をシリコン層で覆う。シリコン膜２１３の堆積は前記シ
リコンゲルマニウム膜の堆積時間３０分が経過した直後
に、ゲルマンガスの導入を止めることによって堆積す
る。であるから、堆積条件は、モノシランガス流量１０
ミリリッター／分，塩化水素ガス流量５ミリリッター／
分，フォスフィンガス流量０.１ ミリリッター／分，水
素ガス流量１リッター／分，成長温度６５０℃，成長圧
力１トール，処理時間１０分である。この工程で図１０
に記載した構造が完成する。

【００４５】次に、全工程で形成したシリコンからなる
ストレッジ電極を窒素ガス中で加熱して表面に酸窒化珪
素膜からなる誘電体膜２１４を形成する。この誘電体膜
は３ｎｍ程度の厚さに形成する。この工程で図１１に記
載した構造が完成した。

【００４６】次に、誘電体膜２１４が形成された前記素
子の全面にチタンナイトライドプレート電極２１５を堆
積してプレート電極を形成する。この工程で図１２に記
載した構造が完成した。

【００４７】実施例２の構造では、ゲルマニウム原子の
熱拡散を抑制でき、シリコンゲルマニウム粒の外部をシ
リコン層で覆うことによって高品質な、すなわち膜中に
ピンホールなどのない酸窒化膜が形成された。

【００４８】（実施例３）実施例１のストリッジ電極を
形成する工程において、低圧化学気相成長装置内でゲル
マニウム核３１２を多結晶シリコン基板３１１上に堆積
する。堆積条件は、ゲルマンガス流量２ミリリッター／
分，塩化水素ガス流量５ミリリッター，フォスフィンガ
ス流量０.１ ミリリッター／分，水素ガス流量１リッタ
ー／分，成長温度６５０℃，圧力１トール，処理時間５
分でゲルマニウム核が単結晶，多結晶上のみに、まばら
に堆積する。この工程で図１３に記載した構造が完成す
る。次に、前記ゲルマニウム核上に多結晶シリコン膜３
１３を形成し凹凸を持った結晶膜を形成する。多結晶シ
リコン膜の堆積は前記ゲルマニウム核３１２の堆積と連
続して行う。ゲルマニウム核形成を５分間行った後、モ
ノシランガスを流し始めてからゲルマンガスを止める。
したがって堆積条件は、モノシランガス流量１０ミリリ
ッター／分，塩化水素ガス流量５ミリリッター／分，フ
ォスフィンガス流量０.１ ミリリッター／分，水素ガス
流量１リッター／分，成長温度６５０℃，成長圧力１ト
ール，処理時間３０分である。この工程で図１４に記載
した構造が完成する。

【００４９】次に、全工程で形成したストレッジ電極の
全面に高誘電体物質（Ba,Sr)TiO₃を蒸着して誘電体膜３
１４を形成する。この誘電体膜は３ｎｍ程度の厚さに形
成する。誘電体膜３１４は酸化膜，窒化膜，酸窒化膜，
タンタルオキサイド膜、であってもよい。この工程で図
１５に記載した構造が完成した。

【００５０】次に、誘電体膜３１４が形成された前記素
子の全面にチタンナイトライドプレート電極３１５を堆
積してプレート電極を形成する。この工程で図１６に記
載した構造が完成した。

【００５１】（実施例４）実施例１のストリッジ電極を
形成する工程において、低圧化学気相成長装置内でシリ
コンゲルマニウム粒の核４１２を多結晶シリコン基板４
１１上に堆積する。堆積条件は、モノシランガス流量１
０ミリリッター／分，ゲルマンガス流量３ミリリッター
／分，塩化水素ガス流量１０ミリリッター／分，フォス
フィンガス流量０.１ ミリリッター／分，水素ガス流量
１リッター／分，成長温度６５０℃，圧力１トール，処
理時間２０分で平均粒径５０ｎｍのシリコンゲルマニウ
ム粒のが単結晶，多結晶上のみに選択的に堆積する。こ
の際、基板４１１の多結晶粒の粒径を５０ｎｍ以下に
し、かつゲルマンガスの流量比をふやして、ゲルマニウ
ム粒の成長を５０ｎｍ以下に抑えた。この工程で図１７
に記載した構造が完成する。

【００５２】次にウエットエッチングによって前記多結
晶シリコンをエッチングし凹凸を持った表面を形成す
る。この工程で図１８に記載した構造が完成する。

【００５３】次に、全工程で形成したストレッジ電極の
全面に高誘電体物質（Ba,Sr)TiO₃を蒸着して誘電体膜４
１３を形成する。この誘電体膜は３ｎｍ程度の厚さに形
成する。誘電体膜４１３は酸化膜，窒化膜，酸窒化膜，
タンタルオキサイド膜、であってもよい。この工程で図
１９に記載した構造が完成した。

【００５４】次に、誘電体膜４１３が形成された前記素
子の全面にチタンナイトライドプレート電極４１４を堆
積してプレート電極を形成する。この工程で図２０に記
載した構造が完成した。

【００５５】（実施例５）実施例１のストリッジ電極を
形成する工程において、低圧化学気相成長装置内でシリ
コンゲルマニウム粒の核５１２を多結晶シリコン基板５
１１上に堆積する。堆積条件は、モノシランガス流量１
５ミリリッター／分，ゲルマンガス流量２ミリリッター
／分，塩化水素ガス流量１０ミリリッター／分，フォス
フィンガス流量０.１ ミリリッター／分，水素ガス流量
１リッター／分，成長温度６５０℃，圧力１トール，処
理時間１０分で平均粒径５０ｎｍでゲルマニウム含有率
が５％以下のシリコンゲルマニウム粒が単結晶，多結晶
基板上のみに選択的にまばらに堆積する。

【００５６】この工程で図２１に記載した構造が出来
る。

【００５７】次にこのシリコンゲルマニウム粒の核５１
２と多結晶シリコン基板５１１を酸化性雰囲気中で熱処
理を行って酸化膜５１３を形成する。この工程で図２２
に示した構造が出来る。

【００５８】次にこの酸化膜をエッチング除去すること
によって、表面に凹凸を持った多結晶シリコン基板が形
成される。この工程で図２３に示した構造が出来る。

【００５９】次に、全工程で形成したストレッジ電極の
全面に高誘電体物質（Ba,Sr)TiO₃を蒸着して誘電体膜５
１５を形成する。この誘電体膜は３ｎｍ程度の厚さに形
成する。誘電体膜５１５は酸化膜，窒化膜，酸窒化膜，
タンタルオキサイド膜、であってもよい。

【００６０】次に、誘電体膜５１６が形成された前記素
子の全面にチタンナイトライドプレート電極５１６を堆
積してプレート電極を形成する。この工程で図２５に記
載した構造が完成した。

【００６１】（実施例６）以下、本発明の実施例６を説
明する。実施例１の図２に示した構造を形成する工程で
形成されたスイッチングトランジスタの全面に厚さ１０
０ｎｍの酸化膜６０１，厚さ２００ｎｍの窒化膜６０
２，厚さ１５０ｎｍの酸化膜６０３をそれぞれＣＶＤ法
を用いて形成する。上記工程で図２６に記載した構造が
得られた。次に、レジストパターンをマスクとして酸化
膜６０１，窒化膜６０２，酸化膜６０３を異方性ドライ
エッチングを用いてそれぞれエッチングする。この工程
で図２７に記載した構造が得られた。

【００６２】次に、前工程で得られた構造の全面にリン
を高濃度に添加した多結晶シリコン６０４を減圧化学気
相成長法によって約３００ｎｍ堆積する。上記工程で図
２８に記載した構造が得られた。

【００６３】次に図２９に示すように凹部にレジスト６
０５を埋める。つづいて異方性ドライエッチングを用い
て、多結晶シリコン６０４をエッチングする。続いてフ
ッ酸水溶液によって酸化膜６０３をエッチングし、さら
にリン酸水溶液によって窒化膜６０２をエッチングす
る。この工程で図３０に記載した構造が得られた。

【００６４】次に低圧化学気相成長装置内でリンを添加
したシリコンゲルマニウム粒の集合体膜６０６を多結晶
シリコン基板６０４上に堆積する。堆積条件は、モノシ
ランガス流量１０ミリリッター／分，ゲルマンガス流量
２ミリリッター／分，塩化水素ガス流量５ミリリッター
／分，フォスフィンガス流量０.１ ミリリッター／分，
水素ガス流量１リッター／分，成長温度６５０℃，反応
圧力１トール，処理時間３０分で実施例１の図５に示し
た平均粒径５０−１００ｎｍのシリコンゲルマニウム粒
の集合体膜６０６が多結晶，単結晶基板上のみ選択的に
堆積し、酸化膜上には堆積しない。この工程で図３１に
記載した構造が完成する。

【００６５】その後、キャパシタ絶縁膜とプレート電極
とを形成すると、実施例１の図１に示した構造と等価な
構造が完成する。

【００６６】（実施例７）実施例１記載のストレッジ電
極２１２を形成する条件を、モノシランガス流量を１０
ミリリッター／分と固定して、ゲルマンガス流量を０〜
３ミリリッター／分と変化させた時の、成膜された膜中
のゲルマニウム量、及び表面粗さの変化を調べた。図３
２にゲルマンガス流量の変化に対する膜中のゲルマニウ
ム量の変化を、図３３に膜中のゲルマニウム量の変化に
対する膜表面の表面粗さの変化を示す。

【００６７】図３２から、この成膜条件ではモノシラン
ガスに対しゲルマンガスの流量比が１０％の時に、膜中
のゲルマニウムの量が５％程度であることがわかる。図
３３からは膜中のゲルマニウムの量が４％以下では、膜
の表面粗さは、ゲルマニウムを添加しないものと同等で
あるが４％以上で添加効果が現れ始め、ゲルマニウム量
が１２％以上で表面粗さが最も大きくなることがわか
る。すなわち、実施例１の条件下ではモノシランガス１
０ミリリッター／分に対して、ゲルマンガス流量を２ミ
リリッター／分以上流せば、ゲルマンガスを流さない場
合に比べて１００倍以上の表面粗さが得られることがわ
かる。

【００６８】これらの関係は、もちろん基板温度，添加
する塩化水素ガスの流量，膜を形成するシリコン基板の
粒径等で変化するので、一義的な関係ではない。したが
って、要求される下部電極表面の表面粗さを得るため、
上記パラメータを変化させて最適な成膜条件を決定する
必要がある。

【００６９】

【発明の効果】本発明の第１の発明によれば、キャパシ
タの静電容量は、同じ占有面積で比べて、従来の２〜３
倍となり、従って同じ大きさの一個の半導体メモリーの
記録容量を２〜３倍とすることが可能になる。

【００７０】本発明の第２の発明によれば、半導体メモ
リーだけでなく、単体のコンデンサとして基板に直接形
成する雑音防止用薄膜コンデンサ等に対しても単位占有
面積当たりの記録容量の大きなコンデンサが提供でき
る。

【００７１】本発明の第３の発明によれば、通常の大気
圧、または減圧下でのＣＶＤ装置を用いて製造可能であ
るので、特殊な製造装置の使用による製造コストの上昇
を来すことなく、記録容量の大きい半導体メモリーを製
造することができる。

【００７２】本発明の第４の発明によれば、微細な核を
形成の工程が増えるため、製造コストは上昇するが、核
の形成が比較的自由にできるため、下地層の表面凹凸の
制御の自由度が大きい。多少の製造コストの上昇となっ
ても、必要な凹凸の大きさを得るための製造方法が提供
できる。

【００７３】本発明の第５の発明によれば、必要な凹凸
の大きさを得るための製造方法が提供できる。

【００７４】本発明の第６の発明によれば、必要な凹凸
の大きさを得るための製造方法が提供できる。

【図面の簡単な説明】

【図１】本発明を用いて形成した半導体粒の集合体から
なるキャパシタ構造を有する半導体のメモリ装置の断面
構造図。

【図２】本発明の実施例１を説明する製造工程断面図。

【図３】本発明の実施例１を説明する製造工程断面図。

【図４】本発明の実施例１を説明する製造工程断面図。

【図５】本発明の実施例１を説明する製造工程断面図。

【図６】多結晶基板上に形成したシリコンゲルマニウム
粒の図。

【図７】本発明の実施例１を説明する製造工程断面図。

【図８】本発明の実施例１を説明する製造工程断面図。

【図９】本発明の実施例２を説明する製造工程断面図。

【図１０】本発明の実施例２を説明する製造工程断面
図。

【図１１】本発明の実施例２を説明する製造工程断面
図。

【図１２】本発明の実施例２を説明する製造工程断面
図。

【図１３】本発明の実施例３を説明する製造工程断面
図。

【図１４】本発明の実施例３を説明する製造工程断面
図。

【図１５】本発明の実施例３を説明する製造工程断面
図。

【図１６】本発明の実施例３を説明する製造工程断面
図。

【図１７】本発明の実施例４を説明する製造工程断面
図。

【図１８】本発明の実施例４を説明する製造工程断面
図。

【図１９】本発明の実施例４を説明する製造工程断面
図。

【図２０】本発明の実施例４を説明する製造工程断面
図。

【図２１】本発明の実施例５を説明する製造工程断面
図。

【図２２】本発明の実施例５を説明する製造工程断面
図。

【図２３】本発明の実施例５を説明する製造工程断面
図。

【図２４】本発明の実施例５を説明する製造工程断面
図。

【図２５】本発明の実施例５を説明する製造工程断面
図。

【図２６】本発明の実施例６を説明する製造工程断面
図。

【図２７】本発明の実施例６を説明する製造工程断面
図。

【図２８】本発明の実施例６を説明する製造工程断面
図。

【図２９】本発明の実施例６を説明する製造工程断面
図。

【図３０】本発明の実施例６を説明する製造工程断面
図。

【図３１】本発明の実施例６を説明する製造工程断面
図。

【図３２】ゲルマンガス流量を変えた時の膜中のゲルマ
ニウム量の変化を示す図。

【図３３】膜中のゲルマニウム量を変えた時の膜表面粗
さの変化を示す図。

【符号の説明】

１０１…半導体基板、１０２…フィールド酸化膜、１０
３…ソース領域、104…ドレイン領域、１０５…ゲート
酸化膜、１０６…ゲート電極、１０７，１０９，５１
３，６０１，６０３…酸化膜、１０８…ビットライン、
１１０，１１１，２１１，２１３，３１１，３１３，４
１１，５１１，５１４，６０４…多結晶シリコン、１１
２…シリコンゲルマニウム粒で構成されたストリッジ電
極、２１４，３１４，４１３，５１５…誘電体膜、１１
４，２１５，３１５，４１４…プレート電極、２１２…
半導体結晶粒で構成されたストレッジ電極、３１２…ゲ
ルマニウム核、４１２，５１２…シリコンゲルマニウム
核、６０２…窒化膜、６０５…レジスト、６０６…シリ
コンゲルマニウム粒の集合体膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮内 昭浩 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (72)発明者 松岡 秀行 東京都国分寺市東恋ケ窪一丁目280番地 株式会社 日立製作所 中央研究所内 (72)発明者 西田 彰男 東京都国分寺市東恋ケ窪一丁目280番地 株式会社 日立製作所 中央研究所内 (72)発明者 村上 英一 東京都国分寺市東恋ケ窪一丁目280番地 株式会社 日立製作所 中央研究所内 (72)発明者 内野 俊 東京都国分寺市東恋ケ窪一丁目280番地 株式会社 日立製作所 中央研究所内 (72)発明者 山中 俊明 東京都国分寺市東恋ケ窪一丁目280番地 株式会社 日立製作所 中央研究所内 (72)発明者 井上 洋典 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (72)発明者 鈴木 誉也 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (72)発明者 安藤 敏夫 東京都青梅市今井2326番地 株式会社 日立製作所 デバイス開発センタ内 (56)参考文献 特開 平６−89984（ＪＰ，Ａ) 特開 平６−29465（ＪＰ，Ａ) 特開 平５−304273（ＪＰ，Ａ) 特開 平７−312343（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8242 H01L 21/822 H01L 27/04 H01L 27/108

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】情報を記録するために半導体素子と組合わ
   されて設けられるキャパシタを有する半導体メモリであ
   って、上記キャパシタは誘電体膜からなる容量部と、上
   記誘電体膜により被覆される下部電極と、上記誘電体膜
   の少なくとも一部を被覆する上部電極とを有し、前記下
   部電極は多結晶シリコンからなる基板と、該基板に接し
   て設けられたシリコンとゲルマニウムを主体とする核か
   らなることを特徴とする半導体メモリ。
2. 【請求項２】キャパシタ構造を有する半導体装置の製造
   方法であって、少なくとも珪素とゲルマニウムとを含む
   原料ガスを用いて気相成長により多結晶シリコンを主体
   とする基板上にゲルマニウムを含む第一の電極を形成す
   る工程と、上記第一の電極の少なくとも一部を被覆する
   誘電体薄膜を形成する工程と、上記誘電薄膜の少なくと
   も一部を被覆する第２の電極を形成する工程とを有する
   ことを特徴とする半導体装置の製造方法。
3. 【請求項３】キャパシタ構造を有する半導体装置の製造
   方法であって、少なくとも珪素を含むガスとゲルマニウ
   ムを含むガスの混合ガスを用いて気相成長させてシリコ
   ンを主体とする基板上にゲルマニウムを含む下部電極を
   形成する工程、上記下部電極の上部に誘電体薄膜を形成
   する工程、上記誘電薄膜上に上部電極を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
4. 【請求項４】請求項３記載の半導体装置の製造方法にお
   いて、上記ゲルマニウムを含むガスの混合比を調節する
   ことにより、上記下部電極の凹凸の大きさを変化させる
   ことを特徴とする半導体装置の製造方法。
5. 【請求項５】情報を記録するため、半導体素子と組合わ
   されて設けられるキャパシタを有し、上記キャパシタ
   は、誘電体膜からなる容量部と、上記誘電体膜により被
   覆される下地層と、上記下地層により被覆される多結晶
   半導体基板と、上記誘電体膜の少なくとも一部を被覆す
   る上部電極とから構成される半導体メモリの製造方法に
   おいて、上記半導体基板の表面に、シリコンとゲルマニ
   ウムを主体とする核を形成する工程、エッチングにより
   上記核の周辺の上記半導体基板の一部を削除する工程、
   上記核及び上記半導体基板を覆うように誘電体膜を形成
   する工程、を含むことを特徴とする半導体メモリの製造
   方法。
6. 【請求項６】情報を記録するため、半導体素子と組合わ
   されて設けられるキャパシタを有し、上記キャパシタ
   は、誘電体膜からなる容量部と、上記誘電体膜により被
   覆される下地層と、上記下地層により被覆される多結晶
   半導体基板と、上記誘電体膜の少なくとも一部を被覆す
   る上部電極とから構成される半導体メモリの製造方法に
   おいて、上記半導体基板の表面に、シリコンとゲルマニ
   ウムを主体とする核を形成する工程、酸化雰囲気中で上
   記半導体基板に酸化膜を形成する工程、上記核及び上記
   半導体基板表面の上記酸化膜をエッチングにより除去す
   る工程、酸化膜が除去された上記半導体基板表面に誘電
   体膜を形成する工程、を含むことを特徴とする半導体メ
   モリの製造方法。