JPH05121692A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH05121692A JPH05121692A JP3277418A JP27741891A JPH05121692A JP H05121692 A JPH05121692 A JP H05121692A JP 3277418 A JP3277418 A JP 3277418A JP 27741891 A JP27741891 A JP 27741891A JP H05121692 A JPH05121692 A JP H05121692A
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- Japan
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- insulating film
- semiconductor
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- forming
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Abstract
(57)【要約】
【目的】 本発明は電極表面に微小な凸凹を設けること
により、電極表面を拡張する方法を、低温で、かつ簡単
な工程で、提供することを目的とする。 【構成】 第１の絶縁膜となるＢＰＳＧ膜６上に有機ソ
−スと４ｗｔ％以上の割合のオゾンを含んだ酸素との熱
分解反応により粗表面を有する第２の絶縁膜となるＳｉ
Ｏ2膜８を形成した後、蓄積電極となる第１の半導体膜
１１を形成することにより、電極表面の表面積を拡張
し、小さなセル面積に対して、充分な容量を低温、かつ
少ない工程で得ることが出来る。
により、電極表面を拡張する方法を、低温で、かつ簡単
な工程で、提供することを目的とする。 【構成】 第１の絶縁膜となるＢＰＳＧ膜６上に有機ソ
−スと４ｗｔ％以上の割合のオゾンを含んだ酸素との熱
分解反応により粗表面を有する第２の絶縁膜となるＳｉ
Ｏ2膜８を形成した後、蓄積電極となる第１の半導体膜
１１を形成することにより、電極表面の表面積を拡張
し、小さなセル面積に対して、充分な容量を低温、かつ
少ない工程で得ることが出来る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法に関するものである。
方法に関するものである。
【０００２】
【従来の技術】近年、ＤＲＡＭの高集積化に伴い、その
セル面積の微小化が必要不可欠になっているが、キャパ
シタの蓄電容量はソフトエラ−の防止の為、減少させる
ことはできない。そこで、電極表面を拡張する方法とし
て、電極である不純物ド−プ多結晶シリコン（ド−プド
ポリシリコン）表面に微小な凸凹を設ける方法がある。
セル面積の微小化が必要不可欠になっているが、キャパ
シタの蓄電容量はソフトエラ−の防止の為、減少させる
ことはできない。そこで、電極表面を拡張する方法とし
て、電極である不純物ド−プ多結晶シリコン（ド−プド
ポリシリコン）表面に微小な凸凹を設ける方法がある。
【０００３】以下図面を参照しながら、上記した従来の
電極表面を拡張する方法の一例について説明する。
電極表面を拡張する方法の一例について説明する。
【０００４】図８は従来の半導体記憶装置を示す断面図
である。まず、１００ｎｍの厚さのゲートＳｉＯ2膜３
５上に、２００ｎｍから３００ｎｍのポリシリコンの蓄
積電極３０を６２０℃で堆積する。次にリン拡散により
８６０℃で不純物拡散を行なう。次に、粗面を作るため
に、ポリシリコン膜表面の酸化を行い、ウエットエッチ
ングで酸化膜を取る。その上に、Ｓｉ3Ｎ4膜を堆積後酸
化して誘電体膜としてのＳｉＯ2／Ｓｉ3Ｎ4膜（Ｏ／Ｎ
膜）３１を堆積し、最後に６２０℃で２００ｎｍのポリ
シリコン膜３３を堆積し、８８０℃でリンを拡散させ
る。このように蓄積電極３０、誘電体膜３１、セルプレ
−ト３３からなるキャパシタが形成される。また図８に
おいて、３２はワ−ド線、３４はビット線である。以上
は、（アイ・イ・イ・イ インタ−ナショナル エレク
トロン エレクトロン デバイスミ−ティング；ＩＥＥ
Ｅ、 ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥ ＭＥＥＴＩＮＧ（１９９０ ｐｐ６６３
−６６６））に述べられている。
である。まず、１００ｎｍの厚さのゲートＳｉＯ2膜３
５上に、２００ｎｍから３００ｎｍのポリシリコンの蓄
積電極３０を６２０℃で堆積する。次にリン拡散により
８６０℃で不純物拡散を行なう。次に、粗面を作るため
に、ポリシリコン膜表面の酸化を行い、ウエットエッチ
ングで酸化膜を取る。その上に、Ｓｉ3Ｎ4膜を堆積後酸
化して誘電体膜としてのＳｉＯ2／Ｓｉ3Ｎ4膜（Ｏ／Ｎ
膜）３１を堆積し、最後に６２０℃で２００ｎｍのポリ
シリコン膜３３を堆積し、８８０℃でリンを拡散させ
る。このように蓄積電極３０、誘電体膜３１、セルプレ
−ト３３からなるキャパシタが形成される。また図８に
おいて、３２はワ−ド線、３４はビット線である。以上
は、（アイ・イ・イ・イ インタ−ナショナル エレク
トロン エレクトロン デバイスミ−ティング；ＩＥＥ
Ｅ、 ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥ ＭＥＥＴＩＮＧ（１９９０ ｐｐ６６３
−６６６））に述べられている。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ド−プドポリシリコン３０に微小な凸凹
を設ける工程が複雑であり、またリン拡散や酸化の工程
を伴うためプロセスの低温化傾向に逆行しているという
問題点を有していた。
うな構成では、ド−プドポリシリコン３０に微小な凸凹
を設ける工程が複雑であり、またリン拡散や酸化の工程
を伴うためプロセスの低温化傾向に逆行しているという
問題点を有していた。
【０００６】本発明は上記問題点に鑑み、低温で、かつ
簡単な工程で、電極表面に微小な凸凹を設けることによ
り、電極表面を拡張し高集積化を可能とする半導体記憶
装置の製造方法を提供することを目的とする。
簡単な工程で、電極表面に微小な凸凹を設けることによ
り、電極表面を拡張し高集積化を可能とする半導体記憶
装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法は、半導体基板上に形成した第１の絶縁膜の
所望の領域に、第１のコンタクト孔を形成する工程と、
前記第１の絶縁膜上に粗表面を有する第２絶縁膜を堆積
する工程と、前記第２の絶縁膜を異方性エッチングして
第２のコンタクト孔を形成する工程と、全面に前記第２
の絶縁膜上の粗面に沿った第１の半導体膜を堆積する工
程と、所望の領域に前記第１の半導体膜パタ−ンを形成
する工程と、前記第１の半導体膜パタ−ン上に誘電体膜
を形成する工程と、前記誘電体膜上に第２の半導体膜を
形成する工程とを含むものである。
の製造方法は、半導体基板上に形成した第１の絶縁膜の
所望の領域に、第１のコンタクト孔を形成する工程と、
前記第１の絶縁膜上に粗表面を有する第２絶縁膜を堆積
する工程と、前記第２の絶縁膜を異方性エッチングして
第２のコンタクト孔を形成する工程と、全面に前記第２
の絶縁膜上の粗面に沿った第１の半導体膜を堆積する工
程と、所望の領域に前記第１の半導体膜パタ−ンを形成
する工程と、前記第１の半導体膜パタ−ン上に誘電体膜
を形成する工程と、前記誘電体膜上に第２の半導体膜を
形成する工程とを含むものである。
【０００８】
【作用】本発明は上記構成により、粗表面を有する第２
の絶縁膜を形成した後、第１の半導体膜を形成し、第１
の半導体膜表面に第２の絶縁膜の表面の粗さを反映させ
ることによって、低温で、かつ簡単な工程で、第１の半
導体膜表面を拡張することができる容量構造において蓄
積容量を増大させることができる。
の絶縁膜を形成した後、第１の半導体膜を形成し、第１
の半導体膜表面に第２の絶縁膜の表面の粗さを反映させ
ることによって、低温で、かつ簡単な工程で、第１の半
導体膜表面を拡張することができる容量構造において蓄
積容量を増大させることができる。
【０００９】
【実施例】図１〜図７は本発明の実施例の半導体記憶装
置の製造方法を示す工程断面図である。以下本発明の一
実施例の工程について、図面を参照しながら説明する。
置の製造方法を示す工程断面図である。以下本発明の一
実施例の工程について、図面を参照しながら説明する。
【００１０】ワ−ド線となるド−プドポリシリコン膜パ
タ−ン２、その下に設けられたゲート絶縁膜１３、及び
ソース・ドレイン領域となるＮ+拡散層４からなる電荷
転送トランジスタ、ビット線３、絶縁膜５、ＢＰＳＧ膜
６が形成されたＰ型シリコン基板１上に、レジスト膜を
塗布し、所望の領域を露光して、これをマスクとしてコ
ンタクトホ−ル７をあける。次に、このレジストを除去
する。この時の状態を図１に示す。
タ−ン２、その下に設けられたゲート絶縁膜１３、及び
ソース・ドレイン領域となるＮ+拡散層４からなる電荷
転送トランジスタ、ビット線３、絶縁膜５、ＢＰＳＧ膜
６が形成されたＰ型シリコン基板１上に、レジスト膜を
塗布し、所望の領域を露光して、これをマスクとしてコ
ンタクトホ−ル７をあける。次に、このレジストを除去
する。この時の状態を図１に示す。
【００１１】次に、有機ソ−スとしてのテトラエトキシ
シラン（ＴＥＯＳ：Ｓｉ（ＯＣ2Ｈ5）4とオゾン濃度を
４ｗｔ％以上の割合で含む酸素との常圧下で３５０℃〜
５００℃の温度範囲での熱気相化学成長法（ＣＶＤ）に
よりＳｉＯ2膜８を１００〜２００ｎｍ堆積する。この
時ＢＰＳＧ膜６上に形成したＳｉＯ2膜８の表面は、図
９に示すように、微細な凸凹を有した粗面となる。この
図はＳＥＭ写真に基づいたものである。この時の状態を
図２に示す。
シラン（ＴＥＯＳ：Ｓｉ（ＯＣ2Ｈ5）4とオゾン濃度を
４ｗｔ％以上の割合で含む酸素との常圧下で３５０℃〜
５００℃の温度範囲での熱気相化学成長法（ＣＶＤ）に
よりＳｉＯ2膜８を１００〜２００ｎｍ堆積する。この
時ＢＰＳＧ膜６上に形成したＳｉＯ2膜８の表面は、図
９に示すように、微細な凸凹を有した粗面となる。この
図はＳＥＭ写真に基づいたものである。この時の状態を
図２に示す。
【００１２】次に、図３に示すように、ＳｉＯ2膜８を
異方性エッチングしてコンタクトホ−ル９を形成する。
次に、図４に示すように、蓄積電極となるド−プドポリ
シリコン膜１０を下の粗面を反映するような１００〜２
００ｎｍ程度の厚みで堆積する。この時、ＳｉＯ2膜８
表面が微細な凸凹を有することが本発明の重要な点であ
り、この凸凹によってポリシリコン膜１０の表面が増加
し、蓄積容量が増加する。さらに、従来例では、ポリシ
リコン膜３０を堆積した後に、リン拡散により８６０℃
で不純物拡散を行い、その後、９０７℃で酸化を行なっ
て、凸凹面を作っているのに対し、本発明では、余分な
熱処理を加える必要がなく、また、ＢＰＳＧ膜６上にＳ
ｉＯ2膜８を堆積する工程だけで、凸凹の表面を形成す
ることができる。この上にレジスト膜を塗布し、所望の
領域を露光して、これをマスクとしてポリシリコン膜パ
タ−ン１１を形成し、レジストを除去する。この時の状
態を図５に示す。
異方性エッチングしてコンタクトホ−ル９を形成する。
次に、図４に示すように、蓄積電極となるド−プドポリ
シリコン膜１０を下の粗面を反映するような１００〜２
００ｎｍ程度の厚みで堆積する。この時、ＳｉＯ2膜８
表面が微細な凸凹を有することが本発明の重要な点であ
り、この凸凹によってポリシリコン膜１０の表面が増加
し、蓄積容量が増加する。さらに、従来例では、ポリシ
リコン膜３０を堆積した後に、リン拡散により８６０℃
で不純物拡散を行い、その後、９０７℃で酸化を行なっ
て、凸凹面を作っているのに対し、本発明では、余分な
熱処理を加える必要がなく、また、ＢＰＳＧ膜６上にＳ
ｉＯ2膜８を堆積する工程だけで、凸凹の表面を形成す
ることができる。この上にレジスト膜を塗布し、所望の
領域を露光して、これをマスクとしてポリシリコン膜パ
タ−ン１１を形成し、レジストを除去する。この時の状
態を図５に示す。
【００１３】次に、この上に誘電体膜となるＴａ2Ｏ5膜
１２を図６に示すように堆積する。そして、図７に示す
ように、プレ−ト電極となるド−プドポリシリコン膜１
３を堆積して半導体記憶装置が得られる。
１２を図６に示すように堆積する。そして、図７に示す
ように、プレ−ト電極となるド−プドポリシリコン膜１
３を堆積して半導体記憶装置が得られる。
【００１４】以上のように本実施例では、第１の絶縁膜
となるＢＰＳＧ膜６上に有機ソ−スと４ｗｔ％以上の割
合のオゾンを含んだ酸素との熱分解反応により粗表面を
有する第２の絶縁膜となるＳｉＯ2膜８を形成した後、
蓄積電極となる第１の半導体膜１０を形成することによ
り、電極表面の表面積を拡張し、小さなセル面積に対し
て、充分な容量を低温、かつ少ない工程で得ることが出
来る。
となるＢＰＳＧ膜６上に有機ソ−スと４ｗｔ％以上の割
合のオゾンを含んだ酸素との熱分解反応により粗表面を
有する第２の絶縁膜となるＳｉＯ2膜８を形成した後、
蓄積電極となる第１の半導体膜１０を形成することによ
り、電極表面の表面積を拡張し、小さなセル面積に対し
て、充分な容量を低温、かつ少ない工程で得ることが出
来る。
【００１５】なお、この実施例では、有機ソースとして
ＴＥＯＳを用いたが、ＴＭＯＳ（ＳｉＣ4Ｈ12Ｏ4）、Ｏ
ＭＣＴＳ（Ｓｉ4Ｃ8Ｈ24Ｏ4）、ＴＭＣＴＳ（Ｓｉ4Ｃ4
Ｈ16Ｏ4）、ＳＯＢ｛（（ＣＨ3）3ＳｉＯ）3Ｂ｝、ＤＡ
ＤＢＳ（ＳｉＣ12Ｈ24Ｏ6）、ＳＯＰ｛（（ＣＨ3）3Ｓ
ｉＯ）3ＰＯ｝を用いても同様の結果が得られる。
ＴＥＯＳを用いたが、ＴＭＯＳ（ＳｉＣ4Ｈ12Ｏ4）、Ｏ
ＭＣＴＳ（Ｓｉ4Ｃ8Ｈ24Ｏ4）、ＴＭＣＴＳ（Ｓｉ4Ｃ4
Ｈ16Ｏ4）、ＳＯＢ｛（（ＣＨ3）3ＳｉＯ）3Ｂ｝、ＤＡ
ＤＢＳ（ＳｉＣ12Ｈ24Ｏ6）、ＳＯＰ｛（（ＣＨ3）3Ｓ
ｉＯ）3ＰＯ｝を用いても同様の結果が得られる。
【００１６】さらに、誘電体膜としてＴａ2Ｏ5膜を堆積
したが、窒化膜等あるいは、酸化膜であるＳｉＯ2膜を
用いてもよい。
したが、窒化膜等あるいは、酸化膜であるＳｉＯ2膜を
用いてもよい。
【００１７】
【発明の効果】以上のように本発明は、第１の絶縁膜上
に粗表面を有する第２の絶縁膜を形成した後、蓄積電極
となる第１の半導体膜を形成し、第１の半導体膜表面に
第２の絶縁膜の表面の粗さを反映させることによって、
電極表面の表面積を拡張し、小さなセル面積に対して、
充分な容量を低温、かつ少ない工程で得ることが出来
る。
に粗表面を有する第２の絶縁膜を形成した後、蓄積電極
となる第１の半導体膜を形成し、第１の半導体膜表面に
第２の絶縁膜の表面の粗さを反映させることによって、
電極表面の表面積を拡張し、小さなセル面積に対して、
充分な容量を低温、かつ少ない工程で得ることが出来
る。
【図１】本発明の実施例における半導体記憶装置の製造
方法を示す工程断面図
方法を示す工程断面図
【図２】同実施例における半導体記憶装置の製造方法を
示す工程断面図
示す工程断面図
【図３】同実施例における半導体記憶装置の製造方法を
示す工程断面図
示す工程断面図
【図４】同実施例における半導体記憶装置の製造方法を
示す工程断面図
示す工程断面図
【図５】同実施例における半導体記憶装置の製造方法を
示す工程断面図
示す工程断面図
【図６】同実施例における半導体記憶装置の製造方法を
示す工程断面図
示す工程断面図
【図７】同実施例における半導体記憶装置の製造方法を
示す工程断面図
示す工程断面図
【図８】従来の半導体記憶装置の製造方法を示す工程断
面図
面図
【図９】ＢＰＳＧ膜上に粗表面のＳｉＯ2膜を堆積した
表面図
表面図
１ Ｐ型シリコン基板 ２ ワード線 ４ Ｎ+拡散層 ５ 絶縁膜 ６ ＢＰＳＧ膜（第１の絶縁膜） ８ ＳｉＯ2（第２の絶縁膜） １０ ド−プドポリシリコン膜（第１の半導体膜） １２ Ｔａ2Ｏ5（誘電体膜） １３ ド−プドポリシリコン膜（第２の半導体膜） ７,９ コンタクトホ−ル
Claims (1)
- 【請求項１】半導体基板上に形成した第１の絶縁膜の所
望の領域に、第１のコンタクト孔を形成する工程と、前
記第１の絶縁膜上に粗表面を有する第２絶縁膜を堆積す
る工程と、前記第２の絶縁膜を異方性エッチングして第
２のコンタクト孔を形成する工程と、全面に前記第２の
絶縁膜上の粗面に沿った第１の半導体膜を堆積する工程
と、所望の領域に前記第１の半導体膜パタ−ンを形成す
る工程と、前記第１の半導体膜パタ−ン上に誘電体膜を
形成する工程と、前記誘電体膜上に第２の半導体膜を形
成する工程とを含む半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277418A JPH05121692A (ja) | 1991-10-24 | 1991-10-24 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3277418A JPH05121692A (ja) | 1991-10-24 | 1991-10-24 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121692A true JPH05121692A (ja) | 1993-05-18 |
Family
ID=17583279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3277418A Pending JPH05121692A (ja) | 1991-10-24 | 1991-10-24 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121692A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293839A (ja) * | 1996-04-18 | 1997-11-11 | Taiwan Moseki Denshi Kofun Yugenkoshi | 半導体コンデンサーの製造方法及びその構造 |
| JPH1012835A (ja) * | 1996-06-12 | 1998-01-16 | Taiwan Moseki Denshi Kofun Yugenkoshi | 半導体素子の製造方法及びその構造 |
-
1991
- 1991-10-24 JP JP3277418A patent/JPH05121692A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293839A (ja) * | 1996-04-18 | 1997-11-11 | Taiwan Moseki Denshi Kofun Yugenkoshi | 半導体コンデンサーの製造方法及びその構造 |
| JPH1012835A (ja) * | 1996-06-12 | 1998-01-16 | Taiwan Moseki Denshi Kofun Yugenkoshi | 半導体素子の製造方法及びその構造 |
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