JPH04320370A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04320370A JPH04320370A JP4051477A JP5147792A JPH04320370A JP H04320370 A JPH04320370 A JP H04320370A JP 4051477 A JP4051477 A JP 4051477A JP 5147792 A JP5147792 A JP 5147792A JP H04320370 A JPH04320370 A JP H04320370A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 75
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 74
- 229920005591 polysilicon Polymers 0.000 claims abstract description 73
- 239000003990 capacitor Substances 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000000151 deposition Methods 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 29
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 claims 1
- 238000003860 storage Methods 0.000 abstract description 12
- 238000000059 patterning Methods 0.000 abstract description 3
- 239000013078 crystal Substances 0.000 abstract 1
- 239000012212 insulator Substances 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 229910052681 coesite Inorganic materials 0.000 description 5
- 229910052906 cristobalite Inorganic materials 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 229910052682 stishovite Inorganic materials 0.000 description 5
- 229910052905 tridymite Inorganic materials 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910007277 Si3 N4 Inorganic materials 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910004481 Ta2O3 Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910017900 NH4 F Inorganic materials 0.000 description 1
- XMIJDTGORVPYLW-UHFFFAOYSA-N [SiH2] Chemical compound [SiH2] XMIJDTGORVPYLW-UHFFFAOYSA-N 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/964—Roughened surface
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- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、キャパシタを含む半導
体装置およびその製造方法に関するもので、とくに半導
体基板上に形成された高容量キャパシタを含む半導体装
置およびその製造方法に関するものである。
体装置およびその製造方法に関するもので、とくに半導
体基板上に形成された高容量キャパシタを含む半導体装
置およびその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置に形成されている記憶装置と
して、一つのＭＯＳトランジスタと一つのＭＯＳキャパ
シタでメモリセルが構成されるダイナミックラム（以下
、ＤＲＡＭと称する）がある。
して、一つのＭＯＳトランジスタと一つのＭＯＳキャパ
シタでメモリセルが構成されるダイナミックラム（以下
、ＤＲＡＭと称する）がある。
【０００３】このようなＤＲＡＭにおいてはＭＯＳキャ
パシタに電荷が蓄積されているかいないかにより情報の
記憶が行われる。また、ＭＯＳトランジスタを媒介しビ
ットラインにＭＯＳキャパシタの電荷を放出し、その電
位変化を検出する方法により情報の判読（Ｒｅａｄ
Ｏｕｔ）が行われる。
パシタに電荷が蓄積されているかいないかにより情報の
記憶が行われる。また、ＭＯＳトランジスタを媒介しビ
ットラインにＭＯＳキャパシタの電荷を放出し、その電
位変化を検出する方法により情報の判読（Ｒｅａｄ
Ｏｕｔ）が行われる。
【０００４】最近、半導体技術の進歩により、ＤＲＡＭ
の微細化と高集積化が急速に行なわれている。ＤＲＡＭ
を高集積化するにおいて一番大きな問題は、メモリセル
の面積を小さくしながら容量が大きいキャパシタをどの
ように製造するかである。
の微細化と高集積化が急速に行なわれている。ＤＲＡＭ
を高集積化するにおいて一番大きな問題は、メモリセル
の面積を小さくしながら容量が大きいキャパシタをどの
ように製造するかである。
【０００５】キャパシタの容量は、誘電体の誘電率と面
積に比例し、その厚さに反比例することが知られている
。したがって、キャパシタの容量を大きくするためには
、誘電体の厚さを薄くするか、誘電率の大きな誘電体を
用いるか、または誘電体の面積を大きくする必要がある
。だが、キャパシタの容量増大のための誘電体である絶
縁膜を薄くすることは、半導体装置の信頼性が減少する
ので望ましくない。また、誘電体としてＴａ２ Ｏ５
膜のような誘電率の大きな絶縁膜を用いる方法が提示さ
れているが、まだ実用化されていない。
積に比例し、その厚さに反比例することが知られている
。したがって、キャパシタの容量を大きくするためには
、誘電体の厚さを薄くするか、誘電率の大きな誘電体を
用いるか、または誘電体の面積を大きくする必要がある
。だが、キャパシタの容量増大のための誘電体である絶
縁膜を薄くすることは、半導体装置の信頼性が減少する
ので望ましくない。また、誘電体としてＴａ２ Ｏ５
膜のような誘電率の大きな絶縁膜を用いる方法が提示さ
れているが、まだ実用化されていない。
【０００６】したがって、キャパシタの容量を増大させ
るためキャパシタの面積を増加させることが望ましい。 キャパシタの有効面積を増加させる方法に対しては多く
の研究が行われ、多数の方法が提案されている。例えば
、半導体基板をエッチングして設けたトレンチにストレ
ージ電極を持つキャパシタを形成するトレンチ構造（Ｔ
ｒｅｎｃｈ Ｃａｐａｃｉｔｏｒ Ｓｔｒｕｃｔｕ
ｒｅ）を含むキャパシタが提案されている。
るためキャパシタの面積を増加させることが望ましい。 キャパシタの有効面積を増加させる方法に対しては多く
の研究が行われ、多数の方法が提案されている。例えば
、半導体基板をエッチングして設けたトレンチにストレ
ージ電極を持つキャパシタを形成するトレンチ構造（Ｔ
ｒｅｎｃｈ Ｃａｐａｃｉｔｏｒ Ｓｔｒｕｃｔｕ
ｒｅ）を含むキャパシタが提案されている。
【０００７】また、最近では、セル面積を大きくするか
ストレージ電極を高めなくてもキャパシタ容量を増大さ
せられる技術が提示されて注目を浴びている。すなわち
、文献「Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ
ｔｈｅ ２２ｎｄ ｏｎ Ｓｏｌｉｄ Ｄｅｖｉｃｅ
ａｎｄ Ｍａｔｅｒｉａｌｓ， １９９０，ｐｐ ８
６９〜８７２（Ｙｏｓｈｉｏ Ｈａｙａｓｈｉｄａ ｅ
ｔ ａｌ．） ａｎｄ ｐｐ８７３〜８７６（Ｈ．Ｗａ
ｔａｎａｂｅ ｅｔ ａｌ．）」には、凸凹な（Ｕｎｅ
ｖｅｎ）表面を持つポリシリコン（多結晶シリコン）層
でストレージ電極で形成し、この様な凸凹（Ｕｎｅｖｅ
ｎｎｅｓｓ）に起因し、ストレージ電極表面積を増加さ
せる技術が開示されている。
ストレージ電極を高めなくてもキャパシタ容量を増大さ
せられる技術が提示されて注目を浴びている。すなわち
、文献「Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ
ｔｈｅ ２２ｎｄ ｏｎ Ｓｏｌｉｄ Ｄｅｖｉｃｅ
ａｎｄ Ｍａｔｅｒｉａｌｓ， １９９０，ｐｐ ８
６９〜８７２（Ｙｏｓｈｉｏ Ｈａｙａｓｈｉｄａ ｅ
ｔ ａｌ．） ａｎｄ ｐｐ８７３〜８７６（Ｈ．Ｗａ
ｔａｎａｂｅ ｅｔ ａｌ．）」には、凸凹な（Ｕｎｅ
ｖｅｎ）表面を持つポリシリコン（多結晶シリコン）層
でストレージ電極で形成し、この様な凸凹（Ｕｎｅｖｅ
ｎｎｅｓｓ）に起因し、ストレージ電極表面積を増加さ
せる技術が開示されている。
【０００８】図１は、この様な凸凹な電極表面を持つス
タック型キャパシタの断面を図示したものである。Ｗａ
ｔａｎａｂｅ等の方法によるとシリコン基板１上に選択
酸化法によりフィールド酸化膜２を成長させた後、ゲー
ト電極３になる不純物がドープされた第１ポリシリコン
層を形成し、イオン注入を通じてソース領域４およびド
レイン領域５を形成し絶縁膜として酸化膜６を形成する
。次にキャパシタの第１電極になるストレージ電極７を
形成するため、ポリシリコンを低圧ＣＶＤ法により５５
０℃の温度で沈積し第１ポリシリコン層を形成する。こ
の特定温度５５０℃は膜構造が非晶質から多結晶構造に
変わる遷移温度である。前記温度で沈積されたポリシリ
コンの表面面積は他の温度で沈積されたものより約２倍
程度大きい。
タック型キャパシタの断面を図示したものである。Ｗａ
ｔａｎａｂｅ等の方法によるとシリコン基板１上に選択
酸化法によりフィールド酸化膜２を成長させた後、ゲー
ト電極３になる不純物がドープされた第１ポリシリコン
層を形成し、イオン注入を通じてソース領域４およびド
レイン領域５を形成し絶縁膜として酸化膜６を形成する
。次にキャパシタの第１電極になるストレージ電極７を
形成するため、ポリシリコンを低圧ＣＶＤ法により５５
０℃の温度で沈積し第１ポリシリコン層を形成する。こ
の特定温度５５０℃は膜構造が非晶質から多結晶構造に
変わる遷移温度である。前記温度で沈積されたポリシリ
コンの表面面積は他の温度で沈積されたものより約２倍
程度大きい。
【０００９】次に前記第１ポリシリコン層上にフォトレ
ジスト（図示せず）を塗布し、マスクを通じてこのフォ
トレジストを露光および現像し、フォトレジストパター
ンを形成する。次に、このフォトレジストパターンをエ
ッチングマスクとして、前記第１ポリシリコン層をエッ
チングしてストレージ電極７を形成した後、フォトレジ
ストパターンを除去する。その次に、前記ストレージ電
極７上に酸化膜／窒化膜の誘電体膜８を形成した後、前
記誘電体膜８上に、例えばポリシリコンを沈積し、第２
ポリシリコン層を形成し、キャパシタのプレート電極に
なる第２電極９を形成する。
ジスト（図示せず）を塗布し、マスクを通じてこのフォ
トレジストを露光および現像し、フォトレジストパター
ンを形成する。次に、このフォトレジストパターンをエ
ッチングマスクとして、前記第１ポリシリコン層をエッ
チングしてストレージ電極７を形成した後、フォトレジ
ストパターンを除去する。その次に、前記ストレージ電
極７上に酸化膜／窒化膜の誘電体膜８を形成した後、前
記誘電体膜８上に、例えばポリシリコンを沈積し、第２
ポリシリコン層を形成し、キャパシタのプレート電極に
なる第２電極９を形成する。
【００１０】前述の方法によると、スタック型キャパシ
タのストレージ電極に前記ポリシリコンを適用し、キャ
パシタ容量を２倍に増加させられる。また、Ｈａｙａｓ
ｈｉｄａ 等は５７５℃でポリシリコンを蒸着させスト
レージ電極を形成したとき、他の通常的なポリシリコン
電極と比較し、キャパシタ容量が１．５倍に増加するこ
とを開示している。
タのストレージ電極に前記ポリシリコンを適用し、キャ
パシタ容量を２倍に増加させられる。また、Ｈａｙａｓ
ｈｉｄａ 等は５７５℃でポリシリコンを蒸着させスト
レージ電極を形成したとき、他の通常的なポリシリコン
電極と比較し、キャパシタ容量が１．５倍に増加するこ
とを開示している。
【００１１】だが、前述の方法によるキャパシタの製造
においては、ポリシリコン蒸着時に厳密な温度調節が必
要となる。また、キャパシタストレージ電極のポリシリ
コン層の厚さが表面凸凹程度を調整する主要因子になり
、したがって、多様な構造のキャパシタを製造しにくい
。さらに、蒸着工程後の写真工程およびエッチング工程
を通じてパターニングをすることになるのでエッチング
された側壁には凸凹な表面がなくなるので、そのため効
果が減少することになる。
においては、ポリシリコン蒸着時に厳密な温度調節が必
要となる。また、キャパシタストレージ電極のポリシリ
コン層の厚さが表面凸凹程度を調整する主要因子になり
、したがって、多様な構造のキャパシタを製造しにくい
。さらに、蒸着工程後の写真工程およびエッチング工程
を通じてパターニングをすることになるのでエッチング
された側壁には凸凹な表面がなくなるので、そのため効
果が減少することになる。
【００１２】したがって、本発明者は前記のような問題
点を解決するための鋭意研究をした結果、本発明を完成
した。
点を解決するための鋭意研究をした結果、本発明を完成
した。
【００１３】
【発明が解決しようとする課題】したがって、本発明の
目的は、キャパシタ下部電極の厚さに影響を受けずに、
高容量である多様なキャパシタを持つ半導体装置および
その製造方法を提供することろにある。
目的は、キャパシタ下部電極の厚さに影響を受けずに、
高容量である多様なキャパシタを持つ半導体装置および
その製造方法を提供することろにある。
【００１４】
【課題を解決するための手段】本発明によると半導体基
板上に形成された側壁部を含む全表面が凸凹な伝導性構
造物で構成された第１電極部、前記第１電極部上に形成
された第２電極部、および前記第１電極部および第２電
極部の間に形成された誘電体膜で構成されたキャパシタ
を含むことを特徴とする半導体装置が提供される。
板上に形成された側壁部を含む全表面が凸凹な伝導性構
造物で構成された第１電極部、前記第１電極部上に形成
された第２電極部、および前記第１電極部および第２電
極部の間に形成された誘電体膜で構成されたキャパシタ
を含むことを特徴とする半導体装置が提供される。
【００１５】本発明によると第１電極として半導体基板
上に表面が凸凹な伝導性構造物を形成し、前記伝導性構
造物の上に誘電体膜および第２電極部を形成することを
特徴とする半導体装置の製造方法が提供される。
上に表面が凸凹な伝導性構造物を形成し、前記伝導性構
造物の上に誘電体膜および第２電極部を形成することを
特徴とする半導体装置の製造方法が提供される。
【００１６】本発明の一つの態様によると、前記伝導性
構造物は、ポリシリコンで構成される。半導体基板上に
ポリシリコンパターンを形成し、前記パターン上にピン
ホールを含む絶縁膜を形成し、前記ピンホールを通じて
前記ポリシリコンパターンをエッチングした後、前記絶
縁膜を除去して前記表面が凸凹な伝導性構造物を収得す
る。
構造物は、ポリシリコンで構成される。半導体基板上に
ポリシリコンパターンを形成し、前記パターン上にピン
ホールを含む絶縁膜を形成し、前記ピンホールを通じて
前記ポリシリコンパターンをエッチングした後、前記絶
縁膜を除去して前記表面が凸凹な伝導性構造物を収得す
る。
【００１７】前記ポリシリコンパターンは、例えば半導
体基板上にポリシリコンを蒸着し、ポリシリコン層を形
成した後、前記ポリシリコン層に不純物を注入し、通常
的なリソグラフィー工程により所記形状のパターンを形
成させ収得する。前記ポリシリコンは、一般的に５８０
〜６５０℃の温度範囲でシラン（ＳｉＨ４ ）を熱分解
させ蒸着する。蒸着されたポリシリコンは均一性、純度
および経済性等の面で低圧ＣＶＤ（ＬＰＣＶＤ）法によ
り蒸着させることが望ましい。前記ポリシリコンを蒸着
しポリシリコン層を形成した後、フォトレジストを塗布
し、通常的なリソグラフィー工程により前記レジストパ
ターンを形成する。前記レジストパターンをエッチング
用マスクとして用い、前記ポリシリコン層を異方性エッ
チングした後、前記フォトレジストパターンを除去して
ポリシリコンパターンを形成する。
体基板上にポリシリコンを蒸着し、ポリシリコン層を形
成した後、前記ポリシリコン層に不純物を注入し、通常
的なリソグラフィー工程により所記形状のパターンを形
成させ収得する。前記ポリシリコンは、一般的に５８０
〜６５０℃の温度範囲でシラン（ＳｉＨ４ ）を熱分解
させ蒸着する。蒸着されたポリシリコンは均一性、純度
および経済性等の面で低圧ＣＶＤ（ＬＰＣＶＤ）法によ
り蒸着させることが望ましい。前記ポリシリコンを蒸着
しポリシリコン層を形成した後、フォトレジストを塗布
し、通常的なリソグラフィー工程により前記レジストパ
ターンを形成する。前記レジストパターンをエッチング
用マスクとして用い、前記ポリシリコン層を異方性エッ
チングした後、前記フォトレジストパターンを除去して
ポリシリコンパターンを形成する。
【００１８】前記ポリシリコンパターンを半導体基板上
に形成されたトレンチ内面に形成させられる。
に形成されたトレンチ内面に形成させられる。
【００１９】本発明の他の態様によると、前記した導電
性構造物は、単結晶シリコン基板自体の一部でもあり得
る。例えば、シリコン基板にトレンチを形成し、前記ト
レンチの内面に不純物を注入し伝導性を付与する。次に
前記トレンチ内面上にピンホールを含む絶縁膜を形成し
、前記ピンホールを通じて半導体基板のトレンチの内面
部位をエッチングした後、前記絶縁膜を除去して凸凹な
内面を持つトレンチを収得する。前記トレンチの内面部
位を本発明の伝導性構造物として用いる。
性構造物は、単結晶シリコン基板自体の一部でもあり得
る。例えば、シリコン基板にトレンチを形成し、前記ト
レンチの内面に不純物を注入し伝導性を付与する。次に
前記トレンチ内面上にピンホールを含む絶縁膜を形成し
、前記ピンホールを通じて半導体基板のトレンチの内面
部位をエッチングした後、前記絶縁膜を除去して凸凹な
内面を持つトレンチを収得する。前記トレンチの内面部
位を本発明の伝導性構造物として用いる。
【００２０】前述したような伝導性構造物上にピンホー
ルを含む絶縁膜を形成させる。前記絶縁膜は望ましくは
窒化シリコンを蒸着させ形成されたシリコン窒化膜であ
る。シリコン窒化膜にはピンホールが形成されているこ
とは知られている。本発明においては前記ピンホールの
密度を適当な程度になるように蒸着条件を設定すること
が望ましい。前記シリコン窒化膜は、例えば７００〜８
００℃の温度でＳｉＣｌ２ Ｈ２ ＋ＮＨ３ 系を用い
て低圧ＣＶＤ法により蒸着させる。蒸着されたシリコン
窒化膜の厚さは３０〜５００オングストロームであるこ
とが望ましい。
ルを含む絶縁膜を形成させる。前記絶縁膜は望ましくは
窒化シリコンを蒸着させ形成されたシリコン窒化膜であ
る。シリコン窒化膜にはピンホールが形成されているこ
とは知られている。本発明においては前記ピンホールの
密度を適当な程度になるように蒸着条件を設定すること
が望ましい。前記シリコン窒化膜は、例えば７００〜８
００℃の温度でＳｉＣｌ２ Ｈ２ ＋ＮＨ３ 系を用い
て低圧ＣＶＤ法により蒸着させる。蒸着されたシリコン
窒化膜の厚さは３０〜５００オングストロームであるこ
とが望ましい。
【００２１】前記窒化膜があまり厚く蒸着されるか、ピ
ンホールの密度があまり少なければ、シリコン窒化膜が
蒸着された伝導性構造物の表面を熱酸化することが望ま
しい。そうすると、シリコン酸化膜が形成されながらシ
リコン窒化膜のピンホール密度が増加する。すなわち、
酸化工程によりシリコン窒化膜の消耗により新しいピン
ホールが生じたり、シリコン窒化膜に亀裂が生じる。こ
の現象は、伝導性構造物がポリシリコンで構成されたと
きに著しく現れる。
ンホールの密度があまり少なければ、シリコン窒化膜が
蒸着された伝導性構造物の表面を熱酸化することが望ま
しい。そうすると、シリコン酸化膜が形成されながらシ
リコン窒化膜のピンホール密度が増加する。すなわち、
酸化工程によりシリコン窒化膜の消耗により新しいピン
ホールが生じたり、シリコン窒化膜に亀裂が生じる。こ
の現象は、伝導性構造物がポリシリコンで構成されたと
きに著しく現れる。
【００２２】前記酸化工程は形成されたシリコン窒化膜
の厚さや蒸着条件により、酸化条件を変化させて所定の
ピンホール密度を持つようにすることが望ましい。窒化
膜の厚さが薄いほど低温で短時間に酸化させることが望
ましい。酸化工程は望ましくは８００〜９５０℃の温度
で２０〜４０分間Ｈ２ Ｏの存在下に遂行する。
の厚さや蒸着条件により、酸化条件を変化させて所定の
ピンホール密度を持つようにすることが望ましい。窒化
膜の厚さが薄いほど低温で短時間に酸化させることが望
ましい。酸化工程は望ましくは８００〜９５０℃の温度
で２０〜４０分間Ｈ２ Ｏの存在下に遂行する。
【００２３】前記酸化工程により形成されたシリコン酸
化膜をＨＦが緩衝されたＨＦ（Ｂｕｆｆｅｒｅｄ Ｈ
Ｆ Ｍｉｘｔｕｒｅ、ＮＨ４ Ｆ：ＨＦの６：１）混
合物を用いて湿式エッチングして除去する。
化膜をＨＦが緩衝されたＨＦ（Ｂｕｆｆｅｒｅｄ Ｈ
Ｆ Ｍｉｘｔｕｒｅ、ＮＨ４ Ｆ：ＨＦの６：１）混
合物を用いて湿式エッチングして除去する。
【００２４】前記絶縁膜をマスクとして用いて、絶縁膜
に形成されたピンホールを通じて伝導性構造物をエッチ
ングする。シリコンエッチング液を利用して前記絶縁膜
上に形成されたピンホールを通じて選択的に前記伝導性
構造物を異方性または等方性エッチングし、その表面を
凸凹にする。この時、望ましいエッチング部位の深さは
２０〜５００オングストロームである。前記伝導性構造
物のエッチング後、前記絶縁膜を湿式エッチングにより
除去する。
に形成されたピンホールを通じて伝導性構造物をエッチ
ングする。シリコンエッチング液を利用して前記絶縁膜
上に形成されたピンホールを通じて選択的に前記伝導性
構造物を異方性または等方性エッチングし、その表面を
凸凹にする。この時、望ましいエッチング部位の深さは
２０〜５００オングストロームである。前記伝導性構造
物のエッチング後、前記絶縁膜を湿式エッチングにより
除去する。
【００２５】本発明の他の態様によると、前記絶縁膜を
除去した後、前記凸凹な伝導性構造物の表面に不純物が
注入されたポリシリコンを沈積させることもできる。前
記不純物が注入されたポリシリコンを蒸着させることに
より、前記伝導性構造物表面の凸凹程度を調節でき、ま
た、尖鋭に現れた部分を鈍化させ、この部分での電界集
中現象を防止できる。前記不純物が注入されたポリシリ
コンの望ましい厚さは５０〜５００オングストロームで
ある。
除去した後、前記凸凹な伝導性構造物の表面に不純物が
注入されたポリシリコンを沈積させることもできる。前
記不純物が注入されたポリシリコンを蒸着させることに
より、前記伝導性構造物表面の凸凹程度を調節でき、ま
た、尖鋭に現れた部分を鈍化させ、この部分での電界集
中現象を防止できる。前記不純物が注入されたポリシリ
コンの望ましい厚さは５０〜５００オングストロームで
ある。
【００２６】本発明の他の態様によると、前記伝導性構
造物は半導体基板上にポリシリコンパターンを形成し、
前記ポリシリコンパターン上にピンホールを含む絶縁膜
を形成し、前記ピンホールを通じて前記ポリシリコンパ
ターンをエッチングし、絶縁膜を除去した後、不純物を
注入して伝導性を付与して形成することもできる。
造物は半導体基板上にポリシリコンパターンを形成し、
前記ポリシリコンパターン上にピンホールを含む絶縁膜
を形成し、前記ピンホールを通じて前記ポリシリコンパ
ターンをエッチングし、絶縁膜を除去した後、不純物を
注入して伝導性を付与して形成することもできる。
【００２７】前記伝導性構造物を形成した後には、前記
伝導性構造物上に誘電体膜および伝導性材料よりなった
第２電極を形成する。
伝導性構造物上に誘電体膜および伝導性材料よりなった
第２電極を形成する。
【００２８】本発明で用いられる誘電体膜としては、例
えばＴａ２ Ｏ３ 膜、ＮＯ膜、ＯＮＯ膜、ＳｉＯ２
膜またはＳｉ３ Ｎ４ 膜等がある。
えばＴａ２ Ｏ３ 膜、ＮＯ膜、ＯＮＯ膜、ＳｉＯ２
膜またはＳｉ３ Ｎ４ 膜等がある。
【００２９】前記第２電極は、例えばポリシリコンを用
いて形成される。前記ポリシリコンを前記誘電体膜上に
蒸着させた後、イオン注入し伝導性を付与する。
いて形成される。前記ポリシリコンを前記誘電体膜上に
蒸着させた後、イオン注入し伝導性を付与する。
【００３０】
【作用】前述した本発明のキャパシタを半導体装置に形
成することにより、信頼性は従来とかわらずその容量は
１．５倍以上のキャパシタを持つ半導体装置を実現でき
る。
成することにより、信頼性は従来とかわらずその容量は
１．５倍以上のキャパシタを持つ半導体装置を実現でき
る。
【００３１】
【実施例】以下、本発明を実施例により図面を参照し、
より具体的に説明するが、本発明はこれらに限定される
ものではない。
より具体的に説明するが、本発明はこれらに限定される
ものではない。
【００３２】図２は本発明による半導体装置のキャパシ
タ部位を示した断面図である。同図で参照番号１１は伝
導性構造物、参照番号１７は誘電体膜、そして参照番号
１８は第２電極部を示す。
タ部位を示した断面図である。同図で参照番号１１は伝
導性構造物、参照番号１７は誘電体膜、そして参照番号
１８は第２電極部を示す。
【００３３】本発明の伝導性構造物は、不純物が注入さ
れたポリシリコンか単結晶シリコンで構成され、望まし
くは、前記伝導性構造物は不純物が注入されたポリシリ
コンを蒸着した後パターニングして形成する。
れたポリシリコンか単結晶シリコンで構成され、望まし
くは、前記伝導性構造物は不純物が注入されたポリシリ
コンを蒸着した後パターニングして形成する。
【００３４】前期伝導性構造物は、その表面および側面
が凸凹な形状になっているが、その凸凹の程度は、２０
〜５００オングストロームである。この様な凸凹により
前記伝導性構造物、すなわち、キャパシタのストレージ
電極の表面積が増大し、これによりキャパシタの容量が
大きくなる。
が凸凹な形状になっているが、その凸凹の程度は、２０
〜５００オングストロームである。この様な凸凹により
前記伝導性構造物、すなわち、キャパシタのストレージ
電極の表面積が増大し、これによりキャパシタの容量が
大きくなる。
【００３５】本発明で用いられる誘電体膜は通常的に半
導体装置のキャパシタで使用可能な絶縁膜であれば制限
はない。前記絶縁膜の例としては、例えばＴａ２ Ｏ３
膜、ＳｉＯ２ 膜、Ｓｉ３ Ｎ４ 膜、ＮＯ（Ｓｉ３
Ｎ４ ／ＳｉＯ２ ）膜、またはＯＮＯ（ＳｉＯ２
／Ｓｉ３ Ｎ４ ／ＳｉＯ２ ）膜等である。
導体装置のキャパシタで使用可能な絶縁膜であれば制限
はない。前記絶縁膜の例としては、例えばＴａ２ Ｏ３
膜、ＳｉＯ２ 膜、Ｓｉ３ Ｎ４ 膜、ＮＯ（Ｓｉ３
Ｎ４ ／ＳｉＯ２ ）膜、またはＯＮＯ（ＳｉＯ２
／Ｓｉ３ Ｎ４ ／ＳｉＯ２ ）膜等である。
【００３６】本発明の第２電極はプレート電極として使
用可能な導電性物質であれば制限はないが、ポリシリコ
ンで構成することが望ましい。
用可能な導電性物質であれば制限はないが、ポリシリコ
ンで構成することが望ましい。
【００３７】本発明の高容量キャパシタを含む半導体装
置の例を図３Ａないし図４Ｅに示す。図３Ａはスタック
型（Ｓｔａｃｋｅｄ）キャパシタ構造、図３Ｂは中空型
（Ｈｏｌｌｏｗ）キャパシタ構造、図３Ｃは円筒型（Ｃ
ｙｌｉｎｄｅｒ）キャパシタ構造、図４Ｄはスタックト
レンチ型（Ｓｔａｃｋｅｄ ｔｒｅｎｃｈ）キャパシ
タ構造、そして図４Ｅはトレンチ型（Ｔｒｅｎｃｈ）キ
ャパシタ構造を持つ半導体装置をそれぞれ示した断面図
である。
置の例を図３Ａないし図４Ｅに示す。図３Ａはスタック
型（Ｓｔａｃｋｅｄ）キャパシタ構造、図３Ｂは中空型
（Ｈｏｌｌｏｗ）キャパシタ構造、図３Ｃは円筒型（Ｃ
ｙｌｉｎｄｅｒ）キャパシタ構造、図４Ｄはスタックト
レンチ型（Ｓｔａｃｋｅｄ ｔｒｅｎｃｈ）キャパシ
タ構造、そして図４Ｅはトレンチ型（Ｔｒｅｎｃｈ）キ
ャパシタ構造を持つ半導体装置をそれぞれ示した断面図
である。
【００３８】図３Ａないし図４Ｅで参照番号２１はシリ
コン基板、参照番号２２は選択的に成長させたフィール
ド酸化膜、参照番号２３はゲート電極、参照番号２４お
よび２５はそれぞれソース領域およびドレイン領域であ
り、参照番号２６は絶縁膜、参照番号２７は表面が凸凹
なポリシリコンで構成された第１電極部、参照番号２８
は誘電体膜、そして参照番号２９は第２電極部を示す。 図３Ａから図３Ｃでは、キャパシタの第１電極の伝導性
構造物がポリシリコンを用いて製造された半導体装置を
示し、図４Ｄは半導体基板にトレンチを形成し、前記ト
レンチ内面上に第１電極である伝導性構造物を形成させ
た半導体装置を示し、図４Ｅは不純物が注入されたシリ
コン基板上にトレンチを形成した後、前記トレンチ内面
にピンホールを含む絶縁膜を形成した後、前記ピンホー
ルを通じてシリコン層をエッチングした後、前記絶縁膜
を除去して収得した第１電極を含む半導体装置の断面図
を示したものである。
コン基板、参照番号２２は選択的に成長させたフィール
ド酸化膜、参照番号２３はゲート電極、参照番号２４お
よび２５はそれぞれソース領域およびドレイン領域であ
り、参照番号２６は絶縁膜、参照番号２７は表面が凸凹
なポリシリコンで構成された第１電極部、参照番号２８
は誘電体膜、そして参照番号２９は第２電極部を示す。 図３Ａから図３Ｃでは、キャパシタの第１電極の伝導性
構造物がポリシリコンを用いて製造された半導体装置を
示し、図４Ｄは半導体基板にトレンチを形成し、前記ト
レンチ内面上に第１電極である伝導性構造物を形成させ
た半導体装置を示し、図４Ｅは不純物が注入されたシリ
コン基板上にトレンチを形成した後、前記トレンチ内面
にピンホールを含む絶縁膜を形成した後、前記ピンホー
ルを通じてシリコン層をエッチングした後、前記絶縁膜
を除去して収得した第１電極を含む半導体装置の断面図
を示したものである。
【００３９】本発明の半導体装置は通常的にＤＲＡＭの
ようなキャパシタを含む全ての半導体装置でもありえる
。
ようなキャパシタを含む全ての半導体装置でもありえる
。
【００４０】図５Ａないし図６Ｆは本発明の製造方法に
より半導体装置に含まれたキャパシタを製造する一例を
示したものである。
より半導体装置に含まれたキャパシタを製造する一例を
示したものである。
【００４１】図５Ａは半導体基板上にポリシリコンパタ
ーン１１を形成する段階を示す。半導体基板上にポリシ
リコンを低圧ＣＶＤ法で沈積し、ポリシリコン層１０を
形成した後、不純物を注入する。次に、前記蒸着された
ポリシリコン層１０表面にフォトレジストを塗布し、未
図示のマスクを通じて露光して現像し、フォトレジスト
パターン１２を形成する。
ーン１１を形成する段階を示す。半導体基板上にポリシ
リコンを低圧ＣＶＤ法で沈積し、ポリシリコン層１０を
形成した後、不純物を注入する。次に、前記蒸着された
ポリシリコン層１０表面にフォトレジストを塗布し、未
図示のマスクを通じて露光して現像し、フォトレジスト
パターン１２を形成する。
【００４２】図５Ｂはシリコン窒化膜１３が塗布されて
いるポリシリコンパターン１１を示す。前記フォトレジ
ストパターン１２をエッチングマスクに用いて、前記ポ
リシリコン層１０を異方性エッチングし、ポリシリコン
パターン１１を形成した後、前記ポリシリコンパターン
１１上に低圧ＣＤＶ法でＮＨ３ ＋ＳｉＨ２ Ｃｌ２
系を利用して約７９０℃の温度で５０オングストローム
厚さの窒化シリコンを蒸着し、シリコン窒化膜１３を形
成する。
いるポリシリコンパターン１１を示す。前記フォトレジ
ストパターン１２をエッチングマスクに用いて、前記ポ
リシリコン層１０を異方性エッチングし、ポリシリコン
パターン１１を形成した後、前記ポリシリコンパターン
１１上に低圧ＣＤＶ法でＮＨ３ ＋ＳｉＨ２ Ｃｌ２
系を利用して約７９０℃の温度で５０オングストローム
厚さの窒化シリコンを蒸着し、シリコン窒化膜１３を形
成する。
【００４３】図６Ｃは前記シリコン窒化膜１３が形成さ
れたポリシリコンパターン１１を酸化させ、シリコン窒
化膜１３上にシリコン酸化膜１５を形成する段階を示す
。前記シリコン窒化膜１３形成後、前記シリコン窒化膜
１３表面をＨ２ Ｏの存在下に８５０〜９５０℃で熱処
理し、ポリシリコンパターン１１の表面部位を酸化させ
シリコン酸化膜１５を形成させると、図６Ｃに図示され
たように、シリコン窒化膜１３のピンホール１４の大き
さが増大され、また、酸化工程で窒化膜の消耗により新
しいピンホールが生じたり、前記シリコン窒化膜１３が
部分的に亀裂される。
れたポリシリコンパターン１１を酸化させ、シリコン窒
化膜１３上にシリコン酸化膜１５を形成する段階を示す
。前記シリコン窒化膜１３形成後、前記シリコン窒化膜
１３表面をＨ２ Ｏの存在下に８５０〜９５０℃で熱処
理し、ポリシリコンパターン１１の表面部位を酸化させ
シリコン酸化膜１５を形成させると、図６Ｃに図示され
たように、シリコン窒化膜１３のピンホール１４の大き
さが増大され、また、酸化工程で窒化膜の消耗により新
しいピンホールが生じたり、前記シリコン窒化膜１３が
部分的に亀裂される。
【００４４】図６Ｄは前記シリコン酸化膜１５を除去す
る段階を示したものである。前記酸化工程の途中でシリ
コン窒化膜１３上に形成されたシリコン酸化膜１５をＨ
Ｆか緩衝されたＨＦ混合物を用いて湿式エッチングで除
去する。
る段階を示したものである。前記酸化工程の途中でシリ
コン窒化膜１３上に形成されたシリコン酸化膜１５をＨ
Ｆか緩衝されたＨＦ混合物を用いて湿式エッチングで除
去する。
【００４５】図６Ｅは選択的に前記ポリシリコンパター
ン１１をエッチングする段階を示したものである。シリ
コンエッチング液を利用し、前記シリコン窒化膜１３の
増大されたピンホール１４を通じて、選択的に前記ポリ
シリコンパターン１１を異方性または等方性エッチング
する。この時、エッチングの程度は２０〜５００オング
ストロームにする。
ン１１をエッチングする段階を示したものである。シリ
コンエッチング液を利用し、前記シリコン窒化膜１３の
増大されたピンホール１４を通じて、選択的に前記ポリ
シリコンパターン１１を異方性または等方性エッチング
する。この時、エッチングの程度は２０〜５００オング
ストロームにする。
【００４６】図６Ｆは前記シリコン窒化膜１３を湿式エ
ッチング法で除去する段階を示す。
ッチング法で除去する段階を示す。
【００４７】図６Ｇは前記ポリシリコンパターン１１の
選択的なエッチング後の誘電体膜１７として、ＯＮＯ１
７膜を形成する段階を示す。
選択的なエッチング後の誘電体膜１７として、ＯＮＯ１
７膜を形成する段階を示す。
【００４８】図６Ｈは本発明の方法により形成されたキ
ャパシタを示す。前記誘導体膜１７の上にポリシリコン
を用いて、キャパシタの第２電極１８を形成し、キャパ
シタを完成する。
ャパシタを示す。前記誘導体膜１７の上にポリシリコン
を用いて、キャパシタの第２電極１８を形成し、キャパ
シタを完成する。
【００４９】
【発明の効果】以上で明白なように、本発明のキャパシ
タは従来のキャパシタに比べて、その容量は１．５倍以
上に増大になるが、この信頼性は従来のキャパシタとほ
とんど同一である。したがって、次世代の半導体装置（
例えばＤＲＡＭ）に充分に適用可能である。
タは従来のキャパシタに比べて、その容量は１．５倍以
上に増大になるが、この信頼性は従来のキャパシタとほ
とんど同一である。したがって、次世代の半導体装置（
例えばＤＲＡＭ）に充分に適用可能である。
【図１】 従来の凸凹な表面を持つスタック型キャパ
シタを含む半導体装置の断面図である。
シタを含む半導体装置の断面図である。
【図２】 本発明の方法により製造されたキャパシタ
の断面図である。
の断面図である。
【図３】 本発明のキャパシタを含む半導体装置の例
を示した断面図である。
を示した断面図である。
【図４】 本発明のキャパシタを含む半導体装置の例
を示した断面図である。
を示した断面図である。
【図５】 本発明の半導体装置に含まれるキャパシタ
の製造方法の概略図である。
の製造方法の概略図である。
【図６】 本発明の半導体装置に含まれるキャパシタ
の製造方法の概略図である。
の製造方法の概略図である。
１１…伝導性構造物、
１２…フォトレジスト、
１３…シリコン窒化膜、
１４…ピンホール、
１５…シリコン酸化膜、
１７，２８…誘電体膜、
１８，２９…第２電極部、
２１…シリコン基板、
２２…フィールド酸化膜、
２３…ゲート電極、
２４…ソース領域、
２５…ドレイン領域
２６…絶縁膜、
２７…第１電極部。
Claims (27)
- 【請求項１】 半導体基板上に形成された側壁部を含
む全表面が凸凹な伝導性構造物で構成された第１電極部
、前記第１電極部上に形成された第２電極部、および前
記第１電極部および第２電極部の間に形成された誘電体
膜で構成されたキャパシタを含むことを特徴とする半導
体装置。 - 【請求項２】 前記伝導性構造物が不純物が注入され
たポリシリコンで構成されていることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記表面の凸凹程度が２０〜５００オ
ングストロームであることを特徴とする請求項１記載の
半導体装置。 - 【請求項４】 前記第２電極部が不純物が注入された
ポリシリコンで構成されていることを特徴とする請求項
１記載の半導体装置。 - 【請求項５】 前記誘電体膜がＯＮＯ膜であることを
特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記伝導性構造物の形状がスタック型
、円筒型または中空型であることを特徴とする請求項１
記載の半導体装置。 - 【請求項７】 前記伝導性構造物が半導体基板上に形
成されたトレンチの内面上に形成されていることを特徴
とする請求項１記載の半導体装置。 - 【請求項８】 前記第１電極部は不純物が注入された
半導体基板上に形成されたトレンチの凸凹な内面部位に
形成されたものであることを特徴とする請求項１記載の
半導体装置。 - 【請求項９】 第１電極として半導体基板上に表面が
凸凹な伝導性構造物を形成し、前記伝導性構造物上に誘
電体膜および第２電極部を形成することを特徴とする半
導体装置の製造方法。 - 【請求項１０】 前記伝導性構造物はポリシリコンで
構成されたことを特徴とする請求項９記載の半導体装置
の製造方法。 - 【請求項１１】 半導体基板上にポリシリコンパター
ンを形成し、前記ポリシリコンパターンにピンホールを
含む絶縁膜を形成した後、前記ピンホールを通じて前記
ポリシリコンパターンをエッチングした後、前記絶縁膜
を除去し、前記伝導性構造物を形成することを特徴とす
る請求項１０記載の半導体装置の製造方法。 - 【請求項１２】 前記ポリシリコンパターンは半導体
基板に前記ポリシリコンを蒸着し、ポリシリコン層を形
成した後不純物を注入し、フォトリソグラフィー工程に
より形成させることを特徴とする請求項１１記載の半導
体装置の製造方法。 - 【請求項１３】 前記伝導性構造物は単結晶シリコン
基板部位であることを特徴とする請求項９記載の半導体
装置の製造方法。 - 【請求項１４】 単結晶シリコン基板にトレンチを形
成し、前記トレンチの内面上にピンホールを含む絶縁膜
を形成し、前記ピンホールを通じてトレンチの内面部位
のシリコン基板をエッチングし、前記絶縁膜を除去し、
前記伝導性構造物を形成することを特徴とする請求項１
３記載の半導体装置の製造方法。 - 【請求項１５】 前記伝導性構造物を半導体基板に形
成されたトレンチ内面上に形成させることを特徴とする
請求項１１記載の半導体装置の製造方法。 - 【請求項１６】 前記絶縁膜がシリコン窒化膜である
ことを特徴とする請求項１１記載の半導体装置の製造方
法。 - 【請求項１７】 窒化シリコンをＬＰＣＶＤ法により
３０〜５００オングストロームの厚さに蒸着させシリコ
ン窒化膜を形成させることを特徴とする請求項１６記載
の半導体装置の製造方法。 - 【請求項１８】 前記シリコン窒化膜が形成された前
記伝導性構造物の表面を酸化させ、シリコン酸化膜を形
成することを特徴とする請求項１６記載の半導体装置の
製造方法。 - 【請求項１９】 前記シリコン窒化膜上に形成された
酸化膜を選択的に除去することを特徴とする請求項１８
記載の半導体装置の製造方法。 - 【請求項２０】 前記酸化膜をＨＦまたは緩衝された
ＨＦ混合物を用いて湿式エッチングさせ除去することを
特徴とする請求項１９記載の半導体装置の製造方法。 - 【請求項２１】 前記伝導性構造物を異方性または等
方性エッチングすることを特徴とする請求項１１記載の
半導体装置の製造方法。 - 【請求項２２】 前記伝導性構造物を２０〜５００オ
ングストロームの深さでエッチングすることを特徴とす
る請求項２１記載の半導体装置の製造方法。 - 【請求項２３】 ポリシリコンを蒸着した後、ポリシ
リコンパターンを形成し、前記ポリシリコンパターンに
ピンホールを含む絶縁膜を形成しエッチングした後に前
記絶縁膜を除去した後、イオンを注入し伝導性を付与し
、前記伝導性構造物を形成することを特徴とする請求項
９記載の半導体装置の製造方法。 - 【請求項２４】 前記誘電体膜はＯＮＯ膜であること
を特徴とする請求項９記載の半導体装置の製造方法。 - 【請求項２５】 前記第２電極部はポリシリコンを蒸
着させ形成することを特徴とする請求項９記載の半導体
装置の製造方法。 - 【請求項２６】 前記絶縁膜を除去した後、前記伝導
性構造物上に不純物が注入されたポリシリコンを蒸着す
ることを特徴とする請求項１１記載の半導体装置の製造
方法。 - 【請求項２７】 前記不純物が注入されたポリシリコ
ンを５０〜５００オングストロームの厚さに蒸着するこ
とを特徴とする請求項２６記載の半導体装置の製造方法
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910004639A KR920018987A (ko) | 1991-03-23 | 1991-03-23 | 캐패시터의 제조방법 |
| KR1991P4639 | 1991-03-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04320370A true JPH04320370A (ja) | 1992-11-11 |
| JPH0812901B2 JPH0812901B2 (ja) | 1996-02-07 |
Family
ID=19312456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4051477A Expired - Fee Related JPH0812901B2 (ja) | 1991-03-23 | 1992-03-10 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5324679A (ja) |
| JP (1) | JPH0812901B2 (ja) |
| KR (1) | KR920018987A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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