JPH04320370A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04320370A JPH04320370A JP4051477A JP5147792A JPH04320370A JP H04320370 A JPH04320370 A JP H04320370A JP 4051477 A JP4051477 A JP 4051477A JP 5147792 A JP5147792 A JP 5147792A JP H04320370 A JPH04320370 A JP H04320370A
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- polysilicon
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
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- General Physics & Mathematics (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、キャパシタを含む半導
体装置およびその製造方法に関するもので、とくに半導
体基板上に形成された高容量キャパシタを含む半導体装
置およびその製造方法に関するものである。
体装置およびその製造方法に関するもので、とくに半導
体基板上に形成された高容量キャパシタを含む半導体装
置およびその製造方法に関するものである。
【0002】
【従来の技術】半導体装置に形成されている記憶装置と
して、一つのMOSトランジスタと一つのMOSキャパ
シタでメモリセルが構成されるダイナミックラム(以下
、DRAMと称する)がある。
して、一つのMOSトランジスタと一つのMOSキャパ
シタでメモリセルが構成されるダイナミックラム(以下
、DRAMと称する)がある。
【0003】このようなDRAMにおいてはMOSキャ
パシタに電荷が蓄積されているかいないかにより情報の
記憶が行われる。また、MOSトランジスタを媒介しビ
ットラインにMOSキャパシタの電荷を放出し、その電
位変化を検出する方法により情報の判読(Read
Out)が行われる。
パシタに電荷が蓄積されているかいないかにより情報の
記憶が行われる。また、MOSトランジスタを媒介しビ
ットラインにMOSキャパシタの電荷を放出し、その電
位変化を検出する方法により情報の判読(Read
Out)が行われる。
【0004】最近、半導体技術の進歩により、DRAM
の微細化と高集積化が急速に行なわれている。DRAM
を高集積化するにおいて一番大きな問題は、メモリセル
の面積を小さくしながら容量が大きいキャパシタをどの
ように製造するかである。
の微細化と高集積化が急速に行なわれている。DRAM
を高集積化するにおいて一番大きな問題は、メモリセル
の面積を小さくしながら容量が大きいキャパシタをどの
ように製造するかである。
【0005】キャパシタの容量は、誘電体の誘電率と面
積に比例し、その厚さに反比例することが知られている
。したがって、キャパシタの容量を大きくするためには
、誘電体の厚さを薄くするか、誘電率の大きな誘電体を
用いるか、または誘電体の面積を大きくする必要がある
。だが、キャパシタの容量増大のための誘電体である絶
縁膜を薄くすることは、半導体装置の信頼性が減少する
ので望ましくない。また、誘電体としてTa2 O5
膜のような誘電率の大きな絶縁膜を用いる方法が提示さ
れているが、まだ実用化されていない。
積に比例し、その厚さに反比例することが知られている
。したがって、キャパシタの容量を大きくするためには
、誘電体の厚さを薄くするか、誘電率の大きな誘電体を
用いるか、または誘電体の面積を大きくする必要がある
。だが、キャパシタの容量増大のための誘電体である絶
縁膜を薄くすることは、半導体装置の信頼性が減少する
ので望ましくない。また、誘電体としてTa2 O5
膜のような誘電率の大きな絶縁膜を用いる方法が提示さ
れているが、まだ実用化されていない。
【0006】したがって、キャパシタの容量を増大させ
るためキャパシタの面積を増加させることが望ましい。 キャパシタの有効面積を増加させる方法に対しては多く
の研究が行われ、多数の方法が提案されている。例えば
、半導体基板をエッチングして設けたトレンチにストレ
ージ電極を持つキャパシタを形成するトレンチ構造(T
rench Capacitor Structu
re)を含むキャパシタが提案されている。
るためキャパシタの面積を増加させることが望ましい。 キャパシタの有効面積を増加させる方法に対しては多く
の研究が行われ、多数の方法が提案されている。例えば
、半導体基板をエッチングして設けたトレンチにストレ
ージ電極を持つキャパシタを形成するトレンチ構造(T
rench Capacitor Structu
re)を含むキャパシタが提案されている。
【0007】また、最近では、セル面積を大きくするか
ストレージ電極を高めなくてもキャパシタ容量を増大さ
せられる技術が提示されて注目を浴びている。すなわち
、文献「Extended Abstracts of
the 22nd on Solid Device
and Materials, 1990,pp 8
69〜872(Yoshio Hayashida e
t al.) and pp873〜876(H.Wa
tanabe et al.)」には、凸凹な(Une
ven)表面を持つポリシリコン(多結晶シリコン)層
でストレージ電極で形成し、この様な凸凹(Uneve
nness)に起因し、ストレージ電極表面積を増加さ
せる技術が開示されている。
ストレージ電極を高めなくてもキャパシタ容量を増大さ
せられる技術が提示されて注目を浴びている。すなわち
、文献「Extended Abstracts of
the 22nd on Solid Device
and Materials, 1990,pp 8
69〜872(Yoshio Hayashida e
t al.) and pp873〜876(H.Wa
tanabe et al.)」には、凸凹な(Une
ven)表面を持つポリシリコン(多結晶シリコン)層
でストレージ電極で形成し、この様な凸凹(Uneve
nness)に起因し、ストレージ電極表面積を増加さ
せる技術が開示されている。
【0008】図1は、この様な凸凹な電極表面を持つス
タック型キャパシタの断面を図示したものである。Wa
tanabe等の方法によるとシリコン基板1上に選択
酸化法によりフィールド酸化膜2を成長させた後、ゲー
ト電極3になる不純物がドープされた第1ポリシリコン
層を形成し、イオン注入を通じてソース領域4およびド
レイン領域5を形成し絶縁膜として酸化膜6を形成する
。次にキャパシタの第1電極になるストレージ電極7を
形成するため、ポリシリコンを低圧CVD法により55
0℃の温度で沈積し第1ポリシリコン層を形成する。こ
の特定温度550℃は膜構造が非晶質から多結晶構造に
変わる遷移温度である。前記温度で沈積されたポリシリ
コンの表面面積は他の温度で沈積されたものより約2倍
程度大きい。
タック型キャパシタの断面を図示したものである。Wa
tanabe等の方法によるとシリコン基板1上に選択
酸化法によりフィールド酸化膜2を成長させた後、ゲー
ト電極3になる不純物がドープされた第1ポリシリコン
層を形成し、イオン注入を通じてソース領域4およびド
レイン領域5を形成し絶縁膜として酸化膜6を形成する
。次にキャパシタの第1電極になるストレージ電極7を
形成するため、ポリシリコンを低圧CVD法により55
0℃の温度で沈積し第1ポリシリコン層を形成する。こ
の特定温度550℃は膜構造が非晶質から多結晶構造に
変わる遷移温度である。前記温度で沈積されたポリシリ
コンの表面面積は他の温度で沈積されたものより約2倍
程度大きい。
【0009】次に前記第1ポリシリコン層上にフォトレ
ジスト(図示せず)を塗布し、マスクを通じてこのフォ
トレジストを露光および現像し、フォトレジストパター
ンを形成する。次に、このフォトレジストパターンをエ
ッチングマスクとして、前記第1ポリシリコン層をエッ
チングしてストレージ電極7を形成した後、フォトレジ
ストパターンを除去する。その次に、前記ストレージ電
極7上に酸化膜/窒化膜の誘電体膜8を形成した後、前
記誘電体膜8上に、例えばポリシリコンを沈積し、第2
ポリシリコン層を形成し、キャパシタのプレート電極に
なる第2電極9を形成する。
ジスト(図示せず)を塗布し、マスクを通じてこのフォ
トレジストを露光および現像し、フォトレジストパター
ンを形成する。次に、このフォトレジストパターンをエ
ッチングマスクとして、前記第1ポリシリコン層をエッ
チングしてストレージ電極7を形成した後、フォトレジ
ストパターンを除去する。その次に、前記ストレージ電
極7上に酸化膜/窒化膜の誘電体膜8を形成した後、前
記誘電体膜8上に、例えばポリシリコンを沈積し、第2
ポリシリコン層を形成し、キャパシタのプレート電極に
なる第2電極9を形成する。
【0010】前述の方法によると、スタック型キャパシ
タのストレージ電極に前記ポリシリコンを適用し、キャ
パシタ容量を2倍に増加させられる。また、Hayas
hida 等は575℃でポリシリコンを蒸着させスト
レージ電極を形成したとき、他の通常的なポリシリコン
電極と比較し、キャパシタ容量が1.5倍に増加するこ
とを開示している。
タのストレージ電極に前記ポリシリコンを適用し、キャ
パシタ容量を2倍に増加させられる。また、Hayas
hida 等は575℃でポリシリコンを蒸着させスト
レージ電極を形成したとき、他の通常的なポリシリコン
電極と比較し、キャパシタ容量が1.5倍に増加するこ
とを開示している。
【0011】だが、前述の方法によるキャパシタの製造
においては、ポリシリコン蒸着時に厳密な温度調節が必
要となる。また、キャパシタストレージ電極のポリシリ
コン層の厚さが表面凸凹程度を調整する主要因子になり
、したがって、多様な構造のキャパシタを製造しにくい
。さらに、蒸着工程後の写真工程およびエッチング工程
を通じてパターニングをすることになるのでエッチング
された側壁には凸凹な表面がなくなるので、そのため効
果が減少することになる。
においては、ポリシリコン蒸着時に厳密な温度調節が必
要となる。また、キャパシタストレージ電極のポリシリ
コン層の厚さが表面凸凹程度を調整する主要因子になり
、したがって、多様な構造のキャパシタを製造しにくい
。さらに、蒸着工程後の写真工程およびエッチング工程
を通じてパターニングをすることになるのでエッチング
された側壁には凸凹な表面がなくなるので、そのため効
果が減少することになる。
【0012】したがって、本発明者は前記のような問題
点を解決するための鋭意研究をした結果、本発明を完成
した。
点を解決するための鋭意研究をした結果、本発明を完成
した。
【0013】
【発明が解決しようとする課題】したがって、本発明の
目的は、キャパシタ下部電極の厚さに影響を受けずに、
高容量である多様なキャパシタを持つ半導体装置および
その製造方法を提供することろにある。
目的は、キャパシタ下部電極の厚さに影響を受けずに、
高容量である多様なキャパシタを持つ半導体装置および
その製造方法を提供することろにある。
【0014】
【課題を解決するための手段】本発明によると半導体基
板上に形成された側壁部を含む全表面が凸凹な伝導性構
造物で構成された第1電極部、前記第1電極部上に形成
された第2電極部、および前記第1電極部および第2電
極部の間に形成された誘電体膜で構成されたキャパシタ
を含むことを特徴とする半導体装置が提供される。
板上に形成された側壁部を含む全表面が凸凹な伝導性構
造物で構成された第1電極部、前記第1電極部上に形成
された第2電極部、および前記第1電極部および第2電
極部の間に形成された誘電体膜で構成されたキャパシタ
を含むことを特徴とする半導体装置が提供される。
【0015】本発明によると第1電極として半導体基板
上に表面が凸凹な伝導性構造物を形成し、前記伝導性構
造物の上に誘電体膜および第2電極部を形成することを
特徴とする半導体装置の製造方法が提供される。
上に表面が凸凹な伝導性構造物を形成し、前記伝導性構
造物の上に誘電体膜および第2電極部を形成することを
特徴とする半導体装置の製造方法が提供される。
【0016】本発明の一つの態様によると、前記伝導性
構造物は、ポリシリコンで構成される。半導体基板上に
ポリシリコンパターンを形成し、前記パターン上にピン
ホールを含む絶縁膜を形成し、前記ピンホールを通じて
前記ポリシリコンパターンをエッチングした後、前記絶
縁膜を除去して前記表面が凸凹な伝導性構造物を収得す
る。
構造物は、ポリシリコンで構成される。半導体基板上に
ポリシリコンパターンを形成し、前記パターン上にピン
ホールを含む絶縁膜を形成し、前記ピンホールを通じて
前記ポリシリコンパターンをエッチングした後、前記絶
縁膜を除去して前記表面が凸凹な伝導性構造物を収得す
る。
【0017】前記ポリシリコンパターンは、例えば半導
体基板上にポリシリコンを蒸着し、ポリシリコン層を形
成した後、前記ポリシリコン層に不純物を注入し、通常
的なリソグラフィー工程により所記形状のパターンを形
成させ収得する。前記ポリシリコンは、一般的に580
〜650℃の温度範囲でシラン(SiH4 )を熱分解
させ蒸着する。蒸着されたポリシリコンは均一性、純度
および経済性等の面で低圧CVD(LPCVD)法によ
り蒸着させることが望ましい。前記ポリシリコンを蒸着
しポリシリコン層を形成した後、フォトレジストを塗布
し、通常的なリソグラフィー工程により前記レジストパ
ターンを形成する。前記レジストパターンをエッチング
用マスクとして用い、前記ポリシリコン層を異方性エッ
チングした後、前記フォトレジストパターンを除去して
ポリシリコンパターンを形成する。
体基板上にポリシリコンを蒸着し、ポリシリコン層を形
成した後、前記ポリシリコン層に不純物を注入し、通常
的なリソグラフィー工程により所記形状のパターンを形
成させ収得する。前記ポリシリコンは、一般的に580
〜650℃の温度範囲でシラン(SiH4 )を熱分解
させ蒸着する。蒸着されたポリシリコンは均一性、純度
および経済性等の面で低圧CVD(LPCVD)法によ
り蒸着させることが望ましい。前記ポリシリコンを蒸着
しポリシリコン層を形成した後、フォトレジストを塗布
し、通常的なリソグラフィー工程により前記レジストパ
ターンを形成する。前記レジストパターンをエッチング
用マスクとして用い、前記ポリシリコン層を異方性エッ
チングした後、前記フォトレジストパターンを除去して
ポリシリコンパターンを形成する。
【0018】前記ポリシリコンパターンを半導体基板上
に形成されたトレンチ内面に形成させられる。
に形成されたトレンチ内面に形成させられる。
【0019】本発明の他の態様によると、前記した導電
性構造物は、単結晶シリコン基板自体の一部でもあり得
る。例えば、シリコン基板にトレンチを形成し、前記ト
レンチの内面に不純物を注入し伝導性を付与する。次に
前記トレンチ内面上にピンホールを含む絶縁膜を形成し
、前記ピンホールを通じて半導体基板のトレンチの内面
部位をエッチングした後、前記絶縁膜を除去して凸凹な
内面を持つトレンチを収得する。前記トレンチの内面部
位を本発明の伝導性構造物として用いる。
性構造物は、単結晶シリコン基板自体の一部でもあり得
る。例えば、シリコン基板にトレンチを形成し、前記ト
レンチの内面に不純物を注入し伝導性を付与する。次に
前記トレンチ内面上にピンホールを含む絶縁膜を形成し
、前記ピンホールを通じて半導体基板のトレンチの内面
部位をエッチングした後、前記絶縁膜を除去して凸凹な
内面を持つトレンチを収得する。前記トレンチの内面部
位を本発明の伝導性構造物として用いる。
【0020】前述したような伝導性構造物上にピンホー
ルを含む絶縁膜を形成させる。前記絶縁膜は望ましくは
窒化シリコンを蒸着させ形成されたシリコン窒化膜であ
る。シリコン窒化膜にはピンホールが形成されているこ
とは知られている。本発明においては前記ピンホールの
密度を適当な程度になるように蒸着条件を設定すること
が望ましい。前記シリコン窒化膜は、例えば700〜8
00℃の温度でSiCl2 H2 +NH3 系を用い
て低圧CVD法により蒸着させる。蒸着されたシリコン
窒化膜の厚さは30〜500オングストロームであるこ
とが望ましい。
ルを含む絶縁膜を形成させる。前記絶縁膜は望ましくは
窒化シリコンを蒸着させ形成されたシリコン窒化膜であ
る。シリコン窒化膜にはピンホールが形成されているこ
とは知られている。本発明においては前記ピンホールの
密度を適当な程度になるように蒸着条件を設定すること
が望ましい。前記シリコン窒化膜は、例えば700〜8
00℃の温度でSiCl2 H2 +NH3 系を用い
て低圧CVD法により蒸着させる。蒸着されたシリコン
窒化膜の厚さは30〜500オングストロームであるこ
とが望ましい。
【0021】前記窒化膜があまり厚く蒸着されるか、ピ
ンホールの密度があまり少なければ、シリコン窒化膜が
蒸着された伝導性構造物の表面を熱酸化することが望ま
しい。そうすると、シリコン酸化膜が形成されながらシ
リコン窒化膜のピンホール密度が増加する。すなわち、
酸化工程によりシリコン窒化膜の消耗により新しいピン
ホールが生じたり、シリコン窒化膜に亀裂が生じる。こ
の現象は、伝導性構造物がポリシリコンで構成されたと
きに著しく現れる。
ンホールの密度があまり少なければ、シリコン窒化膜が
蒸着された伝導性構造物の表面を熱酸化することが望ま
しい。そうすると、シリコン酸化膜が形成されながらシ
リコン窒化膜のピンホール密度が増加する。すなわち、
酸化工程によりシリコン窒化膜の消耗により新しいピン
ホールが生じたり、シリコン窒化膜に亀裂が生じる。こ
の現象は、伝導性構造物がポリシリコンで構成されたと
きに著しく現れる。
【0022】前記酸化工程は形成されたシリコン窒化膜
の厚さや蒸着条件により、酸化条件を変化させて所定の
ピンホール密度を持つようにすることが望ましい。窒化
膜の厚さが薄いほど低温で短時間に酸化させることが望
ましい。酸化工程は望ましくは800〜950℃の温度
で20〜40分間H2 Oの存在下に遂行する。
の厚さや蒸着条件により、酸化条件を変化させて所定の
ピンホール密度を持つようにすることが望ましい。窒化
膜の厚さが薄いほど低温で短時間に酸化させることが望
ましい。酸化工程は望ましくは800〜950℃の温度
で20〜40分間H2 Oの存在下に遂行する。
【0023】前記酸化工程により形成されたシリコン酸
化膜をHFが緩衝されたHF(Buffered H
F Mixture、NH4 F:HFの6:1)混
合物を用いて湿式エッチングして除去する。
化膜をHFが緩衝されたHF(Buffered H
F Mixture、NH4 F:HFの6:1)混
合物を用いて湿式エッチングして除去する。
【0024】前記絶縁膜をマスクとして用いて、絶縁膜
に形成されたピンホールを通じて伝導性構造物をエッチ
ングする。シリコンエッチング液を利用して前記絶縁膜
上に形成されたピンホールを通じて選択的に前記伝導性
構造物を異方性または等方性エッチングし、その表面を
凸凹にする。この時、望ましいエッチング部位の深さは
20〜500オングストロームである。前記伝導性構造
物のエッチング後、前記絶縁膜を湿式エッチングにより
除去する。
に形成されたピンホールを通じて伝導性構造物をエッチ
ングする。シリコンエッチング液を利用して前記絶縁膜
上に形成されたピンホールを通じて選択的に前記伝導性
構造物を異方性または等方性エッチングし、その表面を
凸凹にする。この時、望ましいエッチング部位の深さは
20〜500オングストロームである。前記伝導性構造
物のエッチング後、前記絶縁膜を湿式エッチングにより
除去する。
【0025】本発明の他の態様によると、前記絶縁膜を
除去した後、前記凸凹な伝導性構造物の表面に不純物が
注入されたポリシリコンを沈積させることもできる。前
記不純物が注入されたポリシリコンを蒸着させることに
より、前記伝導性構造物表面の凸凹程度を調節でき、ま
た、尖鋭に現れた部分を鈍化させ、この部分での電界集
中現象を防止できる。前記不純物が注入されたポリシリ
コンの望ましい厚さは50〜500オングストロームで
ある。
除去した後、前記凸凹な伝導性構造物の表面に不純物が
注入されたポリシリコンを沈積させることもできる。前
記不純物が注入されたポリシリコンを蒸着させることに
より、前記伝導性構造物表面の凸凹程度を調節でき、ま
た、尖鋭に現れた部分を鈍化させ、この部分での電界集
中現象を防止できる。前記不純物が注入されたポリシリ
コンの望ましい厚さは50〜500オングストロームで
ある。
【0026】本発明の他の態様によると、前記伝導性構
造物は半導体基板上にポリシリコンパターンを形成し、
前記ポリシリコンパターン上にピンホールを含む絶縁膜
を形成し、前記ピンホールを通じて前記ポリシリコンパ
ターンをエッチングし、絶縁膜を除去した後、不純物を
注入して伝導性を付与して形成することもできる。
造物は半導体基板上にポリシリコンパターンを形成し、
前記ポリシリコンパターン上にピンホールを含む絶縁膜
を形成し、前記ピンホールを通じて前記ポリシリコンパ
ターンをエッチングし、絶縁膜を除去した後、不純物を
注入して伝導性を付与して形成することもできる。
【0027】前記伝導性構造物を形成した後には、前記
伝導性構造物上に誘電体膜および伝導性材料よりなった
第2電極を形成する。
伝導性構造物上に誘電体膜および伝導性材料よりなった
第2電極を形成する。
【0028】本発明で用いられる誘電体膜としては、例
えばTa2 O3 膜、NO膜、ONO膜、SiO2
膜またはSi3 N4 膜等がある。
えばTa2 O3 膜、NO膜、ONO膜、SiO2
膜またはSi3 N4 膜等がある。
【0029】前記第2電極は、例えばポリシリコンを用
いて形成される。前記ポリシリコンを前記誘電体膜上に
蒸着させた後、イオン注入し伝導性を付与する。
いて形成される。前記ポリシリコンを前記誘電体膜上に
蒸着させた後、イオン注入し伝導性を付与する。
【0030】
【作用】前述した本発明のキャパシタを半導体装置に形
成することにより、信頼性は従来とかわらずその容量は
1.5倍以上のキャパシタを持つ半導体装置を実現でき
る。
成することにより、信頼性は従来とかわらずその容量は
1.5倍以上のキャパシタを持つ半導体装置を実現でき
る。
【0031】
【実施例】以下、本発明を実施例により図面を参照し、
より具体的に説明するが、本発明はこれらに限定される
ものではない。
より具体的に説明するが、本発明はこれらに限定される
ものではない。
【0032】図2は本発明による半導体装置のキャパシ
タ部位を示した断面図である。同図で参照番号11は伝
導性構造物、参照番号17は誘電体膜、そして参照番号
18は第2電極部を示す。
タ部位を示した断面図である。同図で参照番号11は伝
導性構造物、参照番号17は誘電体膜、そして参照番号
18は第2電極部を示す。
【0033】本発明の伝導性構造物は、不純物が注入さ
れたポリシリコンか単結晶シリコンで構成され、望まし
くは、前記伝導性構造物は不純物が注入されたポリシリ
コンを蒸着した後パターニングして形成する。
れたポリシリコンか単結晶シリコンで構成され、望まし
くは、前記伝導性構造物は不純物が注入されたポリシリ
コンを蒸着した後パターニングして形成する。
【0034】前期伝導性構造物は、その表面および側面
が凸凹な形状になっているが、その凸凹の程度は、20
〜500オングストロームである。この様な凸凹により
前記伝導性構造物、すなわち、キャパシタのストレージ
電極の表面積が増大し、これによりキャパシタの容量が
大きくなる。
が凸凹な形状になっているが、その凸凹の程度は、20
〜500オングストロームである。この様な凸凹により
前記伝導性構造物、すなわち、キャパシタのストレージ
電極の表面積が増大し、これによりキャパシタの容量が
大きくなる。
【0035】本発明で用いられる誘電体膜は通常的に半
導体装置のキャパシタで使用可能な絶縁膜であれば制限
はない。前記絶縁膜の例としては、例えばTa2 O3
膜、SiO2 膜、Si3 N4 膜、NO(Si3
N4 /SiO2 )膜、またはONO(SiO2
/Si3 N4 /SiO2 )膜等である。
導体装置のキャパシタで使用可能な絶縁膜であれば制限
はない。前記絶縁膜の例としては、例えばTa2 O3
膜、SiO2 膜、Si3 N4 膜、NO(Si3
N4 /SiO2 )膜、またはONO(SiO2
/Si3 N4 /SiO2 )膜等である。
【0036】本発明の第2電極はプレート電極として使
用可能な導電性物質であれば制限はないが、ポリシリコ
ンで構成することが望ましい。
用可能な導電性物質であれば制限はないが、ポリシリコ
ンで構成することが望ましい。
【0037】本発明の高容量キャパシタを含む半導体装
置の例を図3Aないし図4Eに示す。図3Aはスタック
型(Stacked)キャパシタ構造、図3Bは中空型
(Hollow)キャパシタ構造、図3Cは円筒型(C
ylinder)キャパシタ構造、図4Dはスタックト
レンチ型(Stacked trench)キャパシ
タ構造、そして図4Eはトレンチ型(Trench)キ
ャパシタ構造を持つ半導体装置をそれぞれ示した断面図
である。
置の例を図3Aないし図4Eに示す。図3Aはスタック
型(Stacked)キャパシタ構造、図3Bは中空型
(Hollow)キャパシタ構造、図3Cは円筒型(C
ylinder)キャパシタ構造、図4Dはスタックト
レンチ型(Stacked trench)キャパシ
タ構造、そして図4Eはトレンチ型(Trench)キ
ャパシタ構造を持つ半導体装置をそれぞれ示した断面図
である。
【0038】図3Aないし図4Eで参照番号21はシリ
コン基板、参照番号22は選択的に成長させたフィール
ド酸化膜、参照番号23はゲート電極、参照番号24お
よび25はそれぞれソース領域およびドレイン領域であ
り、参照番号26は絶縁膜、参照番号27は表面が凸凹
なポリシリコンで構成された第1電極部、参照番号28
は誘電体膜、そして参照番号29は第2電極部を示す。 図3Aから図3Cでは、キャパシタの第1電極の伝導性
構造物がポリシリコンを用いて製造された半導体装置を
示し、図4Dは半導体基板にトレンチを形成し、前記ト
レンチ内面上に第1電極である伝導性構造物を形成させ
た半導体装置を示し、図4Eは不純物が注入されたシリ
コン基板上にトレンチを形成した後、前記トレンチ内面
にピンホールを含む絶縁膜を形成した後、前記ピンホー
ルを通じてシリコン層をエッチングした後、前記絶縁膜
を除去して収得した第1電極を含む半導体装置の断面図
を示したものである。
コン基板、参照番号22は選択的に成長させたフィール
ド酸化膜、参照番号23はゲート電極、参照番号24お
よび25はそれぞれソース領域およびドレイン領域であ
り、参照番号26は絶縁膜、参照番号27は表面が凸凹
なポリシリコンで構成された第1電極部、参照番号28
は誘電体膜、そして参照番号29は第2電極部を示す。 図3Aから図3Cでは、キャパシタの第1電極の伝導性
構造物がポリシリコンを用いて製造された半導体装置を
示し、図4Dは半導体基板にトレンチを形成し、前記ト
レンチ内面上に第1電極である伝導性構造物を形成させ
た半導体装置を示し、図4Eは不純物が注入されたシリ
コン基板上にトレンチを形成した後、前記トレンチ内面
にピンホールを含む絶縁膜を形成した後、前記ピンホー
ルを通じてシリコン層をエッチングした後、前記絶縁膜
を除去して収得した第1電極を含む半導体装置の断面図
を示したものである。
【0039】本発明の半導体装置は通常的にDRAMの
ようなキャパシタを含む全ての半導体装置でもありえる
。
ようなキャパシタを含む全ての半導体装置でもありえる
。
【0040】図5Aないし図6Fは本発明の製造方法に
より半導体装置に含まれたキャパシタを製造する一例を
示したものである。
より半導体装置に含まれたキャパシタを製造する一例を
示したものである。
【0041】図5Aは半導体基板上にポリシリコンパタ
ーン11を形成する段階を示す。半導体基板上にポリシ
リコンを低圧CVD法で沈積し、ポリシリコン層10を
形成した後、不純物を注入する。次に、前記蒸着された
ポリシリコン層10表面にフォトレジストを塗布し、未
図示のマスクを通じて露光して現像し、フォトレジスト
パターン12を形成する。
ーン11を形成する段階を示す。半導体基板上にポリシ
リコンを低圧CVD法で沈積し、ポリシリコン層10を
形成した後、不純物を注入する。次に、前記蒸着された
ポリシリコン層10表面にフォトレジストを塗布し、未
図示のマスクを通じて露光して現像し、フォトレジスト
パターン12を形成する。
【0042】図5Bはシリコン窒化膜13が塗布されて
いるポリシリコンパターン11を示す。前記フォトレジ
ストパターン12をエッチングマスクに用いて、前記ポ
リシリコン層10を異方性エッチングし、ポリシリコン
パターン11を形成した後、前記ポリシリコンパターン
11上に低圧CDV法でNH3 +SiH2 Cl2
系を利用して約790℃の温度で50オングストローム
厚さの窒化シリコンを蒸着し、シリコン窒化膜13を形
成する。
いるポリシリコンパターン11を示す。前記フォトレジ
ストパターン12をエッチングマスクに用いて、前記ポ
リシリコン層10を異方性エッチングし、ポリシリコン
パターン11を形成した後、前記ポリシリコンパターン
11上に低圧CDV法でNH3 +SiH2 Cl2
系を利用して約790℃の温度で50オングストローム
厚さの窒化シリコンを蒸着し、シリコン窒化膜13を形
成する。
【0043】図6Cは前記シリコン窒化膜13が形成さ
れたポリシリコンパターン11を酸化させ、シリコン窒
化膜13上にシリコン酸化膜15を形成する段階を示す
。前記シリコン窒化膜13形成後、前記シリコン窒化膜
13表面をH2 Oの存在下に850〜950℃で熱処
理し、ポリシリコンパターン11の表面部位を酸化させ
シリコン酸化膜15を形成させると、図6Cに図示され
たように、シリコン窒化膜13のピンホール14の大き
さが増大され、また、酸化工程で窒化膜の消耗により新
しいピンホールが生じたり、前記シリコン窒化膜13が
部分的に亀裂される。
れたポリシリコンパターン11を酸化させ、シリコン窒
化膜13上にシリコン酸化膜15を形成する段階を示す
。前記シリコン窒化膜13形成後、前記シリコン窒化膜
13表面をH2 Oの存在下に850〜950℃で熱処
理し、ポリシリコンパターン11の表面部位を酸化させ
シリコン酸化膜15を形成させると、図6Cに図示され
たように、シリコン窒化膜13のピンホール14の大き
さが増大され、また、酸化工程で窒化膜の消耗により新
しいピンホールが生じたり、前記シリコン窒化膜13が
部分的に亀裂される。
【0044】図6Dは前記シリコン酸化膜15を除去す
る段階を示したものである。前記酸化工程の途中でシリ
コン窒化膜13上に形成されたシリコン酸化膜15をH
Fか緩衝されたHF混合物を用いて湿式エッチングで除
去する。
る段階を示したものである。前記酸化工程の途中でシリ
コン窒化膜13上に形成されたシリコン酸化膜15をH
Fか緩衝されたHF混合物を用いて湿式エッチングで除
去する。
【0045】図6Eは選択的に前記ポリシリコンパター
ン11をエッチングする段階を示したものである。シリ
コンエッチング液を利用し、前記シリコン窒化膜13の
増大されたピンホール14を通じて、選択的に前記ポリ
シリコンパターン11を異方性または等方性エッチング
する。この時、エッチングの程度は20〜500オング
ストロームにする。
ン11をエッチングする段階を示したものである。シリ
コンエッチング液を利用し、前記シリコン窒化膜13の
増大されたピンホール14を通じて、選択的に前記ポリ
シリコンパターン11を異方性または等方性エッチング
する。この時、エッチングの程度は20〜500オング
ストロームにする。
【0046】図6Fは前記シリコン窒化膜13を湿式エ
ッチング法で除去する段階を示す。
ッチング法で除去する段階を示す。
【0047】図6Gは前記ポリシリコンパターン11の
選択的なエッチング後の誘電体膜17として、ONO1
7膜を形成する段階を示す。
選択的なエッチング後の誘電体膜17として、ONO1
7膜を形成する段階を示す。
【0048】図6Hは本発明の方法により形成されたキ
ャパシタを示す。前記誘導体膜17の上にポリシリコン
を用いて、キャパシタの第2電極18を形成し、キャパ
シタを完成する。
ャパシタを示す。前記誘導体膜17の上にポリシリコン
を用いて、キャパシタの第2電極18を形成し、キャパ
シタを完成する。
【0049】
【発明の効果】以上で明白なように、本発明のキャパシ
タは従来のキャパシタに比べて、その容量は1.5倍以
上に増大になるが、この信頼性は従来のキャパシタとほ
とんど同一である。したがって、次世代の半導体装置(
例えばDRAM)に充分に適用可能である。
タは従来のキャパシタに比べて、その容量は1.5倍以
上に増大になるが、この信頼性は従来のキャパシタとほ
とんど同一である。したがって、次世代の半導体装置(
例えばDRAM)に充分に適用可能である。
【図1】 従来の凸凹な表面を持つスタック型キャパ
シタを含む半導体装置の断面図である。
シタを含む半導体装置の断面図である。
【図2】 本発明の方法により製造されたキャパシタ
の断面図である。
の断面図である。
【図3】 本発明のキャパシタを含む半導体装置の例
を示した断面図である。
を示した断面図である。
【図4】 本発明のキャパシタを含む半導体装置の例
を示した断面図である。
を示した断面図である。
【図5】 本発明の半導体装置に含まれるキャパシタ
の製造方法の概略図である。
の製造方法の概略図である。
【図6】 本発明の半導体装置に含まれるキャパシタ
の製造方法の概略図である。
の製造方法の概略図である。
11…伝導性構造物、
12…フォトレジスト、
13…シリコン窒化膜、
14…ピンホール、
15…シリコン酸化膜、
17,28…誘電体膜、
18,29…第2電極部、
21…シリコン基板、
22…フィールド酸化膜、
23…ゲート電極、
24…ソース領域、
25…ドレイン領域
26…絶縁膜、
27…第1電極部。
Claims (27)
- 【請求項1】 半導体基板上に形成された側壁部を含
む全表面が凸凹な伝導性構造物で構成された第1電極部
、前記第1電極部上に形成された第2電極部、および前
記第1電極部および第2電極部の間に形成された誘電体
膜で構成されたキャパシタを含むことを特徴とする半導
体装置。 - 【請求項2】 前記伝導性構造物が不純物が注入され
たポリシリコンで構成されていることを特徴とする請求
項1記載の半導体装置。 - 【請求項3】 前記表面の凸凹程度が20〜500オ
ングストロームであることを特徴とする請求項1記載の
半導体装置。 - 【請求項4】 前記第2電極部が不純物が注入された
ポリシリコンで構成されていることを特徴とする請求項
1記載の半導体装置。 - 【請求項5】 前記誘電体膜がONO膜であることを
特徴とする請求項1記載の半導体装置。 - 【請求項6】 前記伝導性構造物の形状がスタック型
、円筒型または中空型であることを特徴とする請求項1
記載の半導体装置。 - 【請求項7】 前記伝導性構造物が半導体基板上に形
成されたトレンチの内面上に形成されていることを特徴
とする請求項1記載の半導体装置。 - 【請求項8】 前記第1電極部は不純物が注入された
半導体基板上に形成されたトレンチの凸凹な内面部位に
形成されたものであることを特徴とする請求項1記載の
半導体装置。 - 【請求項9】 第1電極として半導体基板上に表面が
凸凹な伝導性構造物を形成し、前記伝導性構造物上に誘
電体膜および第2電極部を形成することを特徴とする半
導体装置の製造方法。 - 【請求項10】 前記伝導性構造物はポリシリコンで
構成されたことを特徴とする請求項9記載の半導体装置
の製造方法。 - 【請求項11】 半導体基板上にポリシリコンパター
ンを形成し、前記ポリシリコンパターンにピンホールを
含む絶縁膜を形成した後、前記ピンホールを通じて前記
ポリシリコンパターンをエッチングした後、前記絶縁膜
を除去し、前記伝導性構造物を形成することを特徴とす
る請求項10記載の半導体装置の製造方法。 - 【請求項12】 前記ポリシリコンパターンは半導体
基板に前記ポリシリコンを蒸着し、ポリシリコン層を形
成した後不純物を注入し、フォトリソグラフィー工程に
より形成させることを特徴とする請求項11記載の半導
体装置の製造方法。 - 【請求項13】 前記伝導性構造物は単結晶シリコン
基板部位であることを特徴とする請求項9記載の半導体
装置の製造方法。 - 【請求項14】 単結晶シリコン基板にトレンチを形
成し、前記トレンチの内面上にピンホールを含む絶縁膜
を形成し、前記ピンホールを通じてトレンチの内面部位
のシリコン基板をエッチングし、前記絶縁膜を除去し、
前記伝導性構造物を形成することを特徴とする請求項1
3記載の半導体装置の製造方法。 - 【請求項15】 前記伝導性構造物を半導体基板に形
成されたトレンチ内面上に形成させることを特徴とする
請求項11記載の半導体装置の製造方法。 - 【請求項16】 前記絶縁膜がシリコン窒化膜である
ことを特徴とする請求項11記載の半導体装置の製造方
法。 - 【請求項17】 窒化シリコンをLPCVD法により
30〜500オングストロームの厚さに蒸着させシリコ
ン窒化膜を形成させることを特徴とする請求項16記載
の半導体装置の製造方法。 - 【請求項18】 前記シリコン窒化膜が形成された前
記伝導性構造物の表面を酸化させ、シリコン酸化膜を形
成することを特徴とする請求項16記載の半導体装置の
製造方法。 - 【請求項19】 前記シリコン窒化膜上に形成された
酸化膜を選択的に除去することを特徴とする請求項18
記載の半導体装置の製造方法。 - 【請求項20】 前記酸化膜をHFまたは緩衝された
HF混合物を用いて湿式エッチングさせ除去することを
特徴とする請求項19記載の半導体装置の製造方法。 - 【請求項21】 前記伝導性構造物を異方性または等
方性エッチングすることを特徴とする請求項11記載の
半導体装置の製造方法。 - 【請求項22】 前記伝導性構造物を20〜500オ
ングストロームの深さでエッチングすることを特徴とす
る請求項21記載の半導体装置の製造方法。 - 【請求項23】 ポリシリコンを蒸着した後、ポリシ
リコンパターンを形成し、前記ポリシリコンパターンに
ピンホールを含む絶縁膜を形成しエッチングした後に前
記絶縁膜を除去した後、イオンを注入し伝導性を付与し
、前記伝導性構造物を形成することを特徴とする請求項
9記載の半導体装置の製造方法。 - 【請求項24】 前記誘電体膜はONO膜であること
を特徴とする請求項9記載の半導体装置の製造方法。 - 【請求項25】 前記第2電極部はポリシリコンを蒸
着させ形成することを特徴とする請求項9記載の半導体
装置の製造方法。 - 【請求項26】 前記絶縁膜を除去した後、前記伝導
性構造物上に不純物が注入されたポリシリコンを蒸着す
ることを特徴とする請求項11記載の半導体装置の製造
方法。 - 【請求項27】 前記不純物が注入されたポリシリコ
ンを50〜500オングストロームの厚さに蒸着するこ
とを特徴とする請求項26記載の半導体装置の製造方法
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910004639A KR920018987A (ko) | 1991-03-23 | 1991-03-23 | 캐패시터의 제조방법 |
KR1991P4639 | 1991-03-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04320370A true JPH04320370A (ja) | 1992-11-11 |
JPH0812901B2 JPH0812901B2 (ja) | 1996-02-07 |
Family
ID=19312456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4051477A Expired - Fee Related JPH0812901B2 (ja) | 1991-03-23 | 1992-03-10 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5324679A (ja) |
JP (1) | JPH0812901B2 (ja) |
KR (1) | KR920018987A (ja) |
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KR100295718B1 (ko) * | 1995-06-06 | 2001-09-03 | 아사히 가세이 마이크로시스템 가부시끼가이샤 | 반도체장치및그의제조방법 |
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