JPH0231896B2 - - Google Patents
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- JPH0231896B2 JPH0231896B2 JP57192559A JP19255982A JPH0231896B2 JP H0231896 B2 JPH0231896 B2 JP H0231896B2 JP 57192559 A JP57192559 A JP 57192559A JP 19255982 A JP19255982 A JP 19255982A JP H0231896 B2 JPH0231896 B2 JP H0231896B2
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- JP
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- terminal
- output
- power supply
- input
- signal
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- 238000005259 measurement Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（技術分野）
この発明はトランジスタで構成され、出力端子
の外部状態により２種類の信号を取り出せる測定
信号出力方法に関するものである。
の外部状態により２種類の信号を取り出せる測定
信号出力方法に関するものである。
（背景技術）
このタイプの出力回路は、デイジタル回路装置
の測定端子数削減を可能にするため高集積度の半
導体回路に極めて有効である。
の測定端子数削減を可能にするため高集積度の半
導体回路に極めて有効である。
従来のMOSトランジスタ構造の２信号切替え
端子付き出力回路の例を第１図に示す。この第１
図において第１信号入力端子１は第1ANDゲート
５の第１入力端に、第２信号入力端子２は第
2ANDゲート６の第１入力端にそれぞれ接続さ
れ、制御入力端子３は、ANDゲート５の第２入
力端及びインバータ４を通してANDゲート６の
第２入力端に接続されている。ANDゲート５の
出力及びANDゲート６の出力は、それぞれORゲ
ート７の第１及び第２の入力端に接続され、OR
ゲート７の出力は出力端子８に接続されている。
端子付き出力回路の例を第１図に示す。この第１
図において第１信号入力端子１は第1ANDゲート
５の第１入力端に、第２信号入力端子２は第
2ANDゲート６の第１入力端にそれぞれ接続さ
れ、制御入力端子３は、ANDゲート５の第２入
力端及びインバータ４を通してANDゲート６の
第２入力端に接続されている。ANDゲート５の
出力及びANDゲート６の出力は、それぞれORゲ
ート７の第１及び第２の入力端に接続され、OR
ゲート７の出力は出力端子８に接続されている。
第２図ａ，ｂ，ｃに、第１図第１、２信号入力
端子及び制御入力端子にそれぞれ入力される信号
を示す。
端子及び制御入力端子にそれぞれ入力される信号
を示す。
今、制御入力端子３に“Ｌ”レベルが入力され
ているとすれば、ANDゲート５の第２入力端子、
ANDゲート６の第２入力端子には、各々“Ｌ”
レベル、“Ｈ”レベルが伝達される。このため、
ANDゲート５の出力な“Ｌ”となる（非選択状
態）。逆にANDゲート６は選択状態となり、第２
入力端子に入力されている信号を出力する。この
信号は、そのままORゲート７を通つて出力端子
８に伝達される（第２図ｄ波形）。次に制御入力
端子３に“Ｈ”レベルが入力されると、ANDゲ
ート５の第２入力端、ANDゲート６の第２入力
端には各々“Ｈ”レベル、“Ｌ”レベルが伝達さ
れる。よつて、ANDゲート６の出力は“Ｌ”と
なり（非選択状態）、ANDゲート５の出力には、
第１入力端子１に入力されている信号が発生す
る。この信号は、ORゲート７を通つて出力端子
８に伝達される（第２図ｄ波形）。
ているとすれば、ANDゲート５の第２入力端子、
ANDゲート６の第２入力端子には、各々“Ｌ”
レベル、“Ｈ”レベルが伝達される。このため、
ANDゲート５の出力な“Ｌ”となる（非選択状
態）。逆にANDゲート６は選択状態となり、第２
入力端子に入力されている信号を出力する。この
信号は、そのままORゲート７を通つて出力端子
８に伝達される（第２図ｄ波形）。次に制御入力
端子３に“Ｈ”レベルが入力されると、ANDゲ
ート５の第２入力端、ANDゲート６の第２入力
端には各々“Ｈ”レベル、“Ｌ”レベルが伝達さ
れる。よつて、ANDゲート６の出力は“Ｌ”と
なり（非選択状態）、ANDゲート５の出力には、
第１入力端子１に入力されている信号が発生す
る。この信号は、ORゲート７を通つて出力端子
８に伝達される（第２図ｄ波形）。
以上説明したように、制御入力端子３により、
第１ないし第２入力端子の信号を選択的にただ１
つの出力端子から取り出せることとなる。
第１ないし第２入力端子の信号を選択的にただ１
つの出力端子から取り出せることとなる。
しかし、第１図に示すような出力回路におい
て、(b)波形を通常の出力信号として使い、(a)波形
をIC内部の測定用信号とすると、測定信号用に
入力端子１端子必要となる。このため、測定用
PINのためにICのPIN数が増大し、14、16又は１
8PIN程度の品種においては、ICコスト増を招来
するだけでなく、基板に取り付けた場合の面積増
しにより、仕様上において致命的欠点を有する。
又、ICのPIN数が40、60PIN程度の品種において
は、内蔵機能が多くなり測定用出力信号が多数必
要となるため、測定信号切替え入力端子が多数必
要となる。
て、(b)波形を通常の出力信号として使い、(a)波形
をIC内部の測定用信号とすると、測定信号用に
入力端子１端子必要となる。このため、測定用
PINのためにICのPIN数が増大し、14、16又は１
8PIN程度の品種においては、ICコスト増を招来
するだけでなく、基板に取り付けた場合の面積増
しにより、仕様上において致命的欠点を有する。
又、ICのPIN数が40、60PIN程度の品種において
は、内蔵機能が多くなり測定用出力信号が多数必
要となるため、測定信号切替え入力端子が多数必
要となる。
（発明の課題）
本発明は、上記従来の欠点を除去するためのも
ので、測定信号切替端子を使用せずに、外部状態
によつて測定用信号を発生してICの測定用出力
信号切替端子の不用にし、ICのPIN数削減、コス
ト低減等の利点を有する測定信号出力奉納を提供
することを目的とする。
ので、測定信号切替端子を使用せずに、外部状態
によつて測定用信号を発生してICの測定用出力
信号切替端子の不用にし、ICのPIN数削減、コス
ト低減等の利点を有する測定信号出力奉納を提供
することを目的とする。
本発明の測定信号出力方法は、ゲート端子に第
１の電源電位の論理レベルの信号が入力されたと
きにオフするチヤネル型であつて、第１の端子が
第１の電源電位に接続され、第２の端子が出力端
子に接続された第１のMOSトランジスタ、 第１の端子が前記出力端子に接続され、第２の
端子が第２の電源電位に接続され、ゲート端子が
通常動作を行なうための信号を入力する端子に接
続された前記第１のMOSトランジスタと反対チ
ヤネルの第２のMOSトランジスタ、 前記第１のMOSトランジスタの第１の端子と
第２の端子との間に接続された抵抗要素、並びに 第１の入力端子が測定用信号を入力する端子に
接続され、第２の入力端子が前記通常動作を行な
うための信号を入力する端子に接続され、出力端
子が前記第１のMOSトランジスタのゲート端子
に接続されると共に、前記測定用信号及び前記通
常動作を行なうための信号の両方が前記第２の電
源電位と同一電位の論理レベルにあるときは前記
第２の電源電位と同一電位の論理レベルの出力を
し、それ以外のときは前記第１の電源電位と同一
電位の論理レベルを出力する論理回路 を有したICを用意する第１ステツプと、 ICの測定時に該ICの前記出力端子と前記第２
の電源端子との間に抵抗成分を接続して前記出力
端子から前記測定信号を出力させる第２ステツプ
と を備えたことを特徴とするものである。
１の電源電位の論理レベルの信号が入力されたと
きにオフするチヤネル型であつて、第１の端子が
第１の電源電位に接続され、第２の端子が出力端
子に接続された第１のMOSトランジスタ、 第１の端子が前記出力端子に接続され、第２の
端子が第２の電源電位に接続され、ゲート端子が
通常動作を行なうための信号を入力する端子に接
続された前記第１のMOSトランジスタと反対チ
ヤネルの第２のMOSトランジスタ、 前記第１のMOSトランジスタの第１の端子と
第２の端子との間に接続された抵抗要素、並びに 第１の入力端子が測定用信号を入力する端子に
接続され、第２の入力端子が前記通常動作を行な
うための信号を入力する端子に接続され、出力端
子が前記第１のMOSトランジスタのゲート端子
に接続されると共に、前記測定用信号及び前記通
常動作を行なうための信号の両方が前記第２の電
源電位と同一電位の論理レベルにあるときは前記
第２の電源電位と同一電位の論理レベルの出力を
し、それ以外のときは前記第１の電源電位と同一
電位の論理レベルを出力する論理回路 を有したICを用意する第１ステツプと、 ICの測定時に該ICの前記出力端子と前記第２
の電源端子との間に抵抗成分を接続して前記出力
端子から前記測定信号を出力させる第２ステツプ
と を備えたことを特徴とするものである。
（発明の構成および作用）
第３図は、この発明の第１の実施例を示す回路
図である。この発明においては、第１ステツプと
して、図示するような回路のICが用意される。
図である。この発明においては、第１ステツプと
して、図示するような回路のICが用意される。
第３図において、測定用信号を入力するための
入力端子１１は、ORゲート１５の一方の入力に
接続される。また、通常動作を行なうための信号
を入力する入力端子１２は、ORゲート１５の他
方の入力、及びＮチヤネルMOSFET１７のゲー
トに接続されている。FET１７のソースはグラ
ンド電位１４に、ドレインはＰチヤネル
MOSFET１６のドレイン、抵抗１８の一端、出
力端子１９に接続されている。ORゲート１５の
出力端はFET１６のゲートに、又FET１６のソ
ースと抵抗１８の他端は高電源電位１３に接続さ
れている。
入力端子１１は、ORゲート１５の一方の入力に
接続される。また、通常動作を行なうための信号
を入力する入力端子１２は、ORゲート１５の他
方の入力、及びＮチヤネルMOSFET１７のゲー
トに接続されている。FET１７のソースはグラ
ンド電位１４に、ドレインはＰチヤネル
MOSFET１６のドレイン、抵抗１８の一端、出
力端子１９に接続されている。ORゲート１５の
出力端はFET１６のゲートに、又FET１６のソ
ースと抵抗１８の他端は高電源電位１３に接続さ
れている。
第２ステツプとして、出力端子１９をオープン
状態、又は外付けに数10KΩでプルアツプとして
使用し、入力端子１１に第５図ｅ波形を、入力端
子１２に第５図ｆ波形を入力する。入力端子１
１，１２共に“Ｌ”レベルが入力されている区間
では、FET１６，１７のゲートに“Ｌ”レベル
が入力されるので、FET１６のソース・ドレイ
ン間はON（以下ONと略する）し、FET１７のソ
ース・ドレイン間はOFF（以下OFFと略する）す
る。このため、出力は“Ｈ”レベルが発生する。
次に入力端子１１に“Ｈ”レベル、入力端子１２
に“Ｌ”レベルが入力されている区間では、
FET１６，１７は共にOFFするが、プルアツプ
抵抗（例えば400kΩ）程度１８があるために、出
力端子１９には“Ｈ”レベルが発生する。逆に、
入力端子１１に“Ｌ”レベル、入力端子１２に
“Ｈ”レベルが入力されている区間では、FET
１６はOFF、FET１７はONするため、出力端子
１９には“Ｌ”レベルが発生する。
状態、又は外付けに数10KΩでプルアツプとして
使用し、入力端子１１に第５図ｅ波形を、入力端
子１２に第５図ｆ波形を入力する。入力端子１
１，１２共に“Ｌ”レベルが入力されている区間
では、FET１６，１７のゲートに“Ｌ”レベル
が入力されるので、FET１６のソース・ドレイ
ン間はON（以下ONと略する）し、FET１７のソ
ース・ドレイン間はOFF（以下OFFと略する）す
る。このため、出力は“Ｈ”レベルが発生する。
次に入力端子１１に“Ｈ”レベル、入力端子１２
に“Ｌ”レベルが入力されている区間では、
FET１６，１７は共にOFFするが、プルアツプ
抵抗（例えば400kΩ）程度１８があるために、出
力端子１９には“Ｈ”レベルが発生する。逆に、
入力端子１１に“Ｌ”レベル、入力端子１２に
“Ｈ”レベルが入力されている区間では、FET
１６はOFF、FET１７はONするため、出力端子
１９には“Ｌ”レベルが発生する。
FET１７のON抵抗は通常１〜2kΩ程度しかな
いため、電源端子１３から抵抗１８、FET１７
を通つてグランド電位１４へ電流が流れるが、抵
抗１８の抵抗値が大きいため、出力１９には
“Ｌ”レベルが発生する。最後に入力端子１１，
１２共に“Ｈ”レベルを入力した場合、FET１
６はOFFし、FET１７はONするため、前記と同
様に出力端子１９には“Ｌ”レベルが発生する。
これらの状態により、第５図ｅ，ｆ波形を入力し
た場合、出力端子には第５図ｇ波形が発生するこ
とになる。
いため、電源端子１３から抵抗１８、FET１７
を通つてグランド電位１４へ電流が流れるが、抵
抗１８の抵抗値が大きいため、出力１９には
“Ｌ”レベルが発生する。最後に入力端子１１，
１２共に“Ｈ”レベルを入力した場合、FET１
６はOFFし、FET１７はONするため、前記と同
様に出力端子１９には“Ｌ”レベルが発生する。
これらの状態により、第５図ｅ，ｆ波形を入力し
た場合、出力端子には第５図ｇ波形が発生するこ
とになる。
次に、出力端子１９とグランド電位間に外付プ
ルダウン抵抗（例えば数10kΩ）を接続すると、
次のように動作する。入力端子１１，１２に
“Ｌ”レベルを入力すると、FET１６はON、
FET１７はOFFする。FET１６のON抵抗は通
常２〜4kΩであり、抵抗１８と並列に接続されて
いるため、さらに低くなる。このため、外部に付
けるプルダウン抵抗の値が数10kΩのため、出力
端子には“Ｈ”レベルが発生する。入力端子１１
に“Ｈ”レベル、入力端子１２に“Ｌ”レベルを
入力した場合には、FET１６，１７は共にOFF
する。この時、プルアツプ抵抗１８と外部に付け
たプルダウン抵抗による分圧電位が出力端子１９
に発生する。今、プルアツプ抵抗１８は400kΩ程
度にして、外部のプルダウン抵抗は数10kΩのた
め、第５図ｇ波形のＫになる“Ｌ”レベルが発生
する。入力端子１１に“Ｌ”レベル、入力端子１
２に“Ｈ”レベルを入力した場合と、入力端子１
１，１２共に“Ｈ”レベルを入力した場合は、
FET１６はOFF、FET１７はONする。このた
め、出力端子１９には“Ｌ”レベルが発生する。
これらの状態により、出力端子１９から第５図ｇ
のT1以後の波形が出力される。
ルダウン抵抗（例えば数10kΩ）を接続すると、
次のように動作する。入力端子１１，１２に
“Ｌ”レベルを入力すると、FET１６はON、
FET１７はOFFする。FET１６のON抵抗は通
常２〜4kΩであり、抵抗１８と並列に接続されて
いるため、さらに低くなる。このため、外部に付
けるプルダウン抵抗の値が数10kΩのため、出力
端子には“Ｈ”レベルが発生する。入力端子１１
に“Ｈ”レベル、入力端子１２に“Ｌ”レベルを
入力した場合には、FET１６，１７は共にOFF
する。この時、プルアツプ抵抗１８と外部に付け
たプルダウン抵抗による分圧電位が出力端子１９
に発生する。今、プルアツプ抵抗１８は400kΩ程
度にして、外部のプルダウン抵抗は数10kΩのた
め、第５図ｇ波形のＫになる“Ｌ”レベルが発生
する。入力端子１１に“Ｌ”レベル、入力端子１
２に“Ｈ”レベルを入力した場合と、入力端子１
１，１２共に“Ｈ”レベルを入力した場合は、
FET１６はOFF、FET１７はONする。このた
め、出力端子１９には“Ｌ”レベルが発生する。
これらの状態により、出力端子１９から第５図ｇ
のT1以後の波形が出力される。
第４図はこの発明の第２の実施例であり、第１
図のプルアツプ抵抗１８を、ON抵抗が通常
400kΩ程度のＰチヤネルMOSFET２０で構成し
たものである。FET２０のソースは高電源電位
１３に、ドレインは出力端子１９に、ゲートは入
力端子１２に接続したものであり、他は抵抗１８
を削除した第３図と同様であり、動作も全く実施
例と同じである。ただし、入力端子１２に“Ｈ”
レベルが入力されてFET１７がONする時、FET
２０がOFFするため、第１の実施例の場合と異
なり、高電源電位１３から抵抗１８、FET１７
を通して流れる電流がない。
図のプルアツプ抵抗１８を、ON抵抗が通常
400kΩ程度のＰチヤネルMOSFET２０で構成し
たものである。FET２０のソースは高電源電位
１３に、ドレインは出力端子１９に、ゲートは入
力端子１２に接続したものであり、他は抵抗１８
を削除した第３図と同様であり、動作も全く実施
例と同じである。ただし、入力端子１２に“Ｈ”
レベルが入力されてFET１７がONする時、FET
２０がOFFするため、第１の実施例の場合と異
なり、高電源電位１３から抵抗１８、FET１７
を通して流れる電流がない。
第６図は、この発明の第３の実施例である。第
１及び第２の実施例が通常出力に“Ｈ”レベルが
出力され、信号が“Ｌ”レベルとなる場合である
が、これは通常出力に“Ｌ”レベルが出力され、
信号が“Ｈ”レベルとなる場合である。第６図に
おいて、信号入力端子２１は、Ｐチヤネル
MOSFET２６のゲートとANDゲート２５の第
１入力端に接続されている。設定信号入力端子２
２は、ANDゲート２５の第２入力端に接続され
ている。ANDゲート２５の出力は、Ｎチヤネル
MOSFET２７のゲートに接続され、FET２７の
ソース及び抵抗２８の一端はグランド電位２４
に、FET２７のドレインはFET２６のドレイン、
抵抗２８の他端及び出力端子２９に接続され、
FET２６のソースは高電源電位２３に接続され
ている。
１及び第２の実施例が通常出力に“Ｈ”レベルが
出力され、信号が“Ｌ”レベルとなる場合である
が、これは通常出力に“Ｌ”レベルが出力され、
信号が“Ｈ”レベルとなる場合である。第６図に
おいて、信号入力端子２１は、Ｐチヤネル
MOSFET２６のゲートとANDゲート２５の第
１入力端に接続されている。設定信号入力端子２
２は、ANDゲート２５の第２入力端に接続され
ている。ANDゲート２５の出力は、Ｎチヤネル
MOSFET２７のゲートに接続され、FET２７の
ソース及び抵抗２８の一端はグランド電位２４
に、FET２７のドレインはFET２６のドレイン、
抵抗２８の他端及び出力端子２９に接続され、
FET２６のソースは高電源電位２３に接続され
ている。
今、出力端子をオープンとした場合（又は外付
として数10kΩでプルダウンする場合）を考える。
入力端子２１，２２に“Ｈ”レベルを入力する
と、FET２６はOFF、FET２７はONする。こ
のため出力には“Ｌ”レベルが発生する。入力端
子２１に“Ｌ”レベル、入力端子２２に“Ｈ”レ
ベルを入力すると、FET２６はON、FET２７は
OFFする。FET２６のON抵抗は通常２〜4kΩで
あり、抵抗２８を通つて電流が流れるが、抵抗２
８の値は高く（400kΩ程度）、出力端子２９には
“Ｈ”レベルが発生する。入力端子２１に“Ｈ”
レベル、入力端子２２に“Ｌ”レベルを入力する
と、FET２６，２７は共にOFFし、出力にはプ
ルタウン抵抗２８を通して“Ｌ”レベルが発生す
る。最後に入力端子２１，２２に“Ｌ”を入力す
ると、FET２６はON、FET２７はOFFする。
出力には“Ｈ”レベルが発生する。以上の動作に
より、第８図ｉ，ｈなる信号を入力端子２１，２
２に入力した場合、第８図のｊ波形が出力端子に
発生する。
として数10kΩでプルダウンする場合）を考える。
入力端子２１，２２に“Ｈ”レベルを入力する
と、FET２６はOFF、FET２７はONする。こ
のため出力には“Ｌ”レベルが発生する。入力端
子２１に“Ｌ”レベル、入力端子２２に“Ｈ”レ
ベルを入力すると、FET２６はON、FET２７は
OFFする。FET２６のON抵抗は通常２〜4kΩで
あり、抵抗２８を通つて電流が流れるが、抵抗２
８の値は高く（400kΩ程度）、出力端子２９には
“Ｈ”レベルが発生する。入力端子２１に“Ｈ”
レベル、入力端子２２に“Ｌ”レベルを入力する
と、FET２６，２７は共にOFFし、出力にはプ
ルタウン抵抗２８を通して“Ｌ”レベルが発生す
る。最後に入力端子２１，２２に“Ｌ”を入力す
ると、FET２６はON、FET２７はOFFする。
出力には“Ｈ”レベルが発生する。以上の動作に
より、第８図ｉ，ｈなる信号を入力端子２１，２
２に入力した場合、第８図のｊ波形が出力端子に
発生する。
次に、出力端子２９と高電源電位２３の間に外
付けプルアツプ抵抗（数10kΩ程度）を付けた場
合には、次のように動作する。入力端子２１，２
２共に“Ｈ”レベルを入力すると、FET２６は
OFF、FET２７はONする。FET２７のON抵抗
は１〜2kΩのため、出力には“Ｌ”レベルが発生
する。入力端子２１に“Ｌ”レベル、入力端子２
２に“Ｈ”レベルを入力すると、FET２６はON
し、FET２７はOFFする、このため、出力には
“Ｈ”レベルが発生する。入力端子２１に“Ｈ”
レベル、入力端子２２に“Ｌ”レベルを入力する
と、FET２６，２７は共にOFFする。このため、
プルダウン抵抗２８と外付け抵抗による分圧電位
が出力端子２９に発生する（第８図ｊ波形のＬ）。
最後に入力端子２１，２２共に“Ｌ”レベルを入
力すると、FET２６はON、FET２７はOFFす
るため、出力に“Ｈ”レベルが発生する。よつ
て、第８図ｊ波形のT2以後のパルスが、出力端
子２９より出力されることになる。
付けプルアツプ抵抗（数10kΩ程度）を付けた場
合には、次のように動作する。入力端子２１，２
２共に“Ｈ”レベルを入力すると、FET２６は
OFF、FET２７はONする。FET２７のON抵抗
は１〜2kΩのため、出力には“Ｌ”レベルが発生
する。入力端子２１に“Ｌ”レベル、入力端子２
２に“Ｈ”レベルを入力すると、FET２６はON
し、FET２７はOFFする、このため、出力には
“Ｈ”レベルが発生する。入力端子２１に“Ｈ”
レベル、入力端子２２に“Ｌ”レベルを入力する
と、FET２６，２７は共にOFFする。このため、
プルダウン抵抗２８と外付け抵抗による分圧電位
が出力端子２９に発生する（第８図ｊ波形のＬ）。
最後に入力端子２１，２２共に“Ｌ”レベルを入
力すると、FET２６はON、FET２７はOFFす
るため、出力に“Ｈ”レベルが発生する。よつ
て、第８図ｊ波形のT2以後のパルスが、出力端
子２９より出力されることになる。
第７図はこの発明の第４の実施例であり、第６
図のプルダウン抵抗２８の代りに、ON抵抗が高
い（400kΩ程度）ＮチヤネルMOSFET３０で構
成したものである。FET３０のソースはグラン
ド電位２４に、ドレインは出力端子２９に、ゲー
トは入力端子２１に接続したものであり、他は抵
抗２８を削減した第６図と同様であり、動作にお
いても第３の実施例と同じである。ただし、入力
端子２１に“Ｌ”レベルを入力してFET２６が
ONした時FET３０はOFFするため、第３の実施
例と異なり、高電源電位２３からFET２６、抵
抗２８を通して流れる電流がない。
図のプルダウン抵抗２８の代りに、ON抵抗が高
い（400kΩ程度）ＮチヤネルMOSFET３０で構
成したものである。FET３０のソースはグラン
ド電位２４に、ドレインは出力端子２９に、ゲー
トは入力端子２１に接続したものであり、他は抵
抗２８を削減した第６図と同様であり、動作にお
いても第３の実施例と同じである。ただし、入力
端子２１に“Ｌ”レベルを入力してFET２６が
ONした時FET３０はOFFするため、第３の実施
例と異なり、高電源電位２３からFET２６、抵
抗２８を通して流れる電流がない。
（発明の効果）
以上説明したように、通常に使用する場合には
本来の出力信号が出力され、外部にプルアツプ又
はプルダウン抵抗を付けた場合には、測定用出力
信号も取り出せるため、従来のように測定用の信
号切替端子が不要となる。これに伴ない、この発
明をICなどに使用した場合に、ICの測定用PIN
を不要にし得、ICのコスト低減が可能となり、
又、ICの基板占有面積を小さくすることできる
だけなく、広く一般ICに使用することができる
などの利点を有する。
本来の出力信号が出力され、外部にプルアツプ又
はプルダウン抵抗を付けた場合には、測定用出力
信号も取り出せるため、従来のように測定用の信
号切替端子が不要となる。これに伴ない、この発
明をICなどに使用した場合に、ICの測定用PIN
を不要にし得、ICのコスト低減が可能となり、
又、ICの基板占有面積を小さくすることできる
だけなく、広く一般ICに使用することができる
などの利点を有する。
第１図は従来の出力回路を示す回路図、第２図
は第１図各部の信号波形図、第３図はこの発明の
第１の実施例を示す回路図、第４図はこの発明の
第２の実施例を示す回路図、第５図は第３図及び
第４図の回路各部の信号波形図、第６図はこの発
明の第３の実施例を示す回路図、第７図はこの発
明の第４の実施例を示す回路図、第８図は第６
図、第７図の回路各部の信号波形図である。 １３，２３……高電源電位、１４，２４……グ
ランド電位、１５……ORゲート、１６，２０，
２６……ＰチヤネルMOSFET、１７，２７，３
０……ＮチヤネルMOSFET、１８，２８……抵
抗、１９，２９……出力端子、２５……ANDゲ
ート、１１，２２……測定用信号入力端子、１
２，２１……信号入力端子。
は第１図各部の信号波形図、第３図はこの発明の
第１の実施例を示す回路図、第４図はこの発明の
第２の実施例を示す回路図、第５図は第３図及び
第４図の回路各部の信号波形図、第６図はこの発
明の第３の実施例を示す回路図、第７図はこの発
明の第４の実施例を示す回路図、第８図は第６
図、第７図の回路各部の信号波形図である。 １３，２３……高電源電位、１４，２４……グ
ランド電位、１５……ORゲート、１６，２０，
２６……ＰチヤネルMOSFET、１７，２７，３
０……ＮチヤネルMOSFET、１８，２８……抵
抗、１９，２９……出力端子、２５……ANDゲ
ート、１１，２２……測定用信号入力端子、１
２，２１……信号入力端子。
Claims (1)
- 【特許請求の範囲】 １ ゲート端子に第１の電源電位の論理レベルの
信号が入力されたときにオフするチヤネル型であ
つて、第１の端子が第１の電源電位に接続され、
第２の端子が出力端子に接続された第１のMOS
トランジスタ、 第１の端子が前記出力端子に接続され、第２の
端子が第２の電源電位に接続され、ゲート端子が
通常動作を行なうための信号を入力する端子に接
続された前記第１のMOSトランジスタと反対チ
ヤネルの第２のMOSトランジスタ、 前記第１のMOSトランジスタの第１の端子と
第２の端子との間に接続された抵抗要素、並びに
第１の入力端子が測定用信号を入力する端子に接
続され、第２の入力端子が前記通常動作を行なう
ための信号を入力する端子に接続され、出力端子
が前記第１のMOSトランジスタのゲート端子に
接続されると共に、前記測定用信号及び前記通常
動作を行なうための信号の両方が前記第２の電源
電位と同一電位の論理レベルにあるときは前記第
２の電源電位と同一電位の論理レベルの出力を
し、それ以外のときは前記第１の電源電位と同一
電位の論理レベルを出力する論理回路 を有したICを用意する第１ステツプと、 前記ICの測定時に該ICの前記出力端子と前記
第２の電源端子との間に抵抗成分を接続して前記
出力端子から前記測定信号を出力させる第２ステ
ツプと を備えたことを特徴とする測定信号出力方法。 ２ 特許請求の範囲第１項記載の測定信号出力方
法において、前記第１の電源電位は高電源電位で
あり、前記第２の電源電位はグランド電位であ
り、前記第１のMOSトランジスタはＰチヤネル
型であり、前記第２のMOSトランジスタはＮチ
ヤネル型であり、かつ前記論理回路はOR回路で
あることを特徴とする測定信号出力方法。 ３ 特許請求の範囲第１項記載の測定信号出力方
法において、前記第１の電源電位はグランド電位
であり、前記第２の電源電位は高電源電位であ
り、前記第１のMOSトランジスタはＮチヤネル
型であり、前記第２のMOSトランジスタはＰチ
ヤネル型であり、かつ前記論理回路はAND回路
であることを特徴とする測定信号出力方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192559A JPS5983420A (ja) | 1982-11-04 | 1982-11-04 | 測定信号出力方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192559A JPS5983420A (ja) | 1982-11-04 | 1982-11-04 | 測定信号出力方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5983420A JPS5983420A (ja) | 1984-05-14 |
| JPH0231896B2 true JPH0231896B2 (ja) | 1990-07-17 |
Family
ID=16293286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192559A Granted JPS5983420A (ja) | 1982-11-04 | 1982-11-04 | 測定信号出力方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5983420A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4633767B2 (ja) * | 2007-07-31 | 2011-02-16 | 株式会社サンセイアールアンドディ | 遊技機 |
| JP2009034143A (ja) * | 2007-07-31 | 2009-02-19 | Sansei R & D:Kk | 遊技機 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50117329A (ja) * | 1974-02-28 | 1975-09-13 |
-
1982
- 1982-11-04 JP JP57192559A patent/JPS5983420A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50117329A (ja) * | 1974-02-28 | 1975-09-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5983420A (ja) | 1984-05-14 |
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