JPH0231896B2 - - Google Patents
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- JPH0231896B2 JPH0231896B2 JP57192559A JP19255982A JPH0231896B2 JP H0231896 B2 JPH0231896 B2 JP H0231896B2 JP 57192559 A JP57192559 A JP 57192559A JP 19255982 A JP19255982 A JP 19255982A JP H0231896 B2 JPH0231896 B2 JP H0231896B2
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- JP
- Japan
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- terminal
- output
- power supply
- input
- signal
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- 238000005259 measurement Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
(技術分野)
この発明はトランジスタで構成され、出力端子
の外部状態により2種類の信号を取り出せる測定
信号出力方法に関するものである。
の外部状態により2種類の信号を取り出せる測定
信号出力方法に関するものである。
(背景技術)
このタイプの出力回路は、デイジタル回路装置
の測定端子数削減を可能にするため高集積度の半
導体回路に極めて有効である。
の測定端子数削減を可能にするため高集積度の半
導体回路に極めて有効である。
従来のMOSトランジスタ構造の2信号切替え
端子付き出力回路の例を第1図に示す。この第1
図において第1信号入力端子1は第1ANDゲート
5の第1入力端に、第2信号入力端子2は第
2ANDゲート6の第1入力端にそれぞれ接続さ
れ、制御入力端子3は、ANDゲート5の第2入
力端及びインバータ4を通してANDゲート6の
第2入力端に接続されている。ANDゲート5の
出力及びANDゲート6の出力は、それぞれORゲ
ート7の第1及び第2の入力端に接続され、OR
ゲート7の出力は出力端子8に接続されている。
端子付き出力回路の例を第1図に示す。この第1
図において第1信号入力端子1は第1ANDゲート
5の第1入力端に、第2信号入力端子2は第
2ANDゲート6の第1入力端にそれぞれ接続さ
れ、制御入力端子3は、ANDゲート5の第2入
力端及びインバータ4を通してANDゲート6の
第2入力端に接続されている。ANDゲート5の
出力及びANDゲート6の出力は、それぞれORゲ
ート7の第1及び第2の入力端に接続され、OR
ゲート7の出力は出力端子8に接続されている。
第2図a,b,cに、第1図第1、2信号入力
端子及び制御入力端子にそれぞれ入力される信号
を示す。
端子及び制御入力端子にそれぞれ入力される信号
を示す。
今、制御入力端子3に“L”レベルが入力され
ているとすれば、ANDゲート5の第2入力端子、
ANDゲート6の第2入力端子には、各々“L”
レベル、“H”レベルが伝達される。このため、
ANDゲート5の出力な“L”となる(非選択状
態)。逆にANDゲート6は選択状態となり、第2
入力端子に入力されている信号を出力する。この
信号は、そのままORゲート7を通つて出力端子
8に伝達される(第2図d波形)。次に制御入力
端子3に“H”レベルが入力されると、ANDゲ
ート5の第2入力端、ANDゲート6の第2入力
端には各々“H”レベル、“L”レベルが伝達さ
れる。よつて、ANDゲート6の出力は“L”と
なり(非選択状態)、ANDゲート5の出力には、
第1入力端子1に入力されている信号が発生す
る。この信号は、ORゲート7を通つて出力端子
8に伝達される(第2図d波形)。
ているとすれば、ANDゲート5の第2入力端子、
ANDゲート6の第2入力端子には、各々“L”
レベル、“H”レベルが伝達される。このため、
ANDゲート5の出力な“L”となる(非選択状
態)。逆にANDゲート6は選択状態となり、第2
入力端子に入力されている信号を出力する。この
信号は、そのままORゲート7を通つて出力端子
8に伝達される(第2図d波形)。次に制御入力
端子3に“H”レベルが入力されると、ANDゲ
ート5の第2入力端、ANDゲート6の第2入力
端には各々“H”レベル、“L”レベルが伝達さ
れる。よつて、ANDゲート6の出力は“L”と
なり(非選択状態)、ANDゲート5の出力には、
第1入力端子1に入力されている信号が発生す
る。この信号は、ORゲート7を通つて出力端子
8に伝達される(第2図d波形)。
以上説明したように、制御入力端子3により、
第1ないし第2入力端子の信号を選択的にただ1
つの出力端子から取り出せることとなる。
第1ないし第2入力端子の信号を選択的にただ1
つの出力端子から取り出せることとなる。
しかし、第1図に示すような出力回路におい
て、(b)波形を通常の出力信号として使い、(a)波形
をIC内部の測定用信号とすると、測定信号用に
入力端子1端子必要となる。このため、測定用
PINのためにICのPIN数が増大し、14、16又は1
8PIN程度の品種においては、ICコスト増を招来
するだけでなく、基板に取り付けた場合の面積増
しにより、仕様上において致命的欠点を有する。
又、ICのPIN数が40、60PIN程度の品種において
は、内蔵機能が多くなり測定用出力信号が多数必
要となるため、測定信号切替え入力端子が多数必
要となる。
て、(b)波形を通常の出力信号として使い、(a)波形
をIC内部の測定用信号とすると、測定信号用に
入力端子1端子必要となる。このため、測定用
PINのためにICのPIN数が増大し、14、16又は1
8PIN程度の品種においては、ICコスト増を招来
するだけでなく、基板に取り付けた場合の面積増
しにより、仕様上において致命的欠点を有する。
又、ICのPIN数が40、60PIN程度の品種において
は、内蔵機能が多くなり測定用出力信号が多数必
要となるため、測定信号切替え入力端子が多数必
要となる。
(発明の課題)
本発明は、上記従来の欠点を除去するためのも
ので、測定信号切替端子を使用せずに、外部状態
によつて測定用信号を発生してICの測定用出力
信号切替端子の不用にし、ICのPIN数削減、コス
ト低減等の利点を有する測定信号出力奉納を提供
することを目的とする。
ので、測定信号切替端子を使用せずに、外部状態
によつて測定用信号を発生してICの測定用出力
信号切替端子の不用にし、ICのPIN数削減、コス
ト低減等の利点を有する測定信号出力奉納を提供
することを目的とする。
本発明の測定信号出力方法は、ゲート端子に第
1の電源電位の論理レベルの信号が入力されたと
きにオフするチヤネル型であつて、第1の端子が
第1の電源電位に接続され、第2の端子が出力端
子に接続された第1のMOSトランジスタ、 第1の端子が前記出力端子に接続され、第2の
端子が第2の電源電位に接続され、ゲート端子が
通常動作を行なうための信号を入力する端子に接
続された前記第1のMOSトランジスタと反対チ
ヤネルの第2のMOSトランジスタ、 前記第1のMOSトランジスタの第1の端子と
第2の端子との間に接続された抵抗要素、並びに 第1の入力端子が測定用信号を入力する端子に
接続され、第2の入力端子が前記通常動作を行な
うための信号を入力する端子に接続され、出力端
子が前記第1のMOSトランジスタのゲート端子
に接続されると共に、前記測定用信号及び前記通
常動作を行なうための信号の両方が前記第2の電
源電位と同一電位の論理レベルにあるときは前記
第2の電源電位と同一電位の論理レベルの出力を
し、それ以外のときは前記第1の電源電位と同一
電位の論理レベルを出力する論理回路 を有したICを用意する第1ステツプと、 ICの測定時に該ICの前記出力端子と前記第2
の電源端子との間に抵抗成分を接続して前記出力
端子から前記測定信号を出力させる第2ステツプ
と を備えたことを特徴とするものである。
1の電源電位の論理レベルの信号が入力されたと
きにオフするチヤネル型であつて、第1の端子が
第1の電源電位に接続され、第2の端子が出力端
子に接続された第1のMOSトランジスタ、 第1の端子が前記出力端子に接続され、第2の
端子が第2の電源電位に接続され、ゲート端子が
通常動作を行なうための信号を入力する端子に接
続された前記第1のMOSトランジスタと反対チ
ヤネルの第2のMOSトランジスタ、 前記第1のMOSトランジスタの第1の端子と
第2の端子との間に接続された抵抗要素、並びに 第1の入力端子が測定用信号を入力する端子に
接続され、第2の入力端子が前記通常動作を行な
うための信号を入力する端子に接続され、出力端
子が前記第1のMOSトランジスタのゲート端子
に接続されると共に、前記測定用信号及び前記通
常動作を行なうための信号の両方が前記第2の電
源電位と同一電位の論理レベルにあるときは前記
第2の電源電位と同一電位の論理レベルの出力を
し、それ以外のときは前記第1の電源電位と同一
電位の論理レベルを出力する論理回路 を有したICを用意する第1ステツプと、 ICの測定時に該ICの前記出力端子と前記第2
の電源端子との間に抵抗成分を接続して前記出力
端子から前記測定信号を出力させる第2ステツプ
と を備えたことを特徴とするものである。
(発明の構成および作用)
第3図は、この発明の第1の実施例を示す回路
図である。この発明においては、第1ステツプと
して、図示するような回路のICが用意される。
図である。この発明においては、第1ステツプと
して、図示するような回路のICが用意される。
第3図において、測定用信号を入力するための
入力端子11は、ORゲート15の一方の入力に
接続される。また、通常動作を行なうための信号
を入力する入力端子12は、ORゲート15の他
方の入力、及びNチヤネルMOSFET17のゲー
トに接続されている。FET17のソースはグラ
ンド電位14に、ドレインはPチヤネル
MOSFET16のドレイン、抵抗18の一端、出
力端子19に接続されている。ORゲート15の
出力端はFET16のゲートに、又FET16のソ
ースと抵抗18の他端は高電源電位13に接続さ
れている。
入力端子11は、ORゲート15の一方の入力に
接続される。また、通常動作を行なうための信号
を入力する入力端子12は、ORゲート15の他
方の入力、及びNチヤネルMOSFET17のゲー
トに接続されている。FET17のソースはグラ
ンド電位14に、ドレインはPチヤネル
MOSFET16のドレイン、抵抗18の一端、出
力端子19に接続されている。ORゲート15の
出力端はFET16のゲートに、又FET16のソ
ースと抵抗18の他端は高電源電位13に接続さ
れている。
第2ステツプとして、出力端子19をオープン
状態、又は外付けに数10KΩでプルアツプとして
使用し、入力端子11に第5図e波形を、入力端
子12に第5図f波形を入力する。入力端子1
1,12共に“L”レベルが入力されている区間
では、FET16,17のゲートに“L”レベル
が入力されるので、FET16のソース・ドレイ
ン間はON(以下ONと略する)し、FET17のソ
ース・ドレイン間はOFF(以下OFFと略する)す
る。このため、出力は“H”レベルが発生する。
次に入力端子11に“H”レベル、入力端子12
に“L”レベルが入力されている区間では、
FET16,17は共にOFFするが、プルアツプ
抵抗(例えば400kΩ)程度18があるために、出
力端子19には“H”レベルが発生する。逆に、
入力端子11に“L”レベル、入力端子12に
“H”レベルが入力されている区間では、FET
16はOFF、FET17はONするため、出力端子
19には“L”レベルが発生する。
状態、又は外付けに数10KΩでプルアツプとして
使用し、入力端子11に第5図e波形を、入力端
子12に第5図f波形を入力する。入力端子1
1,12共に“L”レベルが入力されている区間
では、FET16,17のゲートに“L”レベル
が入力されるので、FET16のソース・ドレイ
ン間はON(以下ONと略する)し、FET17のソ
ース・ドレイン間はOFF(以下OFFと略する)す
る。このため、出力は“H”レベルが発生する。
次に入力端子11に“H”レベル、入力端子12
に“L”レベルが入力されている区間では、
FET16,17は共にOFFするが、プルアツプ
抵抗(例えば400kΩ)程度18があるために、出
力端子19には“H”レベルが発生する。逆に、
入力端子11に“L”レベル、入力端子12に
“H”レベルが入力されている区間では、FET
16はOFF、FET17はONするため、出力端子
19には“L”レベルが発生する。
FET17のON抵抗は通常1〜2kΩ程度しかな
いため、電源端子13から抵抗18、FET17
を通つてグランド電位14へ電流が流れるが、抵
抗18の抵抗値が大きいため、出力19には
“L”レベルが発生する。最後に入力端子11,
12共に“H”レベルを入力した場合、FET1
6はOFFし、FET17はONするため、前記と同
様に出力端子19には“L”レベルが発生する。
これらの状態により、第5図e,f波形を入力し
た場合、出力端子には第5図g波形が発生するこ
とになる。
いため、電源端子13から抵抗18、FET17
を通つてグランド電位14へ電流が流れるが、抵
抗18の抵抗値が大きいため、出力19には
“L”レベルが発生する。最後に入力端子11,
12共に“H”レベルを入力した場合、FET1
6はOFFし、FET17はONするため、前記と同
様に出力端子19には“L”レベルが発生する。
これらの状態により、第5図e,f波形を入力し
た場合、出力端子には第5図g波形が発生するこ
とになる。
次に、出力端子19とグランド電位間に外付プ
ルダウン抵抗(例えば数10kΩ)を接続すると、
次のように動作する。入力端子11,12に
“L”レベルを入力すると、FET16はON、
FET17はOFFする。FET16のON抵抗は通
常2〜4kΩであり、抵抗18と並列に接続されて
いるため、さらに低くなる。このため、外部に付
けるプルダウン抵抗の値が数10kΩのため、出力
端子には“H”レベルが発生する。入力端子11
に“H”レベル、入力端子12に“L”レベルを
入力した場合には、FET16,17は共にOFF
する。この時、プルアツプ抵抗18と外部に付け
たプルダウン抵抗による分圧電位が出力端子19
に発生する。今、プルアツプ抵抗18は400kΩ程
度にして、外部のプルダウン抵抗は数10kΩのた
め、第5図g波形のKになる“L”レベルが発生
する。入力端子11に“L”レベル、入力端子1
2に“H”レベルを入力した場合と、入力端子1
1,12共に“H”レベルを入力した場合は、
FET16はOFF、FET17はONする。このた
め、出力端子19には“L”レベルが発生する。
これらの状態により、出力端子19から第5図g
のT1以後の波形が出力される。
ルダウン抵抗(例えば数10kΩ)を接続すると、
次のように動作する。入力端子11,12に
“L”レベルを入力すると、FET16はON、
FET17はOFFする。FET16のON抵抗は通
常2〜4kΩであり、抵抗18と並列に接続されて
いるため、さらに低くなる。このため、外部に付
けるプルダウン抵抗の値が数10kΩのため、出力
端子には“H”レベルが発生する。入力端子11
に“H”レベル、入力端子12に“L”レベルを
入力した場合には、FET16,17は共にOFF
する。この時、プルアツプ抵抗18と外部に付け
たプルダウン抵抗による分圧電位が出力端子19
に発生する。今、プルアツプ抵抗18は400kΩ程
度にして、外部のプルダウン抵抗は数10kΩのた
め、第5図g波形のKになる“L”レベルが発生
する。入力端子11に“L”レベル、入力端子1
2に“H”レベルを入力した場合と、入力端子1
1,12共に“H”レベルを入力した場合は、
FET16はOFF、FET17はONする。このた
め、出力端子19には“L”レベルが発生する。
これらの状態により、出力端子19から第5図g
のT1以後の波形が出力される。
第4図はこの発明の第2の実施例であり、第1
図のプルアツプ抵抗18を、ON抵抗が通常
400kΩ程度のPチヤネルMOSFET20で構成し
たものである。FET20のソースは高電源電位
13に、ドレインは出力端子19に、ゲートは入
力端子12に接続したものであり、他は抵抗18
を削除した第3図と同様であり、動作も全く実施
例と同じである。ただし、入力端子12に“H”
レベルが入力されてFET17がONする時、FET
20がOFFするため、第1の実施例の場合と異
なり、高電源電位13から抵抗18、FET17
を通して流れる電流がない。
図のプルアツプ抵抗18を、ON抵抗が通常
400kΩ程度のPチヤネルMOSFET20で構成し
たものである。FET20のソースは高電源電位
13に、ドレインは出力端子19に、ゲートは入
力端子12に接続したものであり、他は抵抗18
を削除した第3図と同様であり、動作も全く実施
例と同じである。ただし、入力端子12に“H”
レベルが入力されてFET17がONする時、FET
20がOFFするため、第1の実施例の場合と異
なり、高電源電位13から抵抗18、FET17
を通して流れる電流がない。
第6図は、この発明の第3の実施例である。第
1及び第2の実施例が通常出力に“H”レベルが
出力され、信号が“L”レベルとなる場合である
が、これは通常出力に“L”レベルが出力され、
信号が“H”レベルとなる場合である。第6図に
おいて、信号入力端子21は、Pチヤネル
MOSFET26のゲートとANDゲート25の第
1入力端に接続されている。設定信号入力端子2
2は、ANDゲート25の第2入力端に接続され
ている。ANDゲート25の出力は、Nチヤネル
MOSFET27のゲートに接続され、FET27の
ソース及び抵抗28の一端はグランド電位24
に、FET27のドレインはFET26のドレイン、
抵抗28の他端及び出力端子29に接続され、
FET26のソースは高電源電位23に接続され
ている。
1及び第2の実施例が通常出力に“H”レベルが
出力され、信号が“L”レベルとなる場合である
が、これは通常出力に“L”レベルが出力され、
信号が“H”レベルとなる場合である。第6図に
おいて、信号入力端子21は、Pチヤネル
MOSFET26のゲートとANDゲート25の第
1入力端に接続されている。設定信号入力端子2
2は、ANDゲート25の第2入力端に接続され
ている。ANDゲート25の出力は、Nチヤネル
MOSFET27のゲートに接続され、FET27の
ソース及び抵抗28の一端はグランド電位24
に、FET27のドレインはFET26のドレイン、
抵抗28の他端及び出力端子29に接続され、
FET26のソースは高電源電位23に接続され
ている。
今、出力端子をオープンとした場合(又は外付
として数10kΩでプルダウンする場合)を考える。
入力端子21,22に“H”レベルを入力する
と、FET26はOFF、FET27はONする。こ
のため出力には“L”レベルが発生する。入力端
子21に“L”レベル、入力端子22に“H”レ
ベルを入力すると、FET26はON、FET27は
OFFする。FET26のON抵抗は通常2〜4kΩで
あり、抵抗28を通つて電流が流れるが、抵抗2
8の値は高く(400kΩ程度)、出力端子29には
“H”レベルが発生する。入力端子21に“H”
レベル、入力端子22に“L”レベルを入力する
と、FET26,27は共にOFFし、出力にはプ
ルタウン抵抗28を通して“L”レベルが発生す
る。最後に入力端子21,22に“L”を入力す
ると、FET26はON、FET27はOFFする。
出力には“H”レベルが発生する。以上の動作に
より、第8図i,hなる信号を入力端子21,2
2に入力した場合、第8図のj波形が出力端子に
発生する。
として数10kΩでプルダウンする場合)を考える。
入力端子21,22に“H”レベルを入力する
と、FET26はOFF、FET27はONする。こ
のため出力には“L”レベルが発生する。入力端
子21に“L”レベル、入力端子22に“H”レ
ベルを入力すると、FET26はON、FET27は
OFFする。FET26のON抵抗は通常2〜4kΩで
あり、抵抗28を通つて電流が流れるが、抵抗2
8の値は高く(400kΩ程度)、出力端子29には
“H”レベルが発生する。入力端子21に“H”
レベル、入力端子22に“L”レベルを入力する
と、FET26,27は共にOFFし、出力にはプ
ルタウン抵抗28を通して“L”レベルが発生す
る。最後に入力端子21,22に“L”を入力す
ると、FET26はON、FET27はOFFする。
出力には“H”レベルが発生する。以上の動作に
より、第8図i,hなる信号を入力端子21,2
2に入力した場合、第8図のj波形が出力端子に
発生する。
次に、出力端子29と高電源電位23の間に外
付けプルアツプ抵抗(数10kΩ程度)を付けた場
合には、次のように動作する。入力端子21,2
2共に“H”レベルを入力すると、FET26は
OFF、FET27はONする。FET27のON抵抗
は1〜2kΩのため、出力には“L”レベルが発生
する。入力端子21に“L”レベル、入力端子2
2に“H”レベルを入力すると、FET26はON
し、FET27はOFFする、このため、出力には
“H”レベルが発生する。入力端子21に“H”
レベル、入力端子22に“L”レベルを入力する
と、FET26,27は共にOFFする。このため、
プルダウン抵抗28と外付け抵抗による分圧電位
が出力端子29に発生する(第8図j波形のL)。
最後に入力端子21,22共に“L”レベルを入
力すると、FET26はON、FET27はOFFす
るため、出力に“H”レベルが発生する。よつ
て、第8図j波形のT2以後のパルスが、出力端
子29より出力されることになる。
付けプルアツプ抵抗(数10kΩ程度)を付けた場
合には、次のように動作する。入力端子21,2
2共に“H”レベルを入力すると、FET26は
OFF、FET27はONする。FET27のON抵抗
は1〜2kΩのため、出力には“L”レベルが発生
する。入力端子21に“L”レベル、入力端子2
2に“H”レベルを入力すると、FET26はON
し、FET27はOFFする、このため、出力には
“H”レベルが発生する。入力端子21に“H”
レベル、入力端子22に“L”レベルを入力する
と、FET26,27は共にOFFする。このため、
プルダウン抵抗28と外付け抵抗による分圧電位
が出力端子29に発生する(第8図j波形のL)。
最後に入力端子21,22共に“L”レベルを入
力すると、FET26はON、FET27はOFFす
るため、出力に“H”レベルが発生する。よつ
て、第8図j波形のT2以後のパルスが、出力端
子29より出力されることになる。
第7図はこの発明の第4の実施例であり、第6
図のプルダウン抵抗28の代りに、ON抵抗が高
い(400kΩ程度)NチヤネルMOSFET30で構
成したものである。FET30のソースはグラン
ド電位24に、ドレインは出力端子29に、ゲー
トは入力端子21に接続したものであり、他は抵
抗28を削減した第6図と同様であり、動作にお
いても第3の実施例と同じである。ただし、入力
端子21に“L”レベルを入力してFET26が
ONした時FET30はOFFするため、第3の実施
例と異なり、高電源電位23からFET26、抵
抗28を通して流れる電流がない。
図のプルダウン抵抗28の代りに、ON抵抗が高
い(400kΩ程度)NチヤネルMOSFET30で構
成したものである。FET30のソースはグラン
ド電位24に、ドレインは出力端子29に、ゲー
トは入力端子21に接続したものであり、他は抵
抗28を削減した第6図と同様であり、動作にお
いても第3の実施例と同じである。ただし、入力
端子21に“L”レベルを入力してFET26が
ONした時FET30はOFFするため、第3の実施
例と異なり、高電源電位23からFET26、抵
抗28を通して流れる電流がない。
(発明の効果)
以上説明したように、通常に使用する場合には
本来の出力信号が出力され、外部にプルアツプ又
はプルダウン抵抗を付けた場合には、測定用出力
信号も取り出せるため、従来のように測定用の信
号切替端子が不要となる。これに伴ない、この発
明をICなどに使用した場合に、ICの測定用PIN
を不要にし得、ICのコスト低減が可能となり、
又、ICの基板占有面積を小さくすることできる
だけなく、広く一般ICに使用することができる
などの利点を有する。
本来の出力信号が出力され、外部にプルアツプ又
はプルダウン抵抗を付けた場合には、測定用出力
信号も取り出せるため、従来のように測定用の信
号切替端子が不要となる。これに伴ない、この発
明をICなどに使用した場合に、ICの測定用PIN
を不要にし得、ICのコスト低減が可能となり、
又、ICの基板占有面積を小さくすることできる
だけなく、広く一般ICに使用することができる
などの利点を有する。
第1図は従来の出力回路を示す回路図、第2図
は第1図各部の信号波形図、第3図はこの発明の
第1の実施例を示す回路図、第4図はこの発明の
第2の実施例を示す回路図、第5図は第3図及び
第4図の回路各部の信号波形図、第6図はこの発
明の第3の実施例を示す回路図、第7図はこの発
明の第4の実施例を示す回路図、第8図は第6
図、第7図の回路各部の信号波形図である。 13,23……高電源電位、14,24……グ
ランド電位、15……ORゲート、16,20,
26……PチヤネルMOSFET、17,27,3
0……NチヤネルMOSFET、18,28……抵
抗、19,29……出力端子、25……ANDゲ
ート、11,22……測定用信号入力端子、1
2,21……信号入力端子。
は第1図各部の信号波形図、第3図はこの発明の
第1の実施例を示す回路図、第4図はこの発明の
第2の実施例を示す回路図、第5図は第3図及び
第4図の回路各部の信号波形図、第6図はこの発
明の第3の実施例を示す回路図、第7図はこの発
明の第4の実施例を示す回路図、第8図は第6
図、第7図の回路各部の信号波形図である。 13,23……高電源電位、14,24……グ
ランド電位、15……ORゲート、16,20,
26……PチヤネルMOSFET、17,27,3
0……NチヤネルMOSFET、18,28……抵
抗、19,29……出力端子、25……ANDゲ
ート、11,22……測定用信号入力端子、1
2,21……信号入力端子。
Claims (1)
- 【特許請求の範囲】 1 ゲート端子に第1の電源電位の論理レベルの
信号が入力されたときにオフするチヤネル型であ
つて、第1の端子が第1の電源電位に接続され、
第2の端子が出力端子に接続された第1のMOS
トランジスタ、 第1の端子が前記出力端子に接続され、第2の
端子が第2の電源電位に接続され、ゲート端子が
通常動作を行なうための信号を入力する端子に接
続された前記第1のMOSトランジスタと反対チ
ヤネルの第2のMOSトランジスタ、 前記第1のMOSトランジスタの第1の端子と
第2の端子との間に接続された抵抗要素、並びに
第1の入力端子が測定用信号を入力する端子に接
続され、第2の入力端子が前記通常動作を行なう
ための信号を入力する端子に接続され、出力端子
が前記第1のMOSトランジスタのゲート端子に
接続されると共に、前記測定用信号及び前記通常
動作を行なうための信号の両方が前記第2の電源
電位と同一電位の論理レベルにあるときは前記第
2の電源電位と同一電位の論理レベルの出力を
し、それ以外のときは前記第1の電源電位と同一
電位の論理レベルを出力する論理回路 を有したICを用意する第1ステツプと、 前記ICの測定時に該ICの前記出力端子と前記
第2の電源端子との間に抵抗成分を接続して前記
出力端子から前記測定信号を出力させる第2ステ
ツプと を備えたことを特徴とする測定信号出力方法。 2 特許請求の範囲第1項記載の測定信号出力方
法において、前記第1の電源電位は高電源電位で
あり、前記第2の電源電位はグランド電位であ
り、前記第1のMOSトランジスタはPチヤネル
型であり、前記第2のMOSトランジスタはNチ
ヤネル型であり、かつ前記論理回路はOR回路で
あることを特徴とする測定信号出力方法。 3 特許請求の範囲第1項記載の測定信号出力方
法において、前記第1の電源電位はグランド電位
であり、前記第2の電源電位は高電源電位であ
り、前記第1のMOSトランジスタはNチヤネル
型であり、前記第2のMOSトランジスタはPチ
ヤネル型であり、かつ前記論理回路はAND回路
であることを特徴とする測定信号出力方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57192559A JPS5983420A (ja) | 1982-11-04 | 1982-11-04 | 測定信号出力方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57192559A JPS5983420A (ja) | 1982-11-04 | 1982-11-04 | 測定信号出力方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5983420A JPS5983420A (ja) | 1984-05-14 |
JPH0231896B2 true JPH0231896B2 (ja) | 1990-07-17 |
Family
ID=16293286
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57192559A Granted JPS5983420A (ja) | 1982-11-04 | 1982-11-04 | 測定信号出力方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5983420A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4633767B2 (ja) * | 2007-07-31 | 2011-02-16 | 株式会社サンセイアールアンドディ | 遊技機 |
JP2009034143A (ja) * | 2007-07-31 | 2009-02-19 | Sansei R & D:Kk | 遊技機 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50117329A (ja) * | 1974-02-28 | 1975-09-13 |
-
1982
- 1982-11-04 JP JP57192559A patent/JPS5983420A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50117329A (ja) * | 1974-02-28 | 1975-09-13 |
Also Published As
Publication number | Publication date |
---|---|
JPS5983420A (ja) | 1984-05-14 |
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