JPH04347929A - 出力回路 - Google Patents
出力回路Info
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- JPH04347929A JPH04347929A JP3149758A JP14975891A JPH04347929A JP H04347929 A JPH04347929 A JP H04347929A JP 3149758 A JP3149758 A JP 3149758A JP 14975891 A JP14975891 A JP 14975891A JP H04347929 A JPH04347929 A JP H04347929A
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- JP
- Japan
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- output
- output circuit
- type mos
- terminal
- mos transistor
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- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は相補的に接続されたP型
MOSトランジスタとN型MOSトランジスタとから構
成される出力回路に関する。
MOSトランジスタとN型MOSトランジスタとから構
成される出力回路に関する。
【0002】
【従来の技術】図3は従来のこの種の出力回路の回路図
である。入力端子1には入力信号S、電源端子3には正
極性の電源VDDが印加され、電源端子4はアースに接
続されている。P型MOSトランジスタ5はゲートが入
力端子1に、ソースが電源端子3に、ドレインが出力端
子2にそれぞれ接続されている。N型MOSトランジス
タ6は、ゲートが入力端子1に、ソースが電源端子4に
、ドレインが出力端子2にそれぞれ接続され、出力端子
2には出力信号Fが出力される。
である。入力端子1には入力信号S、電源端子3には正
極性の電源VDDが印加され、電源端子4はアースに接
続されている。P型MOSトランジスタ5はゲートが入
力端子1に、ソースが電源端子3に、ドレインが出力端
子2にそれぞれ接続されている。N型MOSトランジス
タ6は、ゲートが入力端子1に、ソースが電源端子4に
、ドレインが出力端子2にそれぞれ接続され、出力端子
2には出力信号Fが出力される。
【0003】この出力回路における入出力波形図を図4
に示す。同図において、入力信号S上に示されたA点お
よびD点はN型MOSトランジスタ6のしきい値電圧で
あり、A点でN型MOSトランジスタ6が導通し始め、
D点でN型MOSトランジスタが非導通状態になる。ま
たB点およびC点はP型MOSトランジスタ5のしきい
値電圧に当たるため、B点でP型MOSトランジスタ5
が非導通状態となり、C点でP型MOSトランジスタ5
が導通し始める。したがって入力端子1に印加される入
力信号Sが図4に示すように変化する場合、この入力信
号Sが論理レベルLから論理レベルHに変化する間にお
いてA点からB点までの時間T1 、および論理レベル
Hから論理レベルLに変化する間においてC点からD点
までの時間T2 ではP型MOSトランジスタ5および
N型MOSトランジスタ6の両方が導通状態となるため
、貫通電流iが電源端子3−P型MOSトランジスタ5
−N型MOSトランジスタ6−電源端子4に向かって図
5のように流れる。特に外部の半導体集積回路とのイン
ターフェースを行う出力回路においてはP型MOSトラ
ンジスタ5およびN型MOSトランジスタ6はチャネル
幅が大きく駆動能力が大きいので、導通時の抵抗は小さ
くなり、貫通電流iは大きくなる。
に示す。同図において、入力信号S上に示されたA点お
よびD点はN型MOSトランジスタ6のしきい値電圧で
あり、A点でN型MOSトランジスタ6が導通し始め、
D点でN型MOSトランジスタが非導通状態になる。ま
たB点およびC点はP型MOSトランジスタ5のしきい
値電圧に当たるため、B点でP型MOSトランジスタ5
が非導通状態となり、C点でP型MOSトランジスタ5
が導通し始める。したがって入力端子1に印加される入
力信号Sが図4に示すように変化する場合、この入力信
号Sが論理レベルLから論理レベルHに変化する間にお
いてA点からB点までの時間T1 、および論理レベル
Hから論理レベルLに変化する間においてC点からD点
までの時間T2 ではP型MOSトランジスタ5および
N型MOSトランジスタ6の両方が導通状態となるため
、貫通電流iが電源端子3−P型MOSトランジスタ5
−N型MOSトランジスタ6−電源端子4に向かって図
5のように流れる。特に外部の半導体集積回路とのイン
ターフェースを行う出力回路においてはP型MOSトラ
ンジスタ5およびN型MOSトランジスタ6はチャネル
幅が大きく駆動能力が大きいので、導通時の抵抗は小さ
くなり、貫通電流iは大きくなる。
【0004】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は入力信号Sの論理レベルが変化する過程にお
いて、電源端子3,4間を流れる貫通電流iが大きいた
め電源ラインに乗る雑音も大きくなり、このような出力
回路を備えた半導体集積回路装置の製造工程における電
気的試験において論理の誤動作を引き起こすという問題
があった。本発明の目的は貫通電流を抑制した出力回路
を提供することにある。
集積回路は入力信号Sの論理レベルが変化する過程にお
いて、電源端子3,4間を流れる貫通電流iが大きいた
め電源ラインに乗る雑音も大きくなり、このような出力
回路を備えた半導体集積回路装置の製造工程における電
気的試験において論理の誤動作を引き起こすという問題
があった。本発明の目的は貫通電流を抑制した出力回路
を提供することにある。
【0005】
【課題を解決するための手段】本発明の出力回路は、P
型MOSトランジスタとN型MOSトランジスタを縦列
接続し、入力端子に印加される電位が出力端子に現れる
第1の出力回路部と、P型MOSトランジスタとN型M
OSトランジスタを縦列接続し、かつ各トランジスタの
ゲートを夫々論理接続して2つの入力端子を構成した第
2の出力回路部とを備えている。そして、第2の出力回
路部の一方の入力端子は第1の出力回路部の入力端子に
接続し、他方の入力端子は制御端子として構成し、かつ
その出力端子は第1の出力回路部の出力端子と接続し、
この制御端子に第1の電位が印加されると出力端子は高
インピーダンスとされ、これと反対の第2の電位が印加
されると第1の出力回路部の入力端子に印加された電位
が出力端子に現れるように構成する。又、第1の出力回
路部のP型MOSトランジスタ及びN型MOSトランジ
スタと、第2の出力回路部のP型MOSトランジスタ及
びN型MOSトランジスタとは出力最終段を構成するト
ランジスタのチャネル幅を分割、例えば2分割した構成
とする。
型MOSトランジスタとN型MOSトランジスタを縦列
接続し、入力端子に印加される電位が出力端子に現れる
第1の出力回路部と、P型MOSトランジスタとN型M
OSトランジスタを縦列接続し、かつ各トランジスタの
ゲートを夫々論理接続して2つの入力端子を構成した第
2の出力回路部とを備えている。そして、第2の出力回
路部の一方の入力端子は第1の出力回路部の入力端子に
接続し、他方の入力端子は制御端子として構成し、かつ
その出力端子は第1の出力回路部の出力端子と接続し、
この制御端子に第1の電位が印加されると出力端子は高
インピーダンスとされ、これと反対の第2の電位が印加
されると第1の出力回路部の入力端子に印加された電位
が出力端子に現れるように構成する。又、第1の出力回
路部のP型MOSトランジスタ及びN型MOSトランジ
スタと、第2の出力回路部のP型MOSトランジスタ及
びN型MOSトランジスタとは出力最終段を構成するト
ランジスタのチャネル幅を分割、例えば2分割した構成
とする。
【0006】
【作用】本発明によれば、制御端子に印加する電圧で第
2の出力回路部を導通或いは非導通とさせ、入力端子に
入力される信号をチャネル幅が縮小された第1の出力回
路部を通して出力することで、貫通電流を抑制する。
2の出力回路部を導通或いは非導通とさせ、入力端子に
入力される信号をチャネル幅が縮小された第1の出力回
路部を通して出力することで、貫通電流を抑制する。
【0007】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の出力回路の一実施例を示す回路図で
ある。同図において、P型MOSトランジスタ7,N型
MOSトランジスタ8,及びインバータ11で第1の出
力回路部を構成する。又、P型MOSトランジスタ9,
N型MOSトランジスタ10,ナンド回路12,ノア回
路13,及びインバータ14で第2の出力回路部を構成
している。即ち、第1の出力回路部では、P型MOSト
ランジスタ7はゲートがインバータ11の出力に、ソー
スが電源端子(VDD)3に、ドレインが出力端子2に
夫々接続されている。N型MOSトランジスタ8はゲー
トがインバータ11の出力に、ソースが電源端子(アー
ス)4に、ドレインが出力端子2に夫々接続されている
。インバータ11の入力は入力端子1に接続されている
。
る。図1は本発明の出力回路の一実施例を示す回路図で
ある。同図において、P型MOSトランジスタ7,N型
MOSトランジスタ8,及びインバータ11で第1の出
力回路部を構成する。又、P型MOSトランジスタ9,
N型MOSトランジスタ10,ナンド回路12,ノア回
路13,及びインバータ14で第2の出力回路部を構成
している。即ち、第1の出力回路部では、P型MOSト
ランジスタ7はゲートがインバータ11の出力に、ソー
スが電源端子(VDD)3に、ドレインが出力端子2に
夫々接続されている。N型MOSトランジスタ8はゲー
トがインバータ11の出力に、ソースが電源端子(アー
ス)4に、ドレインが出力端子2に夫々接続されている
。インバータ11の入力は入力端子1に接続されている
。
【0008】一方、第2の出力回路部では、P型MOS
トランジスタ9はゲートがナンド回路12の出力に、ソ
ースが電源端子3に、ドレインが出力端子2に夫々接続
されている。ナンド回路12の一方の入力は入力端子1
に、もう一方の入力は制御端子15にそれぞれ接続され
ている。N型MOSトランジスタ10はゲートがノア回
路13の出力に、ソースが電源端子4に、ドレインが出
力端子2に夫々接続されている。ノア回路の一方の入力
は入力端子1に、もう一方の入力はインバータ14の出
力に夫々接続されている。インバータ14の入力は制御
端子15に接続されている。入力端子1,制御端子15
にはそれぞれ信号S1 ,S2 が印加され、出力端子
2には信号Fが出力される。ここで、前記P型MOSト
ランジスタ7と9、及びN型MOSトランジスタ8と1
0は各チャネル幅が2分割することで構成している。
トランジスタ9はゲートがナンド回路12の出力に、ソ
ースが電源端子3に、ドレインが出力端子2に夫々接続
されている。ナンド回路12の一方の入力は入力端子1
に、もう一方の入力は制御端子15にそれぞれ接続され
ている。N型MOSトランジスタ10はゲートがノア回
路13の出力に、ソースが電源端子4に、ドレインが出
力端子2に夫々接続されている。ノア回路の一方の入力
は入力端子1に、もう一方の入力はインバータ14の出
力に夫々接続されている。インバータ14の入力は制御
端子15に接続されている。入力端子1,制御端子15
にはそれぞれ信号S1 ,S2 が印加され、出力端子
2には信号Fが出力される。ここで、前記P型MOSト
ランジスタ7と9、及びN型MOSトランジスタ8と1
0は各チャネル幅が2分割することで構成している。
【0009】以上の構成の出力回路の動作について説明
する。ここで、論理は正論理を用い、論理的に正の状態
、つまり論理レベルHを“H”と記し、論理的に正でな
い状態、つまり論理レベルLを“L”と記す。先ず、制
御信号S2 が“L”の時、ナンド回路12の出力は“
H”、ノア回路13の出力は“L”となりP型MOSト
ランジスタ9及びN型MOSトランジスタ10は非導通
状態になる。この時出力信号Fには入力信号S1 の論
理レベルがインバータ11を経由して現れる。
する。ここで、論理は正論理を用い、論理的に正の状態
、つまり論理レベルHを“H”と記し、論理的に正でな
い状態、つまり論理レベルLを“L”と記す。先ず、制
御信号S2 が“L”の時、ナンド回路12の出力は“
H”、ノア回路13の出力は“L”となりP型MOSト
ランジスタ9及びN型MOSトランジスタ10は非導通
状態になる。この時出力信号Fには入力信号S1 の論
理レベルがインバータ11を経由して現れる。
【0010】次に、制御信号S2 が“H”の時、入力
信号S1 はナンド回路12、ノア回路13によって論
理が反転し、夫々P型MOSトランジスタ9とN型MO
Sトランジスタ10のゲートに印加される。又、入力信
号S1 はインバータ11によって論理が反転し、P型
MOSトランジスタ7とN型MOSトランジスタ8のゲ
ートに印加される。この時、入力信号S1 が“H”な
らばP型MOSトランジスタ7及び9は導通状態になり
N型MOSトランジスタ8及び10は非導通状態になる
ので、出力信号Fは“H”になる。又、入力信号S1
が“L”の時P型MOSトランジスタ7及び9は非導通
状態になり、N型MOSトランジスタ8及び10は導通
状態になるので出力信号Fは“L”になる。
信号S1 はナンド回路12、ノア回路13によって論
理が反転し、夫々P型MOSトランジスタ9とN型MO
Sトランジスタ10のゲートに印加される。又、入力信
号S1 はインバータ11によって論理が反転し、P型
MOSトランジスタ7とN型MOSトランジスタ8のゲ
ートに印加される。この時、入力信号S1 が“H”な
らばP型MOSトランジスタ7及び9は導通状態になり
N型MOSトランジスタ8及び10は非導通状態になる
ので、出力信号Fは“H”になる。又、入力信号S1
が“L”の時P型MOSトランジスタ7及び9は非導通
状態になり、N型MOSトランジスタ8及び10は導通
状態になるので出力信号Fは“L”になる。
【0011】したがって、この回路では、入力信号S1
の入力レベルと同一レベルの出力が得られるが、各ト
ランジスタ7〜10はチャネル幅を2分割して1/2に
しているため、第1の出力回路部において貫通電流が生
じる場合でも、従来の1/2に低減することが可能とな
る。
の入力レベルと同一レベルの出力が得られるが、各ト
ランジスタ7〜10はチャネル幅を2分割して1/2に
しているため、第1の出力回路部において貫通電流が生
じる場合でも、従来の1/2に低減することが可能とな
る。
【0012】図2は本発明の応用例を示す回路図である
。ここでは、図1に示した出力回路をn個並列配置し、
夫々の制御端子15には入力回路17を介して制御端子
16に接続している。このため、制御端子16に印加さ
れる信号は入力回路17を介してn個の出力回路の夫々
の制御端子15に印加される。ここで制御端子16に“
L”が印加される時、貫通電流が減少するとして入力回
路17の入力をプルアップ抵抗18で半導体集積回路装
置内で“H”にクランプしておけば、実使用時に外部に
て制御端子16を“H”にクランプする必要がない。
。ここでは、図1に示した出力回路をn個並列配置し、
夫々の制御端子15には入力回路17を介して制御端子
16に接続している。このため、制御端子16に印加さ
れる信号は入力回路17を介してn個の出力回路の夫々
の制御端子15に印加される。ここで制御端子16に“
L”が印加される時、貫通電流が減少するとして入力回
路17の入力をプルアップ抵抗18で半導体集積回路装
置内で“H”にクランプしておけば、実使用時に外部に
て制御端子16を“H”にクランプする必要がない。
【0013】ここで、P型MOSトランジスタ7とN型
MOSトランジスタ8に対するP型MOSトランジスタ
8とN型MOSトランジスタ10のチャネル幅の比率を
大きくすることにより、貫通電流を更に小さくすること
が可能である。
MOSトランジスタ8に対するP型MOSトランジスタ
8とN型MOSトランジスタ10のチャネル幅の比率を
大きくすることにより、貫通電流を更に小さくすること
が可能である。
【0014】
【発明の効果】以上説明したように本発明は、第2の出
力回路部を制御端子に印加する電圧で制御する一方で第
1の出力回路部によって入力信号を出力させるように構
成しているので、動作時には第1及び第2の出力回路部
の各トランジスタの合計出力電流が得られる一方で、そ
の際における貫通電流は第1の出力回路部のトランジス
タにおけるのみとなり、貫通電流を低減し、電源ライン
にのる雑音が小さくなり、半導体集積回路装置製造工程
における電気的試験時に安定した測定を行う事ができる
。
力回路部を制御端子に印加する電圧で制御する一方で第
1の出力回路部によって入力信号を出力させるように構
成しているので、動作時には第1及び第2の出力回路部
の各トランジスタの合計出力電流が得られる一方で、そ
の際における貫通電流は第1の出力回路部のトランジス
タにおけるのみとなり、貫通電流を低減し、電源ライン
にのる雑音が小さくなり、半導体集積回路装置製造工程
における電気的試験時に安定した測定を行う事ができる
。
【図1】本発明の出力回路の一実施例の回路図である。
【図2】本発明の応用例の回路図である。
【図3】従来の出力回路の回路図である。
【図4】図3の出力回路の信号波形図である。
【図5】図3の出力回路における貫通電流の波形図であ
る。
る。
1 入力端子
2 出力端子
3 電源端子(VDD)
4 電源端子(アース)
7,9 P型MOSトランジスタ
8,10 N型MOSトランジスタ
11,14 インバータ
12 ナンド回路
13 ノア回路
Claims (2)
- 【請求項1】 P型MOSトランジスタとN型MOS
トランジスタを縦列接続し、入力端子に印加される電位
が出力端子に現れる第1の出力回路部と、P型MOSト
ランジスタとN型MOSトランジスタを縦列接続し、か
つ各トランジスタのゲートを夫々論理接続して2つの入
力端子を構成した第2の出力回路部とを備え、この第2
の出力回路部の一方の入力端子は前記第1の出力回路部
の入力端子に接続し、他方の入力端子は制御端子として
構成し、かつその出力端子は前記第1の出力回路部の出
力端子と接続し、前記制御端子に第1の電位が印加され
ると出力端子は高インピーダンスとされ、これと反対の
第2の電位が印加されると前記第1の出力回路部の入力
端子に印加された電位が出力端子に現れるように構成し
たことを特徴とする出力回路。 - 【請求項2】 第1の出力回路部のP型MOSトラン
ジスタ及びN型MOSトランジスタと、第2の出力回路
部のP型MOSトランジスタ及びN型MOSトランジス
タとは出力最終段を構成するトランジスタのチャネル幅
を分割して形成してなる請求項1の出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3149758A JPH04347929A (ja) | 1991-05-24 | 1991-05-24 | 出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3149758A JPH04347929A (ja) | 1991-05-24 | 1991-05-24 | 出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04347929A true JPH04347929A (ja) | 1992-12-03 |
Family
ID=15482110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3149758A Pending JPH04347929A (ja) | 1991-05-24 | 1991-05-24 | 出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04347929A (ja) |
-
1991
- 1991-05-24 JP JP3149758A patent/JPH04347929A/ja active Pending
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