JPH04347929A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH04347929A JPH04347929A JP3149758A JP14975891A JPH04347929A JP H04347929 A JPH04347929 A JP H04347929A JP 3149758 A JP3149758 A JP 3149758A JP 14975891 A JP14975891 A JP 14975891A JP H04347929 A JPH04347929 A JP H04347929A
- Authority
- JP
- Japan
- Prior art keywords
- output
- output circuit
- type mos
- terminal
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は相補的に接続されたＰ型
ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとから構
成される出力回路に関する。
ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとから構
成される出力回路に関する。
【０００２】
【従来の技術】図３は従来のこの種の出力回路の回路図
である。入力端子１には入力信号Ｓ、電源端子３には正
極性の電源ＶＤＤが印加され、電源端子４はアースに接
続されている。Ｐ型ＭＯＳトランジスタ５はゲートが入
力端子１に、ソースが電源端子３に、ドレインが出力端
子２にそれぞれ接続されている。Ｎ型ＭＯＳトランジス
タ６は、ゲートが入力端子１に、ソースが電源端子４に
、ドレインが出力端子２にそれぞれ接続され、出力端子
２には出力信号Ｆが出力される。
である。入力端子１には入力信号Ｓ、電源端子３には正
極性の電源ＶＤＤが印加され、電源端子４はアースに接
続されている。Ｐ型ＭＯＳトランジスタ５はゲートが入
力端子１に、ソースが電源端子３に、ドレインが出力端
子２にそれぞれ接続されている。Ｎ型ＭＯＳトランジス
タ６は、ゲートが入力端子１に、ソースが電源端子４に
、ドレインが出力端子２にそれぞれ接続され、出力端子
２には出力信号Ｆが出力される。
【０００３】この出力回路における入出力波形図を図４
に示す。同図において、入力信号Ｓ上に示されたＡ点お
よびＤ点はＮ型ＭＯＳトランジスタ６のしきい値電圧で
あり、Ａ点でＮ型ＭＯＳトランジスタ６が導通し始め、
Ｄ点でＮ型ＭＯＳトランジスタが非導通状態になる。ま
たＢ点およびＣ点はＰ型ＭＯＳトランジスタ５のしきい
値電圧に当たるため、Ｂ点でＰ型ＭＯＳトランジスタ５
が非導通状態となり、Ｃ点でＰ型ＭＯＳトランジスタ５
が導通し始める。したがって入力端子１に印加される入
力信号Ｓが図４に示すように変化する場合、この入力信
号Ｓが論理レベルＬから論理レベルＨに変化する間にお
いてＡ点からＢ点までの時間Ｔ１ 、および論理レベル
Ｈから論理レベルＬに変化する間においてＣ点からＤ点
までの時間Ｔ２ ではＰ型ＭＯＳトランジスタ５および
Ｎ型ＭＯＳトランジスタ６の両方が導通状態となるため
、貫通電流ｉが電源端子３−Ｐ型ＭＯＳトランジスタ５
−Ｎ型ＭＯＳトランジスタ６−電源端子４に向かって図
５のように流れる。特に外部の半導体集積回路とのイン
ターフェースを行う出力回路においてはＰ型ＭＯＳトラ
ンジスタ５およびＮ型ＭＯＳトランジスタ６はチャネル
幅が大きく駆動能力が大きいので、導通時の抵抗は小さ
くなり、貫通電流ｉは大きくなる。
に示す。同図において、入力信号Ｓ上に示されたＡ点お
よびＤ点はＮ型ＭＯＳトランジスタ６のしきい値電圧で
あり、Ａ点でＮ型ＭＯＳトランジスタ６が導通し始め、
Ｄ点でＮ型ＭＯＳトランジスタが非導通状態になる。ま
たＢ点およびＣ点はＰ型ＭＯＳトランジスタ５のしきい
値電圧に当たるため、Ｂ点でＰ型ＭＯＳトランジスタ５
が非導通状態となり、Ｃ点でＰ型ＭＯＳトランジスタ５
が導通し始める。したがって入力端子１に印加される入
力信号Ｓが図４に示すように変化する場合、この入力信
号Ｓが論理レベルＬから論理レベルＨに変化する間にお
いてＡ点からＢ点までの時間Ｔ１ 、および論理レベル
Ｈから論理レベルＬに変化する間においてＣ点からＤ点
までの時間Ｔ２ ではＰ型ＭＯＳトランジスタ５および
Ｎ型ＭＯＳトランジスタ６の両方が導通状態となるため
、貫通電流ｉが電源端子３−Ｐ型ＭＯＳトランジスタ５
−Ｎ型ＭＯＳトランジスタ６−電源端子４に向かって図
５のように流れる。特に外部の半導体集積回路とのイン
ターフェースを行う出力回路においてはＰ型ＭＯＳトラ
ンジスタ５およびＮ型ＭＯＳトランジスタ６はチャネル
幅が大きく駆動能力が大きいので、導通時の抵抗は小さ
くなり、貫通電流ｉは大きくなる。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は入力信号Ｓの論理レベルが変化する過程にお
いて、電源端子３，４間を流れる貫通電流ｉが大きいた
め電源ラインに乗る雑音も大きくなり、このような出力
回路を備えた半導体集積回路装置の製造工程における電
気的試験において論理の誤動作を引き起こすという問題
があった。本発明の目的は貫通電流を抑制した出力回路
を提供することにある。
集積回路は入力信号Ｓの論理レベルが変化する過程にお
いて、電源端子３，４間を流れる貫通電流ｉが大きいた
め電源ラインに乗る雑音も大きくなり、このような出力
回路を備えた半導体集積回路装置の製造工程における電
気的試験において論理の誤動作を引き起こすという問題
があった。本発明の目的は貫通電流を抑制した出力回路
を提供することにある。
【０００５】
【課題を解決するための手段】本発明の出力回路は、Ｐ
型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを縦列
接続し、入力端子に印加される電位が出力端子に現れる
第１の出力回路部と、Ｐ型ＭＯＳトランジスタとＮ型Ｍ
ＯＳトランジスタを縦列接続し、かつ各トランジスタの
ゲートを夫々論理接続して２つの入力端子を構成した第
２の出力回路部とを備えている。そして、第２の出力回
路部の一方の入力端子は第１の出力回路部の入力端子に
接続し、他方の入力端子は制御端子として構成し、かつ
その出力端子は第１の出力回路部の出力端子と接続し、
この制御端子に第１の電位が印加されると出力端子は高
インピーダンスとされ、これと反対の第２の電位が印加
されると第１の出力回路部の入力端子に印加された電位
が出力端子に現れるように構成する。又、第１の出力回
路部のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタと、第２の出力回路部のＰ型ＭＯＳトランジスタ及
びＮ型ＭＯＳトランジスタとは出力最終段を構成するト
ランジスタのチャネル幅を分割、例えば２分割した構成
とする。
型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを縦列
接続し、入力端子に印加される電位が出力端子に現れる
第１の出力回路部と、Ｐ型ＭＯＳトランジスタとＮ型Ｍ
ＯＳトランジスタを縦列接続し、かつ各トランジスタの
ゲートを夫々論理接続して２つの入力端子を構成した第
２の出力回路部とを備えている。そして、第２の出力回
路部の一方の入力端子は第１の出力回路部の入力端子に
接続し、他方の入力端子は制御端子として構成し、かつ
その出力端子は第１の出力回路部の出力端子と接続し、
この制御端子に第１の電位が印加されると出力端子は高
インピーダンスとされ、これと反対の第２の電位が印加
されると第１の出力回路部の入力端子に印加された電位
が出力端子に現れるように構成する。又、第１の出力回
路部のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタと、第２の出力回路部のＰ型ＭＯＳトランジスタ及
びＮ型ＭＯＳトランジスタとは出力最終段を構成するト
ランジスタのチャネル幅を分割、例えば２分割した構成
とする。
【０００６】
【作用】本発明によれば、制御端子に印加する電圧で第
２の出力回路部を導通或いは非導通とさせ、入力端子に
入力される信号をチャネル幅が縮小された第１の出力回
路部を通して出力することで、貫通電流を抑制する。
２の出力回路部を導通或いは非導通とさせ、入力端子に
入力される信号をチャネル幅が縮小された第１の出力回
路部を通して出力することで、貫通電流を抑制する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の出力回路の一実施例を示す回路図で
ある。同図において、Ｐ型ＭＯＳトランジスタ７，Ｎ型
ＭＯＳトランジスタ８，及びインバータ１１で第１の出
力回路部を構成する。又、Ｐ型ＭＯＳトランジスタ９，
Ｎ型ＭＯＳトランジスタ１０，ナンド回路１２，ノア回
路１３，及びインバータ１４で第２の出力回路部を構成
している。即ち、第１の出力回路部では、Ｐ型ＭＯＳト
ランジスタ７はゲートがインバータ１１の出力に、ソー
スが電源端子（ＶＤＤ）３に、ドレインが出力端子２に
夫々接続されている。Ｎ型ＭＯＳトランジスタ８はゲー
トがインバータ１１の出力に、ソースが電源端子（アー
ス）４に、ドレインが出力端子２に夫々接続されている
。インバータ１１の入力は入力端子１に接続されている
。
る。図１は本発明の出力回路の一実施例を示す回路図で
ある。同図において、Ｐ型ＭＯＳトランジスタ７，Ｎ型
ＭＯＳトランジスタ８，及びインバータ１１で第１の出
力回路部を構成する。又、Ｐ型ＭＯＳトランジスタ９，
Ｎ型ＭＯＳトランジスタ１０，ナンド回路１２，ノア回
路１３，及びインバータ１４で第２の出力回路部を構成
している。即ち、第１の出力回路部では、Ｐ型ＭＯＳト
ランジスタ７はゲートがインバータ１１の出力に、ソー
スが電源端子（ＶＤＤ）３に、ドレインが出力端子２に
夫々接続されている。Ｎ型ＭＯＳトランジスタ８はゲー
トがインバータ１１の出力に、ソースが電源端子（アー
ス）４に、ドレインが出力端子２に夫々接続されている
。インバータ１１の入力は入力端子１に接続されている
。
【０００８】一方、第２の出力回路部では、Ｐ型ＭＯＳ
トランジスタ９はゲートがナンド回路１２の出力に、ソ
ースが電源端子３に、ドレインが出力端子２に夫々接続
されている。ナンド回路１２の一方の入力は入力端子１
に、もう一方の入力は制御端子１５にそれぞれ接続され
ている。Ｎ型ＭＯＳトランジスタ１０はゲートがノア回
路１３の出力に、ソースが電源端子４に、ドレインが出
力端子２に夫々接続されている。ノア回路の一方の入力
は入力端子１に、もう一方の入力はインバータ１４の出
力に夫々接続されている。インバータ１４の入力は制御
端子１５に接続されている。入力端子１，制御端子１５
にはそれぞれ信号Ｓ１ ，Ｓ２ が印加され、出力端子
２には信号Ｆが出力される。ここで、前記Ｐ型ＭＯＳト
ランジスタ７と９、及びＮ型ＭＯＳトランジスタ８と１
０は各チャネル幅が２分割することで構成している。
トランジスタ９はゲートがナンド回路１２の出力に、ソ
ースが電源端子３に、ドレインが出力端子２に夫々接続
されている。ナンド回路１２の一方の入力は入力端子１
に、もう一方の入力は制御端子１５にそれぞれ接続され
ている。Ｎ型ＭＯＳトランジスタ１０はゲートがノア回
路１３の出力に、ソースが電源端子４に、ドレインが出
力端子２に夫々接続されている。ノア回路の一方の入力
は入力端子１に、もう一方の入力はインバータ１４の出
力に夫々接続されている。インバータ１４の入力は制御
端子１５に接続されている。入力端子１，制御端子１５
にはそれぞれ信号Ｓ１ ，Ｓ２ が印加され、出力端子
２には信号Ｆが出力される。ここで、前記Ｐ型ＭＯＳト
ランジスタ７と９、及びＮ型ＭＯＳトランジスタ８と１
０は各チャネル幅が２分割することで構成している。
【０００９】以上の構成の出力回路の動作について説明
する。ここで、論理は正論理を用い、論理的に正の状態
、つまり論理レベルＨを“Ｈ”と記し、論理的に正でな
い状態、つまり論理レベルＬを“Ｌ”と記す。先ず、制
御信号Ｓ２ が“Ｌ”の時、ナンド回路１２の出力は“
Ｈ”、ノア回路１３の出力は“Ｌ”となりＰ型ＭＯＳト
ランジスタ９及びＮ型ＭＯＳトランジスタ１０は非導通
状態になる。この時出力信号Ｆには入力信号Ｓ１ の論
理レベルがインバータ１１を経由して現れる。
する。ここで、論理は正論理を用い、論理的に正の状態
、つまり論理レベルＨを“Ｈ”と記し、論理的に正でな
い状態、つまり論理レベルＬを“Ｌ”と記す。先ず、制
御信号Ｓ２ が“Ｌ”の時、ナンド回路１２の出力は“
Ｈ”、ノア回路１３の出力は“Ｌ”となりＰ型ＭＯＳト
ランジスタ９及びＮ型ＭＯＳトランジスタ１０は非導通
状態になる。この時出力信号Ｆには入力信号Ｓ１ の論
理レベルがインバータ１１を経由して現れる。
【００１０】次に、制御信号Ｓ２ が“Ｈ”の時、入力
信号Ｓ１ はナンド回路１２、ノア回路１３によって論
理が反転し、夫々Ｐ型ＭＯＳトランジスタ９とＮ型ＭＯ
Ｓトランジスタ１０のゲートに印加される。又、入力信
号Ｓ１ はインバータ１１によって論理が反転し、Ｐ型
ＭＯＳトランジスタ７とＮ型ＭＯＳトランジスタ８のゲ
ートに印加される。この時、入力信号Ｓ１ が“Ｈ”な
らばＰ型ＭＯＳトランジスタ７及び９は導通状態になり
Ｎ型ＭＯＳトランジスタ８及び１０は非導通状態になる
ので、出力信号Ｆは“Ｈ”になる。又、入力信号Ｓ１
が“Ｌ”の時Ｐ型ＭＯＳトランジスタ７及び９は非導通
状態になり、Ｎ型ＭＯＳトランジスタ８及び１０は導通
状態になるので出力信号Ｆは“Ｌ”になる。
信号Ｓ１ はナンド回路１２、ノア回路１３によって論
理が反転し、夫々Ｐ型ＭＯＳトランジスタ９とＮ型ＭＯ
Ｓトランジスタ１０のゲートに印加される。又、入力信
号Ｓ１ はインバータ１１によって論理が反転し、Ｐ型
ＭＯＳトランジスタ７とＮ型ＭＯＳトランジスタ８のゲ
ートに印加される。この時、入力信号Ｓ１ が“Ｈ”な
らばＰ型ＭＯＳトランジスタ７及び９は導通状態になり
Ｎ型ＭＯＳトランジスタ８及び１０は非導通状態になる
ので、出力信号Ｆは“Ｈ”になる。又、入力信号Ｓ１
が“Ｌ”の時Ｐ型ＭＯＳトランジスタ７及び９は非導通
状態になり、Ｎ型ＭＯＳトランジスタ８及び１０は導通
状態になるので出力信号Ｆは“Ｌ”になる。
【００１１】したがって、この回路では、入力信号Ｓ１
の入力レベルと同一レベルの出力が得られるが、各ト
ランジスタ７〜１０はチャネル幅を２分割して１／２に
しているため、第１の出力回路部において貫通電流が生
じる場合でも、従来の１／２に低減することが可能とな
る。
の入力レベルと同一レベルの出力が得られるが、各ト
ランジスタ７〜１０はチャネル幅を２分割して１／２に
しているため、第１の出力回路部において貫通電流が生
じる場合でも、従来の１／２に低減することが可能とな
る。
【００１２】図２は本発明の応用例を示す回路図である
。ここでは、図１に示した出力回路をｎ個並列配置し、
夫々の制御端子１５には入力回路１７を介して制御端子
１６に接続している。このため、制御端子１６に印加さ
れる信号は入力回路１７を介してｎ個の出力回路の夫々
の制御端子１５に印加される。ここで制御端子１６に“
Ｌ”が印加される時、貫通電流が減少するとして入力回
路１７の入力をプルアップ抵抗１８で半導体集積回路装
置内で“Ｈ”にクランプしておけば、実使用時に外部に
て制御端子１６を“Ｈ”にクランプする必要がない。
。ここでは、図１に示した出力回路をｎ個並列配置し、
夫々の制御端子１５には入力回路１７を介して制御端子
１６に接続している。このため、制御端子１６に印加さ
れる信号は入力回路１７を介してｎ個の出力回路の夫々
の制御端子１５に印加される。ここで制御端子１６に“
Ｌ”が印加される時、貫通電流が減少するとして入力回
路１７の入力をプルアップ抵抗１８で半導体集積回路装
置内で“Ｈ”にクランプしておけば、実使用時に外部に
て制御端子１６を“Ｈ”にクランプする必要がない。
【００１３】ここで、Ｐ型ＭＯＳトランジスタ７とＮ型
ＭＯＳトランジスタ８に対するＰ型ＭＯＳトランジスタ
８とＮ型ＭＯＳトランジスタ１０のチャネル幅の比率を
大きくすることにより、貫通電流を更に小さくすること
が可能である。
ＭＯＳトランジスタ８に対するＰ型ＭＯＳトランジスタ
８とＮ型ＭＯＳトランジスタ１０のチャネル幅の比率を
大きくすることにより、貫通電流を更に小さくすること
が可能である。
【００１４】
【発明の効果】以上説明したように本発明は、第２の出
力回路部を制御端子に印加する電圧で制御する一方で第
１の出力回路部によって入力信号を出力させるように構
成しているので、動作時には第１及び第２の出力回路部
の各トランジスタの合計出力電流が得られる一方で、そ
の際における貫通電流は第１の出力回路部のトランジス
タにおけるのみとなり、貫通電流を低減し、電源ライン
にのる雑音が小さくなり、半導体集積回路装置製造工程
における電気的試験時に安定した測定を行う事ができる
。
力回路部を制御端子に印加する電圧で制御する一方で第
１の出力回路部によって入力信号を出力させるように構
成しているので、動作時には第１及び第２の出力回路部
の各トランジスタの合計出力電流が得られる一方で、そ
の際における貫通電流は第１の出力回路部のトランジス
タにおけるのみとなり、貫通電流を低減し、電源ライン
にのる雑音が小さくなり、半導体集積回路装置製造工程
における電気的試験時に安定した測定を行う事ができる
。
【図１】本発明の出力回路の一実施例の回路図である。
【図２】本発明の応用例の回路図である。
【図３】従来の出力回路の回路図である。
【図４】図３の出力回路の信号波形図である。
【図５】図３の出力回路における貫通電流の波形図であ
る。
る。
１ 入力端子
２ 出力端子
３ 電源端子（ＶＤＤ）
４ 電源端子（アース）
７，９ Ｐ型ＭＯＳトランジスタ
８，１０ Ｎ型ＭＯＳトランジスタ
１１，１４ インバータ
１２ ナンド回路
１３ ノア回路
Claims (2)
- 【請求項１】 Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳ
トランジスタを縦列接続し、入力端子に印加される電位
が出力端子に現れる第１の出力回路部と、Ｐ型ＭＯＳト
ランジスタとＮ型ＭＯＳトランジスタを縦列接続し、か
つ各トランジスタのゲートを夫々論理接続して２つの入
力端子を構成した第２の出力回路部とを備え、この第２
の出力回路部の一方の入力端子は前記第１の出力回路部
の入力端子に接続し、他方の入力端子は制御端子として
構成し、かつその出力端子は前記第１の出力回路部の出
力端子と接続し、前記制御端子に第１の電位が印加され
ると出力端子は高インピーダンスとされ、これと反対の
第２の電位が印加されると前記第１の出力回路部の入力
端子に印加された電位が出力端子に現れるように構成し
たことを特徴とする出力回路。 - 【請求項２】 第１の出力回路部のＰ型ＭＯＳトラン
ジスタ及びＮ型ＭＯＳトランジスタと、第２の出力回路
部のＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジス
タとは出力最終段を構成するトランジスタのチャネル幅
を分割して形成してなる請求項１の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149758A JPH04347929A (ja) | 1991-05-24 | 1991-05-24 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3149758A JPH04347929A (ja) | 1991-05-24 | 1991-05-24 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04347929A true JPH04347929A (ja) | 1992-12-03 |
Family
ID=15482110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3149758A Pending JPH04347929A (ja) | 1991-05-24 | 1991-05-24 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04347929A (ja) |
-
1991
- 1991-05-24 JP JP3149758A patent/JPH04347929A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2909990B2 (ja) | Ｃｍｏｓ回路 | |
| KR960003375B1 (ko) | 반도체 집적회로 장치의 출력회로 | |
| JPH01317022A (ja) | 電源切り換え回路 | |
| JP3636848B2 (ja) | Ｃｍｏｓヒステリシス回路 | |
| JPH03132115A (ja) | 半導体集積回路 | |
| JPH05152936A (ja) | 論理回路 | |
| JPH0514174A (ja) | レベルシフタ回路 | |
| JPH04347929A (ja) | 出力回路 | |
| JP2595074B2 (ja) | 半導体集積回路装置 | |
| JP2570050B2 (ja) | ディジタル回路 | |
| JP2845665B2 (ja) | 出力バッファ回路 | |
| JP2541289B2 (ja) | 出力回路 | |
| JPH07131329A (ja) | 出力バッファ | |
| JPH05191258A (ja) | Ｃｍｏｓ出力回路 | |
| JPH0213490B2 (ja) | ||
| JPH06196993A (ja) | Ｍｏｓ型半導体集積回路 | |
| JPH08307243A (ja) | 電流モード半導体集積回路 | |
| JPH0231896B2 (ja) | ||
| JPH05206840A (ja) | 半導体集積回路 | |
| JPH04168806A (ja) | セレクタ回路 | |
| JPS58218210A (ja) | 差動増幅回路 | |
| JPS60189322A (ja) | 半導体回路装置 | |
| JPS63275223A (ja) | 出力バツフア−回路 | |
| JPS61269544A (ja) | バスタ−ミネ−タ | |
| JPH04343111A (ja) | 中間レベル生成回路 |