JP4199765B2 - 高電圧スイッチング回路 - Google Patents
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Description
101、801…エンハンスメント型nチャンネルMOSFET
102、802、901…エンハンスメント型pチャンネルMOSFET
103、803、902…デプレッション型nチャンネルMOSFET
105…基板電圧 400…インバータ
401…エンハンスメント型nチャンネルMOSFET
402…エンハンスメント型nチャンネルMOSFET
403…デプレッション型nチャンネルMOSFET
406、800…NANDゲート 701…従来技術による閾値電圧変動
702…本発明の実施形態による閾値電圧変動
900…信号パス回路 1100…メモリデバイス
1110…プロセッサ 1120…メモリシステム
1121…高電圧スイッチング回路 1122…VCC論理回路
1130…メモリアレイ 1140…アドレスバッファ回路
1142…アドレス入力接続 1144…行デコーダ
1146…列デコーダ 1150…センス/ラッチ回路
1155…書き込み回路 1160…データ入出力バッファ回路
1162…データ接続 1170…制御回路
1172…制御接続 1200…メモリモジュール
1205…ハウジング 1210…メモリデバイス
1215…接点 1220…付加回路
Claims (28)
- スイッチングされる高電圧と第1の節点との間に結合され、回路出力に結合されたゲートを有する第1のトランジスタと、
前記第1のトランジスタと前記回路出力との間に結合され、前記第1の節点に結合されたウェル接続部を有する第2のトランジスタと、
前記第2のトランジスタに結合された第3のトランジスタと、
前記第2のトランジスタ及び前記第3のトランジスタに結合され、前記第2のトランジスタ及び前記第3のトランジスタの動作を制御して、前記第1のトランジスタと前記第2のトランジスタを介して前記高電圧を前記回路出力へスイッチングし、前記第2のトランジスタのゲート電圧を0Vより大きい状態に維持する制御回路と、
を備えることを特徴とする高電圧スイッチング回路。 - 請求項1記載の高電圧スイッチング回路において、
前記第1のトランジスタがnチャネルMOSトランジスタであることを特徴とする高電圧スイッチング回路。 - 請求項2記載の高電圧スイッチング回路において、
前記第1のトランジスタは、デプレッション型で動作することを特徴とする高電圧スイッチング回路。 - 請求項1記載の高電圧スイッチング回路において、
前記第2のトランジスタはpチャネルMOSトランジスタであり、前記第3のトランジスタはnチャネルMOSトランジスタであることを特徴とする高電圧スイッチング回路。 - 請求項4記載の高電圧スイッチング回路において、
前記第2のトランジスタ及び前記第3のトランジスタは、エンハンスメント型で動作することを特徴とする高電圧スイッチング回路。 - 請求項1記載の高電圧スイッチング回路において、
前記制御回路は、前記第2のトランジスタのゲートにおいて供給電圧に維持することを特徴とする高電圧スイッチング回路。 - スイッチングされる高電圧に結合されたドレインと、回路出力に結合されたゲートと、第1の節点に結合されたソースとを有するデプレッション型nチャネル電界効果トランジスタと、
前記第1の節点に結合されたソースと、前記回路出力に結合されたドレインと、トランジスタ動作を制御するためのゲートと、前記第1の節点に結合された基板とを有するpチャネル電界効果トランジスタと、
前記回路出力に結合されたソースと、トランジスタ動作を制御するためのゲートとを有するエンハンスメント型nチャネル電界効果トランジスタと、
前記pチャネル電界効果トランジスタ及び前記エンハンスメント型nチャネル電界効果トランジスタに結合され、前記pチャネル電界効果トランジスタと前記エンハンスメント型nチャネル電界効果トランジスタの動作を制御して、前記デプレッション型nチャネル電界効果トランジスタを介して前記高電圧を前記回路出力へスイッチングして出力信号を生成し、前記pチャネル電界効果トランジスタのゲート電圧を0Vより大きい状態に維持する制御回路と、
を備えることを特徴とする高電圧スイッチング回路。 - 請求項7記載の高電圧スイッチング回路において、
前記トランジスタは、金属酸化膜半導体構造で構成されることを特徴とする高電圧スイッチング回路。 - 請求項7記載の高電圧スイッチング回路において、
前記制御回路は、
第1の信号に結合された第1の入力と、第2の信号に結合された第2の入力と、前記pチャネル電界効果トランジスタのゲートに結合された出力とを有するNANDゲートと、
前記第1の信号に結合された入力と、前記エンハンスメント型nチャネル電界効果トランジスタのゲートに結合された出力とを有するインバータゲートと、
を備えることを特徴とする高電圧スイッチング回路。 - 請求項9記載の高電圧スイッチング回路において、
前記第2の信号は、反転され、且つ、所定の時間だけ遅延される前記第1の信号で構成されることを特徴とする高電圧スイッチング回路。 - 請求項9記載の高電圧スイッチング回路において、
前記第2の信号は、反転され、且つ、所定の時間だけ遅延される前記出力信号で構成されることを特徴とする高電圧スイッチング回路。 - 請求項7記載の高電圧スイッチング回路において、
前記エンハンスメント型nチャネルトランジスタは、さらに、回路アースに結合されたドレインを備えることを特徴とする高電圧スイッチング回路。 - データを記憶するための複数のメモリセルを備えるメモリアレイと、
供給電圧と、前記供給電圧よりも大きいプログラミング電圧とを生成する電圧生成回路と、
前記電圧生成回路及び前記メモリアレイに結合された高電圧スイッチング回路と、
を備え、
前記高電圧スイッチング回路は、
スイッチングされる高電圧に結合され、回路出力に結合されたゲートを有する第1のトランジスタと、
前記第1のトランジスタと前記回路出力との間に結合され、トランジスタ動作を制御するためのゲートを有する第2のトランジスタと、
前記第2のトランジスタと回路アースとの間に結合され、トランジスタ動作を制御するためのゲートを有する第3のトランジスタと、
前記第2のトランジスタ及び前記第3のトランジスタに結合され、前記第2のトランジスタ及び前記第3のトランジスタの動作を制御して、前記第1のトランジスタと前記第2のトランジスタを介して前記高電圧を前記回路出力へスイッチングし、前記第2のトランジスタのゲート電圧を0Vより大きい状態に維持する制御回路と、
を備えることを特徴とするメモリデバイス。 - 請求項13記載のメモリデバイスにおいて、
前記メモリアレイは、不揮発性フラッシュメモリセルで構成されることを特徴とするメモリデバイス。 - 請求項13記載のメモリデバイスにおいて、
前記メモリアレイは、NAND構成メモリアレイであることを特徴とするメモリデバイス。 - 請求項13記載のメモリデバイスにおいて、
前記メモリアレイは、NOR構成メモリアレイであることを特徴とするメモリデバイス。 - メモリ制御信号を生成するプロセッサと、
前記プロセッサに結合された不揮発性メモリセルデバイスと、
を備える電子システムにおいて、
前記メモリセルデバイスは、
データを記憶するための複数のメモリセルを備えるメモリアレイと、
供給電圧と、前記供給電圧よりも大きいプログラミング電圧とを生成する電圧生成回路と、
前記電圧生成回路及び前記メモリアレイに結合された高電圧スイッチング回路と、
を備え、
前記高電圧スイッチング回路は、
スイッチングされる高電圧に結合され、回路出力に結合されたゲートを有する第1のトランジスタと、
前記第1のトランジスタと前記回路出力との間に結合され、トランジスタ動作を制御するためのゲートを有する第2のトランジスタと、
前記第2のトランジスタと回路アースとの間に結合され、トランジスタ動作を制御するためのゲートを有する第3のトランジスタと、
前記第2のトランジスタ及び前記第3のトランジスタに結合され、前記第2のトランジスタと前記第3のトランジスタの動作を制御して、前記第1のトランジスタを介して前記高電圧を前記回路出力へスイッチングし、前記第2のトランジスタのゲート電圧を0Vより大きい状態に維持する制御回路と、
を備えることを特徴とする電子システム。 - 半導体不揮発性メモリデバイスと、
前記メモリデバイスとホストシステムとの間を選択的に接続するように構成された複数の接点と、
を備えるメモリモジュールにおいて、
前記メモリデバイスは、
データを記憶するための複数のメモリセルを備えるメモリアレイと、
供給電圧と、前記供給電圧より大きい高電圧とを生成する電圧生成回路と、
前記電圧生成回路及び前記メモリアレイに結合された高電圧スイッチング回路と、
を備え、
前記高電圧スイッチング回路は、
スイッチングされる高電圧に結合され、回路出力に結合されたゲートを有する第1のトランジスタと、
前記第1のトランジスタと前記回路出力との間に結合され、トランジスタ動作を制御するためのゲートを有する第2のトランジスタと、
前記第2のトランジスタと回路アースとの間に結合され、トランジスタ動作を制御するためのゲートを有する第3のトランジスタと、
前記第2のトランジスタ及び前記第3のトランジスタに結合され、前記第2のトランジスタと前記第3のトランジスタの動作を制御して、前記第1のトランジスタを介して前記高電圧を前記回路出力へスイッチングし、前記第2のトランジスタのゲート電圧を0Vより大きい状態に維持する制御回路と、
を備えることを特徴とするメモリモジュール。 - 請求項18記載のメモリモジュールにおいて、
前記メモリデバイスに結合され、前記ホストシステムに応答して前記メモリデバイスの動作を制御するメモリコントローラを、さらに含むことを特徴とするメモリモジュール。 - スイッチングされる高電圧に結合されたドレインと、回路出力に結合されたゲートと、第1の節点に結合されたソースと、を有するデプレッション型nチャネル電界効果トランジスタと、
前記第1の節点に結合されたソースと、前記回路出力に結合されたドレインと、トランジスタ動作を制御するためのゲートと、前記第1の節点に結合された基板と、を有するpチャネル電界効果トランジスタと、
前記回路出力に結合されたソースと、第1の制御電圧信号に結合され、トランジスタ動作を制御するためのドレインと、供給電圧に結合されたゲートと、を有するエンハンスメント型nチャネル電界効果トランジスタと、
前記pチャネル電界効果トランジスタのゲート及び前記エンハンスメント型nチャネル電界効果トランジスタのドレインに結合され、前記トランジスタを制御して、前記第1の制御電圧信号と第2の制御電圧信号とに応じて、前記デプレッション型nチャネル電界効果トランジスタと前記pチャネル電界効果トランジスタを介し前記高電圧を前記回路出力へスイッチングし、前記pチャネル電界効果トランジスタのゲート電圧を0Vよりも大きい状態に維持する制御回路と、
を備えることを特徴とする高電圧スイッチング回路。 - 請求項20記載の高電圧スイッチング回路において、
前記制御回路はNANDゲートで構成され、前記NANDゲートは前記第1の制御電圧信号に結合された第1の入力と、前記第2の制御電圧信号に結合された第2の入力と、前記pチャネル電界効果トランジスタのゲートに結合された出力と、を有することを特徴とする高電圧スイッチング回路。 - 請求項20記載の高電圧スイッチング回路において、
前記高電圧は、前記供給電圧よりも大きい電圧レベルを有することを特徴とする高電圧スイッチング回路。 - 前記高電圧と第1の節点との間に結合され、回路出力に結合されたゲートを有する第1のトランジスタと、
前記第1のトランジスタと前記回路出力との間に結合され、トランジスタ動作を制御するためのゲートと、前記第1の節点に結合されたウェル接続部と、を有する第2のトランジスタと、
前記第2のトランジスタ及び前記回路出力に結合され、第1の制御電圧信号入力を有する信号パス回路と、
前記第1の制御電圧信号と第2の制御電圧信号とを備える複数の制御電圧信号と、
を備える高電圧スイッチング回路において、
前記第1の制御電圧信号は、前記第2のトランジスタにHレベル信号を送って前記高電圧を前記回路出力へスイッチングし、又は、Lレベル信号を送ってアースを前記回路出力へスイッチングし、前記第2の制御電圧信号は、前記第2のトランジスタのゲートに結合され、前記第1のトランジスタと前記第2のトランジスタを介して前記高電圧を前記回路出力へスイッチングし、前記第2のトランジスタのゲート電圧を0Vより大きい状態に維持することを特徴とする高電圧スイッチング回路。 - デプレッション型で動作し、高電圧に結合された第1のNMOSトランジスタと、前記第1のNMOSトランジスタと回路出力との間に結合されたPMOSトランジスタと、エンハンスメント型で動作し、前記回路出力に結合された第2のNMOSトランジスタと、前記PMOSトランジスタ及び前記第2のNMOSトランジスタに結合された制御回路と、を備えた回路において前記高電圧をスイッチングする方法において、
第1の所定時間において状態を変化させる第1の制御信号を生成するステップと、
前記第1の所定時間から所定の遅延にて状態を変化させる第2の制御信号を生成するステップと、
前記第1の制御信号と前記第2の制御信号とを論理結合し、前記第1のNMOSトランジスタと前記PMOSトランジスタを介して前記高電圧を前記回路出力へスイッチングし、前記回路出力が前記高電圧になった後、前記PMOSのゲート接続部での電圧が0Vよりも大きくなるように前記PMOSトランジスタと前記第2のNMOSトランジスタを制御するステップと、
を備えることを特徴とする高電圧をスイッチングする方法。 - 請求項24記載の高電圧をスイッチングする方法において、
前記論理結合は、前記第1の制御信号と前記第2の制御信号とをNAND論理演算して、前記NAND演算の出力を前記PMOSトランジスタのゲート接続部に結合することを特徴とする高電圧をスイッチングする方法。 - 請求項25記載の高電圧をスイッチングする方法において、
前記第1の制御信号は、前記第2のNMOSトランジスタのゲート接続部に結合される前に反転されることを特徴とする高電圧をスイッチングする方法。 - 請求項24記載の高電圧をスイッチングする方法において、さらに、
前記第2のNMOSトランジスタのゲート接続部を供給電圧にバイアスするステップを備え、
前記第1の制御信号は前記第2のNMOSトランジスタのドレイン接続部に結合され、
前記論理結合は、前記第1の制御信号と前記第2の制御信号とのNAND論理演算を行い、前記PMOSトランジスタのゲート接続部に前記NAND演算の出力を加えることを特徴とする高電圧をスイッチングする方法。 - 請求項24記載の高電圧をスイッチングする方法において、
前記第2の制御信号を生成するステップは、前記第1の制御信号を反転して、遅延させることを特徴とする高電圧をスイッチングする方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005350052A JP4199765B2 (ja) | 2005-12-02 | 2005-12-02 | 高電圧スイッチング回路 |
US11/448,062 US7272046B2 (en) | 2005-12-02 | 2006-06-06 | High voltage switching circuit |
US11/848,511 US7609554B2 (en) | 2005-12-02 | 2007-08-31 | High voltage switching circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005350052A JP4199765B2 (ja) | 2005-12-02 | 2005-12-02 | 高電圧スイッチング回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007158635A JP2007158635A (ja) | 2007-06-21 |
JP4199765B2 true JP4199765B2 (ja) | 2008-12-17 |
Family
ID=38139125
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005350052A Active JP4199765B2 (ja) | 2005-12-02 | 2005-12-02 | 高電圧スイッチング回路 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7272046B2 (ja) |
JP (1) | JP4199765B2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7777553B2 (en) * | 2008-04-08 | 2010-08-17 | Infineon Technologies Austria Ag | Simplified switching circuit |
CN101639818B (zh) * | 2008-07-28 | 2012-07-11 | 联咏科技股份有限公司 | 串行总线的接口电路 |
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KR102103544B1 (ko) | 2013-01-22 | 2020-04-23 | 삼성전자주식회사 | 고전압 스위치 및 그것을 포함하는 불휘발성 메모리 장치 |
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-
2005
- 2005-12-02 JP JP2005350052A patent/JP4199765B2/ja active Active
-
2006
- 2006-06-06 US US11/448,062 patent/US7272046B2/en active Active
-
2007
- 2007-08-31 US US11/848,511 patent/US7609554B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20070297225A1 (en) | 2007-12-27 |
JP2007158635A (ja) | 2007-06-21 |
US20070133300A1 (en) | 2007-06-14 |
US7272046B2 (en) | 2007-09-18 |
US7609554B2 (en) | 2009-10-27 |
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A977 | Report on retrieval |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4199765 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 4 |
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R250 | Receipt of annual fees |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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