JPH041440B2 - - Google Patents
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- JPH041440B2 JPH041440B2 JP62154532A JP15453287A JPH041440B2 JP H041440 B2 JPH041440 B2 JP H041440B2 JP 62154532 A JP62154532 A JP 62154532A JP 15453287 A JP15453287 A JP 15453287A JP H041440 B2 JPH041440 B2 JP H041440B2
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- Japan
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- inverter circuit
- output
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- circuit
- clock
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- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 description 4
- 230000006378 damage Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/19—Monitoring patterns of pulse trains
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は制御クロツクにより駆動制御される
ダイナミツク型回路を含む半導体集積回路に関
し、特にクロツクド・インバータ回路より構成さ
れるダイナミツク型シフトレジスタに関する。
ダイナミツク型回路を含む半導体集積回路に関
し、特にクロツクド・インバータ回路より構成さ
れるダイナミツク型シフトレジスタに関する。
（従来の技術）
第４図はクロツクド・インバータ回路を用いた
従来のダイナミツク型シフトレジスタのトランジ
スタ構成を示すのであり、また第５図にはそのロ
ジツク構成が示されている。
従来のダイナミツク型シフトレジスタのトランジ
スタ構成を示すのであり、また第５図にはそのロ
ジツク構成が示されている。
このシフトレジスタは、マスター部となるクロ
ツクド・インバータ回路Ｃ１、スレーブ部となる
クロツクド・インバータ回路Ｃ２、および信号出
力用のインバータ回路IVより構成されている。
ツクド・インバータ回路Ｃ１、スレーブ部となる
クロツクド・インバータ回路Ｃ２、および信号出
力用のインバータ回路IVより構成されている。
このシフトレジスタにおいて、制御クロツクφ
を“Ｈ”レベル、その反転クロツクを“Ｌ”レ
ベルとすると、マスター部のクロツクド・インバ
ータ回路Ｃ１のＰチヤネルMOSトランジスタＴ
１とＮチヤネルMOSトランジスタＴ２はそれぞ
れ遮断状態となる。このため、クロツクド・イン
バータ回路Ｃ１の出力Ａは、電源VDDおよびVSS
と切離された状態、つまりハイインピーダンス状
態となり、寄生容量の働きでレベルをある一定の
期間内保持する。そして、スレーブ部のクロツク
ド・インバータ回路Ｃ２の出力ＢはＡの反転信号
となり、シフトレジスタはデータ出力状態とな
る。
を“Ｈ”レベル、その反転クロツクを“Ｌ”レ
ベルとすると、マスター部のクロツクド・インバ
ータ回路Ｃ１のＰチヤネルMOSトランジスタＴ
１とＮチヤネルMOSトランジスタＴ２はそれぞ
れ遮断状態となる。このため、クロツクド・イン
バータ回路Ｃ１の出力Ａは、電源VDDおよびVSS
と切離された状態、つまりハイインピーダンス状
態となり、寄生容量の働きでレベルをある一定の
期間内保持する。そして、スレーブ部のクロツク
ド・インバータ回路Ｃ２の出力ＢはＡの反転信号
となり、シフトレジスタはデータ出力状態とな
る。
φが“Ｌ”レベル、が“Ｈ”レベルとなる
と、クロツクド・インバータ回路Ｃ１の出力Ａは
入力信号Ｄの反転信号となり、またスレーブ部の
クロツクド・インバータ回路Ｃ２のＰチヤネル
MOSトランジスタＴ３とＮチヤネルMOSトラン
ジスタＴ４は遮断状態となつているためその出力
信号Ｂはハイインピーダンス状態となり、寄生容
量の働きでφが“Ｈ”レベル、が“Ｌ”レベル
の時の出力レベルを一定期間保持する。このよう
に出力Ｂがハイインピーダンス状態になつている
期間がこのシフトレジスタのデータ読込み状態と
なる。このデータ読込み状態時に、出力Ｂをその
ままLSI内に伝送すると他の信号配線とのカツプ
リング等の影響で出力Ｂの電位が変化して誤動作
を招くことがあるため、通常は第４図に示すIV
のようにＣ２の先に１段以上の出力用インバータ
を挿入し、そのインバータの出力をLSI内に伝送
する。
と、クロツクド・インバータ回路Ｃ１の出力Ａは
入力信号Ｄの反転信号となり、またスレーブ部の
クロツクド・インバータ回路Ｃ２のＰチヤネル
MOSトランジスタＴ３とＮチヤネルMOSトラン
ジスタＴ４は遮断状態となつているためその出力
信号Ｂはハイインピーダンス状態となり、寄生容
量の働きでφが“Ｈ”レベル、が“Ｌ”レベル
の時の出力レベルを一定期間保持する。このよう
に出力Ｂがハイインピーダンス状態になつている
期間がこのシフトレジスタのデータ読込み状態と
なる。このデータ読込み状態時に、出力Ｂをその
ままLSI内に伝送すると他の信号配線とのカツプ
リング等の影響で出力Ｂの電位が変化して誤動作
を招くことがあるため、通常は第４図に示すIV
のようにＣ２の先に１段以上の出力用インバータ
を挿入し、そのインバータの出力をLSI内に伝送
する。
しかしながら、チツプ内にこのようなダイナミ
ツク型のシフトレジスタを有するLSIにおいて
は、LSIのDCテストやラツチアツプテストのた
めにクロツクφ，が長時間停止されるため、こ
の停止状態の期間に電源端子間に大量の貫通電流
が流れて素子が破壊されることがある。
ツク型のシフトレジスタを有するLSIにおいて
は、LSIのDCテストやラツチアツプテストのた
めにクロツクφ，が長時間停止されるため、こ
の停止状態の期間に電源端子間に大量の貫通電流
が流れて素子が破壊されることがある。
例えば、クロツクが停止してφが“Ｌ”レベ
ル、が“Ｈ”レベルに固定されると、クロツク
ド・インバータ回路Ｃ２の出力Ｂがハイインピー
ダンス状態となり、この状態が長く続くと出力Ｂ
は中間電位になる。この結果、出力用のインバー
タ回路IVのＰチヤネルMOSトランジスタＴ５、
ＮチヤネルMOSトランジスタＴ６が共にオン状
態となり、電源端子間に貫通電流が流れる。一般
に、出力用のインバータ回路IVのトランジスタ
Ｔ５，Ｔ６のデイメンジヨンは大きく設定される
ので、その貫通電流も大きくなる。また、同種の
シフトレジスタをチツプ内に多数使つている時に
は、LSI全体に大量の貫通電流が流れることにな
り、IC破壊を招く大きな原因となる。
ル、が“Ｈ”レベルに固定されると、クロツク
ド・インバータ回路Ｃ２の出力Ｂがハイインピー
ダンス状態となり、この状態が長く続くと出力Ｂ
は中間電位になる。この結果、出力用のインバー
タ回路IVのＰチヤネルMOSトランジスタＴ５、
ＮチヤネルMOSトランジスタＴ６が共にオン状
態となり、電源端子間に貫通電流が流れる。一般
に、出力用のインバータ回路IVのトランジスタ
Ｔ５，Ｔ６のデイメンジヨンは大きく設定される
ので、その貫通電流も大きくなる。また、同種の
シフトレジスタをチツプ内に多数使つている時に
は、LSI全体に大量の貫通電流が流れることにな
り、IC破壊を招く大きな原因となる。
（発明が解決しようとなる問題点）
この発明は前記のような点に鑑みなされたもの
で、従来のダイナミツク型シフトレジスタでは制
御クロツクが停止された場合に電源端子間に貫通
電流が流れ、これにより素子破壊を招くことがあ
るためLSIテストが困難であつた点を改善し、制
御クロツクを長時間停止しても電源端子間に貫通
電流が流れることを防ぐことができるダイナミツ
ク型の半導体集積回路を提供することを目的とす
る。
で、従来のダイナミツク型シフトレジスタでは制
御クロツクが停止された場合に電源端子間に貫通
電流が流れ、これにより素子破壊を招くことがあ
るためLSIテストが困難であつた点を改善し、制
御クロツクを長時間停止しても電源端子間に貫通
電流が流れることを防ぐことができるダイナミツ
ク型の半導体集積回路を提供することを目的とす
る。
［発明の構成］
（問題点を解決するための手段）
この発明による半導体集積回路にあつては、制
御クロツクにより駆動制御されるクロツクド・イ
ンバータ回路と、このクロツクド・インバータ回
路の出力端子と高または低の一方の電源電位供給
端子との間に挿入されるスイツチング素子と、前
記制御クロツクが直流レベルとなるクロツクの停
止状態を検出し、この停止状態の期間中前記スイ
ツチング素子を導通させる制御手段とを具備した
ものである。
御クロツクにより駆動制御されるクロツクド・イ
ンバータ回路と、このクロツクド・インバータ回
路の出力端子と高または低の一方の電源電位供給
端子との間に挿入されるスイツチング素子と、前
記制御クロツクが直流レベルとなるクロツクの停
止状態を検出し、この停止状態の期間中前記スイ
ツチング素子を導通させる制御手段とを具備した
ものである。
（作用）
前記構成の半導体集積回路にあつては、スイツ
チング素子が導通されることによつてクロツク
ド・インバータ回路の出力端子の電位が高または
低レベルに設定されるので、制御クロツクが停止
してもクロツクド・インバータ回路の出力は中間
電位にはならない。したがつて、電源端子間に流
れる貫通電流を防ぐことができ、LSI評価を容易
に実行できる半導体集積回路が得られる。
チング素子が導通されることによつてクロツク
ド・インバータ回路の出力端子の電位が高または
低レベルに設定されるので、制御クロツクが停止
してもクロツクド・インバータ回路の出力は中間
電位にはならない。したがつて、電源端子間に流
れる貫通電流を防ぐことができ、LSI評価を容易
に実行できる半導体集積回路が得られる。
（実施例）
以下、図面を参照してこの発明の実施例を説明
する。
する。
第１図はこの発明の一実施例に係るダイナミツ
ク型シフトレジスタを示すものであり、マスター
部となるクロツクド・インバータ回路Ｃ１とスレ
ーブ部となるクロツクド・インバータ回路Ｃ２と
出力用のインバータ回路IVとの縦続接続を備え
ている点は第４図の従来のシフトレジスタと同様
であるが、クロツクド・インバータ回路Ｃ２の出
力端にはブルダウン用のＮチヤネルMOSトラン
ジスタＴ１０が挿入されると共に、このトランジ
スタＴ１０の導通を制御する制御回路１１が設け
られている。
ク型シフトレジスタを示すものであり、マスター
部となるクロツクド・インバータ回路Ｃ１とスレ
ーブ部となるクロツクド・インバータ回路Ｃ２と
出力用のインバータ回路IVとの縦続接続を備え
ている点は第４図の従来のシフトレジスタと同様
であるが、クロツクド・インバータ回路Ｃ２の出
力端にはブルダウン用のＮチヤネルMOSトラン
ジスタＴ１０が挿入されると共に、このトランジ
スタＴ１０の導通を制御する制御回路１１が設け
られている。
制御回路１１は、クロツクφによりゲート制御
されるインバータ回路１１ａと、このインバータ
回路１１ａに後続する２個のインバータ回路１１
ｂ，１１ｃと、インバータ回路１１ａの出力端子
と接地VSS端子間に挿入されたキヤパシタＣとに
より構成されている。そして、インバータ回路１
１ｃの出力によりトランジスタＴ１０が導通制御
される。
されるインバータ回路１１ａと、このインバータ
回路１１ａに後続する２個のインバータ回路１１
ｂ，１１ｃと、インバータ回路１１ａの出力端子
と接地VSS端子間に挿入されたキヤパシタＣとに
より構成されている。そして、インバータ回路１
１ｃの出力によりトランジスタＴ１０が導通制御
される。
インバータ回路１１ａは電源VDD端子と接地
VSS端子との間に直列接続されたＰチヤネルMOS
トランジスタＴ１１とＮチヤネルMOSトランジ
スタＴ１２とにより構成され、トランジスタＴ１
１のゲートは接地VSS端子に接続され、またトラ
ンジスタＴ１２のゲートにはクロツクφが供給さ
れる。したがつて、クロツクφが“Ｈ”レベルの
時はトランジスタＴ１２がオンとなり、その出力
Voutは“Ｌ”レベルとなる。またクロツクφが
“Ｌ”レベルの時にはトランジスタＴ１２がオフ
し、トランジスタＴ１１が常時オンで負荷として
作用することにより、出力Voutはトランジスタ
Ｔ１１の抵抗値とキヤパシタＣの容量値とにより
決まるRC回路の時定数で“Ｈ”レベルへ電位上
昇する。この場合、その時定数は、クロツクφの
システム周期以内ではVoutが次段のインバータ
回路１１ｂのしきい値電圧を越えないように設定
される。
VSS端子との間に直列接続されたＰチヤネルMOS
トランジスタＴ１１とＮチヤネルMOSトランジ
スタＴ１２とにより構成され、トランジスタＴ１
１のゲートは接地VSS端子に接続され、またトラ
ンジスタＴ１２のゲートにはクロツクφが供給さ
れる。したがつて、クロツクφが“Ｈ”レベルの
時はトランジスタＴ１２がオンとなり、その出力
Voutは“Ｌ”レベルとなる。またクロツクφが
“Ｌ”レベルの時にはトランジスタＴ１２がオフ
し、トランジスタＴ１１が常時オンで負荷として
作用することにより、出力Voutはトランジスタ
Ｔ１１の抵抗値とキヤパシタＣの容量値とにより
決まるRC回路の時定数で“Ｈ”レベルへ電位上
昇する。この場合、その時定数は、クロツクφの
システム周期以内ではVoutが次段のインバータ
回路１１ｂのしきい値電圧を越えないように設定
される。
次に第２図のタイミングチヤートを参照して第
１図のシフトレジスタの動作を説明する。まず、
第２図の領域に示すように、クロツクφがシス
テム周波数で動作している時には前述のようにイ
ンバータ回路１１ａの出力Voutは次段のインバ
ータ回路１１ｂのしきい値電圧を越えずに常に
“Ｌ”レベルであるので、インバータ回路１１ｃ
の出力すなわち制御回路１１の出力は“Ｌ”レベ
ルである。したがつて、トランジスタＴ１０はオ
フ状態であり、スレーブ部のクロツクド・インバ
ータ回路Ｃ２の動作に影響は与えられず、シフト
レジスタは正常に動作する。
１図のシフトレジスタの動作を説明する。まず、
第２図の領域に示すように、クロツクφがシス
テム周波数で動作している時には前述のようにイ
ンバータ回路１１ａの出力Voutは次段のインバ
ータ回路１１ｂのしきい値電圧を越えずに常に
“Ｌ”レベルであるので、インバータ回路１１ｃ
の出力すなわち制御回路１１の出力は“Ｌ”レベ
ルである。したがつて、トランジスタＴ１０はオ
フ状態であり、スレーブ部のクロツクド・インバ
ータ回路Ｃ２の動作に影響は与えられず、シフト
レジスタは正常に動作する。
一方、第２図の領域に示すように、LSI評価
時においてクロツクφが停止されて“Ｌ”レベル
に長時間固定される時には、スレーブ部のクロツ
クド・インバータ回路Ｃ２の出力Ｂはハイインピ
ーダンス状態となつた後に中間電位へと変化して
行くが、出力Ｂが中間位置になる前にキヤパシタ
Ｃの充電電位によつてインバータ回路１１ａの出
力Voutが“Ｈ”レベルとなるので、制御回路１
１の出力Vgが“Ｈ”レベルとなつてトランジス
タＴ１０がオン状態になる。この結果、クロツク
ド・インバータ回路Ｃ２の出力は“Ｌ”レベルに
固定されるため、出力用のインバータ回路IVに
は貫通電流は流れない。したがつて、貫通電流に
よる素子破壊を招くことなく容易にLSI評価を行
なうことが可となる。
時においてクロツクφが停止されて“Ｌ”レベル
に長時間固定される時には、スレーブ部のクロツ
クド・インバータ回路Ｃ２の出力Ｂはハイインピ
ーダンス状態となつた後に中間電位へと変化して
行くが、出力Ｂが中間位置になる前にキヤパシタ
Ｃの充電電位によつてインバータ回路１１ａの出
力Voutが“Ｈ”レベルとなるので、制御回路１
１の出力Vgが“Ｈ”レベルとなつてトランジス
タＴ１０がオン状態になる。この結果、クロツク
ド・インバータ回路Ｃ２の出力は“Ｌ”レベルに
固定されるため、出力用のインバータ回路IVに
は貫通電流は流れない。したがつて、貫通電流に
よる素子破壊を招くことなく容易にLSI評価を行
なうことが可となる。
第３図はこの発明の他の実施例であり、多ビツ
トシフトレジスタの構成例を示すものである。こ
の場合には、図示のように前段回路のスレーブ部
となるクロツクド・インバータ回路Ｃ２と次段回
路のマスター部となるクロツクド・インバータ回
路Ｃ１との接続点と接地VSS端子間にＮチヤネル
MOSトランジスタＴ１０をそれぞれ挿入し、こ
れらのトランジスタを単一の制御回路１１で共通
に制御すればよい。このようにすると、簡単な構
成で効果的に貫通電流を防ぐことが可能となる。
トシフトレジスタの構成例を示すものである。こ
の場合には、図示のように前段回路のスレーブ部
となるクロツクド・インバータ回路Ｃ２と次段回
路のマスター部となるクロツクド・インバータ回
路Ｃ１との接続点と接地VSS端子間にＮチヤネル
MOSトランジスタＴ１０をそれぞれ挿入し、こ
れらのトランジスタを単一の制御回路１１で共通
に制御すればよい。このようにすると、簡単な構
成で効果的に貫通電流を防ぐことが可能となる。
尚、制御回路１１としては、図示の構成に限ら
ず、制御クロツクが直流レベルとなるクロツクの
停止状態を検出し、この停止状態の期間中制御信
号を出力することができる任意の回路を使用する
ことができる。
ず、制御クロツクが直流レベルとなるクロツクの
停止状態を検出し、この停止状態の期間中制御信
号を出力することができる任意の回路を使用する
ことができる。
また、上記実施例ではスレーブ部のクロツク
ド・インバータ回路Ｃ２の出力端を“Ｌ”レベル
に設定して貫通電流を防ぐようにしたが、“Ｈ”
レベルに設定しても同様に貫通電流を防ぐことが
できる。この場合には、スレーブ部Ｃ２の出力端
と電源VDD端子間にＰチヤネルMOSトランジスタ
を挿入し、このトランジスタのゲートを制御回路
１１のインバータ回路１１ｂの出力で制御すれば
よい。
ド・インバータ回路Ｃ２の出力端を“Ｌ”レベル
に設定して貫通電流を防ぐようにしたが、“Ｈ”
レベルに設定しても同様に貫通電流を防ぐことが
できる。この場合には、スレーブ部Ｃ２の出力端
と電源VDD端子間にＰチヤネルMOSトランジスタ
を挿入し、このトランジスタのゲートを制御回路
１１のインバータ回路１１ｂの出力で制御すれば
よい。
［発明の効果］
以上のようにこの発明によれば、制御クロツク
が固定された場合に貫通電流が流れるのを防止す
ることができ、素子破壊を招くことなくLSI評価
を容易に実行できるようになる。
が固定された場合に貫通電流が流れるのを防止す
ることができ、素子破壊を招くことなくLSI評価
を容易に実行できるようになる。
第１図はこの発明の一実施例に係る半導体集積
回路を説明する回路図、第２図は第１図の回路の
動作を説明するタイミングチヤート、第３図はこ
の発明の他の実施例を説明する回路図、第４図お
よび第５図はそれぞれ従来の半導体集積回路を説
明する回路図である。 Ｃ１，Ｃ２……クロツクド・インバータ回路、
IV……出力用インバータ回路、Ｔ１０，Ｔ１２
……ＮチヤネルMOSトランジスタ、Ｔ１１……
ＰチヤネルMOSトランジスタ、Ｃ……キヤパシ
タ、１１……制御回路、１１ａ，１１ｂ，１１ｃ
……インバータ回路。
回路を説明する回路図、第２図は第１図の回路の
動作を説明するタイミングチヤート、第３図はこ
の発明の他の実施例を説明する回路図、第４図お
よび第５図はそれぞれ従来の半導体集積回路を説
明する回路図である。 Ｃ１，Ｃ２……クロツクド・インバータ回路、
IV……出力用インバータ回路、Ｔ１０，Ｔ１２
……ＮチヤネルMOSトランジスタ、Ｔ１１……
ＰチヤネルMOSトランジスタ、Ｃ……キヤパシ
タ、１１……制御回路、１１ａ，１１ｂ，１１ｃ
……インバータ回路。
Claims (1)
- 【特許請求の範囲】 １ 制御クロツクにより駆動制御されるクロツク
ド・インバータ回路と、 このクロツクド・インバータ回路の出力端子と
高または低の一方の電源電位供給端子との間に挿
入されるスイツチング素子と、 前記制御クロツクが直流レベルとなるクロツク
の停止状態を検出し、この停止状態の期間中前記
スイツチング素子を導通させる制御手段とを具備
することを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-154532A JPH011200A (ja) | 1987-06-23 | 半導体集積回路 | |
| US07/208,441 US4920282A (en) | 1987-06-23 | 1988-06-20 | Dynamic latch circuit for preventing short-circuit current from flowing during absence of clock pulses when under test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-154532A JPH011200A (ja) | 1987-06-23 | 半導体集積回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPS641200A JPS641200A (en) | 1989-01-05 |
| JPH011200A JPH011200A (ja) | 1989-01-05 |
| JPH041440B2 true JPH041440B2 (ja) | 1992-01-13 |
Family
ID=
Also Published As
| Publication number | Publication date |
|---|---|
| JPS641200A (en) | 1989-01-05 |
| US4920282A (en) | 1990-04-24 |
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