JPH07106932A - バス出力回路 - Google Patents
バス出力回路Info
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- JPH07106932A JPH07106932A JP5248927A JP24892793A JPH07106932A JP H07106932 A JPH07106932 A JP H07106932A JP 5248927 A JP5248927 A JP 5248927A JP 24892793 A JP24892793 A JP 24892793A JP H07106932 A JPH07106932 A JP H07106932A
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- circuit
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Abstract
(57)【要約】
【目的】共通バスの占有状態を切り替えるタイミングの
スキューにより、複数のバッファ出力回路が同時にイネ
ーブル状態になり、共通バスおよび出力段トランジスタ
を介して貫通電流が流れる。本発明はこの貫通電流が流
れるのを阻止するとともに、消費電流の低減および配線
寿命を向上させることのできるバス出力回路を提供する
ことにある。 【構成】バス入力信号aを外部制御信号bで制御する論
理回路11により第1,第2の出力段トランジスタ1
8,19を制御し、出力をハイインピーダンスにしてデ
ィスエーブル状態を実現するにあたり、制御信号bを遅
延させる遅延回路15,16と、これら遅延回路15,
16により遅延させた信号c,fにより制御される第
3,第4の出力段トランジスタ17,18とを有する。
これら第1,第2の出力段トランジスタ18,19に第
3,第4の出力段トランジスタ17,18を直列に接続
することにより、遅延回路15,16に基ずく所定時間
だけディスエーブル状態を保持する。
スキューにより、複数のバッファ出力回路が同時にイネ
ーブル状態になり、共通バスおよび出力段トランジスタ
を介して貫通電流が流れる。本発明はこの貫通電流が流
れるのを阻止するとともに、消費電流の低減および配線
寿命を向上させることのできるバス出力回路を提供する
ことにある。 【構成】バス入力信号aを外部制御信号bで制御する論
理回路11により第1,第2の出力段トランジスタ1
8,19を制御し、出力をハイインピーダンスにしてデ
ィスエーブル状態を実現するにあたり、制御信号bを遅
延させる遅延回路15,16と、これら遅延回路15,
16により遅延させた信号c,fにより制御される第
3,第4の出力段トランジスタ17,18とを有する。
これら第1,第2の出力段トランジスタ18,19に第
3,第4の出力段トランジスタ17,18を直列に接続
することにより、遅延回路15,16に基ずく所定時間
だけディスエーブル状態を保持する。
Description
【0001】
【産業上の利用分野】本発明は集積回路装置におけるバ
ス出力回路に関する。
ス出力回路に関する。
【0002】
【従来の技術】従来のバス出力回路は、バス入力信号を
共通のバスに出力するにあたり、インターフェイスをと
るために設けられている。
共通のバスに出力するにあたり、インターフェイスをと
るために設けられている。
【0003】図6はかかる従来の一例を示すバス出力回
路図である。図6に示すように、このバス出力回路10
は論理回路1と、電源VCCと接地間に直列接続される
出力段のPチャネルMOSトランジスタ8およびNチャ
ネルMOSトランジスタ9とから構成される。ここに用
いられる論理回路1は、インバータ素子2,NAND素
子3,NOR素子4を備えている。
路図である。図6に示すように、このバス出力回路10
は論理回路1と、電源VCCと接地間に直列接続される
出力段のPチャネルMOSトランジスタ8およびNチャ
ネルMOSトランジスタ9とから構成される。ここに用
いられる論理回路1は、インバータ素子2,NAND素
子3,NOR素子4を備えている。
【0004】かかるバス出力回路10において、入力端
子INからのバス入力信号S1はNAND素子3および
NOR素子4のそれぞれの一方の入力端に入力される。
また、制御入力端子CNTからの外部制御信号S2はイ
ンバータ素子2を介してNAND素子3の他方の入力端
に入力されるとともに、NOR素子4の他方の入力端に
直接入力される。この論理回路1の第1の出力S4はP
チャネルMOSトランジスタ8のゲートに供給され、論
理回路1の第2の出力S5はNチャネルMOSトランジ
スタ9のゲートに供給される。
子INからのバス入力信号S1はNAND素子3および
NOR素子4のそれぞれの一方の入力端に入力される。
また、制御入力端子CNTからの外部制御信号S2はイ
ンバータ素子2を介してNAND素子3の他方の入力端
に入力されるとともに、NOR素子4の他方の入力端に
直接入力される。この論理回路1の第1の出力S4はP
チャネルMOSトランジスタ8のゲートに供給され、論
理回路1の第2の出力S5はNチャネルMOSトランジ
スタ9のゲートに供給される。
【0005】具体的には、制御信号S2がLのときにバ
ス入力信号S1をバス出力信号S7として出力し、逆に
制御信号S2がHのときはMOSトランジスタ8および
9をオフ状態にすることによりバス出力(S7)をハイ
インピーダンスにする。すなわち、この出力のハイイン
ピーダンス状態がバスに対してのディスエーブル状態で
ある。
ス入力信号S1をバス出力信号S7として出力し、逆に
制御信号S2がHのときはMOSトランジスタ8および
9をオフ状態にすることによりバス出力(S7)をハイ
インピーダンスにする。すなわち、この出力のハイイン
ピーダンス状態がバスに対してのディスエーブル状態で
ある。
【0006】次に、かかるバス出力回路10を実際にバ
ス接続して用いる場合の動作を図7,図8により説明す
る。
ス接続して用いる場合の動作を図7,図8により説明す
る。
【0007】図7は従来の具体的応用例を示すバス接続
回路図である。図7に示すように、このバス接続回路は
図6で説明したバス出力回路10を2つ共通バス21に
接続した構成であり、ここでは第1,第2のバス出力回
路10a,10bとする。要するに、バス入力端子IN
1からのバス入力信号S1aを制御端子CNT1からの
制御信号S2aで制御する論理回路1aとこの論理回路
1aの出力S4a,S5aにより制御されるMOSトラ
ンジスタ8a,9aとから構成された第1のバス出力回
路10aと、バス入力端子IN2からのバス入力信号S
1bを制御端子CNT2からの制御信号S2bで制御す
る論理回路1bとこの論理回路1bの出力S4b,S5
bにより制御されるMOSトランジスタ8b,9bとか
ら構成された第2のバス出力回路10bとがバス接続さ
れている。
回路図である。図7に示すように、このバス接続回路は
図6で説明したバス出力回路10を2つ共通バス21に
接続した構成であり、ここでは第1,第2のバス出力回
路10a,10bとする。要するに、バス入力端子IN
1からのバス入力信号S1aを制御端子CNT1からの
制御信号S2aで制御する論理回路1aとこの論理回路
1aの出力S4a,S5aにより制御されるMOSトラ
ンジスタ8a,9aとから構成された第1のバス出力回
路10aと、バス入力端子IN2からのバス入力信号S
1bを制御端子CNT2からの制御信号S2bで制御す
る論理回路1bとこの論理回路1bの出力S4b,S5
bにより制御されるMOSトランジスタ8b,9bとか
ら構成された第2のバス出力回路10bとがバス接続さ
れている。
【0008】図8は図7の回路動作を説明するための各
部の信号波形図である。図8に示すように、まず第1の
バス出力回路10aのバス入力信号S1aがH、制御信
号S2aがL(イネーブル状態)とし且つ第2のバス出
力回路10bのバス入力信号S1bがH、制御信号S2
bがH(ディスエーブル状態)とする。すなわち、共通
バス21には第1のバス出力回路10aのバス入力信号
S1aが出力されているものとする。この状態より共通
バス21の占有状態を第1のバス出力回路10aから第
2のバス出力回路10bに切り替えるにあたっては、制
御信号S2aをLからHに、また制御信号S2bをHか
らLにそれぞれ切り替える。このとき、制御信号S2a
に遅延D5があると、第1のバス出力回路10aにおけ
る論理回路1aの出力S4aがL、第2のバス出力回路
10bにおける論理回路1bの出力S5bがHの状態と
なり、PチャネルMOSトランジスタ8aとNチャネル
MOSトランジス9bが同時にON状態になる。その結
果、PチャネルMOSトランジスタ8aの電源VCCか
ら共通バス21を介してNチャネルMOSトランジス9
bのグランドへ貫通電流Iが流れる。
部の信号波形図である。図8に示すように、まず第1の
バス出力回路10aのバス入力信号S1aがH、制御信
号S2aがL(イネーブル状態)とし且つ第2のバス出
力回路10bのバス入力信号S1bがH、制御信号S2
bがH(ディスエーブル状態)とする。すなわち、共通
バス21には第1のバス出力回路10aのバス入力信号
S1aが出力されているものとする。この状態より共通
バス21の占有状態を第1のバス出力回路10aから第
2のバス出力回路10bに切り替えるにあたっては、制
御信号S2aをLからHに、また制御信号S2bをHか
らLにそれぞれ切り替える。このとき、制御信号S2a
に遅延D5があると、第1のバス出力回路10aにおけ
る論理回路1aの出力S4aがL、第2のバス出力回路
10bにおける論理回路1bの出力S5bがHの状態と
なり、PチャネルMOSトランジスタ8aとNチャネル
MOSトランジス9bが同時にON状態になる。その結
果、PチャネルMOSトランジスタ8aの電源VCCか
ら共通バス21を介してNチャネルMOSトランジス9
bのグランドへ貫通電流Iが流れる。
【0009】次に、第1のバス出力回路10aのバス入
力信号S1aがL、制御信号S2aがH(ディスエーブ
ル状態)とし且つ第2のバス出力回路10bのバス入力
信号S1bがH、制御信号S2bがL(イネーブル状
態)とする。すなわち、共通バス21には第2のバス出
力回路10bのバス入力信号S1bが出力されているも
のとする。この状態より共通バス21の占有状態を第2
のバス出力回路10bから第1のバス出力回路10aに
切り替えるにあたっても、制御信号S2aをHからL
に、また制御信号S2bをLからHにそれぞれ切り替え
る。このときも、前述のケースと同様に、PチャネルM
OSトランジスタ8bの電源VCCから共通バス21を
介してNチャネルMOSトランジス9aのグランドへ貫
通電流Iが流れる。
力信号S1aがL、制御信号S2aがH(ディスエーブ
ル状態)とし且つ第2のバス出力回路10bのバス入力
信号S1bがH、制御信号S2bがL(イネーブル状
態)とする。すなわち、共通バス21には第2のバス出
力回路10bのバス入力信号S1bが出力されているも
のとする。この状態より共通バス21の占有状態を第2
のバス出力回路10bから第1のバス出力回路10aに
切り替えるにあたっても、制御信号S2aをHからL
に、また制御信号S2bをLからHにそれぞれ切り替え
る。このときも、前述のケースと同様に、PチャネルM
OSトランジスタ8bの電源VCCから共通バス21を
介してNチャネルMOSトランジス9aのグランドへ貫
通電流Iが流れる。
【0010】
【発明が解決しようとする課題】上述した従来のバス出
力回路は、共通バスに接続する際の制御信号のタイミン
グを正確に行なわないと、バスを介して貫通電流が流れ
るという欠点がある。また、貫通電流が流れると、消費
電力も大きくなり、配線寿命を短かくするという欠点が
ある。
力回路は、共通バスに接続する際の制御信号のタイミン
グを正確に行なわないと、バスを介して貫通電流が流れ
るという欠点がある。また、貫通電流が流れると、消費
電力も大きくなり、配線寿命を短かくするという欠点が
ある。
【0011】本発明の目的は、かかる共通バスおよび出
力段トランジスタを介した貫通電流が流れるのを阻止す
るとともに、消費電流の低減および配線寿命を向上させ
ることのできるバス出力回路を提供することにある。
力段トランジスタを介した貫通電流が流れるのを阻止す
るとともに、消費電流の低減および配線寿命を向上させ
ることのできるバス出力回路を提供することにある。
【0012】
【課題を解決するための手段】本発明のバス出力回路
は、入力信号を外部制御信号で制御する論理回路により
第1,第2の出力段トランジスタを制御し、出力をハイ
インピーダンスにしてディスエーブル状態を実現するバ
ス出力回路において、前記外部制御信号を遅延させる遅
延回路と、前記遅延回路により遅延させた信号により制
御される第3,第4の出力段トランジスタとを有し、前
記第1,第2の出力段トランジスタに前記第3,第4の
出力段トランジスタを直列に接続することにより、前記
遅延回路に基ずく所定時間だけディスエーブル状態を保
持することを特徴としている。
は、入力信号を外部制御信号で制御する論理回路により
第1,第2の出力段トランジスタを制御し、出力をハイ
インピーダンスにしてディスエーブル状態を実現するバ
ス出力回路において、前記外部制御信号を遅延させる遅
延回路と、前記遅延回路により遅延させた信号により制
御される第3,第4の出力段トランジスタとを有し、前
記第1,第2の出力段トランジスタに前記第3,第4の
出力段トランジスタを直列に接続することにより、前記
遅延回路に基ずく所定時間だけディスエーブル状態を保
持することを特徴としている。
【0013】すなわち、本発明のバス出力回路は、入力
信号を外部よりの制御信号により制御して出力状態を規
制するためのNAND素子,NOR素子およびインバー
タ素子を備えた論理回路と、前記制御信号を前記インバ
ータ素子を介して入力し所定の遅延を与える第1の遅延
回路と、前記制御信号を直接入力し所定の遅延を与える
第2の遅延回路と、前記論理回路の出力により駆動され
且つ互いにチャネル型の異なった第1,第2の出力段M
OSトランジスタと、前記第1,第2の遅延回路の出力
により駆動され且つ互いにチャネル型の異なった第3,
第4の出力段MOSトランジスタとを有し、バスへの出
力端子と電源,接地との間で前記第1乃至第4の出力段
MOSトランジスタのうち同じタイプのチャネル型出力
段MOSトランジスタを直列接続することにより、前記
出力段MOSトランジスタをハイインピーダンス状態に
してディスエーブル状態を実現するように構成される。
信号を外部よりの制御信号により制御して出力状態を規
制するためのNAND素子,NOR素子およびインバー
タ素子を備えた論理回路と、前記制御信号を前記インバ
ータ素子を介して入力し所定の遅延を与える第1の遅延
回路と、前記制御信号を直接入力し所定の遅延を与える
第2の遅延回路と、前記論理回路の出力により駆動され
且つ互いにチャネル型の異なった第1,第2の出力段M
OSトランジスタと、前記第1,第2の遅延回路の出力
により駆動され且つ互いにチャネル型の異なった第3,
第4の出力段MOSトランジスタとを有し、バスへの出
力端子と電源,接地との間で前記第1乃至第4の出力段
MOSトランジスタのうち同じタイプのチャネル型出力
段MOSトランジスタを直列接続することにより、前記
出力段MOSトランジスタをハイインピーダンス状態に
してディスエーブル状態を実現するように構成される。
【0014】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は本発明の一実施例を示すバス出力回
路図である。図1に示すように、本実施例のバス出力回
路100は、バス入力端子INおよび制御入力端子CN
Tに接続された論理回路11と、制御信号bを遅延させ
る遅延回路15,16と、Pチャネル型出力段MOSト
ランジスタ17,18およびNチャネル型出力段MOS
トランジスタ19,20とを有し、その論理回路11は
前述した図6の従来例と同様、入力信号aを外部よりの
制御信号bにより制御して出力状態d,eを規制するた
めのNAND素子13,NOR素子14およびインバー
タ素子12を備えている。本実施例の遅延回路15は制
御信号bをインバータ素子12を介して入力し所定の遅
延を与え、また遅延回路16は制御信号bを直接入力し
所定の遅延を与える。更に、互いにチャネル型の異なっ
た出力段MOSトランジスタ18,19は論理回路11
におけるNAND素子13の出力dおよびNOR素子1
4の出力eによりそれぞれ駆動され、一方互いにチャネ
ル型の異なった出力段MOSトランジスタ17,20は
遅延回路15,16の出力c,fによりそれぞれ駆動さ
れる。しかも、これらの出力段MOSトランジスタ17
〜20はバスへの出力端子(g)と電源VCC,接地と
の間で同じタイプのチャネル型出力段MOSトランジス
タを直列接続し、一方の組を導通状態、他方の組を非導
通状態(ハイインピーダンス状態)バス出力gを制御す
る。
て説明する。図1は本発明の一実施例を示すバス出力回
路図である。図1に示すように、本実施例のバス出力回
路100は、バス入力端子INおよび制御入力端子CN
Tに接続された論理回路11と、制御信号bを遅延させ
る遅延回路15,16と、Pチャネル型出力段MOSト
ランジスタ17,18およびNチャネル型出力段MOS
トランジスタ19,20とを有し、その論理回路11は
前述した図6の従来例と同様、入力信号aを外部よりの
制御信号bにより制御して出力状態d,eを規制するた
めのNAND素子13,NOR素子14およびインバー
タ素子12を備えている。本実施例の遅延回路15は制
御信号bをインバータ素子12を介して入力し所定の遅
延を与え、また遅延回路16は制御信号bを直接入力し
所定の遅延を与える。更に、互いにチャネル型の異なっ
た出力段MOSトランジスタ18,19は論理回路11
におけるNAND素子13の出力dおよびNOR素子1
4の出力eによりそれぞれ駆動され、一方互いにチャネ
ル型の異なった出力段MOSトランジスタ17,20は
遅延回路15,16の出力c,fによりそれぞれ駆動さ
れる。しかも、これらの出力段MOSトランジスタ17
〜20はバスへの出力端子(g)と電源VCC,接地と
の間で同じタイプのチャネル型出力段MOSトランジス
タを直列接続し、一方の組を導通状態、他方の組を非導
通状態(ハイインピーダンス状態)バス出力gを制御す
る。
【0015】図2(A),(B)はそれぞれ図1におけ
る入力信号がハイレベル時およびロウレベル時の各部の
信号波形図である。まず、図2(A)に示すように、入
力信号aがハイレベル(H)時に、制御信号bがディス
エーブル状態(H)からイネーブル状態(L)に切り替
わるときは、論理回路11のNAND素子13の出力d
がLレベルになるので、MOSトランジスタ18はON
状態になる。このとき、遅延回路15の出力cは所定時
間だけHレベルが継続されるため、MOSトランジスタ
17はOFFしている。従って、バス出力gは遅延時間
D1だけディスエーブル状態(ハイインピーダンス)を
保持している。この遅延回路15に基ずく遅延時間D1
後にMOSトランジスタ17はON状態になり、バス出
力gにバス入力信号a(H)を出力し、イネーブル状態
になる。
る入力信号がハイレベル時およびロウレベル時の各部の
信号波形図である。まず、図2(A)に示すように、入
力信号aがハイレベル(H)時に、制御信号bがディス
エーブル状態(H)からイネーブル状態(L)に切り替
わるときは、論理回路11のNAND素子13の出力d
がLレベルになるので、MOSトランジスタ18はON
状態になる。このとき、遅延回路15の出力cは所定時
間だけHレベルが継続されるため、MOSトランジスタ
17はOFFしている。従って、バス出力gは遅延時間
D1だけディスエーブル状態(ハイインピーダンス)を
保持している。この遅延回路15に基ずく遅延時間D1
後にMOSトランジスタ17はON状態になり、バス出
力gにバス入力信号a(H)を出力し、イネーブル状態
になる。
【0016】次に、入力信号aがハイレベル(H)時
に、制御信号bがイネーブル状態(L)からディスエー
ブル状態(H)に切り替わるときは、NAND素子13
の出力dがHレベルになるので、MOSトランジスタ1
8はOFF状態になるため、バス出力gはディスエーブ
ル状態(ハイインピーダンス)になる。このときは、遅
延回路15の影響を受けない。
に、制御信号bがイネーブル状態(L)からディスエー
ブル状態(H)に切り替わるときは、NAND素子13
の出力dがHレベルになるので、MOSトランジスタ1
8はOFF状態になるため、バス出力gはディスエーブ
ル状態(ハイインピーダンス)になる。このときは、遅
延回路15の影響を受けない。
【0017】また、図2(B)に示すように、入力信号
aがロウレベル(L)時に、制御信号bがディスエーブ
ル状態(H)からイネーブル状態(L)に切り替わると
きは、論理回路11のNOR素子14の出力eがHレベ
ルになるので、MOSトランジスタ19はON状態にな
る。このとき、遅延回路16の出力fは所定時間だけL
レベルが継続されるため、MOSトランジスタ20はO
FFしている。従って、バス出力gは遅延時間D2だけ
ディスエーブル状態(ハイインピーダンス)を保持して
いる。この遅延回路16に基ずく遅延時間D2後にMO
Sトランジスタ20はON状態になり、バス出力gにバ
ス入力信号a(L)を出力し、イネーブル状態になる。
aがロウレベル(L)時に、制御信号bがディスエーブ
ル状態(H)からイネーブル状態(L)に切り替わると
きは、論理回路11のNOR素子14の出力eがHレベ
ルになるので、MOSトランジスタ19はON状態にな
る。このとき、遅延回路16の出力fは所定時間だけL
レベルが継続されるため、MOSトランジスタ20はO
FFしている。従って、バス出力gは遅延時間D2だけ
ディスエーブル状態(ハイインピーダンス)を保持して
いる。この遅延回路16に基ずく遅延時間D2後にMO
Sトランジスタ20はON状態になり、バス出力gにバ
ス入力信号a(L)を出力し、イネーブル状態になる。
【0018】同様に、入力信号aがロウレベル(L)時
に、制御信号bがイネーブル状態(L)からディスエー
ブル状態(H)に切り替わるときは、NOR素子14の
出力eがLレベルになるので、MOSトランジスタ19
はOFF状態になるため、バス出力gはディスエーブル
状態(ハイインピーダンス)になる。このときも、遅延
回路16の影響を受けない。
に、制御信号bがイネーブル状態(L)からディスエー
ブル状態(H)に切り替わるときは、NOR素子14の
出力eがLレベルになるので、MOSトランジスタ19
はOFF状態になるため、バス出力gはディスエーブル
状態(ハイインピーダンス)になる。このときも、遅延
回路16の影響を受けない。
【0019】図3は本発明の他の実施例を示すバス出力
回路図である。図3に示すように、本実施例のバス出力
回路100も、論理回路11と、遅延回路15,16
と、出力段MOSトランジスタ17〜20とから構成さ
れる。本実施例を前述した図1の一実施例と比較する
と、電源VCCと接地間に直列接続される出力段MOS
トランジスタ17,18および出力段MOSトランジス
タ19,20の接続順序を入れ換えた点が異なる他は同
様である。また、回路動作は一実施例と同一であるた
め、説明を省略する。
回路図である。図3に示すように、本実施例のバス出力
回路100も、論理回路11と、遅延回路15,16
と、出力段MOSトランジスタ17〜20とから構成さ
れる。本実施例を前述した図1の一実施例と比較する
と、電源VCCと接地間に直列接続される出力段MOS
トランジスタ17,18および出力段MOSトランジス
タ19,20の接続順序を入れ換えた点が異なる他は同
様である。また、回路動作は一実施例と同一であるた
め、説明を省略する。
【0020】次に、かかるバス出力回路100を実際に
バス接続して用いる場合の動作を図4,図5により説明
する。
バス接続して用いる場合の動作を図4,図5により説明
する。
【0021】図4は本発明の具体的応用例を示すバス接
続回路図である。図4に示すように、このバス接続回路
は図1で説明した本実施例のバス出力回路100と図6
で説明した従来のバス出力回路10を共通バス21に接
続した構成である。ここでは本実施例のバス出力回路を
第1のバス出力回路100、従来のバス出力回路を第2
のバス出力回路10とする。
続回路図である。図4に示すように、このバス接続回路
は図1で説明した本実施例のバス出力回路100と図6
で説明した従来のバス出力回路10を共通バス21に接
続した構成である。ここでは本実施例のバス出力回路を
第1のバス出力回路100、従来のバス出力回路を第2
のバス出力回路10とする。
【0022】図5は図4の回路動作を説明するための各
部の信号波形図である。図5に示すように、まず第2の
バス出力回路10のバス入力信号S1がH、制御信号S
2がL(イネーブル状態)とし且つ第1のバス出力回路
100のバス入力信号aがL、制御信号bがH(ディス
エーブル状態)とする。すなわち、共通バス21には第
2のバス出力回路10のバス入力信号S1(H)が出力
されているものとする。この状態より共通バス21の占
有状態を第2のバス出力回路10から第1のバス出力回
路100に切り替えるにあたっては、制御信号S2をL
からHに、また制御信号bをHからLにそれぞれ切り替
える。このとき、制御信号S2に遅延D3があると、第
2のバス出力回路10における論理回路1の出力S4が
L、第1のバス出力回路100における論理回路11の
出力eがHの状態となり、PチャネルMOSトランジス
タ8とNチャネルMOSトランジス19が同時にON状
態になる。
部の信号波形図である。図5に示すように、まず第2の
バス出力回路10のバス入力信号S1がH、制御信号S
2がL(イネーブル状態)とし且つ第1のバス出力回路
100のバス入力信号aがL、制御信号bがH(ディス
エーブル状態)とする。すなわち、共通バス21には第
2のバス出力回路10のバス入力信号S1(H)が出力
されているものとする。この状態より共通バス21の占
有状態を第2のバス出力回路10から第1のバス出力回
路100に切り替えるにあたっては、制御信号S2をL
からHに、また制御信号bをHからLにそれぞれ切り替
える。このとき、制御信号S2に遅延D3があると、第
2のバス出力回路10における論理回路1の出力S4が
L、第1のバス出力回路100における論理回路11の
出力eがHの状態となり、PチャネルMOSトランジス
タ8とNチャネルMOSトランジス19が同時にON状
態になる。
【0023】しかしながら、本実施例においては、第1
のバス出力回路100の遅延回路16に遅延時間D4が
あるため、遅延回路出力fはLのままであっる。従っ
て、NチャネルMOSトランジス20はOFF状態を保
持するので、PチャネルMOSトランジスタ8の電源V
CCから共通バス21を介してNチャネルMOSトラン
ジス20のグランドへ貫通電流は流れない。
のバス出力回路100の遅延回路16に遅延時間D4が
あるため、遅延回路出力fはLのままであっる。従っ
て、NチャネルMOSトランジス20はOFF状態を保
持するので、PチャネルMOSトランジスタ8の電源V
CCから共通バス21を介してNチャネルMOSトラン
ジス20のグランドへ貫通電流は流れない。
【0024】次に、第2のバス出力回路10のバス入力
信号S1がL、制御信号S2aがH(ディスエーブル状
態)とし且つ第1のバス出力回路100のバス入力信号
aがH、制御信号bがL(イネーブル状態)のときも同
様に、遅延回路15の遅延時間分だけPチャネルMOS
トランジスタ17がOFF状態を保持する。従って、P
チャネルMOSトランジスタ17の電源VCCから共通
バス21を介してNチャネルMOSトランジス9のグラ
ンドへ貫通電流は流れない。
信号S1がL、制御信号S2aがH(ディスエーブル状
態)とし且つ第1のバス出力回路100のバス入力信号
aがH、制御信号bがL(イネーブル状態)のときも同
様に、遅延回路15の遅延時間分だけPチャネルMOS
トランジスタ17がOFF状態を保持する。従って、P
チャネルMOSトランジスタ17の電源VCCから共通
バス21を介してNチャネルMOSトランジス9のグラ
ンドへ貫通電流は流れない。
【0025】
【発明の効果】以上説明したように、本発明は論理回路
と出力段MOSトランジスタの他に、制御信号に対する
遅延回路およびその出力段MOSトランジスタを付加す
ることにより、バス占有状態を切り替えるタイミング信
号にスキューが生じた際に起こる回路間の貫通電流を無
くすことができるという効果がある。
と出力段MOSトランジスタの他に、制御信号に対する
遅延回路およびその出力段MOSトランジスタを付加す
ることにより、バス占有状態を切り替えるタイミング信
号にスキューが生じた際に起こる回路間の貫通電流を無
くすことができるという効果がある。
【0026】また、本発明は消費電力を低減させ、配線
寿命を長寿命化させることができ、回路の信頼性を向上
させることができるという効果がある。
寿命を長寿命化させることができ、回路の信頼性を向上
させることができるという効果がある。
【図1】本発明の一実施例を示すバス出力回路図であ
る。
る。
【図2】図1における入力信号がハイレベルおよびロウ
レベル時の各部の信号波形図である。
レベル時の各部の信号波形図である。
【図3】本発明の他の実施例を示すバス出力回路図であ
る。
る。
【図4】本発明の具体的応用例を示すバス接続回路図で
ある。
ある。
【図5】図4の回路動作を説明するための各部の信号波
形図である。
形図である。
【図6】従来の一例を示すバス出力回路図である。
【図7】従来の具体的応用例を示すバス接続回路図であ
る。
る。
【図8】図7の回路動作を説明するための各部の信号波
形図である。
形図である。
11 論理回路 12 インバータ素子 13 NAND素子 14 NOR素子 15,16 遅延回路 17〜20 出力段MOSトランジスタ 21 共通バス 100 バス出力回路 IN 入力端子 CNT 制御入力端子
Claims (2)
- 【請求項1】 入力信号を外部制御信号で制御する論理
回路により第1,第2の出力段トランジスタを制御し、
出力をハイインピーダンスにしてディスエーブル状態を
実現するバス出力回路において、前記外部制御信号を遅
延させる遅延回路と、前記遅延回路により遅延させた信
号により制御される第3,第4の出力段トランジスタと
を有し、前記第1,第2の出力段トランジスタに前記第
3,第4の出力段トランジスタを直列に接続することに
より、前記遅延回路に基ずく所定時間だけディスエーブ
ル状態を保持することを特徴とするバス出力回路。 - 【請求項2】 入力信号を外部よりの制御信号により制
御して出力状態を規制するためのNAND素子,NOR
素子およびインバータ素子を備えた論理回路と、前記制
御信号を前記インバータ素子を介して入力し所定の遅延
を与える第1の遅延回路と、前記制御信号を直接入力し
所定の遅延を与える第2の遅延回路と、前記論理回路の
出力により駆動され且つ互いにチャネル型の異なった第
1,第2の出力段MOSトランジスタと、前記第1,第
2の遅延回路の出力により駆動され且つ互いにチャネル
型の異なった第3,第4の出力段MOSトランジスタと
を有し、バスへの出力端子と電源,接地との間で前記第
1乃至第4の出力段MOSトランジスタのうち同じタイ
プのチャネル型出力段MOSトランジスタを直列接続す
ることにより、前記出力段MOSトランジスタをハイイ
ンピーダンス状態にしてディスエーブル状態を実現する
ことを特徴とするバス出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5248927A JPH07106932A (ja) | 1993-10-05 | 1993-10-05 | バス出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5248927A JPH07106932A (ja) | 1993-10-05 | 1993-10-05 | バス出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07106932A true JPH07106932A (ja) | 1995-04-21 |
Family
ID=17185491
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5248927A Pending JPH07106932A (ja) | 1993-10-05 | 1993-10-05 | バス出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07106932A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2763443A1 (fr) * | 1997-05-16 | 1998-11-20 | Nec Corp | Circuit de sortie |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6020157A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | Cmos集積回路装置 |
JPS62163417A (ja) * | 1986-01-13 | 1987-07-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1993
- 1993-10-05 JP JP5248927A patent/JPH07106932A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6020157A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | Cmos集積回路装置 |
JPS62163417A (ja) * | 1986-01-13 | 1987-07-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2763443A1 (fr) * | 1997-05-16 | 1998-11-20 | Nec Corp | Circuit de sortie |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960924 |