JPH0122940B2 - - Google Patents
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- JPH0122940B2 JPH0122940B2 JP57109513A JP10951382A JPH0122940B2 JP H0122940 B2 JPH0122940 B2 JP H0122940B2 JP 57109513 A JP57109513 A JP 57109513A JP 10951382 A JP10951382 A JP 10951382A JP H0122940 B2 JPH0122940 B2 JP H0122940B2
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- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
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- 230000007480 spreading Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0692—Multiconfiguration, e.g. local and global addressing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は入出力機器と主記憶装置との間に介在
し、入出力機器、主記憶装置間のデータ転送のた
めのメモリアドレスの管理を行なうデータ制御装
置に関する。
し、入出力機器、主記憶装置間のデータ転送のた
めのメモリアドレスの管理を行なうデータ制御装
置に関する。
一般に入出力機器（入出力チヤネルも含む）と
主記憶装置間の入出力動作に関し、そのアドレス
情報は入出力チヤネル等の入出力機器に渡され、
入出力機器はデータ転送の際にアドレスを意識し
て（データ転送に対応する主記憶装置のメモリア
ドレスを生成して）いた。しかし、この種の方式
では、例えばそのチヤネルに直接関係するCPU
の内部アーキテクチヤが変化してそのアドレス長
が長くなると、もはやそのチヤネルは使えなくな
るなど、CPU内部のアーキテクチヤの変化に対
する柔軟性に欠けていた。
主記憶装置間の入出力動作に関し、そのアドレス
情報は入出力チヤネル等の入出力機器に渡され、
入出力機器はデータ転送の際にアドレスを意識し
て（データ転送に対応する主記憶装置のメモリア
ドレスを生成して）いた。しかし、この種の方式
では、例えばそのチヤネルに直接関係するCPU
の内部アーキテクチヤが変化してそのアドレス長
が長くなると、もはやそのチヤネルは使えなくな
るなど、CPU内部のアーキテクチヤの変化に対
する柔軟性に欠けていた。
また、仮想記憶システムなどのようにアドレス
長が長いアドレスを取り扱うシステムにおいて
は、入出力バス内のアドレスバスを構成する信号
ライン、当該信号ラインに接続されるドライバ／
レシーバゲートなどが増加する欠点もあつた。
長が長いアドレスを取り扱うシステムにおいて
は、入出力バス内のアドレスバスを構成する信号
ライン、当該信号ラインに接続されるドライバ／
レシーバゲートなどが増加する欠点もあつた。
本発明は上記事情に鑑みてなされたもので入出
力機器、主記憶装置間のデータ転送のためのメモ
リアドレスを集中管理することにより、入出力機
器側ではデータ転送量だけを意識するだけでよ
く、CPUのアーキテクチヤの変化の影響を入出
力機器に波及させないデータ制御装置を提供する
ことにある。
力機器、主記憶装置間のデータ転送のためのメモ
リアドレスを集中管理することにより、入出力機
器側ではデータ転送量だけを意識するだけでよ
く、CPUのアーキテクチヤの変化の影響を入出
力機器に波及させないデータ制御装置を提供する
ことにある。
本発明の他の目的は入出力インターフエース部
などのハードウエア量の削減が図れるデータ制御
装置を提供することにある。
などのハードウエア量の削減が図れるデータ制御
装置を提供することにある。
本発明では、入出力機器、主記憶装置間のデー
タ転送のためのメモリアドレスを集中管理するデ
ータ制御装置を設け、当該データ制御装置内に、
上記主記憶装置に対するデータ転送に際してメモ
リアクセスの対象となる領域の先頭アドレスが保
持されるアドレスメモリを置くようにしている。
入出力機器はメモリアクセスに際し、データ転送
量だけを意識するだけであり、例えば１バイト単
位の転送であれば、０番地、１番地、２番地…の
如く相対アドレスを順次データ制御装置に出力す
るだけで良いようになつている。本発明ではデー
タ制御装置内にアドレス制御部も置いており、こ
のアドレス制御部が、入出力機器から転送される
相対アドレスと、アドレスメモリに蓄えられてい
る該当するメモリアクセス対象領域の先頭アドレ
スとから上記主記憶装置に対するメモリアドレス
を生成するようになつている。
タ転送のためのメモリアドレスを集中管理するデ
ータ制御装置を設け、当該データ制御装置内に、
上記主記憶装置に対するデータ転送に際してメモ
リアクセスの対象となる領域の先頭アドレスが保
持されるアドレスメモリを置くようにしている。
入出力機器はメモリアクセスに際し、データ転送
量だけを意識するだけであり、例えば１バイト単
位の転送であれば、０番地、１番地、２番地…の
如く相対アドレスを順次データ制御装置に出力す
るだけで良いようになつている。本発明ではデー
タ制御装置内にアドレス制御部も置いており、こ
のアドレス制御部が、入出力機器から転送される
相対アドレスと、アドレスメモリに蓄えられてい
る該当するメモリアクセス対象領域の先頭アドレ
スとから上記主記憶装置に対するメモリアドレス
を生成するようになつている。
以下、本発明の一実施例を図面を参照して説明
する。第１図は情報処理システムのシステム構成
を示すもので１０はメモリコントローラを備えた
主記憶装置（以下、MMと称する）である。２０
はCPU（演算制御部）、３０はデータ制御装置
（以下、DCNTと称する）である。DCNT３０は
MM１０と後述するＩ／Ｏ７０1〜７０ｎなどと
の間のデータ転送のためのメモリアドレスを管理
するようになつている。４０はシステム制御部
（以下、SCNTと称する）であり、MM１０、
CPU２０、DCNT３０のそれぞれのインタフエ
ースとなる。５０1〜５０ｍは入出力プロセツサ
（以下、IOPと称する）、６０はチヤネル（以下、
CHと称する）、７０1〜７０ｎは入出力機器（以
下、Ｉ／Ｏと称する）である。８０は各IOP５０
１〜５０ｍとDCNT３０とを結ぶ入出力バス、９
０1はIOP５０1とCH６０（更には図示せぬCH）
とを結ぶ入出力バス、９０ｍはIOP５０ｍと図示
せぬ各CHとを結ぶ入出力バスである。
する。第１図は情報処理システムのシステム構成
を示すもので１０はメモリコントローラを備えた
主記憶装置（以下、MMと称する）である。２０
はCPU（演算制御部）、３０はデータ制御装置
（以下、DCNTと称する）である。DCNT３０は
MM１０と後述するＩ／Ｏ７０1〜７０ｎなどと
の間のデータ転送のためのメモリアドレスを管理
するようになつている。４０はシステム制御部
（以下、SCNTと称する）であり、MM１０、
CPU２０、DCNT３０のそれぞれのインタフエ
ースとなる。５０1〜５０ｍは入出力プロセツサ
（以下、IOPと称する）、６０はチヤネル（以下、
CHと称する）、７０1〜７０ｎは入出力機器（以
下、Ｉ／Ｏと称する）である。８０は各IOP５０
１〜５０ｍとDCNT３０とを結ぶ入出力バス、９
０1はIOP５０1とCH６０（更には図示せぬCH）
とを結ぶ入出力バス、９０ｍはIOP５０ｍと図示
せぬ各CHとを結ぶ入出力バスである。
ここで本実施例で適用されるアドレス情報につ
いて説明する。第１図のシステムは例えば仮想記
憶システムであり、したがつてSCNT４０ではア
ドレス情報として仮想アドレスが取り扱われる。
この仮想アドレスは第２図に示されるようにセグ
メント番号SNと各セグメント内のオフセツト
Offsetから成つている。また、Ｉ／Ｏ７０1〜７
０ｎとMM１０との間のデータ転送などにおいて
は、同じく第２図に示されているように各種の
ID番号を含むID情報が付加される。図中、ID１
はDCNT３０などのDCNTを識別するためのID
番号である。これは、SCNT４０にはDCNT３
０と同様のDCNTが複数接続されるため、これ
らを識別する必要があるからである。ID２はIOP
５０1〜５０ｍなどのIOPを識別するためのID番
号、ID３はCH６０などのCHを識別するための
ID番号である。また、Ｆはフラグであり、対応
するアドレスが例えばチヤネル制御ブロツク（以
下、CCBと称する）アドレス、データ転送アド
レスまたはチエインアドレスのいずれであるかを
示すものである。なお、CPU２０からのメモリ
アクセスの際に扱われる仮想アドレスについては
本発明と直接関係しないため説明を省略する。ま
た、MM１０をアクセスするためには仮想アドレ
スを物理アドレスに変換するアドレス変換部が必
要であるが、これについても本発明と直接関係し
ないため説明を省略し、当該アドレス変換部が
MM１０のメモリコントローラ側に設けられてい
るとだけ述べるにとどめる。
いて説明する。第１図のシステムは例えば仮想記
憶システムであり、したがつてSCNT４０ではア
ドレス情報として仮想アドレスが取り扱われる。
この仮想アドレスは第２図に示されるようにセグ
メント番号SNと各セグメント内のオフセツト
Offsetから成つている。また、Ｉ／Ｏ７０1〜７
０ｎとMM１０との間のデータ転送などにおいて
は、同じく第２図に示されているように各種の
ID番号を含むID情報が付加される。図中、ID１
はDCNT３０などのDCNTを識別するためのID
番号である。これは、SCNT４０にはDCNT３
０と同様のDCNTが複数接続されるため、これ
らを識別する必要があるからである。ID２はIOP
５０1〜５０ｍなどのIOPを識別するためのID番
号、ID３はCH６０などのCHを識別するための
ID番号である。また、Ｆはフラグであり、対応
するアドレスが例えばチヤネル制御ブロツク（以
下、CCBと称する）アドレス、データ転送アド
レスまたはチエインアドレスのいずれであるかを
示すものである。なお、CPU２０からのメモリ
アクセスの際に扱われる仮想アドレスについては
本発明と直接関係しないため説明を省略する。ま
た、MM１０をアクセスするためには仮想アドレ
スを物理アドレスに変換するアドレス変換部が必
要であるが、これについても本発明と直接関係し
ないため説明を省略し、当該アドレス変換部が
MM１０のメモリコントローラ側に設けられてい
るとだけ述べるにとどめる。
第３図は入出力バス８０上を往来するアドレス
情報のフオーマツトを示すものである。このアド
レス情報はDCNT３０、IOP５０1〜５０ｍで扱
われるもので、ID２，Ｆ，ID３および相対アド
レスから成つている。また、第４図は入出力バス
９０1〜９０ｍ上を往来するアドレス情報のフオ
ーマツトを示すものである。このアドレス情報は
IOP５０1〜５０ｍ、CH６０などで扱われるもの
で、Ｆ，ID３および相対アドレスから成つてい
る。
情報のフオーマツトを示すものである。このアド
レス情報はDCNT３０、IOP５０1〜５０ｍで扱
われるもので、ID２，Ｆ，ID３および相対アド
レスから成つている。また、第４図は入出力バス
９０1〜９０ｍ上を往来するアドレス情報のフオ
ーマツトを示すものである。このアドレス情報は
IOP５０1〜５０ｍ、CH６０などで扱われるもの
で、Ｆ，ID３および相対アドレスから成つてい
る。
次にDCNT３０について説明する。第５図は
DCNT３０の構成を示すもので、３００はアド
レス記憶部（アドレスメモリ）である。アドレス
記憶部３００はメモリ３１０，３２０を有してい
る。メモリ３１０には、MM１０に格納されてい
るCCBのその格納領域の先頭仮想アドレスを示
すCCB格納先頭仮想アドレスＡ１が格納されて
いる。上記CCBではCH６０やＩ／Ｏ７０1〜７
０ｎの入出力処理方法を示す情報であり、入出力
動作の指令語であるチヤネル制御語（CCW）、デ
ータ転送領域の起点アドレスを示すデータ転送領
域先頭仮想アドレスＡ２、チエイン相対アドレス
Ａ３、データ転送量（転送バイト数）などの情報
から成つている。第６図はCCBのフオーマツト
を示すもので、アドレスに関する情報部以外につ
いては省略されている。一方、メモリ３２０には
上述したCCBで指定されているデータ転送領域
先頭仮想アドレスＡ２が格納される。
DCNT３０の構成を示すもので、３００はアド
レス記憶部（アドレスメモリ）である。アドレス
記憶部３００はメモリ３１０，３２０を有してい
る。メモリ３１０には、MM１０に格納されてい
るCCBのその格納領域の先頭仮想アドレスを示
すCCB格納先頭仮想アドレスＡ１が格納されて
いる。上記CCBではCH６０やＩ／Ｏ７０1〜７
０ｎの入出力処理方法を示す情報であり、入出力
動作の指令語であるチヤネル制御語（CCW）、デ
ータ転送領域の起点アドレスを示すデータ転送領
域先頭仮想アドレスＡ２、チエイン相対アドレス
Ａ３、データ転送量（転送バイト数）などの情報
から成つている。第６図はCCBのフオーマツト
を示すもので、アドレスに関する情報部以外につ
いては省略されている。一方、メモリ３２０には
上述したCCBで指定されているデータ転送領域
先頭仮想アドレスＡ２が格納される。
３３０はアドレス制御部である。アドレス制御
部３３０は第３図のフオーマツトのアドレス情報
と、アドレス記憶部３００（のメモリ３１０，３
２０）に格納されているアドレス情報とからMM
１０をアクセスするための仮想アドレスを生成す
る機能を有している。３４０はこの仮想アドレス
生成のために使用されるアダーである。また、ア
ドレス制御部３３０は、入出力動作に関する命令
であるStartI／Ｏ命令（以下、SIO命令と称す
る）がCPU２０から発行された場合に、当該SIO
命令で指令されているCCB格納先頭仮想アドレ
スＡ１をメモリ３１０に格納すると共に、入出力
バス８０上には第３図のフオーマツトにおいて相
対アドレスを“０”（番地）としたアドレス情報
を送出する機能を有している。更にアドレス制御
部３３０は、CH６０などのCHによるMM１０
からのCCB読み出しによつてCCB内のデータ転
送領域先頭仮想アドレスＡ２が入力された場合
に、当該アドレスＡ２をメモリ３２０に格納する
と共に、入出力バス８０上には第３図のフオーマ
ツトにおいて相対アドレスを“０”（番地）とし
たアドレス情報を送出する機能をも有している。
部３３０は第３図のフオーマツトのアドレス情報
と、アドレス記憶部３００（のメモリ３１０，３
２０）に格納されているアドレス情報とからMM
１０をアクセスするための仮想アドレスを生成す
る機能を有している。３４０はこの仮想アドレス
生成のために使用されるアダーである。また、ア
ドレス制御部３３０は、入出力動作に関する命令
であるStartI／Ｏ命令（以下、SIO命令と称す
る）がCPU２０から発行された場合に、当該SIO
命令で指令されているCCB格納先頭仮想アドレ
スＡ１をメモリ３１０に格納すると共に、入出力
バス８０上には第３図のフオーマツトにおいて相
対アドレスを“０”（番地）としたアドレス情報
を送出する機能を有している。更にアドレス制御
部３３０は、CH６０などのCHによるMM１０
からのCCB読み出しによつてCCB内のデータ転
送領域先頭仮想アドレスＡ２が入力された場合
に、当該アドレスＡ２をメモリ３２０に格納する
と共に、入出力バス８０上には第３図のフオーマ
ツトにおいて相対アドレスを“０”（番地）とし
たアドレス情報を送出する機能をも有している。
次に本発明の一実施例の動作を説明する。今、
例えばCH６０を起動するためにCPU２０より
SIO命令が発行されたものとする。このとき、
SIO命令に含まれているアドレス情報は第２図に
示されるフオーマツトのCCB格納先頭仮想アド
レスＡ１とID情報である。CPU２０からSIO命
令が出されると、DCNT３０のアドレス制御部
３３０はCCB格納先頭仮想アドレスＡ１に付加
されているID情報中のフラグＦの内容によりメ
モリ３１０，３２０のいずれか一方を選択する。
この場合、フラグＦは対応するアドレス情報が
CCBアドレスであることを示しており、したが
つてアドレス制御部３３０はメモリ３１０を選択
する。そして、アドレス制御部３３０は上記
CCB格納先頭仮想アドレスＡ１をメモリ３１０
におけるID情報中のID２とID３との連結情報で
示されるアドレス位置に格納する。またアドレス
制御部３３０は上記ID情報中のID２，Ｆ，ID３
が付加され、かつ相対アドレスが“０”（番地）
とされた第３図に示されるフオーマツトのアドレ
ス情報を入出力バス８０上に送出する。
例えばCH６０を起動するためにCPU２０より
SIO命令が発行されたものとする。このとき、
SIO命令に含まれているアドレス情報は第２図に
示されるフオーマツトのCCB格納先頭仮想アド
レスＡ１とID情報である。CPU２０からSIO命
令が出されると、DCNT３０のアドレス制御部
３３０はCCB格納先頭仮想アドレスＡ１に付加
されているID情報中のフラグＦの内容によりメ
モリ３１０，３２０のいずれか一方を選択する。
この場合、フラグＦは対応するアドレス情報が
CCBアドレスであることを示しており、したが
つてアドレス制御部３３０はメモリ３１０を選択
する。そして、アドレス制御部３３０は上記
CCB格納先頭仮想アドレスＡ１をメモリ３１０
におけるID情報中のID２とID３との連結情報で
示されるアドレス位置に格納する。またアドレス
制御部３３０は上記ID情報中のID２，Ｆ，ID３
が付加され、かつ相対アドレスが“０”（番地）
とされた第３図に示されるフオーマツトのアドレ
ス情報を入出力バス８０上に送出する。
IOP５０1は入出力バス８０上のアドレス情報
からID２を取り除き、第４図において相対アド
レスが“０”（番地）となつているアドレス情報
を入出力バス９０1上に送出する。CH６０は入出
力バス９０1上のアドレス情報を受け取り、当該
アドレス情報に基づいてCCBの読み出しを行な
う。すなわちCH６０はMM１０に格納されてい
るCCBを読み出すためにDCNT３０から転送さ
れた相対アドレスが“０”となつている第４図の
フオーマツトのアドレス情報を入出力バス９０1
上に送出する。IOP５０1はこのアドレス情報に
自身のID番号であるID２を付加して入出力バス
８０上に送出する。アドレス制御部３３０は入出
力バス８０上のアドレス情報を受け取り、当該ア
ドレス情報中のフラグＦに基づいてメモリ３１０
を選択する。そしてアドレス制御部３３０は当該
アドレス情報中のID２とID３との連結情報で示
されるメモリ３１０のアドレス位置をアクセスし
てCCB格納先頭仮想アドレスＡ１を読み出す。
次にアドレス制御部３３０はこのCCB格納先頭
仮想アドレスＡ１と入出力バス８０から受け取つ
たアドレス情報中の相対アドレス（この例では
“０”）とをアダー３４０で加算してMM１０をア
クセスするための仮想アドレスを生成し、この仮
想アドレスにID情報を付加してSCNT４０に出
力する。そしてこの仮想アドレスがMM１０の図
示せぬメモリコントローラに転送されて物理アド
レスに変換され、MM１０からCCBが読み出さ
れる。MM１０からの読み出し単位を１バイトと
すると、CH６０は１バイト読み出しごとに第４
図における相対アドレスが“１”（番地）、“２”
（番地）…の如く変えられたアドレス情報を入出
力バス９０1上に送出する。このように本実施例
によれば、基準となるアドレス情報であるCCB
格納先頭仮想アドレスＡ１をDCNT３０内のメ
モリ３１０に保持しておき、CH６０から相対ア
ドレスが与えられることにより、DCNT３０に
おいてこの相対アドレスと上記アドレスＡ１とに
よりMM１０を実際にアクセスするための仮想ア
ドレスを生成するようにしたので、CH６０は１
つの入出力処理に対して仮想アドレスや物理アド
レスを意識することなく、常に０番地から始まる
入出力処理として動作すればよい。CH６０が意
識することは、単に開始位置からのアドレスの変
位（相対アドレス）すなわち転送量だけである。
からID２を取り除き、第４図において相対アド
レスが“０”（番地）となつているアドレス情報
を入出力バス９０1上に送出する。CH６０は入出
力バス９０1上のアドレス情報を受け取り、当該
アドレス情報に基づいてCCBの読み出しを行な
う。すなわちCH６０はMM１０に格納されてい
るCCBを読み出すためにDCNT３０から転送さ
れた相対アドレスが“０”となつている第４図の
フオーマツトのアドレス情報を入出力バス９０1
上に送出する。IOP５０1はこのアドレス情報に
自身のID番号であるID２を付加して入出力バス
８０上に送出する。アドレス制御部３３０は入出
力バス８０上のアドレス情報を受け取り、当該ア
ドレス情報中のフラグＦに基づいてメモリ３１０
を選択する。そしてアドレス制御部３３０は当該
アドレス情報中のID２とID３との連結情報で示
されるメモリ３１０のアドレス位置をアクセスし
てCCB格納先頭仮想アドレスＡ１を読み出す。
次にアドレス制御部３３０はこのCCB格納先頭
仮想アドレスＡ１と入出力バス８０から受け取つ
たアドレス情報中の相対アドレス（この例では
“０”）とをアダー３４０で加算してMM１０をア
クセスするための仮想アドレスを生成し、この仮
想アドレスにID情報を付加してSCNT４０に出
力する。そしてこの仮想アドレスがMM１０の図
示せぬメモリコントローラに転送されて物理アド
レスに変換され、MM１０からCCBが読み出さ
れる。MM１０からの読み出し単位を１バイトと
すると、CH６０は１バイト読み出しごとに第４
図における相対アドレスが“１”（番地）、“２”
（番地）…の如く変えられたアドレス情報を入出
力バス９０1上に送出する。このように本実施例
によれば、基準となるアドレス情報であるCCB
格納先頭仮想アドレスＡ１をDCNT３０内のメ
モリ３１０に保持しておき、CH６０から相対ア
ドレスが与えられることにより、DCNT３０に
おいてこの相対アドレスと上記アドレスＡ１とに
よりMM１０を実際にアクセスするための仮想ア
ドレスを生成するようにしたので、CH６０は１
つの入出力処理に対して仮想アドレスや物理アド
レスを意識することなく、常に０番地から始まる
入出力処理として動作すればよい。CH６０が意
識することは、単に開始位置からのアドレスの変
位（相対アドレス）すなわち転送量だけである。
上述のようにしてMM１０から読み出される
CCBはSCNT４０、DCNT３０、入出力バス８
０、IOP５０1、入出力バス９０1を介してCH６
０に転送されるが、CCB内のデータ転送領域先
頭仮想アドレスＡ２についてはDCNT３０にお
いて次のように処理が施される。すなわち、上記
アドレスＡ２がDCNT３０に入力されると、ア
ドレス制御部３３０は当該アドレスＡ２に付加さ
れているID情報中のフラグＦによつてメモリ３
１０，３２０のいずれか一つを選択する。この場
合、フラグＦは対応するアドレスがデータ転送ア
ドレスであることを示しており、アドレス制御部
３３０はメモリ３２０を選択する。以後の動作に
ついてはCCB格納先頭仮想アドレスＡ１の場合
と同様であり、メモリ３２０のID２とID３との
連結情報で示されるアドレス位置にはデータ転送
領域先頭仮想アドレスＡ２が格納され、CH６０
には相対アドレスが“０”（番地）にされたアド
レス情報が転送されることになる。そして、CH
６０がこのアドレス情報を用い、CCBで指定さ
れるデータ転送量だけを意識してMM１０と例え
ばIO７０1との間のデータ転送を行なうことは、
前述したCCB読み出しの例から容易に理解され
よう。
CCBはSCNT４０、DCNT３０、入出力バス８
０、IOP５０1、入出力バス９０1を介してCH６
０に転送されるが、CCB内のデータ転送領域先
頭仮想アドレスＡ２についてはDCNT３０にお
いて次のように処理が施される。すなわち、上記
アドレスＡ２がDCNT３０に入力されると、ア
ドレス制御部３３０は当該アドレスＡ２に付加さ
れているID情報中のフラグＦによつてメモリ３
１０，３２０のいずれか一つを選択する。この場
合、フラグＦは対応するアドレスがデータ転送ア
ドレスであることを示しており、アドレス制御部
３３０はメモリ３２０を選択する。以後の動作に
ついてはCCB格納先頭仮想アドレスＡ１の場合
と同様であり、メモリ３２０のID２とID３との
連結情報で示されるアドレス位置にはデータ転送
領域先頭仮想アドレスＡ２が格納され、CH６０
には相対アドレスが“０”（番地）にされたアド
レス情報が転送されることになる。そして、CH
６０がこのアドレス情報を用い、CCBで指定さ
れるデータ転送量だけを意識してMM１０と例え
ばIO７０1との間のデータ転送を行なうことは、
前述したCCB読み出しの例から容易に理解され
よう。
このように本実施例によれば、入出力動作に関
し、仮想アドレスを意識するのはSCNT４０に接
続されるDCNT３０であり、それより下位の機
器IOP５０1〜５０ｍ，CH６０，Ｉ／Ｏ７０1〜
７０ｎ）は仮想アドレスを意識する必要がない。
そして、これら下位の機器はどの入出力動作に対
しても常に０番地からの転送とすることができる
ため、特にCH６０は転送量だけを意識するだけ
で良い。このため、例えばCPU２０やSCNT４
０のアーキテクチヤの変化はDCNT３０だけで
吸収でき、DCNT３０より下位の機器にこの種
の変化の影響が波及することはなくなる。また、
仮想アドレスは一般に実アドレスに比べてそのビ
ツト長が長くなるが、本実施例では入出力バス８
０，９０1〜９０ｍを往来するアドレスは相対ア
ドレスであつて仮想アドレスではないため、入出
力バス内のアドレスバスのビツト長としては一連
の入出力処理の最大転送サイズに見合つた相対ア
ドレス長があればよい。したがつて入出力バス８
０，９０1〜９０ｍやCH６０に接続される機器や
そのインタフエース部分のハードウエア量を削減
することができる。
し、仮想アドレスを意識するのはSCNT４０に接
続されるDCNT３０であり、それより下位の機
器IOP５０1〜５０ｍ，CH６０，Ｉ／Ｏ７０1〜
７０ｎ）は仮想アドレスを意識する必要がない。
そして、これら下位の機器はどの入出力動作に対
しても常に０番地からの転送とすることができる
ため、特にCH６０は転送量だけを意識するだけ
で良い。このため、例えばCPU２０やSCNT４
０のアーキテクチヤの変化はDCNT３０だけで
吸収でき、DCNT３０より下位の機器にこの種
の変化の影響が波及することはなくなる。また、
仮想アドレスは一般に実アドレスに比べてそのビ
ツト長が長くなるが、本実施例では入出力バス８
０，９０1〜９０ｍを往来するアドレスは相対ア
ドレスであつて仮想アドレスではないため、入出
力バス内のアドレスバスのビツト長としては一連
の入出力処理の最大転送サイズに見合つた相対ア
ドレス長があればよい。したがつて入出力バス８
０，９０1〜９０ｍやCH６０に接続される機器や
そのインタフエース部分のハードウエア量を削減
することができる。
なお、前記実施例において、CCB内における
データ転送領域先頭仮想アドレスＡ２の位置はあ
らかじめ定められており、したがつてCCB読み
出しにおいて当該アドレスＡ２がDCNT３０に
入力されたことの判断はDCNT３０（内のアド
レス制御部３３０）自身で行なうことができる。
また、前記実施例ではアドレス記憶部３００が２
つのメモリ３１０，３２０を有している場合につ
いて説明したが、１つのメモリだけでもよい。こ
の場合には、アドレス情報中のID２，Ｆ，ID３
の連結情報が当該メモリに対するアドレスとな
る。更に前記実施例は仮想記憶システムに実施し
た場合であつたが、仮想記憶を採用しないシステ
ムにも適用できることは勿論である。この場合に
は、仮想アドレスの代りに論理アドレス或いは物
理アドレスが用いられる。
データ転送領域先頭仮想アドレスＡ２の位置はあ
らかじめ定められており、したがつてCCB読み
出しにおいて当該アドレスＡ２がDCNT３０に
入力されたことの判断はDCNT３０（内のアド
レス制御部３３０）自身で行なうことができる。
また、前記実施例ではアドレス記憶部３００が２
つのメモリ３１０，３２０を有している場合につ
いて説明したが、１つのメモリだけでもよい。こ
の場合には、アドレス情報中のID２，Ｆ，ID３
の連結情報が当該メモリに対するアドレスとな
る。更に前記実施例は仮想記憶システムに実施し
た場合であつたが、仮想記憶を採用しないシステ
ムにも適用できることは勿論である。この場合に
は、仮想アドレスの代りに論理アドレス或いは物
理アドレスが用いられる。
以上詳述したように本発明のデータ制御装置に
よれば、入出力動作に関し、入出力機器側はデー
タ転送を意識するだけでよいので、CPUのアー
キテクチヤの変化の影響を受けないで済む。
よれば、入出力動作に関し、入出力機器側はデー
タ転送を意識するだけでよいので、CPUのアー
キテクチヤの変化の影響を受けないで済む。
また本発明によれば入出力インタフエース部な
どにおけるハードウエア量が削減できる。
どにおけるハードウエア量が削減できる。
第１図は本発明の一実施例を示すシステム構成
図、第２図乃至第４図は上記実施例で適用される
アドレス情報のフオーマツトを示す図、第５図は
上記実施例におけるデータ制御装置の構成を示す
図、第６図はチヤネル制御ブロツク（CCB）の
要部のフオーマツトを示す図である。 １０…主記憶装置（MM）、２０…演算制御部
（CPU）、３０…データ制御装置（DCNT）、６０
…入出力チヤネル（CH）、７０1〜７０ｎ…入出
力機器（Ｉ／Ｏ）、８０，９０1〜９０ｍ…入出力
バス、３００…アドレス記憶部（アドレスメモ
リ）、３３０…アドレス制御部。
図、第２図乃至第４図は上記実施例で適用される
アドレス情報のフオーマツトを示す図、第５図は
上記実施例におけるデータ制御装置の構成を示す
図、第６図はチヤネル制御ブロツク（CCB）の
要部のフオーマツトを示す図である。 １０…主記憶装置（MM）、２０…演算制御部
（CPU）、３０…データ制御装置（DCNT）、６０
…入出力チヤネル（CH）、７０1〜７０ｎ…入出
力機器（Ｉ／Ｏ）、８０，９０1〜９０ｍ…入出力
バス、３００…アドレス記憶部（アドレスメモ
リ）、３３０…アドレス制御部。
Claims (1)
- 【特許請求の範囲】 １ 入出力機器と主記憶装置との間のデータ転送
制御を行なう複数の入出力チヤネルを備えたシス
テムにおいて、 上記主記憶装置のデータ転送領域の起点を示す
第１先頭アドレス並びに同データ転送領域を対象
とするデータ転送制御を行なう入出力チヤネルの
識別情報を含むチヤネル制御ブロツクが格納され
ている上記主記憶装置の領域の先頭位置を示す第
２先頭アドレスを含みCPUから出力される入出
力開始命令にもとづき、第１の領域内の上記識別
情報によつて示される位置に上記第２先頭アドレ
スが保持され、上記入出力開始命令に従つて上記
主記憶装置から読出される上記チヤネル制御ブロ
ツクにもとづき、第２の領域内の上記識別情報に
よつて示される位置に上記第１先頭アドレスが保
持されるアドレスメモリと、 上記入出力チヤネルによる上記主記憶装置への
メモリアクセスに際し、上記入出力チヤネルから
転送される上記識別情報、相対アドレスおよび上
記チヤネル制御ブロツクに関するアドレスか否か
を示すフラグ情報を受け、上記フラグ情報によつ
て上記チヤネル制御ブロツクに関するアドレスで
あることが示されている場合には上記識別情報に
よつて示される上記アドレスメモリの上記第１の
領域の位置から上記第２先頭アドレスを読み出
し、上記フラグ情報によつて上記チヤネル制御ブ
ロツクに関するアドレスでないことが示されてい
る場合には上記識別情報によつて示される上記ア
ドレスメモリの上記第２の領域の位置から上記第
１先頭アドレスを読み出し、この読み出した第１
または第２先頭アドレス並びに上記相対アドレス
から、上記主記憶装置に対する上記データ転送領
域またはチヤネル制御ブロツクのメモリアドレス
を生成するアドレス制御部と を具備することを特徴とするデータ制御装置。 ２ 上記アドレス制御部は、上記入出力開始命令
に応じて上記第２先頭アドレスを上記アドレスメ
モリに蓄えると共に入出力チヤネルに対し同アド
レスを“０”として出力する手段と、上記主記憶
装置から上記チヤネル制御ブロツクが読み出され
た際に上記第１先頭アドレスを上記アドレスメモ
リに蓄えると共に入出力チヤネルに対し同アドレ
スを“０”として出力する手段とを備えているこ
とを特徴とする特許請求の範囲第１項記載のデー
タ制御装置。 ３ 上記フラグ情報が上記入出力開始命令および
チヤネル制御ブロツクにも含まれていることを特
徴とする特許請求の範囲第１項または第２項記載
のデータ制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109513A JPS58225422A (ja) | 1982-06-25 | 1982-06-25 | デ−タ制御装置 |
| US06/505,817 US4646230A (en) | 1982-06-25 | 1983-06-20 | Data transfer control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109513A JPS58225422A (ja) | 1982-06-25 | 1982-06-25 | デ−タ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58225422A JPS58225422A (ja) | 1983-12-27 |
| JPH0122940B2 true JPH0122940B2 (ja) | 1989-04-28 |
Family
ID=14512164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57109513A Granted JPS58225422A (ja) | 1982-06-25 | 1982-06-25 | デ−タ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4646230A (ja) |
| JP (1) | JPS58225422A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5566313A (en) * | 1987-09-19 | 1996-10-15 | Hudson Soft Co., Ltd. | Apparatus for controlling the transfer of data |
| US5226140A (en) * | 1987-09-19 | 1993-07-06 | Hudson Soft Co., Ltd. | Apparatus for controlling the transfer of data |
| JP2612715B2 (ja) * | 1987-10-16 | 1997-05-21 | 株式会社日立製作所 | アドレスバス制御装置 |
| US5159686A (en) * | 1988-02-29 | 1992-10-27 | Convex Computer Corporation | Multi-processor computer system having process-independent communication register addressing |
| US5050070A (en) * | 1988-02-29 | 1991-09-17 | Convex Computer Corporation | Multi-processor computer system having self-allocating processors |
| JP2907451B2 (ja) * | 1989-08-31 | 1999-06-21 | キヤノン株式会社 | ダイレクトメモリアクセス方法および装置 |
| JP2829091B2 (ja) * | 1990-04-19 | 1998-11-25 | 株式会社東芝 | データ処理システム |
| JPH04163655A (ja) * | 1990-10-26 | 1992-06-09 | Mitsubishi Electric Corp | 入出力装置 |
| US5367639A (en) * | 1991-12-30 | 1994-11-22 | Sun Microsystems, Inc. | Method and apparatus for dynamic chaining of DMA operations without incurring race conditions |
| US5377337A (en) * | 1993-06-08 | 1994-12-27 | International Business Machines Corporation | Method and means for enabling virtual addressing control by software users over a hardware page transfer control entity |
| JPH07104996A (ja) * | 1993-10-05 | 1995-04-21 | Kofu Nippon Denki Kk | マイクロプログラム制御装置 |
| US7636857B2 (en) * | 2004-05-24 | 2009-12-22 | Interdigital Technology Corporation | Data-mover controller with plural registers for supporting ciphering operations |
| US7805589B2 (en) * | 2006-08-31 | 2010-09-28 | Qualcomm Incorporated | Relative address generation |
| JP5276173B2 (ja) * | 2008-08-15 | 2013-08-28 | エルエスアイ コーポレーション | ニア・コードワードのｒｏｍリスト復号 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5096148A (ja) * | 1973-12-24 | 1975-07-31 | ||
| JPS52137223A (en) * | 1976-05-12 | 1977-11-16 | Hitachi Ltd | Address expansion system of channel |
| JPS5358731A (en) * | 1976-11-08 | 1978-05-26 | Mitsubishi Electric Corp | Memory address extension method |
| JPS55157027A (en) * | 1979-05-25 | 1980-12-06 | Matsushita Electric Ind Co Ltd | Input and output transfer control unit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4092715A (en) * | 1976-09-22 | 1978-05-30 | Honeywell Information Systems Inc. | Input-output unit having extended addressing capability |
| US4133030A (en) * | 1977-01-19 | 1979-01-02 | Honeywell Information Systems Inc. | Control system providing for the transfer of data in a communications processing system employing channel dedicated control blocks |
| US4156932A (en) * | 1977-07-05 | 1979-05-29 | Honeywell Information Systems Inc. | Programmable communications controller |
| US4155119A (en) * | 1977-09-21 | 1979-05-15 | Sperry Rand Corporation | Method for providing virtual addressing for externally specified addressed input/output operations |
-
1982
- 1982-06-25 JP JP57109513A patent/JPS58225422A/ja active Granted
-
1983
- 1983-06-20 US US06/505,817 patent/US4646230A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5096148A (ja) * | 1973-12-24 | 1975-07-31 | ||
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Also Published As
| Publication number | Publication date |
|---|---|
| US4646230A (en) | 1987-02-24 |
| JPS58225422A (ja) | 1983-12-27 |
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