JP2503059B2

JP2503059B2 - 異種バス間接続装置

Info

Publication number: JP2503059B2
Application number: JP63269520A
Authority: JP
Inventors: 正之須藤
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-10-27
Filing date: 1988-10-27
Publication date: 1996-06-05
Anticipated expiration: 2011-06-05
Also published as: JPH02116945A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、中央処理装置及び記憶装置が接続されてい
る一方のバスと、複数の入出力装置が接続されている他
方のバスとを相互に接続する異種バス間接続装置に関す
る。

（従来の技術）コンピュータシステムは、主記憶装置等の記憶容量の
増大や新たな機能の追加等により各種の改良が加えられ
ており、それに伴って入出力制御装置や入出力チャネル
等の入出力系装置（以下、入出力装置と称す）に主記憶
装置等のメモリ空間のサポートやアドレス変換機能等を
付加することが多くなってきている。

そして、このように新たなコンピュータシステムが開
発された場合には該システムに今まで使用していた入出
力装置を接続し、使用することが要求される。

第７図は新たなコンピュータシステムと以前のコンピ
ュータシステムとの従来の接続構成を示す図である。こ
の第７図において、１は新たなコンピュータシステムを
示し、このコンピュータシステム１は中央処理装置（以
下、CPUと称す）２と、このCPU2にシステムバス３を介
して接続されている複数の入出力装置4₁〜4_n及び主記憶
装置５とから成る。

一方、以前のコンピュータシステム６はCPU7と、この
CPU7に入出力バス８を介して接続されている複数の入出
力装置9₁〜9_m及び主記憶装置10とから成る。

そして、CPU2とCPU7とはアダプタ装置11にて相互に接
続されている。

以上の従来の接続構成は、新たなコンピュータシステ
ム１のCPU2より出力した入出力命令をアダプタ装置11を
介して以前のコンピュータシステム６のCPU7に送出し、
該CPU7にて入出力装置9₁〜9_mを制御してデータの入出力
処理を行なう、間接メモリアクセス方式を採用してい
る。

しかし、この間接メモリアクセス方式ではCPU1からの
入出力命令をそのままCPU7の入出力命令として利用する
ことができない上に、新たなコンピュータシステム１側
にはCPU7に入出力処理を依頼する特別なソフトウェアが
必要となり、かつ以前のコンピュータシステム６側には
これを受け取って処理する他の特別なソフトウェアが必
要となってしまう。また、両システム1,6をアダプタ装
置11を介して単に接続するだけなので、システム全体の
規模が大きくなってしまう他の欠点も生じる。

そこで、新たなコンピュータシステムにアダプタ装置
11を介して以前の入出力装置を直接的に接続することが
行なわれている。第８図は直接的な接続構成を示し、ア
ダプタ装置11には入出力バス８を介して以前の入出力装
置9₁〜9_mが接続されている。

このように、以前の入出力装置を直接的に接続する場
合にはアダプタ装置11に、新たなコンピュータシステム
での入出力制御方式と以前のコンピュータシステムでの
入出力制御方式とを相互に変換する方式変換機能を付加
することが要求される。

特に、新たなコンピュータシステム１ではCPU2の負荷
を軽減するため、入出力装置4₁〜4_nが直接的にメモリア
ドレスを算出し得るようにアドレス演算機能（チャネル
動的アドレス変換機能）を該装置4₁〜4_nに付加し、主記
憶装置５に対してデータを直接的にアクセスするように
しているが、以前のコンピュータシステムの入出力装置
9₁〜9_mはこのような機能を有していないことが多い。従
って、上述したように、アダプタ装置11に入出力装置9₁
〜9_mを直接的に接続する場合にはアダプタ装置11にチャ
ネル動的アドレス変換機構を付加し、各入出力装置9₁〜
9_mに直接的にメモリをアクセスさせる（以下、直接メモ
リアクセス方式と称す）ことが行なわれている。

ところで、第９図は直接メモリアクセス方式を説明す
るための構成図であり、CPU2と入出力装置4₁等はプログ
ラムバス12にて接続され、主記憶装置５と入出力装置4₁
等は直接メモリアクセスバス（以下、DMAバスと称す）1
3にて接続されている。

第10図（Ａ）はDMAバス13の構成図であり、バス使用
要求線13a、バス使用許可線13b、アドレス送出線13c、
リード／ライト線13d、メモリ応答線13e、メモリアクセ
スデータ線13f及びメモリアクセスアドレス線13gを含ん
でいる。第10図（Ｂ）はメモリアクセス時のタイミング
チャートである。

第11図はCPU2の出力する入出力命令の内容を示し、14
は入出力コマンド（以下、CFと称す）、15はデータアド
レス（以下、DAと称す）、16はデータバイトカウント値
（以下、BCと称す）である。

さて、CPU2が第11図で示す入出力命令をプログラムバ
ス12を介して入出力装置4₁に送出すると、入出力装置4₁
は主記憶装置５のDA15で指定されたアドレスよりBC16で
指定された語（バイト）数だけデータをアクセスする。
即ち、第10図（Ｂ）で示すように、入出力装置4₁はバス
使用要求線13aを介してバス使用要求をCPU2に行ない、C
PU2はバス使用が可能であると判断すると、バス使用許
可線13bを介して入出力装置4₁にバス使用許可を行な
う。これによりDMAバス13の使用を獲得する。

次に、アドレス送出線13cにアドレスストローブ信号
が出力された時点で、メモリアクセスアドレス線13gを
介してDA15を主記憶装置５に出力する。また、リード／
ライト線13dにリード／ライトストローブ信号を出力し
てメモリ応答線13eにメモリ応答信号が送られてくる
と、入出力装置4₁は主記憶装置５よりアドレスに対応す
るデータを読み出し若しくはデータを書き込む。

（発明が解決しようとする課題）このように、チャネル動的アドレス変換機能を有する
入出力装置にて直接メモリアクセスを行なう場合には、
上記したように、DA15とデータとを単に転送するだけで
よく、いずれの入出力装置にてアクセスされているか否
かは問題とならない。しかし、アダプタ装置11に該機能
を付加し、アダプタ装置11にて複数の以前の入出力装置
9₁〜9_mを代行させて直接メモリアクセスを行なうだけで
は、アダプタ装置11がいずれの入出力装置からのアクセ
ス要求であるかを認識することができないので、入出力
装置を並行動作させることができなかった。

本発明はこのような点を解決するためになされたもの
で、チャネル動的アドレス変換機能を有する上にいずれ
の入出力装置からのアクセス要求であるかを確実に認識
する機能を有する異種バス間接続装置を提供することを
目的とする。

（課題を解決するための手段）本発明の異種バス間接続装置は、中央処理装置と主記
憶装置と第１の入出力装置とが共通接続されたシステム
バスに、該システムバスとは構成が異なる入出力バスを
介して第２の入出力装置を接続するものであり、第１の
入出力装置への入出力命令と同一形式の入出力命令をシ
ステムバス介して入力し、該入出力命令を第２の入出力
装置に適合するように変換して入出力バスに出力する。
なお、入出力命令は入出力装置への命令の種類を示す入
出力コマンド（CF）と主記憶装置の記憶位置を示すデー
タアドレス（DA）と転送データ量を示すデータバイトカ
ウント（BC）とにより構成されている。

このような本発明の異種バス間接続装置は、システム
バスに接続されたシステムバスインタフェース制御部を
有し、そこから第２の入出力装置への入出力命令を受信
する。

また、複数のデータブロックに区分されたデータバッ
ファを有し、このデータブロックに主記憶装置からのデ
ータまたは第２の入出力装置からのデータを記憶する。

さらに、このデータバッファを管理するためにデータ
ブロック管理テーブルを有し、データブロックの記憶位
置を示すバンク（BNK）とデータブロックの使用／未使
用を示すフラグとによりデータブロックを管理してい
る。

さらに、入出力命令のデータアドレス（DA）を変換す
るためにアドレス変換部を有し、上述のデータブロック
管理テーブルはここに設けられている。そして、このア
ドレス変換部は、入出力命令を受信し、データブロック
管理テーブルを参照して未使用のデータブロックを割り
当てると共に、そのデータブロックに掛かる前記バンク
（BNK）を、そのデータブロックのデータアドレス（DA
（ｄ））に付加して新たなデータアドレス（EDA
（ｄ））として出力する。

さらに、入出力命令を入出力バスに出力するためにプ
ログラムバスインタフェース部（PBI）を有し、システ
ムバスを介して入力された入出力命令の中の入出力コマ
ンド（CF）とデータバイトカウント（BC）、および上述
のアドレス変換部で生成された新たなデータアドレス
（EDA（ｄ））を新たな入出力命令として入出力バスに
出力する。

このように、本発明では、システムバスを介して入力
された入出力命令はアドレス変換部でデータアドレスが
変換（EDA（ｄ））された後、プログラムバスインタフ
ェース部（PBI）を介して入出力バスに出力される。こ
の時のデータアドレスは、この入出力命令に対応して割
り当てられたデータバッファにおける所定のデータブロ
ックであり、このデータブロックを介して異種バス間で
データ転送が行われる。

そして、このデータ転送のために、データバッファか
らのデータを第２の入出力装置へ、第２の入出力装置か
らのデータをデータバッファへと直接出力する直接メモ
リアクセスインタフェース（DBI）部を有している。ま
た、システムバスを介して入力された入出力命令（CF、
DA、BC）と上述のバンク（BNK）とによって、主記憶装
置からデータを読み出してバンク（BNK）で指定される
データブロックに該データを書込み、またはバンク（BN
K）で指定されるデータブロックからデータを読み出し
て主記憶装置に書込むメモリアクセス制御部を有してい
る。

（作用）以上のように、本発明では、第１の入出力装置への入
出力命令と第２の入出力装置への入出力命令は同一形式
であり、システムバスを介してこの同一形式の入出力命
令を受信する。受信した入出力命令はアドレス変換部で
データアドレスが変換（EDA（ｄ））された後、プログ
ラムバスインタフェース部（PBI）を介して入出力バス
に出力される。この時のデータアドレスは、この入出力
命令に対応して割り当てられたデータバッファにおける
所定のデータブロックであり、このデータブロックを介
して異種バス間でデータ転送が行われる。

入出力バスを介して入出力命令を受信した第２の入出
力装置は、自分に割り当てられたデータブロックを介し
て主記憶装置からデータを読み出し、あるいは主記憶装
置へデータを書き込む。

本発明では、第１の入出力装置への入出力命令と第２
の入出力装置への入出力命令は同一形式であり、入出力
命令を変換するための特別なソフトウェアを必要としな
い。また、データブロックは複数に分割されており、し
かも未使用のデータブロックは、どの入出力装置でも使
用できるので、入出力動作を並行して行うことができ
る。

（実施例）以下、本発明の実施例を図面を参照して詳細に説明す
る。

第１図は本発明に係る異種バス間接続装置のブロック
図である。この第１図において、20は本発明装置を示
し、システムバスインタフェース制御部（以下、SBI部
と称す）21を備えている。このSBI部21はシステムバス
３を介してCPU2（第５図参照）からの入出力命令を受信
する。第６図はCPU2からの入出力命令を説明する図であ
り、該命令は入出力コマンド（CF）30、データバイトカ
ウント値（BC）31及びデータアドレス（DA）32を含んで
いる。SBI部21は入出力命令を受信すると、CF30,DA32及
びBC31をメモリアクセス制御部（以下、MACと称す）22
へ転送すると同時にCF30とBC31をアドレス変換制御部23
へ転送する。アドレス変換制御部23は後述するように、
メモリ領域を入出力装置9₁〜9_mのいずれかに割り付ける
制御を行なった後、アドレス変換した入出力命令をプロ
グラムバスインタフェース制御部（以下、PBIと称す）2
4に転送する。PBI24はプログラムバス33を介してこの入
出力命令を対応する入出力装置へ送出すると共に入出力
装置からの割込み信号を受信し、アドレス変換制御部23
に割込みを通知する。

また、本発明の異種バス間接続装置20は直接メモリア
クセスインタフェース制御部（以下、DBIと称す）25を
備えている。このDBI部25は入出力装置からの直接メモ
リアクセスを受信し、読み出しの場合データバッファ26
より該当するデータを読み出して対応する入出力装置に
送出し、又書き込みの場合入出力装置からのデータをデ
ータバッファ26に書き込む。また、このDBI部25は入出
力装置の入出力処理が終了し、入出力装置よりチャネル
状態信号（CSW）が供給されてきた場合この信号をアド
レス変換制御部23に送出し、入出力処理が正常に行なわ
れたか否かを判定させる。

さて、第２図はデータバッファ26の構成図である。即
ち、このデータバッファ26はデータメモリ27を備え、こ
のデータメモリ27は４つのブロックB₀〜B₃（メモリ領
域）に分けられており、両方向で入出力が可能な２ポー
ト型のメモリより形成されている。各ブロックB₀〜B₃の
ポートには分配スイッチとしてのマルチプレクサ28A,28
Bが接続されている。

一方、上記アドレス変換制御部23は、第３図に示すデ
ータブロック管理テーブルを備えている。このデータブ
ロック管理テーブルにおいて、テーブルブロック番号０
〜３はデータメモリ27の各ブロックB₀〜B₃を概念的に示
し、データのブロックバンク（BNK）は各ブロックB₀〜B
₃を各メモリ領域として識別するための識別データとし
て用いられ、２ビット構成を有している。つまり、ブロ
ックB₀には「0,0」が、ブロックB₁には「0,1」が、ブロ
ックB₂には「1,0」が、又ブロックB₃には「1,1」がそれ
ぞれ対応している。また、データアドレスDA（ｄ）は各
ブロックB₀〜B₃のデータを格納するアドレスを示し、例
えば、16ビット構成を有している。更に、メモリ領域
「00000h〜0FFFFh」等は各ブロックB₀〜B₃の始まりから
終わりまでの全アドレスを示している。また、フラグは
「１」がメモリ領域（ブロックB₀等）の使用中、即ち、
いずれかの入出力装置にメモリ領域を割り付けているこ
とを示し、フラグ「０」は入出力処理が終了してメモリ
領域の使用が解除されたことを示している。

以上の構成を有する本発明の異種バス間接続装置20
は、第１図及び第５図に示すように、MAC部22とSBI部21
側がシステムバス３に接続され、PBI部24及びDBI部25側
が入出力バス８に接続されている。そして、この入出力
バス８には複数の以前の入出力装置9₁〜9_mが接続されて
いる。

尚、入出力バス８は、第１図で示すプログラムバス33
とDMAバス34を含んでいる。

次に、本発明の異種バス間接続装置20の入出力処理動
作を説明する。

CPU2がCF30,BC31,DA32を含む入出力命令（第６図参
照）を出力すると、SBI部21はこの入出力命令をシステ
ムバス３を介して受信し、CF30,BC31,をアドレス変換制
御部23へ転送すると同時にCF30とDA32とBC31をMAC部22
へ転送する。

次に、アドレス変換制御部23はフラグを検索し、フラ
グ「０」の未使用のブロック、例えばブロックB₀を選択
し、このブロックB₀の先頭アドレスからアクセスを開始
するように起動時常に“0"のデータアドレスDA（ｄ）に
対応するBNK「0,0」を付加し、このアドレスEDA（ｄ）
（DA（ｄ）＋BNK「0,0」をCF30及びBC31と共にPBI部24
にアドレス変換した入出力命令として転送する。第４図
はこのアドレス変換した入出力命令を示しており、先頭
の２ビットにBNK「0,0」が付加されたアドレスEDA
（ｄ）と、BC31及びCF30とから成っている。また、この
アドレス変換制御部23はBNK「0,0」をMAC部22へも転送
し、かつSBI部21より転送されてきたDA32及びBC31をそ
のまま保持する。

次いで、PBI部24は転送されてきた入出力命令をCPU2
にて指定されたいずれかの入出力装置、例えば、入出力
装置9_mに送出する。この入出力命令を受信した入出力装
置9_mはDA（ｄ）で指定されたブロックB₀のアドレスから
BC31で指定された語数だけ、アクセスを開始する。即
ち、入出力装置9_mはDA（ｄ）にブロックB₀を示すBNK
「0,0」を付加し、かつCF30,BC31をDBI部25に出力す
る。

DBI部25はこのアクセスにより、CF30が読み出しであ
ればデータバッファ26のデータメモリ27よりBNK「0,0」
で示されるブロックB₀のアドレスDA（ｄ）より該当する
データを読み出して入出力装置9_mにこのデータを出力す
る。また、CF30が書き込みであれば上記ブロックB₀のア
ドレスDA（ｄ）に入出力装置9_mからのデータを書き込
む。即ち、BNK「0,0」をデータバッファ26に入力する
と、第２図に示すように、マルチプレクサ28Bがブロッ
クB₀を選択するので、DBI部25はデータの読み出し若し
くは書き込み動作を行なうだけでよい。

また、MAC部22はSBI部21より転送されてきたDA32,BC3
1及びアドレス変換制御部23より転送されてきたBNK「0,
0」によって、読み出しであれば主記憶装置５より読み
出したデータをブロックB₀のアドレスDA（ｄ）に格納
し、又書き込みであればこのブロックB₀のアドレスDA
（ｄ）よりデータを読み取って主記憶装置５に書き込
む。この場合にもBNK「0,0」にてマルチプレクサ28Aが
ブロックB₀を自動的に選択する。

CPU2より他の入出力命令が出力された場合には同様に
アドレス変換制御部23にてBNK「0,1」，「1,0」又は
「1,1」がDA（ｄ）に付加され、他のブロックB₁,B₂,B₃
のいずれかが他の入出力装置に割り当てられ、かつアド
レス変換されてBNKを含む入出力命令が対応する入出力
装置に送出される。従って、本実施例ではブロックB₀〜
B₃の数、即ち、４つのメモリ領域を入出力装置に割り付
けることができるので、４台の入出力装置を並行動作さ
せることができる。

尚、識別データとしては各メモリ領域を識別できるも
のであればよいのは勿論である。

（発明の効果）以上説明したように、本発明では、第１の入出力装置
への入出力命令と第２の入出力装置への入出力命令は同
一形式である。したがって、入出力命令を変換するため
の特別なソフトウェアを必要としない。

また、本発明では、入出力命令を受信すると、未使用
のデータブロックを探し、そのデータブロックをデータ
転送のために割り当てる。次いで、他の入出力命令を受
信すると、同様に未使用のデータブロックを探し、その
データブロックをデータ転送のために割り当てる。した
がって、未使用のデータブロックがあれば、他の入出力
命令を実行することが出来、入出力動作を並行して行う
ことがきる。そのため、チャネル動的変換機能を有しな
い以前の入出力装置であっても該機能を含む入出力動作
を備えるコンピュータシステムにおいて並行動作させる
ことができる。

【図面の簡単な説明】

第１図は本発明に係る異種バス間接続装置のブロック
図、第２図は本発明に係るデータバッファの構成図、第
３図は本発明のデータブロック管理テーブルを示す図、
第４図はアドレス変換した入出力命令を示す図、第５図
は第１図の装置を用いた直接メモリアクセス方式の接続
構成を示す図、第６図は第５図で示すCPUの入出力命令
を示す図、第７図は間接メモリアクセス方式の接続構成
を示す図、第８図は従来の直接メモリアクセス方式の接
続構成を示す図、第９図は直接メモリアクセス方式を説
明する図、第10図（Ａ），（Ｂ）はDMAバスの構成を示
す図と第９図で示す直接メモリアクセス方式のタイミン
グチャート、第11図は第９図で示すCPUの入出力命令を
示す図である。２……CPU、9₁〜9_m……以前の入力装置、 21……SBI部、22……MAC部、 23……アドレス変換制御部、24……PBI部、 25……DBI部、26……データバッファ、 28A,28B……マルチプレクサ、 B₀〜B₃……ブロック。

Claims

(57)【特許請求の範囲】

【請求項１】中央処理装置と主記憶装置と第１の入出力
装置とが共通接続されたシステムバスに、該システムバ
スとは構成が異なる入出力バスを介して第２の入出力装
置を接続すると共に、前記第１の入出力装置への入出力
命令と同一形式の入出力命令を前記システムバス介して
入力し、該入出力命令を前記第２の入出力装置に適合す
るように変換して前記入出力バスに出力する異種バス間
接続装置であって、前記入出力命令は前記入出力装置へ
の命令の種類を示す入出力コマンド（CF）と前記主記憶
装置の記憶位置を示すデータアドレス（DA）と転送デー
タ量を示すデータバイトカウント（BC）とにより構成さ
れた異種バス間接続装置において、前記システムバスに接続され、前記第２の入出力装置へ
の入出力命令を受信するシステムバスインタフェース制
御部と、複数のデータブロックに区分され、該データブロックに
前記主記憶装置からのデータまたは前記第２の入出力装
置からのデータを記憶するデータバッファと、前記データバッファにおけるデータブロックの記憶位置
を示すバンク（BNK）とデータブロックの使用／未使用
を示すフラグとによりデータブロックを管理するデータ
ブロック管理テーブルを備え、前記入出力命令を受信す
ると、該データブロック管理テーブルを参照して未使用
のデータブロックを割り当てると共に、そのデータブロ
ックに掛かる前記バンク（BNK）を、そのデータブロッ
クのデータアドレス（DA（ｄ））に付加して新たなデー
タアドレス（EDA（ｄ））として出力するアドレス変換
部と、前記システムバスを介して入力された入出力命令の中の
入出力コマンド（CF）とデータバイトカウント（BC）、
および前記新たなデータアドレス（EDA（ｄ））を新た
な入出力命令として前記入出力バスに出力するプログラ
ムバスインタフェース部（PBI）と、前記データバッファからのデータを前記第２の入出力装
置へ、前記第２の入出力装置からのデータを前記データ
バッファへと直接出力する直接メモリアクセスインタフ
ェース（DBI）部と、前記システムバスを介して入力された入出力命令（前記
CF、DA、BC）と前記バンク（BNK）とによって、主記憶
装置からデータを読み出してバンク（BNK）で指定され
るデータブロックに該データを書込み、またはバンク
（BNK）で指定されるデータブロックからデータを読み
出して主記憶装置に書込むメモリアクセス制御部とを有することを特徴とする異種バス間接続装置。