JP3057754B2 - メモリ回路および分散処理システム - Google Patents
メモリ回路および分散処理システムInfo
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- JP3057754B2 JP3057754B2 JP2318239A JP31823990A JP3057754B2 JP 3057754 B2 JP3057754 B2 JP 3057754B2 JP 2318239 A JP2318239 A JP 2318239A JP 31823990 A JP31823990 A JP 31823990A JP 3057754 B2 JP3057754 B2 JP 3057754B2
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- data
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ回路および分散処理システムに関し、
特に分散処理用プロセッサに使用するメモリ回路および
このメモリ回路を用いた分散処理システムに関する。
特に分散処理用プロセッサに使用するメモリ回路および
このメモリ回路を用いた分散処理システムに関する。
〔従来の技術〕 従来のマルチプロセッサによる分散処理では、第３図
に示すように、共有メモリ32を介して複数台（第３図で
は２台）のプロセッサ31,33を接続し、各プロセッサの
処理の為の入力データ及び演算結果等の出力データをひ
とつの共有メモリ32に記憶し、各プロセッサ31,33から
直接読み出すことによって共有している。各プロセッサ
31,33からは、書込要求信号S1,読出要求信号S2,アドレ
ス信号S3,データ信号S4によって共有メモリ32を各プロ
セッサ専用のメモリと同じように他プロセッサを意識す
ることなく使用できる。
に示すように、共有メモリ32を介して複数台（第３図で
は２台）のプロセッサ31,33を接続し、各プロセッサの
処理の為の入力データ及び演算結果等の出力データをひ
とつの共有メモリ32に記憶し、各プロセッサ31,33から
直接読み出すことによって共有している。各プロセッサ
31,33からは、書込要求信号S1,読出要求信号S2,アドレ
ス信号S3,データ信号S4によって共有メモリ32を各プロ
セッサ専用のメモリと同じように他プロセッサを意識す
ることなく使用できる。
一方、第４図に示すように複数台のプロセッサが送受
信回路を使用して互いにデータを交換し合い分散処理を
することもある。この時、通常、送受信データを一時蓄
えておくためのバッファメモリ42,45が使用され、各プ
ロセッサ41,46は、バッファメモリ42,45に対して送信デ
ータを書き、また、受信データを読出す。バッファメモ
リ42,45のデータを送信し、また、受信したデータをバ
ッファメモリ42,45に書込むために、プロセッサ41,46は
送受信制御信号S45によって送受信回路43,44に制御す
る。送受信回路43,44間で交換する送受信信号S46は、送
信データの他に、送受信のための先頭アドレス値，デー
タワード数値を含んだデータブロック形式となる。
信回路を使用して互いにデータを交換し合い分散処理を
することもある。この時、通常、送受信データを一時蓄
えておくためのバッファメモリ42,45が使用され、各プ
ロセッサ41,46は、バッファメモリ42,45に対して送信デ
ータを書き、また、受信データを読出す。バッファメモ
リ42,45のデータを送信し、また、受信したデータをバ
ッファメモリ42,45に書込むために、プロセッサ41,46は
送受信制御信号S45によって送受信回路43,44に制御す
る。送受信回路43,44間で交換する送受信信号S46は、送
信データの他に、送受信のための先頭アドレス値，デー
タワード数値を含んだデータブロック形式となる。
第３図に示す共有メモリによる分散処理では、各プロ
セッサがひとつのメモリ回路と密に接続されている為、
物理的に接近している必要があり、分散処理システム構
成上の大きな制限となっていた。
セッサがひとつのメモリ回路と密に接続されている為、
物理的に接近している必要があり、分散処理システム構
成上の大きな制限となっていた。
一方、第４図に示すデータ送受信回路を用いた分散処
理では、データ送受信のためのバッファメモリとの書込
み，読出し処理及びデータ送受信処理が必要となり、各
プロセッサのデータ共有のためのプログラムが複雑であ
った。
理では、データ送受信のためのバッファメモリとの書込
み，読出し処理及びデータ送受信処理が必要となり、各
プロセッサのデータ共有のためのプログラムが複雑であ
った。
本発明のメモリ回路は、プロセッサから書込み及び読
出し可能なランダムアクセスメモリと、このランダムア
クセスメモリの書込みと同時に書込みアドレス値と書込
んだデータ値とを対にして一時保持する先入先出し型バ
ッファと、この先入先出し型バッファに保持されている
前記アドレス値及びデータ値を取り出し前記アドレス値
及びデータ値を含むメモリ書換情報として外部へ送信す
る送信回路と、前記メモリ書換情報と同一形式の情報を
外部から受信し外部からの書換情報である受信アドレス
値及び受信データ値を出力する受信回路と、前記受信ア
ドレス値及び受信データ値を対にして一時保持する受信
先入先出し型バッファと、この受信先入先出し型バッフ
ァに保持されている前記受信アドレス値及び受信データ
値を取り出し前記プロセッサからの書込み及び読出し動
作との競合を調停して前記受信アドレス値の指定する前
記ランダムアクセスメモリのアドレスへ前記受信データ
値を書き込むメモリ制御回路とを備えている。
出し可能なランダムアクセスメモリと、このランダムア
クセスメモリの書込みと同時に書込みアドレス値と書込
んだデータ値とを対にして一時保持する先入先出し型バ
ッファと、この先入先出し型バッファに保持されている
前記アドレス値及びデータ値を取り出し前記アドレス値
及びデータ値を含むメモリ書換情報として外部へ送信す
る送信回路と、前記メモリ書換情報と同一形式の情報を
外部から受信し外部からの書換情報である受信アドレス
値及び受信データ値を出力する受信回路と、前記受信ア
ドレス値及び受信データ値を対にして一時保持する受信
先入先出し型バッファと、この受信先入先出し型バッフ
ァに保持されている前記受信アドレス値及び受信データ
値を取り出し前記プロセッサからの書込み及び読出し動
作との競合を調停して前記受信アドレス値の指定する前
記ランダムアクセスメモリのアドレスへ前記受信データ
値を書き込むメモリ制御回路とを備えている。
また、本発明の分散処理システムは、複数のそれぞれ
請求項１記載のメモリ回路と、これらメモリ回路に１対
１に接続され前記送信回路及び受信回路を介して前記メ
モリ書換情報を相互交換することにより前記データ値を
共有するプロセッサとを備えている。
請求項１記載のメモリ回路と、これらメモリ回路に１対
１に接続され前記送信回路及び受信回路を介して前記メ
モリ書換情報を相互交換することにより前記データ値を
共有するプロセッサとを備えている。
次に本発明について図面を参照して説明する。
第１図は本発明のメモリ回路の一実施例であるメモリ
回路100のブロック図である。
回路100のブロック図である。
プロセッサ９はランダムアクセスメモリ１に対して、
書込命令信号S1,読出し命令信号S2,アドレス信号S3及び
データ信号S4を用いて、直接的に書込み及び読み出し動
作を行なう。プロセッサ９によってランダムアクセスメ
モリ１に書込まれたデータは、その書込番地のアドレス
値と対にして、アドレスFIFO3とデータFIFO4に保持され
る。これら２つのFIFO3,4へのラッチ制御は、メモリ制
御回路２から出力される書込信号S7によって、ランダム
アクセスメモリ１への書込みと同時に行なわれる。アド
レスFIFO3の中に保持されているアドレス値データが空
になるまで送信回路５に対して送信要求S9が出され、送
信回路５は制御信号S10によってFIFO3,4よりデータを取
り出し、アドレス値とデータ値を対にして含むメモリ書
換情報を送信信号６として送信する。
書込命令信号S1,読出し命令信号S2,アドレス信号S3及び
データ信号S4を用いて、直接的に書込み及び読み出し動
作を行なう。プロセッサ９によってランダムアクセスメ
モリ１に書込まれたデータは、その書込番地のアドレス
値と対にして、アドレスFIFO3とデータFIFO4に保持され
る。これら２つのFIFO3,4へのラッチ制御は、メモリ制
御回路２から出力される書込信号S7によって、ランダム
アクセスメモリ１への書込みと同時に行なわれる。アド
レスFIFO3の中に保持されているアドレス値データが空
になるまで送信回路５に対して送信要求S9が出され、送
信回路５は制御信号S10によってFIFO3,4よりデータを取
り出し、アドレス値とデータ値を対にして含むメモリ書
換情報を送信信号６として送信する。
外部のプロセッサのメモリ回路から受信信号５として
メモリ書換情報を入力する受信回路６は、受信アドレス
FIFO7と受信データFIFO8にそれぞれ受信アドレス値と受
信データを対にして保持させるように、ラッチ信号S11
を用いてFIFO7,8を制御する。受信アドレスFIFO7の中に
保持されている受信アドレス値のデータが空になるま
で、外部書込要求S12によってメモリ制御回路２に書込
要求が行なわれ、メモリ制御回路２は、プロセッサ９か
らの書込命信号S1,読出命令信号S2と調停をとって、受
信データFIFO8の中の受信データを受信アドレスFIFO7の
中のアドレス値で指定する番地へ書込む制御を行なう。
この時、受信データ及び受信アドレス値をFIFO8及び７
から取り出すため、メモリ制御回路２からFIFO7,8へ書
込許可信号S13を出力する。
メモリ書換情報を入力する受信回路６は、受信アドレス
FIFO7と受信データFIFO8にそれぞれ受信アドレス値と受
信データを対にして保持させるように、ラッチ信号S11
を用いてFIFO7,8を制御する。受信アドレスFIFO7の中に
保持されている受信アドレス値のデータが空になるま
で、外部書込要求S12によってメモリ制御回路２に書込
要求が行なわれ、メモリ制御回路２は、プロセッサ９か
らの書込命信号S1,読出命令信号S2と調停をとって、受
信データFIFO8の中の受信データを受信アドレスFIFO7の
中のアドレス値で指定する番地へ書込む制御を行なう。
この時、受信データ及び受信アドレス値をFIFO8及び７
から取り出すため、メモリ制御回路２からFIFO7,8へ書
込許可信号S13を出力する。
プロセッサ９からのメモリ回路100への書込み速度に
対し外部への送信速度が速い場合、アドレスFIFO3及び
データFIFO4はそれぞれ１段のバッファでも良い。ま
た、外部からの受信速度に対しプロセッサ９からのメモ
リ回路100への書込み動作及び読出し動作が速い場合、
受信アドレスFIFO7及び受信データFIFO8はそれぞれ１段
のバッファでも良い。これらの場合は各FIFOの深さが１
段になった場合に相当する。
対し外部への送信速度が速い場合、アドレスFIFO3及び
データFIFO4はそれぞれ１段のバッファでも良い。ま
た、外部からの受信速度に対しプロセッサ９からのメモ
リ回路100への書込み動作及び読出し動作が速い場合、
受信アドレスFIFO7及び受信データFIFO8はそれぞれ１段
のバッファでも良い。これらの場合は各FIFOの深さが１
段になった場合に相当する。
第２図は本発明の分散処理システムの一実施例のブロ
ック図である。
ック図である。
２台のプロセッサ21及び24は、それぞれが第１図に示
すメモリ回路100と同じであるメモリ回路22及び23と接
続されている。メモリ回路22及び23は互いに接続されて
いる。
すメモリ回路100と同じであるメモリ回路22及び23と接
続されている。メモリ回路22及び23は互いに接続されて
いる。
メモリ回路22の送信信号S6はメモリ回路23の受信信号
となり、逆にメモリ回路22の受信信号S5はメモリ回路23
の送信信号となっている。プロセッサ21が信号S1〜S4を
用いてメモリ回路22に書込んだデータは、送信信号S6と
して送出されてメモリ回路23の中にコピーが書込まれ、
プロセッサ24は制御信号S2〜S4を用いて読み出すことが
できる。プロセッサ24がメモリ回路23に書いたデータも
同様にプロセッサ21によってメモリ回路22から信号S2〜
S4を用いて読出すことができる。
となり、逆にメモリ回路22の受信信号S5はメモリ回路23
の送信信号となっている。プロセッサ21が信号S1〜S4を
用いてメモリ回路22に書込んだデータは、送信信号S6と
して送出されてメモリ回路23の中にコピーが書込まれ、
プロセッサ24は制御信号S2〜S4を用いて読み出すことが
できる。プロセッサ24がメモリ回路23に書いたデータも
同様にプロセッサ21によってメモリ回路22から信号S2〜
S4を用いて読出すことができる。
以上説明したように本発明は、１台のプロセッサの専
用のメモリ回路に書込んだデータのコピーが他のプロセ
ッサの専用のメモリ回路内にプログラムの介在なしに作
られることによって、各プロセッサ間でデータを共有す
ることができる。このことは、各プロセッサのプログラ
ムから見ると、論理的には共有メモリによる分散処理を
可能とし、物理的には各プロセッサの専用メモリ回路上
に分散して存在するデータのコピーによってデータを共
有することによって、ひとつの共有メモリに各プロセッ
サが直接接続されなければならなかった従来の問題点を
解決できる効果がある。また、送信回路及び受信回路を
用いた分散処理により各プロセッサでのデータ送受信の
ためのプログラム処理が全く不用となり、プログラムが
簡単になるという効果がある。
用のメモリ回路に書込んだデータのコピーが他のプロセ
ッサの専用のメモリ回路内にプログラムの介在なしに作
られることによって、各プロセッサ間でデータを共有す
ることができる。このことは、各プロセッサのプログラ
ムから見ると、論理的には共有メモリによる分散処理を
可能とし、物理的には各プロセッサの専用メモリ回路上
に分散して存在するデータのコピーによってデータを共
有することによって、ひとつの共有メモリに各プロセッ
サが直接接続されなければならなかった従来の問題点を
解決できる効果がある。また、送信回路及び受信回路を
用いた分散処理により各プロセッサでのデータ送受信の
ためのプログラム処理が全く不用となり、プログラムが
簡単になるという効果がある。
第１図は本発明のメモリ回路の一実施例のブロック図、
第２図は本発明の分散処理システムの一実施例のブロッ
ク図、第３図は従来技術による共有メモリを利用した分
散処理システムのブロック図、第４図は従来技術による
送受信回路を利用した分散処理システムのブロック図で
ある。 １……ランダムアクセスメモリ、２……メモリ制御回
路、３……アドレスFIFO、４……データFIFO、５……送
信回路、６……受信回路、７……受信アドレスFIFO、８
……受信データFIFO、９……プロセッサ、S1……書込命
令信号、S2……読出命令信号、S3……アドレス信号、S4
……データ信号、S5……受信信号、S6……送信信号、S7
……書込信号、S8……読出信号、S9……送信要求、S10
……制御信号、S11……ラッチ信号、S12……外部書込要
求、S13……書込許可。
第２図は本発明の分散処理システムの一実施例のブロッ
ク図、第３図は従来技術による共有メモリを利用した分
散処理システムのブロック図、第４図は従来技術による
送受信回路を利用した分散処理システムのブロック図で
ある。 １……ランダムアクセスメモリ、２……メモリ制御回
路、３……アドレスFIFO、４……データFIFO、５……送
信回路、６……受信回路、７……受信アドレスFIFO、８
……受信データFIFO、９……プロセッサ、S1……書込命
令信号、S2……読出命令信号、S3……アドレス信号、S4
……データ信号、S5……受信信号、S6……送信信号、S7
……書込信号、S8……読出信号、S9……送信要求、S10
……制御信号、S11……ラッチ信号、S12……外部書込要
求、S13……書込許可。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 聡 東京都港区芝５丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 昭60−563（ＪＰ，Ａ) 特開 平２−170258（ＪＰ，Ａ)
Claims (2)
- 【請求項１】プロセッサから書込み及び読出し可能なラ
ンダムアクセスメモリと、このランダムアクセスメモリ
の書込みと同時に書込みアドレス値と書込んだデータ値
とを対にして一時保持する先入先出し型バッファと、こ
の先入先出し型バッファに保持されている前記アドレス
値及びデータ値を取り出し前記アドレス値及びデータ値
を含むメモリ書換情報として外部へ送信する送信回路
と、前記メモリ書換情報と同一形式の情報を外部から受
信し外部からの書換情報である受信アドレス値及び受信
データ値を出力する受信回路と、前記受信アドレス値及
び受信データ値を対にして一時保持する受信先入出し型
バッファと、この受信先入先出し型バッファに保持され
ている前記受信アドレス値及び受信データ値を取り出し
前記プロセッサからの書込み及び読出し動作との競合を
調停して前記受信アドレス値の指定する前記ランダムア
クセスメモリのアドレスへ前記受信データ値を書き込む
メモリ制御回路とを備えたことを特徴とするメモリ回
路。 - 【請求項２】複数のそれぞれ請求項１記載のメモリ回路
と、これらメモリ回路に１対１に接続され前記送信回路
及び受信回路を介して前記メモリ書換情報を相互交換す
ることにより前記データ値を共有するプロセッサとを備
えたことを特徴とする分散処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318239A JP3057754B2 (ja) | 1990-11-22 | 1990-11-22 | メモリ回路および分散処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318239A JP3057754B2 (ja) | 1990-11-22 | 1990-11-22 | メモリ回路および分散処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04188350A JPH04188350A (ja) | 1992-07-06 |
| JP3057754B2 true JP3057754B2 (ja) | 2000-07-04 |
Family
ID=18096981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2318239A Expired - Lifetime JP3057754B2 (ja) | 1990-11-22 | 1990-11-22 | メモリ回路および分散処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3057754B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7219386B2 (en) | 2002-07-22 | 2007-05-22 | Uni-Charm Corporation | Holding device and cleaning tool with the holding device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60563A (ja) * | 1983-06-17 | 1985-01-05 | Toshiba Corp | マルチプロセツサ装置 |
| JPH02170258A (ja) * | 1988-12-22 | 1990-07-02 | Mitsubishi Electric Corp | 分散処理システムにおける処理部間通信情報の蓄積処理方法 |
-
1990
- 1990-11-22 JP JP2318239A patent/JP3057754B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7219386B2 (en) | 2002-07-22 | 2007-05-22 | Uni-Charm Corporation | Holding device and cleaning tool with the holding device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04188350A (ja) | 1992-07-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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