JPS6218074B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、メモリアドレスのビツト巾及びデー
タ巾の異なる装置間等でのインターフエイスをは
かつてなるインターフエイス変換装置に関する。

〔従来技術〕

メモリへデータ転送するデータ処理装置に於い
て、データ処理装置のアドレス巾がメモリのアド
レス空間全てを指定するのに足りない場合には、
データ処理装置から送出されるメモリアドレスを
何らかの手段を使つて拡張する必要がある。

従来、この拡張法としてよく使われるのが、マ
ツピングレジスタ方式である。本方式は、データ
巾が同じであることが前提となる。しかし、アド
レス巾だけでなく、メモリ転送時のデータ巾と、
データ処理装置が送出するデータ巾とが異なるシ
ステムでは、データに対しても変換が必要とな
る。ここで、アドレス巾が異なり、データ巾が異
なるとは、１回の転送で転送するアドレスビツト
数が異なり、１回の転送で転送するデータビツト
数が異なるとの意である。

従来は、データ処理装置とメモリ間では、アド
レス巾が異なるが、あるいはデータ巾が異なるか
のどちらかであつた。アドレス巾が異なる場合に
は、前記したマツピングレジスタによりアドレス
巾の変換を行うのが一般的であつた。データ巾が
異なる場合には、一般的に、データ処理装置から
送出されるデータ巾が小さく、メモリへ転送する
時のデータ巾が大きいため、これら２者のデータ
転送路の途中にバツフアを設け、メモリへ転送で
きるデータ巾になつた時に、バツフアからメモリ
へ転送するという方式がとられていた。しかし、
アドレス巾が異なり且つデータ巾も異なり、しか
も、それらのデータ処理装置が複数個ある場合に
おいて、メモリ間とのデータ転送を効率よく行わ
しめる手段は従来存在しなかつた。

〔発明の目的〕

本発明の目的は、データ処理システム内のメモ
リと入出力装置の間において、メモリアドレス巾
及びデータ巾が異なる場合のメモリアドレス巾、
及びデータ巾の変換をはかつてなるインターフエ
イス変換装置を提供するものである。

〔発明の概要〕

本発明では、メモリアドレス拡張のために用い
られていたマツピングレジスタ方式にデータバツ
フアリング方式を附加した。即ち、マツピングレ
ジスタ内に、データバツフアの番号或いはデータ
バツフアのアドレスをも記憶させ、入出力装置か
らメモリへのデータ転送があつた場合には、マツ
ピングレジスタの本来の機能であるメモリマツピ
ング機能によりアドレス拡張を行い、またデータ
巾が異なるために必要となるデータバツフアリン
グに対しては、マツピングレジスタから同時にバ
ツフア番号をも読出して、入出力装置毎に決めら
れたバツフア番号のところにデータを格納する。
これによつて、複数台の入出力装置のアドレス変
換とデータバツフアリングによる動作を時分割に
て行う。

〔発明の実施例〕

本発明の実施例を説明する。

第１図は本発明の対象とするデータ処理システ
ムの全体構成図を示す。このデータ処理システム
は、主メモリ（Ｍ）１０１、メモリ制御ユニツト
（MCU）１０２、データバス（BUS）１０３、サ
ービスプロセツサ（SVP）１０４、ジヨブプロセ
ツサ（JOBP）１０５、入出力プロセツサ
（IOP）１０６、フアイル制御プロセツサ
（FCP）１０７、インターフエイスプロセツサ
（IFP）１０８、外部メモリ（FILE）１１０、バ
ス１１１、各種入出力装置１３１，１３２，１３
３，１３４、バツフア１２０、各種入出力装置１
２１，１２２，１２３，１２４より成る。

メモリ１０１は、アドレス及びデータ巾として
32ビツトを持つ。BUS１０３、及び各プロセツ
サ１０４〜１０８も同様に32ビツトのアドレス信
号線、32ビツトのデータ信号線を持ち、バス１０
３を介してメモリ１０１とのデータ転送を行う。
これらのデータ転送は、MCU１０２により制御
を受ける。

SVP１０４はシステム全体のイニシヤライズや
立上げ処理及びRAS（Reliability，
Availability，Serviceability）のために各種エラ
ー情報の収集、他プロセツサの状態監視などを行
う。

JOP１０５は命令を実行するプロセツサであ
る。IOP１０６は外部記憶装置以外の一般の入出
力装置１３１〜１３４をループ状のバス１１１を
用いて制御し、これらの入出力装置とメモリ１０
１間のデータの転送制御を行う。FCP１０７は
FILE１１０を制御するプロセツサであり、FILE
１１０とメモリ１０１間のデータ転送を高速に行
わせる機能を持つ。

IFP１０８は、バス１０３上のアドレス巾及び
データ巾と異なるアドレス巾及びデータ巾と異な
るアドレス巾及びデータ巾を持つ入出力装置１２
１〜１２４を制御する機能を持つ。

以上の構成になるデータ処理システムでは、バ
ス１０３に機能分散を図つた複数個のプロセツサ
を接続した点に特徴を持つ。これは、機能分散形
マルチプロセツサとも云える。

本システムでのIFPは、その下にアドレス巾、
データ巾がそれぞれ20ビツト、16ビツトであるバ
ス１２０を接続した。このバス内には、同じよう
にアドレス、データ巾がそれぞれ20ビツト、16ビ
ツトである入出力装置が最大16台まで接続できる
ものとする。本例では、４台の入出力装置１２１
〜１２４を接続した。

これらの入出力装置１２１〜１２４がメモリ１
０１とデータ転送する場合には、以下に述べる２
つの操作が必要になる。

(1) メモリ１０１のアドレス空間は32ビツトで示
される容量を持つので、入出力装置１２１〜１
２４から送出される20ビツトのアドレスを32ビ
ツトに拡張する必要がある。

(2) 同様に、データに関しては、メモリ１０１と
転送するには、32ビツト巾で行わなければなら
ないが、入出力装置１２１〜１２４が送出ある
いは受けとるのは16ビツトである。そのため、
どこかで16ビツトのデータ２つをつなげて（い
わゆるパツキングして）32ビツトデータを作
り、メモリ１０１に送出し或いはメモリ１０１
からの32ビツトデータを16ビツトデータにして
受信しなければならない。

そこで、本実施例では、IFP１０８内に上記
(1)，(2)の機能を持たせた。尚、IFP１０８を介す
る転送には、入出力装置１２１〜１２４からメモ
リ１０１への転送と、メモリ１０１から入出力装
置１２１〜１２４への転送との２つの転送が存在
する。どちらもアドレス変換、データ変換を行う
点では同じであり、機能が互いに逆の関係とな
る。以下では、入出力装置側からメモリ１０１へ
のデータ転送に限定して説明を行う。

第２図は、IFP１０８内のアドレスマツピング
及びデータバツフアリングの機能を達成する部分
の構成図を示す。マツピングレジスタ２０１は、
その内部に、入出力装置制御情報２１０、メモリ
１０１に送られる32ビツトアドレスの内、上位16
ビツトの情報２１１、16ビツトのデータをバツフ
アリングするデータバツフアメモリ２０２のアド
レスの内、１つの入出力装置が使うバツフアアド
レスの先頭アドレス２１２と現在の転送で使われ
るバツフアアドレス２１３の各々の情報が、入出
力装置起動時にIFP１０８の制御により書込まれ
る。この書込みに関しては、本発明の本質ではな
いので以下では省略する。尚、上記入出力装置の
起動とは、第１図でJOP１０５がバス１０３を使
いIFP１０８に対して、起動の指令を出したの
ち、IFP１０８はそれに従つてメモリ１０１から
上記情報を取出すこと、及びIFP１０８は入出力
起動により入出力装置１２１〜１２４に対して指
令を与えて、動作を開始させることを云う。従つ
て、IFP１０８は、第２図に示す構成要素以外に
プロセツサを持ち、該プロセツサがIFPとしての
本来の機能を果している。

アドレスレジスタ２０３は、16ビツト系入出力
装置からのアドレス（20ビツト）をラツチするレ
ジスタであり、データレジスタ２０４は、16ビツ
ト系入出力装置からのデータ（16ビツト）をラツ
チするレジスタである。

アドレスレジスタ２０５は、アドレス変換後の
32ビツトアドレスを一時的にラツチするレジスタ
であり、データレジスタ２０６はデータ変換後の
32ビツトデータを一時的にラツチするレジスタで
ある。切替器２０７は、データレジスタ２０４の
内容のバツフアメモリ２０２への書込み先を切替
える。

バツフアメモリ２０２は、１アドレス内のデー
タ長を32ビツト長とするメモリであり、アドレス
総数は、最低16個を必要とする。理由は、16個の
入出力装置それぞれを１個のアドレスに対応させ
ることを最低の条件としたためによる。一般には
16個以上としている。特に、バスが混んでいる場
合、あるいは高速入出力制御装置である場合に
は、バツフアメモリ２０２の容量はさらに大きく
する必要がある。

さて、アドレスレジスタ２０３は、20ビツト構
成であり、上位４ビツトは、マツピングレジスタ
２０１のアドレスを示す。この上位４ビツトのア
ドレスに従つてマツピングレジスタ２０１の該当
アドレスの内容が読出され、その中のメモリアド
レス上位16ビツトの情報と入出力装置からのアド
レスであるレジスタ２０３の下位16ビツトの内容
とが、つなぎ合わされてメモリ１０１へ送出アド
レスを生成し、レジスタ２０５にラツチする。次
いで、バス１０３を介してメモリ１０１へ送る。

入出力装置からの16ビツトデータは、レジスタ
２０４にラツチされ、次いで切替器２０７のスイ
ツチ切替えのもとでデータバツフアレジスタ２０
２の上位16ビツトと下位16ビツトにふり分けられ
て記憶される。かくして、データは、32ビツトデ
ータにパツクしたこととなり、次いでレジスタ２
０６に送出され、バス１０３を介してメモリ１０
１へ送られる。バツフアメモリ２０２内のデータ
は送出後は不用となる故に、送出と同時にリセツ
トしてもよく、或いは送出後、強制的にリセツト
してもよい。尚、データバツフアメモリ２０２の
アドレス指定は、マツピングレジスタ２０１のア
ドレス２１３によつてなす。

マツピングレジスタ２０１内のバツフアスター
トアドレス２１２は、IFP１０８の下に接続され
た各々の入出力装置に割当てられたバツフアメモ
リ２０２の領域の内、先頭を示すアドレスであ
る。この値と現在のバツフアアドレス２１３の差
を計算することによつてバツフアに蓄えられたデ
ータ量を知ることができる。この現在のバツフア
アドレス２１３は、２つのデータがバツフアメモ
リに格納される毎にIFP１０８内のハードウエア
（図示せず）により＋１される。

尚、マツピングレジスタ２０１を16個のレジス
タ構成としたが、これは、IFP１０８のもとに接
続する入出力装置数を最大16個としたが故であつ
て、接続する入出力装置数によつて種々変りう
る。

第３図は、第２図を更に具体的にしたIFP１０
８内の実施例図である。IFP内部制御回路２２１
は、アドレスレジスタ２２４への入力切換えを行
う切換信号２２５を発生する。起動時等のマツピ
ングレジスタ２０１内のデータのイニシヤライズ
又はデータ更新時には、アドレスレジスタ２２４
は、信号線２２３側を選択し、信号線２２３を介
したアドレスを取込む。この時の格納すべきデー
タIFP内部制御回路２２１からの信号線２２２よ
り供給され、レジスタ２２４の指定するアドレス
に格納される。

マツピングレジスタ２０１の内容の読出し時は
切換信号２２５は、アドレスレジスタ２０３の上
位４ビツトを信号線２２６を介してレジスタ２２
４に取込ませる。このレジスタ２２４の指定する
アドレスによつて対応アドレスのデータを読出
す。

セレクタ２０７Ａはアドレスレジスタ２０３の
最下位ビツトLSB２２９が“１”か“０”かによ
つて、レジスタ２０４の内容を、バツフアメモリ
２０２の上位16ビツトに格納するか下位16ビツト
に格納するかの切替えを行う。例えば、LSB２２
９が“０”の時に上位16ビツトを分配先として選
択し、“１”の時に下位16ビツトを分配先として
選択する。この時のバツフアメモリ２０２の格納
アドレスは、マツピングレジスタ２０１より信号
線２３０を介して指定される。バツフアメモリ２
０２にデータが32ビツト分蓄えられると、この32
ビツト分のデータは、データレジスタ２０６にラ
ツチされ、メモリに送られる。

以上の実施例によれば、複数の入出力装置から
メモリヘデータ転送する際に、メモリ側が32ビツ
トのアドレス巾及びデータ巾であり、入出力装置
側が20ビツトのアドレス巾及び16ビツトのデータ
巾を持つ場合、20ビツトのアドレス巾から32ビツ
トのアドレス巾へのアドレス拡張及び16ビツトデ
ータから32ビツトデータへのパツキングを実行で
きた。特に、このアドレス拡張とデータパツキン
グとをIFPに行わせたことにより、複数の入出力
装置とメモリとの間で時分割転送が可能になつ
た。ここで云う時分割とは、入出力装置１２１〜
１２４が、ある瞬間、同時に動作しており、それ
ぞれの入出力装置が１個ずつ順番に、IFP下のバ
スを使いIFP内のバツフアレジスタにデータを格
納することを云う。更に、本実施例は、入出力装
置からメモリ１０３へのデータ転送は、DMA転
送であり、かかるDMA転送に際して、両者デー
タ転送路の途中に１つのマツピングレジスタを持
たせたことにより、○イアドレス拡張、○ロ複数台の
入出力装置からくるデータのバツフアリング管理
及びデータのパツキングがハードウエアにてで
き、更にこれにより複数台の入出力装置の時分割
同時動作が可能となり、システム内各種データ収
集が速くなり、システム制御の高速化に効果を持
つ。尚、メモリ１０１へデータを書込む単位が32
ビツトであることによつて、ソフトウエアが該デ
ータを使用する際に特別の注意を払う必要がない
との利点を持つ。

本実施例で扱つた各種ビツト長は一例であり、
他のビツト長を認めないわけではない。また、デ
ータ処理システムは、第１図に限定されるもので
もない。

更に、データ転送の対象をメモリと入出力装置
との間としたが、入出力装置以外にデータ処理装
置や通信制御装置等とメモリとの間にあつても本
発明は適用できる。また、メモリも主メモリ以外
であつてもよく、要するに本発明は、転送ビツト
長が互いに異なる装置間に拡張可能である。

〔発明の効果〕

本発明によれば、アドレス変換用のレジスタに
データバツフアアドレス情報を記憶させ、アドレ
ス変換とバツフア制御とを同時に行わせることが
できた。これによつてデータ転送の効率化をはか
れた。

【図面の簡単な説明】

第１図は本発明の適用対象となるデータ処理シ
ステムを示す図、第２図はIFP１０８の実施例
図、第３図はIFP１０８の更に具体的な実施例図
である。 １０１……主メモリ（Ｍ）、１０２……メモリ
制御ユニツト（MCU）、１０３……バス
（BUS）、１０４……サービスプロセツサ
（SVP）、１０５……ジヨブプロセツサ（JOP）、
１０６……入出力プロセツサ（IOP）、１０７…
…フアイル制御プロセツサ（FCP）、１０８……
インターフエイスプロセツサ（IFP）、１２１〜
１２４……入出力装置。

Claims (1)

1. 【特許請求の範囲】 １ 一方の装置からのデータのバツフアリングを
   するための第１のメモリと、上記一方の装置から
   のアドレスのアドレス変換を行うためのアドレス
   情報とデータのバツフアリングをするための上記
   第１のメモリのアドレス情報との２つの情報を記
   憶し、それらが同時に読出し可能な第２のメモリ
   と、上記一方の装置からのアドレス情報により該
   第２のメモリをアクセスし、該アドレス対応のア
   ドレス変換のためのアドレス情報と第１のメモリ
   のバツフア用アドレスとを同時に読出す手段と、
   該読出したアドレス変換のためのアドレス情報と
   上記一方の装置からのアドレス情報の一部とから
   他方の装置用のアドレスを作成する手段と、上記
   読出した第１のメモリのバツフア用のアドレスに
   従つて上記一方の装置からのデータをもとに上記
   他方の装置用のデータを作成し上記第１のメモリ
   に格納する手段と、上記作成したアドレス及び該
   第１のメモリに格納した作成されたデータとを上
   記他方の装置に転送する手段とより成るインター
   フエイス変換装置。 ２ 上記一方の装置及び他方の装置は、メモリ及
   び入出力装置である特許請求の範囲第１項記載の
   インターフエイス変換装置。