JPH07104996A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPH07104996A JPH07104996A JP5248934A JP24893493A JPH07104996A JP H07104996 A JPH07104996 A JP H07104996A JP 5248934 A JP5248934 A JP 5248934A JP 24893493 A JP24893493 A JP 24893493A JP H07104996 A JPH07104996 A JP H07104996A
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- storage device
- control storage
- external control
- microprogram
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
- G06F9/267—Microinstruction selection based on results of processing by instruction selection on output of storage
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Abstract
(57)【要約】
【構成】 主制御記憶装置と外部制御記憶装置との二つ
の制御記憶装置のそれぞれにアドレスレジスタと読出し
レジスタとを接続し、外部制御記憶装置の読出しレジス
タの出力を主制御記憶装置の読出しレジスタに転送し、
更に、主制御記憶装置と外部制御記憶装置との条件分岐
命令の分岐判定を行う分岐判定回路と、外部制御記憶装
置の条件分岐命令であるときにその条件分岐命令の実行
および主制御記憶装置および外部制御記憶装置の同期を
行う分岐判定同期回路とを設け、主制御記憶装置の読出
しレジスタの出力によってマイクロプログラムの実行と
条件分岐命令の実行とを行うようにする。 【効果】 一つの制御記憶装置では保持しきれない多量
のマイクロプログラムの処理を高速に行うことが可能に
なる。
の制御記憶装置のそれぞれにアドレスレジスタと読出し
レジスタとを接続し、外部制御記憶装置の読出しレジス
タの出力を主制御記憶装置の読出しレジスタに転送し、
更に、主制御記憶装置と外部制御記憶装置との条件分岐
命令の分岐判定を行う分岐判定回路と、外部制御記憶装
置の条件分岐命令であるときにその条件分岐命令の実行
および主制御記憶装置および外部制御記憶装置の同期を
行う分岐判定同期回路とを設け、主制御記憶装置の読出
しレジスタの出力によってマイクロプログラムの実行と
条件分岐命令の実行とを行うようにする。 【効果】 一つの制御記憶装置では保持しきれない多量
のマイクロプログラムの処理を高速に行うことが可能に
なる。
Description
【0001】
【産業上の利用分野】本発明はマイクロプログラム制御
装置に関し、特にマイクロプログラムの容量増加に伴っ
て複数のマイクロプログラム制御装置を有する情報処理
装置のマイクロプログラム制御装置に関する。
装置に関し、特にマイクロプログラムの容量増加に伴っ
て複数のマイクロプログラム制御装置を有する情報処理
装置のマイクロプログラム制御装置に関する。
【0002】
【従来の技術】マイクロプログラムによって制御される
従来の情報処理装置は、その性能を向上させるため、近
年、マイクロプログラムの容量を増加させている。しか
し、情報処理装置の性能の向上のためには、マシンサイ
クルの短縮や価格の低減等が必要であり、これらのた
め、制御記憶装置の容量を増加させることができないと
いう問題がある。
従来の情報処理装置は、その性能を向上させるため、近
年、マイクロプログラムの容量を増加させている。しか
し、情報処理装置の性能の向上のためには、マシンサイ
クルの短縮や価格の低減等が必要であり、これらのた
め、制御記憶装置の容量を増加させることができないと
いう問題がある。
【0003】この問題を解決するため、従来からオーバ
ーレイ方式のマイクロプログラム方式が提案されてい
る。オーバーレイ方式のマイクロプログラム制御方式
は、情報処理装置内に備えてある制御記憶装置では保持
できないマイクロプログラムを外部の大容量の記憶装置
に記憶させておき、マイクロプログラムを複数のブロッ
クに分割し、そのブロック単位に外部の記憶装置から情
報処理装置内の制御記憶装置にロードし、ロード完了後
に情報処理装置内の制御記憶装置によってマイクロプロ
グラムの実行を行っている。
ーレイ方式のマイクロプログラム方式が提案されてい
る。オーバーレイ方式のマイクロプログラム制御方式
は、情報処理装置内に備えてある制御記憶装置では保持
できないマイクロプログラムを外部の大容量の記憶装置
に記憶させておき、マイクロプログラムを複数のブロッ
クに分割し、そのブロック単位に外部の記憶装置から情
報処理装置内の制御記憶装置にロードし、ロード完了後
に情報処理装置内の制御記憶装置によってマイクロプロ
グラムの実行を行っている。
【0004】
【発明が解決しようとする課題】上述したような従来の
オーバーレイ方式のマイクロプログラム制御方式は、外
部の記憶装置から情報処理装置内の制御記憶装置にロー
ドしなければならないマイクロプログラムの量が非常に
大きい場合は、そのマイクロプログラムは複数のブロッ
クに分割されるため、何回もロードを行わなければなら
ず、従ってロード時間が長くかかるのみならず、その制
御にかかる時間も長くなり、全体の処理時間が長くなっ
て情報処理装置の性能を低下させるという欠点を有して
いる。
オーバーレイ方式のマイクロプログラム制御方式は、外
部の記憶装置から情報処理装置内の制御記憶装置にロー
ドしなければならないマイクロプログラムの量が非常に
大きい場合は、そのマイクロプログラムは複数のブロッ
クに分割されるため、何回もロードを行わなければなら
ず、従ってロード時間が長くかかるのみならず、その制
御にかかる時間も長くなり、全体の処理時間が長くなっ
て情報処理装置の性能を低下させるという欠点を有して
いる。
【0005】
【課題を解決するための手段】本発明のマイクロプログ
ラム制御装置は、マイクロプログラムを格納する主制御
記憶装置と、マイクロプログラムを格納する外部制御記
憶装置と、前記主制御記憶装置に接続した第一のアドレ
スレジスタと、前記外部制御記憶装置に接続した第二の
アドレスレジスタと、前記主制御記憶装置から読出した
マイクロプログラム語を保持する第一の読出しレジスタ
と、前記外部制御記憶装置から読出したマイクロプログ
ラム語を保持する第二の読出しレジスタと、前記主制御
記憶装置から前記外部制御記憶装置を起動し前記外部制
御記憶装置から前記主制御記憶装置を起動する外部制御
記憶起動回路とを備え、前記外部制御記憶装置から読出
したマイクロプログラム語を前記第一の読出しレジスタ
に転送して前記外部制御記憶装置で実行するマイクロプ
ログラムを前記第一の読出しレジスタの出力によって実
行することを含むものであり、更に、主制御記憶装置と
外部制御記憶装置との条件分岐命令の分岐判定を行う分
岐判定回路と、前記外部制御記憶装置の条件分岐命令で
あるときに前記条件分岐命令の実行および前記主制御記
憶装置および前記外部制御記憶装置の同期を行う分岐判
定同期回路とを備え、前記外部制御記憶装置で実行する
マイクロプログラムの条件分岐命令を第一の読出しレジ
スタの出力によって実行することを含むものである。
ラム制御装置は、マイクロプログラムを格納する主制御
記憶装置と、マイクロプログラムを格納する外部制御記
憶装置と、前記主制御記憶装置に接続した第一のアドレ
スレジスタと、前記外部制御記憶装置に接続した第二の
アドレスレジスタと、前記主制御記憶装置から読出した
マイクロプログラム語を保持する第一の読出しレジスタ
と、前記外部制御記憶装置から読出したマイクロプログ
ラム語を保持する第二の読出しレジスタと、前記主制御
記憶装置から前記外部制御記憶装置を起動し前記外部制
御記憶装置から前記主制御記憶装置を起動する外部制御
記憶起動回路とを備え、前記外部制御記憶装置から読出
したマイクロプログラム語を前記第一の読出しレジスタ
に転送して前記外部制御記憶装置で実行するマイクロプ
ログラムを前記第一の読出しレジスタの出力によって実
行することを含むものであり、更に、主制御記憶装置と
外部制御記憶装置との条件分岐命令の分岐判定を行う分
岐判定回路と、前記外部制御記憶装置の条件分岐命令で
あるときに前記条件分岐命令の実行および前記主制御記
憶装置および前記外部制御記憶装置の同期を行う分岐判
定同期回路とを備え、前記外部制御記憶装置で実行する
マイクロプログラムの条件分岐命令を第一の読出しレジ
スタの出力によって実行することを含むものである。
【0006】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0007】図1は本発明の一実施例を示すブロック
図、図2は図1の実施例の動作を示すタイミングチャー
ト、図3は図1の実施例に使用するコーディングチャー
トの一例である。
図、図2は図1の実施例の動作を示すタイミングチャー
ト、図3は図1の実施例に使用するコーディングチャー
トの一例である。
【0008】図1の実施例は、マイクロプログラムを格
納する第一の制御記憶装置である主制御記憶装置3と、
マイクロプログラムを格納する第二の制御記憶装置であ
る外部制御記憶装置9との二つの制御記憶装置とを有し
ている。
納する第一の制御記憶装置である主制御記憶装置3と、
マイクロプログラムを格納する第二の制御記憶装置であ
る外部制御記憶装置9との二つの制御記憶装置とを有し
ている。
【0009】主制御記憶装置3には、セレクタ1および
アドレスレジスタ2およびセレクタ4およびセレクタ5
および読出しレジスタ6が接続されており、外部制御記
憶装置9には、セレクタ7およびアドレスレジスタ8お
よびセレクタ10および読出しレジスタ11が接続され
ている。また二つの制御記憶装置の動作を制御するため
の手段として、分岐判定回路12と、外部制御記憶起動
回路13と、分岐判定同期回路14とを備えている。
アドレスレジスタ2およびセレクタ4およびセレクタ5
および読出しレジスタ6が接続されており、外部制御記
憶装置9には、セレクタ7およびアドレスレジスタ8お
よびセレクタ10および読出しレジスタ11が接続され
ている。また二つの制御記憶装置の動作を制御するため
の手段として、分岐判定回路12と、外部制御記憶起動
回路13と、分岐判定同期回路14とを備えている。
【0010】主制御記憶装置3および外部制御記憶装置
9は、それぞれ1キロワード(KW)×4バンク=4K
Wの容量を有しており、それぞれアドレスレジスタ2お
よびアドレスレジスタ8の上位の10ビット(1KWア
クスス)で4バンクを同時にリードすることにより、2
方向または4方向の多方向条件分岐命令を実行できる。
また、各制御記憶装置に対するマイクロプログラムのコ
ーディングも、主制御記憶装置3または外部制御記憶装
置9の区別を意識せずに、同様な記述で行うことができ
る。
9は、それぞれ1キロワード(KW)×4バンク=4K
Wの容量を有しており、それぞれアドレスレジスタ2お
よびアドレスレジスタ8の上位の10ビット(1KWア
クスス)で4バンクを同時にリードすることにより、2
方向または4方向の多方向条件分岐命令を実行できる。
また、各制御記憶装置に対するマイクロプログラムのコ
ーディングも、主制御記憶装置3または外部制御記憶装
置9の区別を意識せずに、同様な記述で行うことができ
る。
【0011】二つの制御記憶装置から読出されるマイク
ロプログラム語は、表1のマイクロプログラム語フィー
ルド一覧表に示すように、“ISQ”“EOP”“FU
T”“NA”等の各フィールドで構成されている。
ロプログラム語は、表1のマイクロプログラム語フィー
ルド一覧表に示すように、“ISQ”“EOP”“FU
T”“NA”等の各フィールドで構成されている。
【0012】
【表1】
【0013】“ISQ”フィールドは、“BRS”“C
BR2”“CBR4””等の各コマンドが指示するマイ
クロプログラム・シーケンスを制御している。これらの
各コマンドのビットパターンおよび動作概要は、表2に
示すとおりである。
BR2”“CBR4””等の各コマンドが指示するマイ
クロプログラム・シーケンスを制御している。これらの
各コマンドのビットパターンおよび動作概要は、表2に
示すとおりである。
【0014】
【表2】
【0015】“EOP”フィールドは、マイクロプログ
ラム・シーケンスの終了を指示するコマンドであり、ア
ドレスレジスタ2またはアドレスレジスタ8に対する起
動アドレスのセットの指示と、外部制御記憶起動回路1
3の制御を行う。
ラム・シーケンスの終了を指示するコマンドであり、ア
ドレスレジスタ2またはアドレスレジスタ8に対する起
動アドレスのセットの指示と、外部制御記憶起動回路1
3の制御を行う。
【0016】“FUT”フィールドは、ハードウエアを
制御するための各コマンドで構成されており、それらの
各コマンドのビットパターンおよび動作概要は、表3に
示すとおりである。
制御するための各コマンドで構成されており、それらの
各コマンドのビットパターンおよび動作概要は、表3に
示すとおりである。
【0017】
【表3】
【0018】アドレスレジスタ2は、主制御記憶装置3
のアドレスを保持し、アドレスレジスタ8は、外部制御
記憶装置9のアドレスを保持する。それぞれ12ビット
(4KWアクセス)からなるレジスタである。
のアドレスを保持し、アドレスレジスタ8は、外部制御
記憶装置9のアドレスを保持する。それぞれ12ビット
(4KWアクセス)からなるレジスタである。
【0019】読出しレジスタ6は、主制御記憶装置3か
ら読出されるマイクロプログラム語と、外部制御記憶装
置9から読出されて読出しレジスタ11を経由して送ら
れてくるマイクロプログラム語とを保持するレジスタで
ある。マイクロプログラムの実行は、主制御記憶装置3
についても外部制御記憶装置9についても、読出しレジ
スタ6の出力によって行う。マイクロプログラム語のセ
ットの指示は、外部制御記憶起動回路13から出力され
る動作有効信号103によって行われ、動作有効信号1
03が“0”のときは主制御記憶装置3のマイクロプロ
グラム語を、“1”のときは外部制御記憶装置9のマイ
クロプログラム語を、それぞれセレクタ5を介してセッ
トする。
ら読出されるマイクロプログラム語と、外部制御記憶装
置9から読出されて読出しレジスタ11を経由して送ら
れてくるマイクロプログラム語とを保持するレジスタで
ある。マイクロプログラムの実行は、主制御記憶装置3
についても外部制御記憶装置9についても、読出しレジ
スタ6の出力によって行う。マイクロプログラム語のセ
ットの指示は、外部制御記憶起動回路13から出力され
る動作有効信号103によって行われ、動作有効信号1
03が“0”のときは主制御記憶装置3のマイクロプロ
グラム語を、“1”のときは外部制御記憶装置9のマイ
クロプログラム語を、それぞれセレクタ5を介してセッ
トする。
【0020】読出しレジスタ11は、外部制御記憶装置
9から読出されたマイクロプログラム語とを保持するレ
ジスタである。
9から読出されたマイクロプログラム語とを保持するレ
ジスタである。
【0021】分岐判定回路12は、マイクロプログラム
の条件分岐判定を行うための制御回路である。読出しレ
ジスタ6に保持されているマイクロプログラム語の“I
SQ”フィールド108と、分岐テスト100と、アド
レスレジスタ2の下位2ビットと、アドレスレジスタ8
の下位2ビットと、外部制御記憶起動回路13からの動
作有効信号103とを入力し、表4に示す条件によって
条件分岐判定を行う。その判定結果は、分岐判定信号1
01によって主制御記憶装置3のセレクタ4が、分岐判
定信号102によって外部制御記憶装置9のセレクタ1
0が制御され、それぞれの制御記憶装置の4バンクから
読出されるマイクロプログラム語のセレクトの指示とな
る。
の条件分岐判定を行うための制御回路である。読出しレ
ジスタ6に保持されているマイクロプログラム語の“I
SQ”フィールド108と、分岐テスト100と、アド
レスレジスタ2の下位2ビットと、アドレスレジスタ8
の下位2ビットと、外部制御記憶起動回路13からの動
作有効信号103とを入力し、表4に示す条件によって
条件分岐判定を行う。その判定結果は、分岐判定信号1
01によって主制御記憶装置3のセレクタ4が、分岐判
定信号102によって外部制御記憶装置9のセレクタ1
0が制御され、それぞれの制御記憶装置の4バンクから
読出されるマイクロプログラム語のセレクトの指示とな
る。
【0022】
【表4】
【0023】外部制御記憶起動回路13は、主制御記憶
装置3および外部制御記憶装置9の起動の制御を行う回
路である。読出しレジスタ6の“EOP”フィールド1
09および“FUT”フィールド110の“STAR
T”コマンドを入力し、動作有効信号103および起動
信号104とを出力する。動作有効信号103は、分岐
判定回路12と読出しレジスタ6とを制御し、起動信号
104は、アドレスレジスタ2およびアドレスレジスタ
8に対する“FUT”(1:12)フィールドのセット
の制御を行う。
装置3および外部制御記憶装置9の起動の制御を行う回
路である。読出しレジスタ6の“EOP”フィールド1
09および“FUT”フィールド110の“STAR
T”コマンドを入力し、動作有効信号103および起動
信号104とを出力する。動作有効信号103は、分岐
判定回路12と読出しレジスタ6とを制御し、起動信号
104は、アドレスレジスタ2およびアドレスレジスタ
8に対する“FUT”(1:12)フィールドのセット
の制御を行う。
【0024】分岐判定同期回路14は、外部制御記憶装
置9から読出したマイクロプログラム語が、条件分岐
(“ISQ”フィールドが“CBR2”または“CBR
4”コマンド)のとき、主制御記憶装置3で実行するマ
イクロプログラム語と比較し、読出しレジスタ11から
読出しレジスタ6に転送した後に実行するための制御記
憶装置間の同期と、条件分岐命令の実行とを制御する回
路である。読出しレジスタ11から“ISQ”フィール
ド111を入力し、ホールド信号105および106を
出力する。ホールド信号105は主制御記憶装置3のホ
ールド制御を行い、ホールド信号105は外部制御記憶
装置9のホールド制御と条件分岐命令制御とを行う。
置9から読出したマイクロプログラム語が、条件分岐
(“ISQ”フィールドが“CBR2”または“CBR
4”コマンド)のとき、主制御記憶装置3で実行するマ
イクロプログラム語と比較し、読出しレジスタ11から
読出しレジスタ6に転送した後に実行するための制御記
憶装置間の同期と、条件分岐命令の実行とを制御する回
路である。読出しレジスタ11から“ISQ”フィール
ド111を入力し、ホールド信号105および106を
出力する。ホールド信号105は主制御記憶装置3のホ
ールド制御を行い、ホールド信号105は外部制御記憶
装置9のホールド制御と条件分岐命令制御とを行う。
【0025】次に上述のように構成したマイクロプログ
ラム制御装置の動作について、図2および図3を参照し
て説明する。
ラム制御装置の動作について、図2および図3を参照し
て説明する。
【0026】図2のタイミングチャート示した動作は、
図3のコーディングチャートに示した主制御記憶装置3
で実行するステップA0およびA1の2ステップと、外
部制御記憶装置9で実行するステップB0〜B3および
ステップB4〜B7の各4ステップからなるA命令のマ
イクロプログラム・シーケンス制御である。
図3のコーディングチャートに示した主制御記憶装置3
で実行するステップA0およびA1の2ステップと、外
部制御記憶装置9で実行するステップB0〜B3および
ステップB4〜B7の各4ステップからなるA命令のマ
イクロプログラム・シーケンス制御である。
【0027】ステップA0においては、BRSコマンド
およびSTART(B0)コマンドおよびNAフィール
ド(A1)を発行し、タイミングT0においてアドレス
レジスタ2に保持される。タイミングT1においては、
ステップA0のマイクロプログラム語が読出しレジスタ
6にセットされ、このタイミングで、アドレスレジスタ
2にはステップA0のNAフィールド(A1)がセット
される。主制御記憶装置3は、以後“EOP”フィール
ドが発行されるまで、ステップA1のループ・シーケン
スを実行する。
およびSTART(B0)コマンドおよびNAフィール
ド(A1)を発行し、タイミングT0においてアドレス
レジスタ2に保持される。タイミングT1においては、
ステップA0のマイクロプログラム語が読出しレジスタ
6にセットされ、このタイミングで、アドレスレジスタ
2にはステップA0のNAフィールド(A1)がセット
される。主制御記憶装置3は、以後“EOP”フィール
ドが発行されるまで、ステップA1のループ・シーケン
スを実行する。
【0028】タイミングT1において、読出しレジスタ
6から出力されるSTART(B0)コマンドにより、
外部制御記憶起動回路13から起動信号104が出力さ
れ、タイミングT2において、アドレスレジスタ8に対
して“FUT”(1:12)フィールドがセットされる
(ステップB0)。続いてタイミングT3において、動
作有効信号103が出力され、外部制御記憶装置9によ
る処理が終了するまで(タイミングT10の“EOP”
フィールドの出力まで)出力が継続される。
6から出力されるSTART(B0)コマンドにより、
外部制御記憶起動回路13から起動信号104が出力さ
れ、タイミングT2において、アドレスレジスタ8に対
して“FUT”(1:12)フィールドがセットされる
(ステップB0)。続いてタイミングT3において、動
作有効信号103が出力され、外部制御記憶装置9によ
る処理が終了するまで(タイミングT10の“EOP”
フィールドの出力まで)出力が継続される。
【0029】タイミングT3においては、読出しレジス
タ11にマイクロプログラム語B0がセットされ、アド
レスレジスタ8にステップB0のNAフィールド(B
1)がセットされる。
タ11にマイクロプログラム語B0がセットされ、アド
レスレジスタ8にステップB0のNAフィールド(B
1)がセットされる。
【0030】タイミングT4においては、読出しレジス
タ11にマイクロプログラム語B1がセットされ、アド
レスレジスタ8にステップB1のNAフィールド(B
2)がセットされ、読出しレジスタ6には読出しレジス
タ11からマイクロプログラム語B0が転送される。さ
らに、ステップB1においては、“CBR2”コマンド
が出力されるため、タイミングT4〜T5において、分
岐判定同期回路14からホールド信号106が出力さ
れ、タイミングT5〜T6において、ホールド信号10
5を出力される。
タ11にマイクロプログラム語B1がセットされ、アド
レスレジスタ8にステップB1のNAフィールド(B
2)がセットされ、読出しレジスタ6には読出しレジス
タ11からマイクロプログラム語B0が転送される。さ
らに、ステップB1においては、“CBR2”コマンド
が出力されるため、タイミングT4〜T5において、分
岐判定同期回路14からホールド信号106が出力さ
れ、タイミングT5〜T6において、ホールド信号10
5を出力される。
【0031】タイミングT5においては、タイミングT
4においてホールド信号105が出力されていないた
め、ステップB1のマイクロプログラム語が読出しレジ
スタ6に転送される。このタイミングで、分岐判定回路
12は、読出しレジスタ6の出力のステップB1の“C
BR2”コマンドと、アドレスレジスタ8の出力のステ
ップB1のアドレスの下位2ビットと、動作有効信号1
03とによって分岐判定を行う。この結果、タイミング
T6において分岐判定信号102が出力される。またア
ドレスレジスタ8(ステップB2)の上位10ビットに
よってアクセスされる外部制御記憶装置9の4バンクか
ら読出したマイクロプログラム語は、分岐判定信号10
2によってセレクタ10で制御され、タイミングT7に
おいて、ステップB5のアドレスがアドレスレジスタ8
に、ステップB4のマイクロプログラム語が読出しレジ
スタ11にセットされる。
4においてホールド信号105が出力されていないた
め、ステップB1のマイクロプログラム語が読出しレジ
スタ6に転送される。このタイミングで、分岐判定回路
12は、読出しレジスタ6の出力のステップB1の“C
BR2”コマンドと、アドレスレジスタ8の出力のステ
ップB1のアドレスの下位2ビットと、動作有効信号1
03とによって分岐判定を行う。この結果、タイミング
T6において分岐判定信号102が出力される。またア
ドレスレジスタ8(ステップB2)の上位10ビットに
よってアクセスされる外部制御記憶装置9の4バンクか
ら読出したマイクロプログラム語は、分岐判定信号10
2によってセレクタ10で制御され、タイミングT7に
おいて、ステップB5のアドレスがアドレスレジスタ8
に、ステップB4のマイクロプログラム語が読出しレジ
スタ11にセットされる。
【0032】この後、外部制御記憶装置9においては、
タイミングT7〜T10にかけてステップB5〜B7の
シーケンス制御が実行される。一方主制御記憶装置3で
は、タイミングT7〜T11にかけてステップB4〜B
7のマイクロプログラム語の読出しが読出しレジスタ6
によって行われる。
タイミングT7〜T10にかけてステップB5〜B7の
シーケンス制御が実行される。一方主制御記憶装置3で
は、タイミングT7〜T11にかけてステップB4〜B
7のマイクロプログラム語の読出しが読出しレジスタ6
によって行われる。
【0033】タイミングT10においては、読出しレジ
スタ6に保持されているステップB6のマイクロプログ
ラム語から、命令終了の指示となる“EOP”フィール
ドが出力される。タイミングT11においては、動作有
効信号103のリセットと、後続の命令であるC命令の
第一ステップ(C0ステップ)のアドレスレジスタ2へ
のセットの制御が行われ、タイミングT11において読
出しレジスタ6から出力したステップB7の実行を行っ
てA命令によるマイクロプログラム制御が完了する。
スタ6に保持されているステップB6のマイクロプログ
ラム語から、命令終了の指示となる“EOP”フィール
ドが出力される。タイミングT11においては、動作有
効信号103のリセットと、後続の命令であるC命令の
第一ステップ(C0ステップ)のアドレスレジスタ2へ
のセットの制御が行われ、タイミングT11において読
出しレジスタ6から出力したステップB7の実行を行っ
てA命令によるマイクロプログラム制御が完了する。
【0034】このように、主制御記憶装置3で保持する
ことができないために外部制御記憶装置9に保持してい
るマイクロプログラムの実行を行うとき、タイミングT
1〜T3で外部制御記憶装置9の起動を行い、タイミン
グT5〜T6で条件分岐命令処理を行うことができるた
め、僅かな遅れでマイクロプログラム制御を実行するこ
とができる。
ことができないために外部制御記憶装置9に保持してい
るマイクロプログラムの実行を行うとき、タイミングT
1〜T3で外部制御記憶装置9の起動を行い、タイミン
グT5〜T6で条件分岐命令処理を行うことができるた
め、僅かな遅れでマイクロプログラム制御を実行するこ
とができる。
【0035】
【発明の効果】以上説明したように、本発明のマイクロ
プログラム制御装置は、主制御記憶装置と外部制御記憶
装置との二つの制御記憶装置のそれぞれにアドレスレジ
スタと読出しレジスタとを接続し、外部制御記憶装置の
読出しレジスタの出力を主制御記憶装置の読出しレジス
タに転送し、更に、主制御記憶装置と外部制御記憶装置
との条件分岐命令の分岐判定を行う分岐判定回路と、外
部制御記憶装置の条件分岐命令であるときにその条件分
岐命令の実行および主制御記憶装置および外部制御記憶
装置の同期を行う分岐判定同期回路とを設け、主制御記
憶装置の読出しレジスタの出力によってマイクロプログ
ラムの実行と条件分岐命令の実行とを行うようにするこ
とにより、一つの制御記憶装置では保持しきれない多量
のマイクロプログラムの処理を高速に行うことが可能に
なるという効果がある。
プログラム制御装置は、主制御記憶装置と外部制御記憶
装置との二つの制御記憶装置のそれぞれにアドレスレジ
スタと読出しレジスタとを接続し、外部制御記憶装置の
読出しレジスタの出力を主制御記憶装置の読出しレジス
タに転送し、更に、主制御記憶装置と外部制御記憶装置
との条件分岐命令の分岐判定を行う分岐判定回路と、外
部制御記憶装置の条件分岐命令であるときにその条件分
岐命令の実行および主制御記憶装置および外部制御記憶
装置の同期を行う分岐判定同期回路とを設け、主制御記
憶装置の読出しレジスタの出力によってマイクロプログ
ラムの実行と条件分岐命令の実行とを行うようにするこ
とにより、一つの制御記憶装置では保持しきれない多量
のマイクロプログラムの処理を高速に行うことが可能に
なるという効果がある。
【図1】本発明の一実施例を示すブロック図である。
【図2】図1の実施例の動作を示すタイミングチャート
である。
である。
【図3】図1の実施例に使用するコーディングチャート
の一例である。
の一例である。
1・4・5・7・10 セレクタ 2・8 アドレスレジスタ 3 主制御記憶装置 6・11 読出しレジスタ 9 外部制御記憶装置 12 分岐判定回路 13 外部制御記憶起動回路 14 分岐判定同期回路 100 分岐テスト 101・102 分岐判定信号 103 動作有効信号 104 起動信号 105・106 ホールド信号 108・111 “ISQ”フィールド 109 “EOP”フィールド 110 “FUT”フィールド
Claims (2)
- 【請求項1】 マイクロプログラムを格納する主制御記
憶装置と、マイクロプログラムを格納する外部制御記憶
装置と、前記主制御記憶装置に接続した第一のアドレス
レジスタと、前記外部制御記憶装置に接続した第二のア
ドレスレジスタと、前記主制御記憶装置から読出したマ
イクロプログラム語を保持する第一の読出しレジスタ
と、前記外部制御記憶装置から読出したマイクロプログ
ラム語を保持する第二の読出しレジスタと、前記主制御
記憶装置から前記外部制御記憶装置を起動し前記外部制
御記憶装置から前記主制御記憶装置を起動する外部制御
記憶起動回路とを備え、前記外部制御記憶装置から読出
したマイクロプログラム語を前記第一の読出しレジスタ
に転送して前記外部制御記憶装置で実行するマイクロプ
ログラムを前記第一の読出しレジスタの出力によって実
行することを含むことを特徴とするマイクロプログラム
制御装置。 - 【請求項2】 主制御記憶装置と外部制御記憶装置との
条件分岐命令の分岐判定を行う分岐判定回路と、前記外
部制御記憶装置の条件分岐命令であるときに前記条件分
岐命令の実行および前記主制御記憶装置および前記外部
制御記憶装置の同期を行う分岐判定同期回路とを備え、
前記外部制御記憶装置で実行するマイクロプログラムの
条件分岐命令を第一の読出しレジスタの出力によって実
行することを含むことを特徴とする請求項1記載のマイ
クロプログラム制御装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5248934A JPH07104996A (ja) | 1993-10-05 | 1993-10-05 | マイクロプログラム制御装置 |
FR9411850A FR2710992B1 (fr) | 1993-10-05 | 1994-10-04 | Contrôleur de microprogramme. |
US08/317,536 US5600842A (en) | 1993-10-05 | 1994-10-04 | Microprogram controller for controlling readout of a microprogram stored in multiple storage areas |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5248934A JPH07104996A (ja) | 1993-10-05 | 1993-10-05 | マイクロプログラム制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07104996A true JPH07104996A (ja) | 1995-04-21 |
Family
ID=17185593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5248934A Pending JPH07104996A (ja) | 1993-10-05 | 1993-10-05 | マイクロプログラム制御装置 |
Country Status (3)
Country | Link |
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JP (1) | JPH07104996A (ja) |
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US4270184A (en) * | 1978-03-16 | 1981-05-26 | Tokyo Shibaura Denki Kabushiki Kaisha | Microprocessor-based programmable logic controller |
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JPH06103460B2 (ja) * | 1985-11-19 | 1994-12-14 | ソニー株式会社 | プログラム転送方式 |
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JPH04328634A (ja) * | 1991-04-26 | 1992-11-17 | Nec Corp | マイクロプログラム制御装置 |
EP0522513A2 (en) * | 1991-07-09 | 1993-01-13 | Hughes Aircraft Company | High speed parallel microcode program controller |
-
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- 1993-10-05 JP JP5248934A patent/JPH07104996A/ja active Pending
-
1994
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- 1994-10-04 FR FR9411850A patent/FR2710992B1/fr not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
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FR2710992B1 (fr) | 1998-09-04 |
FR2710992A1 (fr) | 1995-04-14 |
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