JPH07104996A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPH07104996A JPH07104996A JP5248934A JP24893493A JPH07104996A JP H07104996 A JPH07104996 A JP H07104996A JP 5248934 A JP5248934 A JP 5248934A JP 24893493 A JP24893493 A JP 24893493A JP H07104996 A JPH07104996 A JP H07104996A
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- storage device
- control storage
- external control
- microprogram
- main control
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
- G06F9/267—Microinstruction selection based on results of processing by instruction selection on output of storage
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Abstract
(57)【要約】
【構成】 主制御記憶装置と外部制御記憶装置との二つ
の制御記憶装置のそれぞれにアドレスレジスタと読出し
レジスタとを接続し、外部制御記憶装置の読出しレジス
タの出力を主制御記憶装置の読出しレジスタに転送し、
更に、主制御記憶装置と外部制御記憶装置との条件分岐
命令の分岐判定を行う分岐判定回路と、外部制御記憶装
置の条件分岐命令であるときにその条件分岐命令の実行
および主制御記憶装置および外部制御記憶装置の同期を
行う分岐判定同期回路とを設け、主制御記憶装置の読出
しレジスタの出力によってマイクロプログラムの実行と
条件分岐命令の実行とを行うようにする。 【効果】 一つの制御記憶装置では保持しきれない多量
のマイクロプログラムの処理を高速に行うことが可能に
なる。
の制御記憶装置のそれぞれにアドレスレジスタと読出し
レジスタとを接続し、外部制御記憶装置の読出しレジス
タの出力を主制御記憶装置の読出しレジスタに転送し、
更に、主制御記憶装置と外部制御記憶装置との条件分岐
命令の分岐判定を行う分岐判定回路と、外部制御記憶装
置の条件分岐命令であるときにその条件分岐命令の実行
および主制御記憶装置および外部制御記憶装置の同期を
行う分岐判定同期回路とを設け、主制御記憶装置の読出
しレジスタの出力によってマイクロプログラムの実行と
条件分岐命令の実行とを行うようにする。 【効果】 一つの制御記憶装置では保持しきれない多量
のマイクロプログラムの処理を高速に行うことが可能に
なる。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプログラム制御
装置に関し、特にマイクロプログラムの容量増加に伴っ
て複数のマイクロプログラム制御装置を有する情報処理
装置のマイクロプログラム制御装置に関する。
装置に関し、特にマイクロプログラムの容量増加に伴っ
て複数のマイクロプログラム制御装置を有する情報処理
装置のマイクロプログラム制御装置に関する。
【０００２】
【従来の技術】マイクロプログラムによって制御される
従来の情報処理装置は、その性能を向上させるため、近
年、マイクロプログラムの容量を増加させている。しか
し、情報処理装置の性能の向上のためには、マシンサイ
クルの短縮や価格の低減等が必要であり、これらのた
め、制御記憶装置の容量を増加させることができないと
いう問題がある。
従来の情報処理装置は、その性能を向上させるため、近
年、マイクロプログラムの容量を増加させている。しか
し、情報処理装置の性能の向上のためには、マシンサイ
クルの短縮や価格の低減等が必要であり、これらのた
め、制御記憶装置の容量を増加させることができないと
いう問題がある。
【０００３】この問題を解決するため、従来からオーバ
ーレイ方式のマイクロプログラム方式が提案されてい
る。オーバーレイ方式のマイクロプログラム制御方式
は、情報処理装置内に備えてある制御記憶装置では保持
できないマイクロプログラムを外部の大容量の記憶装置
に記憶させておき、マイクロプログラムを複数のブロッ
クに分割し、そのブロック単位に外部の記憶装置から情
報処理装置内の制御記憶装置にロードし、ロード完了後
に情報処理装置内の制御記憶装置によってマイクロプロ
グラムの実行を行っている。
ーレイ方式のマイクロプログラム方式が提案されてい
る。オーバーレイ方式のマイクロプログラム制御方式
は、情報処理装置内に備えてある制御記憶装置では保持
できないマイクロプログラムを外部の大容量の記憶装置
に記憶させておき、マイクロプログラムを複数のブロッ
クに分割し、そのブロック単位に外部の記憶装置から情
報処理装置内の制御記憶装置にロードし、ロード完了後
に情報処理装置内の制御記憶装置によってマイクロプロ
グラムの実行を行っている。
【０００４】
【発明が解決しようとする課題】上述したような従来の
オーバーレイ方式のマイクロプログラム制御方式は、外
部の記憶装置から情報処理装置内の制御記憶装置にロー
ドしなければならないマイクロプログラムの量が非常に
大きい場合は、そのマイクロプログラムは複数のブロッ
クに分割されるため、何回もロードを行わなければなら
ず、従ってロード時間が長くかかるのみならず、その制
御にかかる時間も長くなり、全体の処理時間が長くなっ
て情報処理装置の性能を低下させるという欠点を有して
いる。
オーバーレイ方式のマイクロプログラム制御方式は、外
部の記憶装置から情報処理装置内の制御記憶装置にロー
ドしなければならないマイクロプログラムの量が非常に
大きい場合は、そのマイクロプログラムは複数のブロッ
クに分割されるため、何回もロードを行わなければなら
ず、従ってロード時間が長くかかるのみならず、その制
御にかかる時間も長くなり、全体の処理時間が長くなっ
て情報処理装置の性能を低下させるという欠点を有して
いる。
【０００５】
【課題を解決するための手段】本発明のマイクロプログ
ラム制御装置は、マイクロプログラムを格納する主制御
記憶装置と、マイクロプログラムを格納する外部制御記
憶装置と、前記主制御記憶装置に接続した第一のアドレ
スレジスタと、前記外部制御記憶装置に接続した第二の
アドレスレジスタと、前記主制御記憶装置から読出した
マイクロプログラム語を保持する第一の読出しレジスタ
と、前記外部制御記憶装置から読出したマイクロプログ
ラム語を保持する第二の読出しレジスタと、前記主制御
記憶装置から前記外部制御記憶装置を起動し前記外部制
御記憶装置から前記主制御記憶装置を起動する外部制御
記憶起動回路とを備え、前記外部制御記憶装置から読出
したマイクロプログラム語を前記第一の読出しレジスタ
に転送して前記外部制御記憶装置で実行するマイクロプ
ログラムを前記第一の読出しレジスタの出力によって実
行することを含むものであり、更に、主制御記憶装置と
外部制御記憶装置との条件分岐命令の分岐判定を行う分
岐判定回路と、前記外部制御記憶装置の条件分岐命令で
あるときに前記条件分岐命令の実行および前記主制御記
憶装置および前記外部制御記憶装置の同期を行う分岐判
定同期回路とを備え、前記外部制御記憶装置で実行する
マイクロプログラムの条件分岐命令を第一の読出しレジ
スタの出力によって実行することを含むものである。
ラム制御装置は、マイクロプログラムを格納する主制御
記憶装置と、マイクロプログラムを格納する外部制御記
憶装置と、前記主制御記憶装置に接続した第一のアドレ
スレジスタと、前記外部制御記憶装置に接続した第二の
アドレスレジスタと、前記主制御記憶装置から読出した
マイクロプログラム語を保持する第一の読出しレジスタ
と、前記外部制御記憶装置から読出したマイクロプログ
ラム語を保持する第二の読出しレジスタと、前記主制御
記憶装置から前記外部制御記憶装置を起動し前記外部制
御記憶装置から前記主制御記憶装置を起動する外部制御
記憶起動回路とを備え、前記外部制御記憶装置から読出
したマイクロプログラム語を前記第一の読出しレジスタ
に転送して前記外部制御記憶装置で実行するマイクロプ
ログラムを前記第一の読出しレジスタの出力によって実
行することを含むものであり、更に、主制御記憶装置と
外部制御記憶装置との条件分岐命令の分岐判定を行う分
岐判定回路と、前記外部制御記憶装置の条件分岐命令で
あるときに前記条件分岐命令の実行および前記主制御記
憶装置および前記外部制御記憶装置の同期を行う分岐判
定同期回路とを備え、前記外部制御記憶装置で実行する
マイクロプログラムの条件分岐命令を第一の読出しレジ
スタの出力によって実行することを含むものである。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の一実施例を示すブロック
図、図２は図１の実施例の動作を示すタイミングチャー
ト、図３は図１の実施例に使用するコーディングチャー
トの一例である。
図、図２は図１の実施例の動作を示すタイミングチャー
ト、図３は図１の実施例に使用するコーディングチャー
トの一例である。
【０００８】図１の実施例は、マイクロプログラムを格
納する第一の制御記憶装置である主制御記憶装置３と、
マイクロプログラムを格納する第二の制御記憶装置であ
る外部制御記憶装置９との二つの制御記憶装置とを有し
ている。
納する第一の制御記憶装置である主制御記憶装置３と、
マイクロプログラムを格納する第二の制御記憶装置であ
る外部制御記憶装置９との二つの制御記憶装置とを有し
ている。
【０００９】主制御記憶装置３には、セレクタ１および
アドレスレジスタ２およびセレクタ４およびセレクタ５
および読出しレジスタ６が接続されており、外部制御記
憶装置９には、セレクタ７およびアドレスレジスタ８お
よびセレクタ１０および読出しレジスタ１１が接続され
ている。また二つの制御記憶装置の動作を制御するため
の手段として、分岐判定回路１２と、外部制御記憶起動
回路１３と、分岐判定同期回路１４とを備えている。
アドレスレジスタ２およびセレクタ４およびセレクタ５
および読出しレジスタ６が接続されており、外部制御記
憶装置９には、セレクタ７およびアドレスレジスタ８お
よびセレクタ１０および読出しレジスタ１１が接続され
ている。また二つの制御記憶装置の動作を制御するため
の手段として、分岐判定回路１２と、外部制御記憶起動
回路１３と、分岐判定同期回路１４とを備えている。
【００１０】主制御記憶装置３および外部制御記憶装置
９は、それぞれ１キロワード（ＫＷ）×４バンク＝４Ｋ
Ｗの容量を有しており、それぞれアドレスレジスタ２お
よびアドレスレジスタ８の上位の１０ビット（１ＫＷア
クスス）で４バンクを同時にリードすることにより、２
方向または４方向の多方向条件分岐命令を実行できる。
また、各制御記憶装置に対するマイクロプログラムのコ
ーディングも、主制御記憶装置３または外部制御記憶装
置９の区別を意識せずに、同様な記述で行うことができ
る。
９は、それぞれ１キロワード（ＫＷ）×４バンク＝４Ｋ
Ｗの容量を有しており、それぞれアドレスレジスタ２お
よびアドレスレジスタ８の上位の１０ビット（１ＫＷア
クスス）で４バンクを同時にリードすることにより、２
方向または４方向の多方向条件分岐命令を実行できる。
また、各制御記憶装置に対するマイクロプログラムのコ
ーディングも、主制御記憶装置３または外部制御記憶装
置９の区別を意識せずに、同様な記述で行うことができ
る。
【００１１】二つの制御記憶装置から読出されるマイク
ロプログラム語は、表１のマイクロプログラム語フィー
ルド一覧表に示すように、“ＩＳＱ”“ＥＯＰ”“ＦＵ
Ｔ”“ＮＡ”等の各フィールドで構成されている。
ロプログラム語は、表１のマイクロプログラム語フィー
ルド一覧表に示すように、“ＩＳＱ”“ＥＯＰ”“ＦＵ
Ｔ”“ＮＡ”等の各フィールドで構成されている。
【００１２】
【表１】
【００１３】“ＩＳＱ”フィールドは、“ＢＲＳ”“Ｃ
ＢＲ２”“ＣＢＲ４””等の各コマンドが指示するマイ
クロプログラム・シーケンスを制御している。これらの
各コマンドのビットパターンおよび動作概要は、表２に
示すとおりである。
ＢＲ２”“ＣＢＲ４””等の各コマンドが指示するマイ
クロプログラム・シーケンスを制御している。これらの
各コマンドのビットパターンおよび動作概要は、表２に
示すとおりである。
【００１４】
【表２】
【００１５】“ＥＯＰ”フィールドは、マイクロプログ
ラム・シーケンスの終了を指示するコマンドであり、ア
ドレスレジスタ２またはアドレスレジスタ８に対する起
動アドレスのセットの指示と、外部制御記憶起動回路１
３の制御を行う。
ラム・シーケンスの終了を指示するコマンドであり、ア
ドレスレジスタ２またはアドレスレジスタ８に対する起
動アドレスのセットの指示と、外部制御記憶起動回路１
３の制御を行う。
【００１６】“ＦＵＴ”フィールドは、ハードウエアを
制御するための各コマンドで構成されており、それらの
各コマンドのビットパターンおよび動作概要は、表３に
示すとおりである。
制御するための各コマンドで構成されており、それらの
各コマンドのビットパターンおよび動作概要は、表３に
示すとおりである。
【００１７】
【表３】
【００１８】アドレスレジスタ２は、主制御記憶装置３
のアドレスを保持し、アドレスレジスタ８は、外部制御
記憶装置９のアドレスを保持する。それぞれ１２ビット
（４ＫＷアクセス）からなるレジスタである。
のアドレスを保持し、アドレスレジスタ８は、外部制御
記憶装置９のアドレスを保持する。それぞれ１２ビット
（４ＫＷアクセス）からなるレジスタである。
【００１９】読出しレジスタ６は、主制御記憶装置３か
ら読出されるマイクロプログラム語と、外部制御記憶装
置９から読出されて読出しレジスタ１１を経由して送ら
れてくるマイクロプログラム語とを保持するレジスタで
ある。マイクロプログラムの実行は、主制御記憶装置３
についても外部制御記憶装置９についても、読出しレジ
スタ６の出力によって行う。マイクロプログラム語のセ
ットの指示は、外部制御記憶起動回路１３から出力され
る動作有効信号１０３によって行われ、動作有効信号１
０３が“０”のときは主制御記憶装置３のマイクロプロ
グラム語を、“１”のときは外部制御記憶装置９のマイ
クロプログラム語を、それぞれセレクタ５を介してセッ
トする。
ら読出されるマイクロプログラム語と、外部制御記憶装
置９から読出されて読出しレジスタ１１を経由して送ら
れてくるマイクロプログラム語とを保持するレジスタで
ある。マイクロプログラムの実行は、主制御記憶装置３
についても外部制御記憶装置９についても、読出しレジ
スタ６の出力によって行う。マイクロプログラム語のセ
ットの指示は、外部制御記憶起動回路１３から出力され
る動作有効信号１０３によって行われ、動作有効信号１
０３が“０”のときは主制御記憶装置３のマイクロプロ
グラム語を、“１”のときは外部制御記憶装置９のマイ
クロプログラム語を、それぞれセレクタ５を介してセッ
トする。
【００２０】読出しレジスタ１１は、外部制御記憶装置
９から読出されたマイクロプログラム語とを保持するレ
ジスタである。
９から読出されたマイクロプログラム語とを保持するレ
ジスタである。
【００２１】分岐判定回路１２は、マイクロプログラム
の条件分岐判定を行うための制御回路である。読出しレ
ジスタ６に保持されているマイクロプログラム語の“Ｉ
ＳＱ”フィールド１０８と、分岐テスト１００と、アド
レスレジスタ２の下位２ビットと、アドレスレジスタ８
の下位２ビットと、外部制御記憶起動回路１３からの動
作有効信号１０３とを入力し、表４に示す条件によって
条件分岐判定を行う。その判定結果は、分岐判定信号１
０１によって主制御記憶装置３のセレクタ４が、分岐判
定信号１０２によって外部制御記憶装置９のセレクタ１
０が制御され、それぞれの制御記憶装置の４バンクから
読出されるマイクロプログラム語のセレクトの指示とな
る。
の条件分岐判定を行うための制御回路である。読出しレ
ジスタ６に保持されているマイクロプログラム語の“Ｉ
ＳＱ”フィールド１０８と、分岐テスト１００と、アド
レスレジスタ２の下位２ビットと、アドレスレジスタ８
の下位２ビットと、外部制御記憶起動回路１３からの動
作有効信号１０３とを入力し、表４に示す条件によって
条件分岐判定を行う。その判定結果は、分岐判定信号１
０１によって主制御記憶装置３のセレクタ４が、分岐判
定信号１０２によって外部制御記憶装置９のセレクタ１
０が制御され、それぞれの制御記憶装置の４バンクから
読出されるマイクロプログラム語のセレクトの指示とな
る。
【００２２】
【表４】
【００２３】外部制御記憶起動回路１３は、主制御記憶
装置３および外部制御記憶装置９の起動の制御を行う回
路である。読出しレジスタ６の“ＥＯＰ”フィールド１
０９および“ＦＵＴ”フィールド１１０の“ＳＴＡＲ
Ｔ”コマンドを入力し、動作有効信号１０３および起動
信号１０４とを出力する。動作有効信号１０３は、分岐
判定回路１２と読出しレジスタ６とを制御し、起動信号
１０４は、アドレスレジスタ２およびアドレスレジスタ
８に対する“ＦＵＴ”（１：１２）フィールドのセット
の制御を行う。
装置３および外部制御記憶装置９の起動の制御を行う回
路である。読出しレジスタ６の“ＥＯＰ”フィールド１
０９および“ＦＵＴ”フィールド１１０の“ＳＴＡＲ
Ｔ”コマンドを入力し、動作有効信号１０３および起動
信号１０４とを出力する。動作有効信号１０３は、分岐
判定回路１２と読出しレジスタ６とを制御し、起動信号
１０４は、アドレスレジスタ２およびアドレスレジスタ
８に対する“ＦＵＴ”（１：１２）フィールドのセット
の制御を行う。
【００２４】分岐判定同期回路１４は、外部制御記憶装
置９から読出したマイクロプログラム語が、条件分岐
（“ＩＳＱ”フィールドが“ＣＢＲ２”または“ＣＢＲ
４”コマンド）のとき、主制御記憶装置３で実行するマ
イクロプログラム語と比較し、読出しレジスタ１１から
読出しレジスタ６に転送した後に実行するための制御記
憶装置間の同期と、条件分岐命令の実行とを制御する回
路である。読出しレジスタ１１から“ＩＳＱ”フィール
ド１１１を入力し、ホールド信号１０５および１０６を
出力する。ホールド信号１０５は主制御記憶装置３のホ
ールド制御を行い、ホールド信号１０５は外部制御記憶
装置９のホールド制御と条件分岐命令制御とを行う。
置９から読出したマイクロプログラム語が、条件分岐
（“ＩＳＱ”フィールドが“ＣＢＲ２”または“ＣＢＲ
４”コマンド）のとき、主制御記憶装置３で実行するマ
イクロプログラム語と比較し、読出しレジスタ１１から
読出しレジスタ６に転送した後に実行するための制御記
憶装置間の同期と、条件分岐命令の実行とを制御する回
路である。読出しレジスタ１１から“ＩＳＱ”フィール
ド１１１を入力し、ホールド信号１０５および１０６を
出力する。ホールド信号１０５は主制御記憶装置３のホ
ールド制御を行い、ホールド信号１０５は外部制御記憶
装置９のホールド制御と条件分岐命令制御とを行う。
【００２５】次に上述のように構成したマイクロプログ
ラム制御装置の動作について、図２および図３を参照し
て説明する。
ラム制御装置の動作について、図２および図３を参照し
て説明する。
【００２６】図２のタイミングチャート示した動作は、
図３のコーディングチャートに示した主制御記憶装置３
で実行するステップＡ０およびＡ１の２ステップと、外
部制御記憶装置９で実行するステップＢ０〜Ｂ３および
ステップＢ４〜Ｂ７の各４ステップからなるＡ命令のマ
イクロプログラム・シーケンス制御である。
図３のコーディングチャートに示した主制御記憶装置３
で実行するステップＡ０およびＡ１の２ステップと、外
部制御記憶装置９で実行するステップＢ０〜Ｂ３および
ステップＢ４〜Ｂ７の各４ステップからなるＡ命令のマ
イクロプログラム・シーケンス制御である。
【００２７】ステップＡ０においては、ＢＲＳコマンド
およびＳＴＡＲＴ（Ｂ０）コマンドおよびＮＡフィール
ド（Ａ１）を発行し、タイミングＴ０においてアドレス
レジスタ２に保持される。タイミングＴ１においては、
ステップＡ０のマイクロプログラム語が読出しレジスタ
６にセットされ、このタイミングで、アドレスレジスタ
２にはステップＡ０のＮＡフィールド（Ａ１）がセット
される。主制御記憶装置３は、以後“ＥＯＰ”フィール
ドが発行されるまで、ステップＡ１のループ・シーケン
スを実行する。
およびＳＴＡＲＴ（Ｂ０）コマンドおよびＮＡフィール
ド（Ａ１）を発行し、タイミングＴ０においてアドレス
レジスタ２に保持される。タイミングＴ１においては、
ステップＡ０のマイクロプログラム語が読出しレジスタ
６にセットされ、このタイミングで、アドレスレジスタ
２にはステップＡ０のＮＡフィールド（Ａ１）がセット
される。主制御記憶装置３は、以後“ＥＯＰ”フィール
ドが発行されるまで、ステップＡ１のループ・シーケン
スを実行する。
【００２８】タイミングＴ１において、読出しレジスタ
６から出力されるＳＴＡＲＴ（Ｂ０）コマンドにより、
外部制御記憶起動回路１３から起動信号１０４が出力さ
れ、タイミングＴ２において、アドレスレジスタ８に対
して“ＦＵＴ”（１：１２）フィールドがセットされる
（ステップＢ０）。続いてタイミングＴ３において、動
作有効信号１０３が出力され、外部制御記憶装置９によ
る処理が終了するまで（タイミングＴ１０の“ＥＯＰ”
フィールドの出力まで）出力が継続される。
６から出力されるＳＴＡＲＴ（Ｂ０）コマンドにより、
外部制御記憶起動回路１３から起動信号１０４が出力さ
れ、タイミングＴ２において、アドレスレジスタ８に対
して“ＦＵＴ”（１：１２）フィールドがセットされる
（ステップＢ０）。続いてタイミングＴ３において、動
作有効信号１０３が出力され、外部制御記憶装置９によ
る処理が終了するまで（タイミングＴ１０の“ＥＯＰ”
フィールドの出力まで）出力が継続される。
【００２９】タイミングＴ３においては、読出しレジス
タ１１にマイクロプログラム語Ｂ０がセットされ、アド
レスレジスタ８にステップＢ０のＮＡフィールド（Ｂ
１）がセットされる。
タ１１にマイクロプログラム語Ｂ０がセットされ、アド
レスレジスタ８にステップＢ０のＮＡフィールド（Ｂ
１）がセットされる。
【００３０】タイミングＴ４においては、読出しレジス
タ１１にマイクロプログラム語Ｂ１がセットされ、アド
レスレジスタ８にステップＢ１のＮＡフィールド（Ｂ
２）がセットされ、読出しレジスタ６には読出しレジス
タ１１からマイクロプログラム語Ｂ０が転送される。さ
らに、ステップＢ１においては、“ＣＢＲ２”コマンド
が出力されるため、タイミングＴ４〜Ｔ５において、分
岐判定同期回路１４からホールド信号１０６が出力さ
れ、タイミングＴ５〜Ｔ６において、ホールド信号１０
５を出力される。
タ１１にマイクロプログラム語Ｂ１がセットされ、アド
レスレジスタ８にステップＢ１のＮＡフィールド（Ｂ
２）がセットされ、読出しレジスタ６には読出しレジス
タ１１からマイクロプログラム語Ｂ０が転送される。さ
らに、ステップＢ１においては、“ＣＢＲ２”コマンド
が出力されるため、タイミングＴ４〜Ｔ５において、分
岐判定同期回路１４からホールド信号１０６が出力さ
れ、タイミングＴ５〜Ｔ６において、ホールド信号１０
５を出力される。
【００３１】タイミングＴ５においては、タイミングＴ
４においてホールド信号１０５が出力されていないた
め、ステップＢ１のマイクロプログラム語が読出しレジ
スタ６に転送される。このタイミングで、分岐判定回路
１２は、読出しレジスタ６の出力のステップＢ１の“Ｃ
ＢＲ２”コマンドと、アドレスレジスタ８の出力のステ
ップＢ１のアドレスの下位２ビットと、動作有効信号１
０３とによって分岐判定を行う。この結果、タイミング
Ｔ６において分岐判定信号１０２が出力される。またア
ドレスレジスタ８（ステップＢ２）の上位１０ビットに
よってアクセスされる外部制御記憶装置９の４バンクか
ら読出したマイクロプログラム語は、分岐判定信号１０
２によってセレクタ１０で制御され、タイミングＴ７に
おいて、ステップＢ５のアドレスがアドレスレジスタ８
に、ステップＢ４のマイクロプログラム語が読出しレジ
スタ１１にセットされる。
４においてホールド信号１０５が出力されていないた
め、ステップＢ１のマイクロプログラム語が読出しレジ
スタ６に転送される。このタイミングで、分岐判定回路
１２は、読出しレジスタ６の出力のステップＢ１の“Ｃ
ＢＲ２”コマンドと、アドレスレジスタ８の出力のステ
ップＢ１のアドレスの下位２ビットと、動作有効信号１
０３とによって分岐判定を行う。この結果、タイミング
Ｔ６において分岐判定信号１０２が出力される。またア
ドレスレジスタ８（ステップＢ２）の上位１０ビットに
よってアクセスされる外部制御記憶装置９の４バンクか
ら読出したマイクロプログラム語は、分岐判定信号１０
２によってセレクタ１０で制御され、タイミングＴ７に
おいて、ステップＢ５のアドレスがアドレスレジスタ８
に、ステップＢ４のマイクロプログラム語が読出しレジ
スタ１１にセットされる。
【００３２】この後、外部制御記憶装置９においては、
タイミングＴ７〜Ｔ１０にかけてステップＢ５〜Ｂ７の
シーケンス制御が実行される。一方主制御記憶装置３で
は、タイミングＴ７〜Ｔ１１にかけてステップＢ４〜Ｂ
７のマイクロプログラム語の読出しが読出しレジスタ６
によって行われる。
タイミングＴ７〜Ｔ１０にかけてステップＢ５〜Ｂ７の
シーケンス制御が実行される。一方主制御記憶装置３で
は、タイミングＴ７〜Ｔ１１にかけてステップＢ４〜Ｂ
７のマイクロプログラム語の読出しが読出しレジスタ６
によって行われる。
【００３３】タイミングＴ１０においては、読出しレジ
スタ６に保持されているステップＢ６のマイクロプログ
ラム語から、命令終了の指示となる“ＥＯＰ”フィール
ドが出力される。タイミングＴ１１においては、動作有
効信号１０３のリセットと、後続の命令であるＣ命令の
第一ステップ（Ｃ０ステップ）のアドレスレジスタ２へ
のセットの制御が行われ、タイミングＴ１１において読
出しレジスタ６から出力したステップＢ７の実行を行っ
てＡ命令によるマイクロプログラム制御が完了する。
スタ６に保持されているステップＢ６のマイクロプログ
ラム語から、命令終了の指示となる“ＥＯＰ”フィール
ドが出力される。タイミングＴ１１においては、動作有
効信号１０３のリセットと、後続の命令であるＣ命令の
第一ステップ（Ｃ０ステップ）のアドレスレジスタ２へ
のセットの制御が行われ、タイミングＴ１１において読
出しレジスタ６から出力したステップＢ７の実行を行っ
てＡ命令によるマイクロプログラム制御が完了する。
【００３４】このように、主制御記憶装置３で保持する
ことができないために外部制御記憶装置９に保持してい
るマイクロプログラムの実行を行うとき、タイミングＴ
１〜Ｔ３で外部制御記憶装置９の起動を行い、タイミン
グＴ５〜Ｔ６で条件分岐命令処理を行うことができるた
め、僅かな遅れでマイクロプログラム制御を実行するこ
とができる。
ことができないために外部制御記憶装置９に保持してい
るマイクロプログラムの実行を行うとき、タイミングＴ
１〜Ｔ３で外部制御記憶装置９の起動を行い、タイミン
グＴ５〜Ｔ６で条件分岐命令処理を行うことができるた
め、僅かな遅れでマイクロプログラム制御を実行するこ
とができる。
【００３５】
【発明の効果】以上説明したように、本発明のマイクロ
プログラム制御装置は、主制御記憶装置と外部制御記憶
装置との二つの制御記憶装置のそれぞれにアドレスレジ
スタと読出しレジスタとを接続し、外部制御記憶装置の
読出しレジスタの出力を主制御記憶装置の読出しレジス
タに転送し、更に、主制御記憶装置と外部制御記憶装置
との条件分岐命令の分岐判定を行う分岐判定回路と、外
部制御記憶装置の条件分岐命令であるときにその条件分
岐命令の実行および主制御記憶装置および外部制御記憶
装置の同期を行う分岐判定同期回路とを設け、主制御記
憶装置の読出しレジスタの出力によってマイクロプログ
ラムの実行と条件分岐命令の実行とを行うようにするこ
とにより、一つの制御記憶装置では保持しきれない多量
のマイクロプログラムの処理を高速に行うことが可能に
なるという効果がある。
プログラム制御装置は、主制御記憶装置と外部制御記憶
装置との二つの制御記憶装置のそれぞれにアドレスレジ
スタと読出しレジスタとを接続し、外部制御記憶装置の
読出しレジスタの出力を主制御記憶装置の読出しレジス
タに転送し、更に、主制御記憶装置と外部制御記憶装置
との条件分岐命令の分岐判定を行う分岐判定回路と、外
部制御記憶装置の条件分岐命令であるときにその条件分
岐命令の実行および主制御記憶装置および外部制御記憶
装置の同期を行う分岐判定同期回路とを設け、主制御記
憶装置の読出しレジスタの出力によってマイクロプログ
ラムの実行と条件分岐命令の実行とを行うようにするこ
とにより、一つの制御記憶装置では保持しきれない多量
のマイクロプログラムの処理を高速に行うことが可能に
なるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の実施例の動作を示すタイミングチャート
である。
である。
【図３】図１の実施例に使用するコーディングチャート
の一例である。
の一例である。
１・４・５・７・１０ セレクタ ２・８ アドレスレジスタ ３ 主制御記憶装置 ６・１１ 読出しレジスタ ９ 外部制御記憶装置 １２ 分岐判定回路 １３ 外部制御記憶起動回路 １４ 分岐判定同期回路 １００ 分岐テスト １０１・１０２ 分岐判定信号 １０３ 動作有効信号 １０４ 起動信号 １０５・１０６ ホールド信号 １０８・１１１ “ＩＳＱ”フィールド １０９ “ＥＯＰ”フィールド １１０ “ＦＵＴ”フィールド
Claims (2)
- 【請求項１】 マイクロプログラムを格納する主制御記
憶装置と、マイクロプログラムを格納する外部制御記憶
装置と、前記主制御記憶装置に接続した第一のアドレス
レジスタと、前記外部制御記憶装置に接続した第二のア
ドレスレジスタと、前記主制御記憶装置から読出したマ
イクロプログラム語を保持する第一の読出しレジスタ
と、前記外部制御記憶装置から読出したマイクロプログ
ラム語を保持する第二の読出しレジスタと、前記主制御
記憶装置から前記外部制御記憶装置を起動し前記外部制
御記憶装置から前記主制御記憶装置を起動する外部制御
記憶起動回路とを備え、前記外部制御記憶装置から読出
したマイクロプログラム語を前記第一の読出しレジスタ
に転送して前記外部制御記憶装置で実行するマイクロプ
ログラムを前記第一の読出しレジスタの出力によって実
行することを含むことを特徴とするマイクロプログラム
制御装置。 - 【請求項２】 主制御記憶装置と外部制御記憶装置との
条件分岐命令の分岐判定を行う分岐判定回路と、前記外
部制御記憶装置の条件分岐命令であるときに前記条件分
岐命令の実行および前記主制御記憶装置および前記外部
制御記憶装置の同期を行う分岐判定同期回路とを備え、
前記外部制御記憶装置で実行するマイクロプログラムの
条件分岐命令を第一の読出しレジスタの出力によって実
行することを含むことを特徴とする請求項１記載のマイ
クロプログラム制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248934A JPH07104996A (ja) | 1993-10-05 | 1993-10-05 | マイクロプログラム制御装置 |
| FR9411850A FR2710992B1 (fr) | 1993-10-05 | 1994-10-04 | Contrôleur de microprogramme. |
| US08/317,536 US5600842A (en) | 1993-10-05 | 1994-10-04 | Microprogram controller for controlling readout of a microprogram stored in multiple storage areas |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248934A JPH07104996A (ja) | 1993-10-05 | 1993-10-05 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07104996A true JPH07104996A (ja) | 1995-04-21 |
Family
ID=17185593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5248934A Pending JPH07104996A (ja) | 1993-10-05 | 1993-10-05 | マイクロプログラム制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5600842A (ja) |
| JP (1) | JPH07104996A (ja) |
| FR (1) | FR2710992B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6076154A (en) * | 1998-01-16 | 2000-06-13 | U.S. Philips Corporation | VLIW processor has different functional units operating on commands of different widths |
| JP5863855B2 (ja) * | 2014-02-26 | 2016-02-17 | ファナック株式会社 | 分岐命令を高速に処理するためのインストラクションキャッシュを有するプログラマブルコントローラ |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3839705A (en) * | 1972-12-14 | 1974-10-01 | Gen Electric | Data processor including microprogram control means |
| JPS5410219B2 (ja) * | 1973-12-07 | 1979-05-02 | ||
| US4270184A (en) * | 1978-03-16 | 1981-05-26 | Tokyo Shibaura Denki Kabushiki Kaisha | Microprocessor-based programmable logic controller |
| JPS5557951A (en) * | 1978-10-24 | 1980-04-30 | Toshiba Corp | Read control system of control memory unit |
| US4438492A (en) * | 1980-08-01 | 1984-03-20 | Advanced Micro Devices, Inc. | Interruptable microprogram controller for microcomputer systems |
| JPS5896349A (ja) * | 1981-12-02 | 1983-06-08 | Hitachi Ltd | マイクロ命令制御のデータ処理装置 |
| JPS58186846A (ja) * | 1982-04-27 | 1983-10-31 | Nec Corp | マイクロプログラム制御装置 |
| JPS58225422A (ja) * | 1982-06-25 | 1983-12-27 | Toshiba Corp | デ−タ制御装置 |
| JPS61134839A (ja) * | 1984-12-04 | 1986-06-21 | Nec Corp | 可変語長のマイクロプログラム制御方式 |
| JPS61269734A (ja) * | 1985-05-23 | 1986-11-29 | Hitachi Ltd | マイクロプログラム制御方式 |
| JPH06103460B2 (ja) * | 1985-11-19 | 1994-12-14 | ソニー株式会社 | プログラム転送方式 |
| US5144628A (en) * | 1988-10-05 | 1992-09-01 | Nec Corporation | Microprogram controller in data processing apparatus |
| EP0388735A3 (en) * | 1989-03-10 | 1993-01-13 | Nec Corporation | Microprogram controller having fixed-instruction generator and microprogram memory |
| JPH04328634A (ja) * | 1991-04-26 | 1992-11-17 | Nec Corp | マイクロプログラム制御装置 |
| EP0522513A2 (en) * | 1991-07-09 | 1993-01-13 | Hughes Aircraft Company | High speed parallel microcode program controller |
-
1993
- 1993-10-05 JP JP5248934A patent/JPH07104996A/ja active Pending
-
1994
- 1994-10-04 US US08/317,536 patent/US5600842A/en not_active Expired - Fee Related
- 1994-10-04 FR FR9411850A patent/FR2710992B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5600842A (en) | 1997-02-04 |
| FR2710992B1 (fr) | 1998-09-04 |
| FR2710992A1 (fr) | 1995-04-14 |
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|---|---|---|---|
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