JPS6339941B2 - - Google Patents
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- JPS6339941B2 JPS6339941B2 JP58230454A JP23045483A JPS6339941B2 JP S6339941 B2 JPS6339941 B2 JP S6339941B2 JP 58230454 A JP58230454 A JP 58230454A JP 23045483 A JP23045483 A JP 23045483A JP S6339941 B2 JPS6339941 B2 JP S6339941B2
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- 230000015654 memory Effects 0.000 claims description 141
- 238000013519 translation Methods 0.000 claims description 56
- 238000012545 processing Methods 0.000 claims description 26
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 230000004044 response Effects 0.000 claims description 9
- 238000012546 transfer Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0284—Multiple user address space allocation, e.g. using different base addresses
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
発明の背景
発明の分野
本発明は一般に多数のメモリを用いたデータ処
理システムの分野に係り、特に、全てのプロセツ
サに対して共通のメモリを用いていると共に1つ
のプロセツサに対して専用メモリを用いているよ
うなマルチプロセツサシステムに係る。共通メモ
リ及び専用メモリは別個のメモリ空間を有してお
り、本発明は、専用メモリにアクセスするプロセ
ツサが、共通メモリのためのメモリ空間及び専用
メモリのためのメモリ空間の両方のメモリ位置を
アクセスできるようにするものである。
理システムの分野に係り、特に、全てのプロセツ
サに対して共通のメモリを用いていると共に1つ
のプロセツサに対して専用メモリを用いているよ
うなマルチプロセツサシステムに係る。共通メモ
リ及び専用メモリは別個のメモリ空間を有してお
り、本発明は、専用メモリにアクセスするプロセ
ツサが、共通メモリのためのメモリ空間及び専用
メモリのためのメモリ空間の両方のメモリ位置を
アクセスできるようにするものである。
公知技術の説明
ここ数年来にわたつて電子式データ処理システ
ムに使用されるプロセツサはコストが安くなると
共にサイズが小さくなつて来ているために、デー
タ処理システムに使用されるプロセツサの個数が
急激に増加して来ている。多数のプロセツサを用
いてユーザプログラムを処理するようなデータ処
理システムが多数開発されている。幾つかのこれ
らシステムにおいては、或る種の命令、例えば固
定小数点又は浮動小数点命令、マトリクス命令、
或いは文字列に対して働く命令を実行するように
別々のプロセツサが特別に設計される。他のシス
テムにおいては、別々のプロセツサが同種類の命
令を処理し、このようなシステムでは、複数のプ
ロセツサが多数のユーザプログラムを迅速に処理
することにより作動速度が改善される。更に、デ
ータ処理システムの多数の他の要素、例えばデイ
スク及びテープ記憶システムのような多数の周辺
要素を制御する制御ユニツトや、入出力制御ユニ
ツトは、1つ以上のプロセツサを用いている。
ムに使用されるプロセツサはコストが安くなると
共にサイズが小さくなつて来ているために、デー
タ処理システムに使用されるプロセツサの個数が
急激に増加して来ている。多数のプロセツサを用
いてユーザプログラムを処理するようなデータ処
理システムが多数開発されている。幾つかのこれ
らシステムにおいては、或る種の命令、例えば固
定小数点又は浮動小数点命令、マトリクス命令、
或いは文字列に対して働く命令を実行するように
別々のプロセツサが特別に設計される。他のシス
テムにおいては、別々のプロセツサが同種類の命
令を処理し、このようなシステムでは、複数のプ
ロセツサが多数のユーザプログラムを迅速に処理
することにより作動速度が改善される。更に、デ
ータ処理システムの多数の他の要素、例えばデイ
スク及びテープ記憶システムのような多数の周辺
要素を制御する制御ユニツトや、入出力制御ユニ
ツトは、1つ以上のプロセツサを用いている。
マルチプロセツサシステムは、全てのプロセツ
サからアクセスできる共通のメモリを1つもつよ
うに構成することができる。然し乍ら、システム
が高頻度のメモリアクセスを必要とする場合に
は、メモリに対する競合により作動速度が低下す
ることになる。プロセツサ間でプログラム及びデ
ータが実質的に重複している場合―例えば多数の
プロセツサがユーザプログラムを処理するような
幾つかのマルチプロセツサシステムにおいてこの
ようなことが生じる―には、単一の共通メモリが
所望される。又、このようなシステムは、メモリ
の競合による遅延を減少するために多数のインタ
ーリーブされたメモリも備えている。
サからアクセスできる共通のメモリを1つもつよ
うに構成することができる。然し乍ら、システム
が高頻度のメモリアクセスを必要とする場合に
は、メモリに対する競合により作動速度が低下す
ることになる。プロセツサ間でプログラム及びデ
ータが実質的に重複している場合―例えば多数の
プロセツサがユーザプログラムを処理するような
幾つかのマルチプロセツサシステムにおいてこの
ようなことが生じる―には、単一の共通メモリが
所望される。又、このようなシステムは、メモリ
の競合による遅延を減少するために多数のインタ
ーリーブされたメモリも備えている。
これとは別に、1つのプロセツサからしかアク
セスできないような専用メモリを設けることもし
ばしば所望される。これは、或るプロセツサが、
他のプロセツサの機能に加えて或いは該機能以外
に特殊な機能を有している場合に行なわれる。例
えば、マルチプロセツサシステムがマスタープロ
セツサを用いて多数のスレーブプロセツサによる
処理を調整したりそのスケジユールを組んだりす
る場合に、この機能を実行できるようにするプロ
グラム及びデータをアクセスする必要があるのは
マスタープロセツサだけである。同様に、周辺制
御器においてデイスク駆動装置やテープ駆動装置
を制御するプロセツサの場合には、これらの動作
を実行できるようにするデータやプログラムが専
用メモリに記憶される。多数のプロセツサによつ
て使用されるデータ及びプログラムを記憶するた
めに共通のメモリも設けられる。この構成では、
共通メモリへのアクセス数が減少され、システム
の性能が改善される。
セスできないような専用メモリを設けることもし
ばしば所望される。これは、或るプロセツサが、
他のプロセツサの機能に加えて或いは該機能以外
に特殊な機能を有している場合に行なわれる。例
えば、マルチプロセツサシステムがマスタープロ
セツサを用いて多数のスレーブプロセツサによる
処理を調整したりそのスケジユールを組んだりす
る場合に、この機能を実行できるようにするプロ
グラム及びデータをアクセスする必要があるのは
マスタープロセツサだけである。同様に、周辺制
御器においてデイスク駆動装置やテープ駆動装置
を制御するプロセツサの場合には、これらの動作
を実行できるようにするデータやプログラムが専
用メモリに記憶される。多数のプロセツサによつ
て使用されるデータ及びプログラムを記憶するた
めに共通のメモリも設けられる。この構成では、
共通メモリへのアクセス数が減少され、システム
の性能が改善される。
然し乍ら、多数のプロセツサに対して共通のメ
モリを1つ有しそして種々のプロセツサに対して
専用メモリを1つ以上有するようなマルチプロセ
ツサシステムには多くの問題がある。このような
システムでは、各々のメモリが個別のアドレス
“空間”即ち1組のアドレス可能な位置を有し、
従つてシステムは、共通のメモリに対して意図さ
れたアドレスと、専用メモリに対して意図された
アドレスとを区別して正しい位置が確実にアクセ
スできるように構成されねばならない。
モリを1つ有しそして種々のプロセツサに対して
専用メモリを1つ以上有するようなマルチプロセ
ツサシステムには多くの問題がある。このような
システムでは、各々のメモリが個別のアドレス
“空間”即ち1組のアドレス可能な位置を有し、
従つてシステムは、共通のメモリに対して意図さ
れたアドレスと、専用メモリに対して意図された
アドレスとを区別して正しい位置が確実にアクセ
スできるように構成されねばならない。
更に、共通メモリ及び専用メモリにアクセスす
るプロセツサは、これらプロセツサがそのプログ
ラムを処理する際に使用できるアドレスが設けら
れねばならない。通常これらのアドレスは、共通
メモリに記憶されたプログラム又はデータを参照
する必要のあるプログラムを処理する時でも、そ
れらの専用メモリ空間にあるアドレスでなければ
ならない。このようなプロセツサは典型的にそれ
らのプログラムを処理する時に専用メモリ空間の
アドレスを使用し、共通メモリに記憶された情報
を参照できるためには、共通メモリ内の実際の位
置を参照してこのようなプログラムを処理するの
に使用できるアドレスが専用メモリ空間内に与え
られていなければならない。
るプロセツサは、これらプロセツサがそのプログ
ラムを処理する際に使用できるアドレスが設けら
れねばならない。通常これらのアドレスは、共通
メモリに記憶されたプログラム又はデータを参照
する必要のあるプログラムを処理する時でも、そ
れらの専用メモリ空間にあるアドレスでなければ
ならない。このようなプロセツサは典型的にそれ
らのプログラムを処理する時に専用メモリ空間の
アドレスを使用し、共通メモリに記憶された情報
を参照できるためには、共通メモリ内の実際の位
置を参照してこのようなプログラムを処理するの
に使用できるアドレスが専用メモリ空間内に与え
られていなければならない。
発明の概要
そこで、本発明の目的は、マルチプロセツサシ
ステムのための新規なアドレス構成体を提供する
ことである。
ステムのための新規なアドレス構成体を提供する
ことである。
本発明の更に別の目的は、全てのプロセツサに
対する共通のメモリと1つのプロセツサに対する
専用メモリとの両方を備えていて、専用メモリを
有するプロセツサが両メモリ空間のメモリ位置を
アクセスできるような新規で且つ改良されたマル
チプロセツサシステムを提供することである。
対する共通のメモリと1つのプロセツサに対する
専用メモリとの両方を備えていて、専用メモリを
有するプロセツサが両メモリ空間のメモリ位置を
アクセスできるような新規で且つ改良されたマル
チプロセツサシステムを提供することである。
簡単に云えば、本発明は、全てのプロセツサに
対して共通のメモリを有していると共に1つ以上
のプロセツサが専用メモリを有しているようなマ
ルチプロセツサシステムを提供するものである。
共通のメモリ及び専用メモリは個別で且つ別々の
メモリ空間を有している。専用メモリを有するプ
ロセツサはアドレス変換ユニツトを有し、該ユニ
ツトは、プロセツサのメモリ空間の1部分におけ
るアドレス―これはプロセツサの専用メモリ空間
内にあるが専用メモリに対するアドレス範囲とは
異なる―がプロセツサから送られるのに応答し
て、共通メモリのアドレス空間内にあるアドレス
を発生する。
対して共通のメモリを有していると共に1つ以上
のプロセツサが専用メモリを有しているようなマ
ルチプロセツサシステムを提供するものである。
共通のメモリ及び専用メモリは個別で且つ別々の
メモリ空間を有している。専用メモリを有するプ
ロセツサはアドレス変換ユニツトを有し、該ユニ
ツトは、プロセツサのメモリ空間の1部分におけ
るアドレス―これはプロセツサの専用メモリ空間
内にあるが専用メモリに対するアドレス範囲とは
異なる―がプロセツサから送られるのに応答し
て、共通メモリのアドレス空間内にあるアドレス
を発生する。
アドレス変換ユニツトは、共通メモリアドレス
空間内のアドレスブロツクに対するポインタ情報
がロードされる1組のレジスタを備えている。プ
ロセツサがアドレス変換ユニツトに対する範囲内
のアドレスを送信する時には、アドレス変換ユニ
ツトは、プロセツサからのアドレスにより選択さ
れたレジスタの内容の最上位ビツトを共通メモリ
のアドレスされた位置の最上位部分として検索す
る。プロセツサにより送信されるアドレスの最下
位ビツトは、レジスタから検索されたビツトの終
りに、共通メモリのアドレスされた位置の最下位
部分として接続される。
空間内のアドレスブロツクに対するポインタ情報
がロードされる1組のレジスタを備えている。プ
ロセツサがアドレス変換ユニツトに対する範囲内
のアドレスを送信する時には、アドレス変換ユニ
ツトは、プロセツサからのアドレスにより選択さ
れたレジスタの内容の最上位ビツトを共通メモリ
のアドレスされた位置の最上位部分として検索す
る。プロセツサにより送信されるアドレスの最下
位ビツトは、レジスタから検索されたビツトの終
りに、共通メモリのアドレスされた位置の最下位
部分として接続される。
更に、アドレス変換ユニツトは、共通メモリの
アドレス空間内のアドレスに応答して、プロセツ
サがそのプログラムの処理中に共通メモリアドレ
スを参照する時に使用する専用メモリ空間内のア
ドレスを発生する。共通メモリ内のアドレスはシ
ステムのどのプロセツサによつて与えられてもよ
い。アドレス変換ユニツトは、共通メモリのアド
レスを受けると、そのアドレスをレジスタに記憶
する。そのプロセツサはレジスタを読み取つて共
通メモリアドレスを決定する。プロセツサがレジ
スタを読み取る時には、アドレス変換ユニツト
は、共通メモリアドレスが記憶されたレジスタ及
びアドレス変換ユニツトの専用メモリ空間識別子
を最上位部分として含むと共に共通メモリアドレ
スの最下位ビツトを最下位部分として含むような
アドレスを発生することにより、レジスタに記憶
された共通メモリアドレスをプロセツサの専用メ
モリ空間のアドレスに変換する。
アドレス空間内のアドレスに応答して、プロセツ
サがそのプログラムの処理中に共通メモリアドレ
スを参照する時に使用する専用メモリ空間内のア
ドレスを発生する。共通メモリ内のアドレスはシ
ステムのどのプロセツサによつて与えられてもよ
い。アドレス変換ユニツトは、共通メモリのアド
レスを受けると、そのアドレスをレジスタに記憶
する。そのプロセツサはレジスタを読み取つて共
通メモリアドレスを決定する。プロセツサがレジ
スタを読み取る時には、アドレス変換ユニツト
は、共通メモリアドレスが記憶されたレジスタ及
びアドレス変換ユニツトの専用メモリ空間識別子
を最上位部分として含むと共に共通メモリアドレ
スの最下位ビツトを最下位部分として含むような
アドレスを発生することにより、レジスタに記憶
された共通メモリアドレスをプロセツサの専用メ
モリ空間のアドレスに変換する。
本発明は、多数組のレジスタと、その時作動し
ている特定の組のレジスタを指すようにプロセツ
サによつてロードされるインデツクスレジスタと
を設けることにより融通性が向上される。プロセ
ツサは、インデツクスレジスタの内容を変えるだ
けで、作動状態の組のウインドウアドレスレジス
タを切換えることができる。
ている特定の組のレジスタを指すようにプロセツ
サによつてロードされるインデツクスレジスタと
を設けることにより融通性が向上される。プロセ
ツサは、インデツクスレジスタの内容を変えるだ
けで、作動状態の組のウインドウアドレスレジス
タを切換えることができる。
本発明は特許請求の範囲に特に指摘する。本発
明の上記及び更に別の目的並びに効果は、添付図
面を参照した以下の説明より理解されよう。
明の上記及び更に別の目的並びに効果は、添付図
面を参照した以下の説明より理解されよう。
解説のための実施例の説明
本発明は、マスタープロセツサが複数個のスレ
ーブプロセツサの作動を調整しそのスケジユール
を組むようなマルチプロセツサシステムについて
説明する。本発明は、マスター/スレーブ構成を
用いてスケジユールを組んだり調整したりするも
のでないようなマルチプロセツサシステムや、上
記したようにプロセツサがシステムの周辺のユニ
ツト又は入出力ユニツトの制御に使用される特殊
目的のプロセツサであるようなシステムにも便利
に使用できる。
ーブプロセツサの作動を調整しそのスケジユール
を組むようなマルチプロセツサシステムについて
説明する。本発明は、マスター/スレーブ構成を
用いてスケジユールを組んだり調整したりするも
のでないようなマルチプロセツサシステムや、上
記したようにプロセツサがシステムの周辺のユニ
ツト又は入出力ユニツトの制御に使用される特殊
目的のプロセツサであるようなシステムにも便利
に使用できる。
第1図を説明すれば、本発明によるマルチプロ
セツサシステムは、マスタープロセツサ10と、
共通バス18を経てこれに接続された多数のスレ
ーブプロセツサ12及び14、並びに共通のメモ
リ16とを、基本的な要素として備えている。マ
スタープロセツサ10は、プロセツサユニツト2
0を備えており、このユニツトは専用バス28を
経て専用メモリ22、アドレス変換ユニツト2
4、及び共通バスインターフエイス26に接続さ
れている。プロセツサユニツト20は、専用バス
28を経て専用メモリ22及びアドレス変換ユニ
ツト24にアドレス及びデータを送信すると共
に、共通バスインターフエイス26及び共通バス
18を経て共通メモリ16にアドレス及びデータ
を送信する。更に、プロセツサ10,12及び1
4は互いに割り込みを行ない、共通バス18を経
て割り込み情報を送信する。これら全ての通信は
それ自体公知であり、ここではこれ以上説明しな
い。
セツサシステムは、マスタープロセツサ10と、
共通バス18を経てこれに接続された多数のスレ
ーブプロセツサ12及び14、並びに共通のメモ
リ16とを、基本的な要素として備えている。マ
スタープロセツサ10は、プロセツサユニツト2
0を備えており、このユニツトは専用バス28を
経て専用メモリ22、アドレス変換ユニツト2
4、及び共通バスインターフエイス26に接続さ
れている。プロセツサユニツト20は、専用バス
28を経て専用メモリ22及びアドレス変換ユニ
ツト24にアドレス及びデータを送信すると共
に、共通バスインターフエイス26及び共通バス
18を経て共通メモリ16にアドレス及びデータ
を送信する。更に、プロセツサ10,12及び1
4は互いに割り込みを行ない、共通バス18を経
て割り込み情報を送信する。これら全ての通信は
それ自体公知であり、ここではこれ以上説明しな
い。
スレーブプロセツサ12又は14の内部構成
は、第1図に示したマスタープロセツサ10の構
成と同様である。即ち、スレーブプロセツサ12
及び14の各々も、スレーブプロセツサのみによ
つて実行される制御プログラムやデータを記憶す
る専用メモリを備えている。或いは又、スレーブ
プロセツサに対する全ての制御プログラムやデー
タが共通のメモリ16に記憶されてもよい。第1
図に示されたマルチプロセツサシステムを形成す
るプロセツサ10,12及び14のいずれに本発
明を利用してもよいことが当業者に明らかであろ
うから、マスタープロセツサ10についてのみ以
下に説明する。
は、第1図に示したマスタープロセツサ10の構
成と同様である。即ち、スレーブプロセツサ12
及び14の各々も、スレーブプロセツサのみによ
つて実行される制御プログラムやデータを記憶す
る専用メモリを備えている。或いは又、スレーブ
プロセツサに対する全ての制御プログラムやデー
タが共通のメモリ16に記憶されてもよい。第1
図に示されたマルチプロセツサシステムを形成す
るプロセツサ10,12及び14のいずれに本発
明を利用してもよいことが当業者に明らかであろ
うから、マスタープロセツサ10についてのみ以
下に説明する。
従つて、第2図は、マスタープロセツサ10に
よつて内部処理を行なうのに使用される専用アド
レス空間の構成を示すメモリマツプ30である。
このアドレス空間は、1つの特定の実施例におい
ては、8進数で177777〜000000という範囲を有し
ている。特に、専用アドレス空間は専用メモリ2
2に指定されたアドレスを含んでおり、その記憶
位置は第2図に示された専用メモリアドレス32
の範囲内のアドレスを用いてプロセツサユニツト
20により直接アドレスされる。同様に、プロセ
ツサユニツト20は、その内部処理に際し、メモ
リマツプ30に共通メモリウインドウアドレス3
4と示された範囲内のアドレスを使用する。更
に、マスタープロセツサ10に接続される入出力
ユニツトは、メモリマツプ30に入出力アドレス
36と示された範囲内のアドレスを用いてアドレ
スされる。
よつて内部処理を行なうのに使用される専用アド
レス空間の構成を示すメモリマツプ30である。
このアドレス空間は、1つの特定の実施例におい
ては、8進数で177777〜000000という範囲を有し
ている。特に、専用アドレス空間は専用メモリ2
2に指定されたアドレスを含んでおり、その記憶
位置は第2図に示された専用メモリアドレス32
の範囲内のアドレスを用いてプロセツサユニツト
20により直接アドレスされる。同様に、プロセ
ツサユニツト20は、その内部処理に際し、メモ
リマツプ30に共通メモリウインドウアドレス3
4と示された範囲内のアドレスを使用する。更
に、マスタープロセツサ10に接続される入出力
ユニツトは、メモリマツプ30に入出力アドレス
36と示された範囲内のアドレスを用いてアドレ
スされる。
又、第2図は、複数のアドレス可能な記憶位置
を含む共通メモリ16のアドレス空間のメモリマ
ツプも示している。このアドレス空間は、1つの
特定の実施例においては、8進数で377777〜
000000のアドレス範囲を有している。共通メモリ
16のアドレス不能な位置のアドレス空間と、マ
スタープロセツサ10がその内部処理を行なうの
に使用する専用アドレス空間とは別々であり個別
のものであることが明らかであろう。従つて、マ
スタープロセツサ10が共通メモリ16と通信で
きるようにするためには、共通メモリに対するア
ドレス空間内のアドレスを形成しなければならな
い。これはアドレス変換ユニツト24によつて行
なわれる。
を含む共通メモリ16のアドレス空間のメモリマ
ツプも示している。このアドレス空間は、1つの
特定の実施例においては、8進数で377777〜
000000のアドレス範囲を有している。共通メモリ
16のアドレス不能な位置のアドレス空間と、マ
スタープロセツサ10がその内部処理を行なうの
に使用する専用アドレス空間とは別々であり個別
のものであることが明らかであろう。従つて、マ
スタープロセツサ10が共通メモリ16と通信で
きるようにするためには、共通メモリに対するア
ドレス空間内のアドレスを形成しなければならな
い。これはアドレス変換ユニツト24によつて行
なわれる。
第2図を参照して簡単に説明すれば、マスター
プロセツサ10のプロセツサユニツト20が、プ
ロセツサの内部アドレス空間内の或るアドレス範
囲、特に矢印(A)で示されたようにメモリマツプ3
0の入出力範囲36、のアドレスを送信する時に
は、アドレス変換ユニツト24がこのアドレスを
解読し、矢印(B)で示されたように共通メモリ16
のアドレス空間内のアドレスを形成する。第3図
を説明すれば、アドレス変換ユニツト24はウイ
ンドウインデツクスレジスタ50を備えており、
このレジスタはプロセツサユニツト20によつて
ロードされた時に、複数組のウインドウアドレス
レジスタ52A〜52Nの1つを指示する。1つ
の特定の実施例においては、ウインドウインデツ
クスレジスタ50は128(8進で177)組まで
のウインドウアドレスレジスタの1つを識別する
ことができる。ウインドウインデツクスレジスタ
50は以下に述べるように1組のウインドウアド
レスレジスタを作動させることができる。全ての
組のウイドウアドレスレジスタは同じものである
から、組52C…以下一般に組52と称する……
に限定して説明する。又、アドレス変換ユニツト
24はウインドウバスレジスタ54も備えてお
り、その目的については以下で明らかとなろう。
プロセツサ10のプロセツサユニツト20が、プ
ロセツサの内部アドレス空間内の或るアドレス範
囲、特に矢印(A)で示されたようにメモリマツプ3
0の入出力範囲36、のアドレスを送信する時に
は、アドレス変換ユニツト24がこのアドレスを
解読し、矢印(B)で示されたように共通メモリ16
のアドレス空間内のアドレスを形成する。第3図
を説明すれば、アドレス変換ユニツト24はウイ
ンドウインデツクスレジスタ50を備えており、
このレジスタはプロセツサユニツト20によつて
ロードされた時に、複数組のウインドウアドレス
レジスタ52A〜52Nの1つを指示する。1つ
の特定の実施例においては、ウインドウインデツ
クスレジスタ50は128(8進で177)組まで
のウインドウアドレスレジスタの1つを識別する
ことができる。ウインドウインデツクスレジスタ
50は以下に述べるように1組のウインドウアド
レスレジスタを作動させることができる。全ての
組のウイドウアドレスレジスタは同じものである
から、組52C…以下一般に組52と称する……
に限定して説明する。又、アドレス変換ユニツト
24はウインドウバスレジスタ54も備えてお
り、その目的については以下で明らかとなろう。
ウインドウアドレスレジスタの組52は、ウイ
ンドウアドレスレジスタWADRO60〜WADR767
と示された8個のレジスタを備えている。アドレ
ス変換ユニツト24を使用する前に、プロセツサ
ユニツト20或いはスレーブプロセツサ12又は
14は共通メモリ16内のアドレスを指示又は識
別する値をレジスタにロードする。このような値
の一例が第3図のウインドウアドレスレジスタ
WADR161に値410(8進)と示されている。この
値がいかに得られたかについては以下の説明で明
らかになろう。
ンドウアドレスレジスタWADRO60〜WADR767
と示された8個のレジスタを備えている。アドレ
ス変換ユニツト24を使用する前に、プロセツサ
ユニツト20或いはスレーブプロセツサ12又は
14は共通メモリ16内のアドレスを指示又は識
別する値をレジスタにロードする。このような値
の一例が第3図のウインドウアドレスレジスタ
WADR161に値410(8進)と示されている。この
値がいかに得られたかについては以下の説明で明
らかになろう。
ウインドアドレスレジスタ52がロードされた
後に、プロセツサユニツト10はアドレス変換ユ
ニツト24を用いて、共通メモリ16内の位置を
識別するアドレスを形成する。特に、プロセツサ
ユニツト20は専用メモリ空間内のアドレスを専
用バス28に送信する。このアドレスは、専用メ
モリアドレス32又は入出力アドレス36(第2
図)として示された範囲内にある場合には、専用
メモリ22又は入出力ユニツト(図示せず)のア
ドレス可能な位置を識別し、或いは又、このアド
レスは共通メモリウインドウ領域34(第2図)
の範囲内にある場合にはアドレス変換ユニツト2
4によつてさえぎられる。
後に、プロセツサユニツト10はアドレス変換ユ
ニツト24を用いて、共通メモリ16内の位置を
識別するアドレスを形成する。特に、プロセツサ
ユニツト20は専用メモリ空間内のアドレスを専
用バス28に送信する。このアドレスは、専用メ
モリアドレス32又は入出力アドレス36(第2
図)として示された範囲内にある場合には、専用
メモリ22又は入出力ユニツト(図示せず)のア
ドレス可能な位置を識別し、或いは又、このアド
レスは共通メモリウインドウ領域34(第2図)
の範囲内にある場合にはアドレス変換ユニツト2
4によつてさえぎられる。
説明上、プロセツサ20からの専用アドレスが
アドレス変換ユニツト24によつてさえぎられる
と仮定すれば、アドレス変換ユニツトはその専用
アドレスをデコードし、そしてウインドウインデ
ツクスレジスタ50の内容により識別された作動
状態の組のレジスタ52の1つを選択し、アドレ
ス変換プロセスを行なうようにする。一例とし
て、16ビツトの専用アドレスを用いそして共通メ
モリのアドレス空間が特に第3図に示したもので
あるような本発明の1つの特定の実施例において
は、アドレス70がプロセツサ20の専用アドレ
ス空間内のアドレスである。アドレス70の4つ
の上位ビツト(15:12)の値が16(8進)であ
る場合には、内部アドレスは、共通メモリ16の
アドレス空間に変換するための共通メモリウイン
ドウ領域34(第2図)の範囲内にあり、アドレ
ス変換ユニツト24はこの内部アドレスをさえぎ
る。アドレス変換ユニツト24は、変換プロセス
に使用されるべき内容をもつたウインドウアドレ
スレジスタを識別するように専用アドレスビツト
(11:9)を使用する。第3図に示された例では、
専用アドレスビツト(11:9)はウインドウアド
レスレジスタWARD1 61を識別する値
(001)を含んでいる。
アドレス変換ユニツト24によつてさえぎられる
と仮定すれば、アドレス変換ユニツトはその専用
アドレスをデコードし、そしてウインドウインデ
ツクスレジスタ50の内容により識別された作動
状態の組のレジスタ52の1つを選択し、アドレ
ス変換プロセスを行なうようにする。一例とし
て、16ビツトの専用アドレスを用いそして共通メ
モリのアドレス空間が特に第3図に示したもので
あるような本発明の1つの特定の実施例において
は、アドレス70がプロセツサ20の専用アドレ
ス空間内のアドレスである。アドレス70の4つ
の上位ビツト(15:12)の値が16(8進)であ
る場合には、内部アドレスは、共通メモリ16の
アドレス空間に変換するための共通メモリウイン
ドウ領域34(第2図)の範囲内にあり、アドレ
ス変換ユニツト24はこの内部アドレスをさえぎ
る。アドレス変換ユニツト24は、変換プロセス
に使用されるべき内容をもつたウインドウアドレ
スレジスタを識別するように専用アドレスビツト
(11:9)を使用する。第3図に示された例では、
専用アドレスビツト(11:9)はウインドウアド
レスレジスタWARD1 61を識別する値
(001)を含んでいる。
第3図に示された例では、値410(8進)がウイ
ンドウアドレスレジスタWADR1 61に既に
記憶されている。次いでアドレス変換ユニツト2
4は共通メモリ16内の位置に対するアドレスを
形成する。ウインドウアドレスレジスタWADR
1の内容の9個の上位ビツト―第3図に数字68に
よつて示されている―は共通メモリ16に対する
アドレスの9個の上位ビツトを形成する。専用ア
ドレス70のビツト(8:1)は共通メモリ16
に対するアドレスの下位ビツトを構成する。専用
アドレス70のビツト(0)は、識別されたワー
ドのどのバイトをアクセスすべきかを示すのに用
いられる。
ンドウアドレスレジスタWADR1 61に既に
記憶されている。次いでアドレス変換ユニツト2
4は共通メモリ16内の位置に対するアドレスを
形成する。ウインドウアドレスレジスタWADR
1の内容の9個の上位ビツト―第3図に数字68に
よつて示されている―は共通メモリ16に対する
アドレスの9個の上位ビツトを形成する。専用ア
ドレス70のビツト(8:1)は共通メモリ16
に対するアドレスの下位ビツトを構成する。専用
アドレス70のビツト(0)は、識別されたワー
ドのどのバイトをアクセスすべきかを示すのに用
いられる。
共通メモリ16内の位置がアクセスさらた時に
は、変換プロセスに使用されたウインドウアドレ
スレジスタの内容がウインドウバスレジスタ54
にロードされる。従つてウインドウバスレジスタ
54は値410(8進)を受け取る。これは、エラー
が検出された場合の診断の目的に使用される。
は、変換プロセスに使用されたウインドウアドレ
スレジスタの内容がウインドウバスレジスタ54
にロードされる。従つてウインドウバスレジスタ
54は値410(8進)を受け取る。これは、エラー
が検出された場合の診断の目的に使用される。
プロセツサ20がその内部プログラムを処理す
る時に共通メモリ16内の位置を使用するか又は
これを識別できるように共通メモリアドレス空間
内のアドレスを専用メモリ空間内のアドレスに変
換する際のアドレス変換ユニツトの作動について
示した別の例により本発明に更に詳細に説明す
る。
る時に共通メモリ16内の位置を使用するか又は
これを識別できるように共通メモリアドレス空間
内のアドレスを専用メモリ空間内のアドレスに変
換する際のアドレス変換ユニツトの作動について
示した別の例により本発明に更に詳細に説明す
る。
1つの特定の実施例においては、スレーブプロ
セツサ12及び14は、制御の目的でマスタープ
ロセツサ10によつて使用される情報を共通のメ
モリ16にロードする。この情報は、例えば、ス
レーブプロセツサの状態を指示する状態情報、診
断又は保守処理に有用な情報、或る種の制御情報
等々である。スレーブプロセツサは、マスタープ
ロセツサに対する情報を、共通メモリ16の特定
位置―例えば共通メモリ位置(001020、8進)で
始まる―にロードする。この開始位置(001020)
はこの例では17ビツトアドレスを用いてアドレス
される。
セツサ12及び14は、制御の目的でマスタープ
ロセツサ10によつて使用される情報を共通のメ
モリ16にロードする。この情報は、例えば、ス
レーブプロセツサの状態を指示する状態情報、診
断又は保守処理に有用な情報、或る種の制御情報
等々である。スレーブプロセツサは、マスタープ
ロセツサに対する情報を、共通メモリ16の特定
位置―例えば共通メモリ位置(001020、8進)で
始まる―にロードする。この開始位置(001020)
はこの例では17ビツトアドレスを用いてアドレス
される。
情報を共通メモリにロードした後、スレーブプ
ロセツサはマスタープロセツサ10にその位置を
知らせる。この例では、マスタープロセツサは16
ビツトのデータ路を有しており、従つてスレーブ
プロセツサはアドレス(001020、8進)の上位16
ビツトをマスタープロセツサ10に転送し、上位
16ビツトの値は8進で000410となる。
ロセツサはマスタープロセツサ10にその位置を
知らせる。この例では、マスタープロセツサは16
ビツトのデータ路を有しており、従つてスレーブ
プロセツサはアドレス(001020、8進)の上位16
ビツトをマスタープロセツサ10に転送し、上位
16ビツトの値は8進で000410となる。
マスタープロセツサ10はスレーブプロセツサ
から共通バスアドレスの上位6ビツトを受け取
り、この6ビツトをウインドウアドレスレジスタ
の1つ、例えばウインドウアドレスレジスタ
WADR1 61にロードする。マスタープロセ
ツサの特にアドレス変換ユニツト24は、内部の
アドレス作動及び処理作動の目的で、その情報に
対する専用16ビツトアドレスを構成する。アドレ
ス変換ユニツトは、第3図に72と示されたこのア
ドレスを次のように構成する。
から共通バスアドレスの上位6ビツトを受け取
り、この6ビツトをウインドウアドレスレジスタ
の1つ、例えばウインドウアドレスレジスタ
WADR1 61にロードする。マスタープロセ
ツサの特にアドレス変換ユニツト24は、内部の
アドレス作動及び処理作動の目的で、その情報に
対する専用16ビツトアドレスを構成する。アドレ
ス変換ユニツトは、第3図に72と示されたこのア
ドレスを次のように構成する。
(a) 最上位の4つのビツト(2進で1110、8進で
16)が定数であり、アドレス変換ユニツトを指
示する。
16)が定数であり、アドレス変換ユニツトを指
示する。
(b) 次の3つのビツト(2進で001、8進で1)
が、情報を含むウインドウアドレスレジスタ、
ここではウインドウアドレスレジスタWADR
1 61を指示する。
が、情報を含むウインドウアドレスレジスタ、
ここではウインドウアドレスレジスタWADR
1 61を指示する。
(c) 次の7つのビツト(0001000)がウインドウ
アドレスレジスタWADR1 61からの7個
の下位ビツトである。そして (d) 最下位の2つのビツト(00)が、アドレス変
換ユニツト24により加えられた定数である。
アドレスレジスタWADR1 61からの7個
の下位ビツトである。そして (d) 最下位の2つのビツト(00)が、アドレス変
換ユニツト24により加えられた定数である。
従つてアドレス変換ユニツトはプロセツサ20
がウインドウアドレスレジスタWADR1 61
を読み取る時に8進で161040に戻る。これは、ス
レーブプロセツサにより共通メモリ16にロード
された情報をプロセツサ20が処理するのに用い
る専用アドレスである。
がウインドウアドレスレジスタWADR1 61
を読み取る時に8進で161040に戻る。これは、ス
レーブプロセツサにより共通メモリ16にロード
された情報をプロセツサ20が処理するのに用い
る専用アドレスである。
スレーブプロセツサが共通メモリ16にロード
した情報をプロセツサ20が検索しようとする時
には、このプロセツサが内部アドレス(8進で
161040)を専用バス28に送信する。このアドレス
は共通メモリのウインドウ領域34(第2図)の
範囲内にあり、従つてアドレス変換ユニツト24
はこれを変換のためのアドレスとして認識する。
次いでアドレス変換ユニツトはこの専用アドレス
をさえ切り、上記したように共通メモリのための
アドレスを発生する。
した情報をプロセツサ20が検索しようとする時
には、このプロセツサが内部アドレス(8進で
161040)を専用バス28に送信する。このアドレス
は共通メモリのウインドウ領域34(第2図)の
範囲内にあり、従つてアドレス変換ユニツト24
はこれを変換のためのアドレスとして認識する。
次いでアドレス変換ユニツトはこの専用アドレス
をさえ切り、上記したように共通メモリのための
アドレスを発生する。
特に、第3図に示されたように、アドレス変換
ユニツトが専用メモリバス28からアドレス(8
進で161040)を受け取つた時には、アドレスが共
通メモリウインドウ領域34(第2図)内にあつ
て変換されるべきであることを単に指示する最上
位の4つのビツト(8進で16)をアドレス変換ユ
ニツトが無視する。次の3つのビツト(2進で
001、8進で1)は、ウインドウアドレスレジス
タWADR1 61の内容を変換に使用すべきで
あることを指示する。次いで、アドレス変換ユニ
ツトは、ウインドウアドレスレジスタWADR1
61の内容を検索してこれらをウインドウバス
レジスタ54にロードし、ここでプロセツサ20
はエラーがあつた場合の診断の目的でこの内容を
利用することができる。更に、ウインドウアドレ
スレジスタWADR1からの数字68で示された最
上位の9個ビツト(15:7)は、最上位のビツ
ト、即ちアドレス変換ユニツトにより形成された
共通メモリアドレス74のビツト(16:8)を形
成する。共通メモリアドレス74のビツト(7:
0)はプロセツサ20からの内部アドレスのビツ
ト(8:1)を形成する。専用アドレスのビツト
(0)は、バスを介してのバイト転送作動中に共
通バス18を経て送られる信号を制御するのに使
用される。
ユニツトが専用メモリバス28からアドレス(8
進で161040)を受け取つた時には、アドレスが共
通メモリウインドウ領域34(第2図)内にあつ
て変換されるべきであることを単に指示する最上
位の4つのビツト(8進で16)をアドレス変換ユ
ニツトが無視する。次の3つのビツト(2進で
001、8進で1)は、ウインドウアドレスレジス
タWADR1 61の内容を変換に使用すべきで
あることを指示する。次いで、アドレス変換ユニ
ツトは、ウインドウアドレスレジスタWADR1
61の内容を検索してこれらをウインドウバス
レジスタ54にロードし、ここでプロセツサ20
はエラーがあつた場合の診断の目的でこの内容を
利用することができる。更に、ウインドウアドレ
スレジスタWADR1からの数字68で示された最
上位の9個ビツト(15:7)は、最上位のビツ
ト、即ちアドレス変換ユニツトにより形成された
共通メモリアドレス74のビツト(16:8)を形
成する。共通メモリアドレス74のビツト(7:
0)はプロセツサ20からの内部アドレスのビツ
ト(8:1)を形成する。専用アドレスのビツト
(0)は、バスを介してのバイト転送作動中に共
通バス18を経て送られる信号を制御するのに使
用される。
本発明の更に別の特徴として、アドレス変換ユ
ニツト24は、ウインドウアドレスレジスタ
WADR1 61の内容に基いて、第3図に示さ
れたアドレスブロツク全体に共通メモリアドレス
を発生することができる。第3図に示されたよう
に、ウインドウアドレスレジスタWADR1から
検索されたアドレスの最上位9ビツトを用いて、
8進アドレス(001000)〜(001377)を有する
256の共通メモリ位置より成るブロツクをアドレ
スすることができる。それ故、スレーブプロセツ
サはマスタープロセツサ10に対する情報を共通
メモリ16のブロツクにロードして1つのアドレ
スをマスタープロセツサに伝送することができ、
マスタープロセツサは次いでスレーブプロセツサ
からのそれ以上の通信なしに共通メモリ16から
の情報を検索することができる。
ニツト24は、ウインドウアドレスレジスタ
WADR1 61の内容に基いて、第3図に示さ
れたアドレスブロツク全体に共通メモリアドレス
を発生することができる。第3図に示されたよう
に、ウインドウアドレスレジスタWADR1から
検索されたアドレスの最上位9ビツトを用いて、
8進アドレス(001000)〜(001377)を有する
256の共通メモリ位置より成るブロツクをアドレ
スすることができる。それ故、スレーブプロセツ
サはマスタープロセツサ10に対する情報を共通
メモリ16のブロツクにロードして1つのアドレ
スをマスタープロセツサに伝送することができ、
マスタープロセツサは次いでスレーブプロセツサ
からのそれ以上の通信なしに共通メモリ16から
の情報を検索することができる。
本発明の特定の実施例について以上に説明し
た。然し乍ら、本発明は、種々の基本構造を有す
るデータ処理システムにおいても、或いは本明細
書に述べた別の内部回路を用いたシステムにおい
ても、本発明の前記目的及び効果の全部或いは幾
つかを達成するようにして、実施できることが明
らかであろう。それ故、本発明の真の精神及び範
囲内に含まれる全ての変更及び修正は本発明の特
許請求の範囲内に包含されるものとする。
た。然し乍ら、本発明は、種々の基本構造を有す
るデータ処理システムにおいても、或いは本明細
書に述べた別の内部回路を用いたシステムにおい
ても、本発明の前記目的及び効果の全部或いは幾
つかを達成するようにして、実施できることが明
らかであろう。それ故、本発明の真の精神及び範
囲内に含まれる全ての変更及び修正は本発明の特
許請求の範囲内に包含されるものとする。
第1図は本発明により構成されたマルチプロセ
ツサシステムのブロツク図、第2図は本発明を理
解するのに有用な専用メモリ及び共通メモリのメ
モリマツプを示す図、そして第3図は第1図に示
されたアドレス変換ユニツトの作動を理解するの
に有用な図である。 10…マスタープロセツサ、12,14…スレ
ーブプロセツサ、16…共通メモリ、18…共通
バス、20…プロセツサユニツト、22…専用メ
モリ、24…アドレス変換ユニツト、26…共通
バスインターフエイス、28…専用バス、30…
メモリマツプ。
ツサシステムのブロツク図、第2図は本発明を理
解するのに有用な専用メモリ及び共通メモリのメ
モリマツプを示す図、そして第3図は第1図に示
されたアドレス変換ユニツトの作動を理解するの
に有用な図である。 10…マスタープロセツサ、12,14…スレ
ーブプロセツサ、16…共通メモリ、18…共通
バス、20…プロセツサユニツト、22…専用メ
モリ、24…アドレス変換ユニツト、26…共通
バスインターフエイス、28…専用バス、30…
メモリマツプ。
Claims (1)
- 【特許請求の範囲】 1 複数個のプロセツサと共通メモリとを備え、
上記各プロセツサおよび共通メモリが共通アドレ
ス空間を定める共通バスアドレス信号を転送する
手段を含む共通バスにより相互接続されている多
重プロセツサデータ処理システムにおける、専用
アドレス空間を定める専用バスアドレス信号を含
む信号を転送する手段を含む専用バス手段と、上
記専用バス手段に接続されていて上記専用バスア
ドレス信号を含む信号を上記専用バス手段を通し
て送信および受信する手段を含み上記専用バス手
段によりデータ転送を行なうプロセツサユニツト
手段とを有する1個のプロセツサにおいて使用さ
れ、上記プロセツサユニツト手段からの専用バス
アドレス信号を上記専用バス手段を通して上記専
用アドレス空間に受け取るために上記専用バス手
段および共通バスに接続されているアドレス変換
ユニツトであつて、 A 共通メモリのアドレス空間の一部分を識別す
るポインタを記憶するポインタ記憶手段と; B 共通バスに接続され、共通バスアドレスを受
け取りこの共通バスアドレスに応答し上記ポイ
ンタ記憶手段に記憶するポインタを発生するポ
インタ発生手段と; C 上記専用バス手段と上記ポインタ発生手段と
に接続され、上記プロセツサユニツト手段から
専用バスアドレスを受け取りこの専用バスアド
レスに応答して上記共通バスを通じて上記プロ
セツサユニツト手段と上記共通メモリとの間の
データ転送を開始させるために使用される共通
バスアドレスを発生する共通バスアドレス発生
手段と; を備えていることを特徴とする、アドレス変換ユ
ニツト。 2 更に、上記ポインタ発生手段に接続され、専
用アドレス空間におけるアドレスを発生し、この
アドレスを上記プロセツサユニツト手段に伝送す
る手段を備えている、特許請求の範囲第1項に記
載のアドレス変換ユニツト。 3 上記ポインタ記憶手段は、それぞれ1つのポ
インタを記憶し、そしてレジスタ識別子によつて
それぞれ識別される複数個のレジスタ手段を含ん
でおり、上記専用バスアドレス発生手段は、専用
バスアドレスの一部として関連するポインタを記
憶するレジスタ手段のレジスタ識別子を含ませる
手段を含んでいる、特許請求の範囲第2項記載の
アドレス変換ユニツト。 4 上記アドレス変換ユニツトは、予定されたコ
ードにより識別された上記専用アドレス空間の選
択された範囲内のアドレスに応答して作動するこ
とができ、上記専用バスアドレス発生手段は、発
生された専用バスアドレスの高位部分として上記
予定されたコードを含め、またその低位部分とし
て選択されたレジスタ手段の低位内容を含める、
特許請求の範囲第3項記載のアドレス変換ユニツ
ト。 5 上記複数個のレジスタ手段は、より少ない複
数個のレジスタ手段の組に分割されており、上記
アドレス変換ユニツトは、更に、上記レジスタ手
段に接続され、かつアクテイブなレジスタ手段の
組を識別するため上記プロセツサユニツト手段か
ら識別子を受け取るため上記専用バスに接続され
ている組ポインタ手段を備えており、上記専用バ
スアドレス発生手段および上記共通バスアドレス
発生手段は、それぞれ専用バスアドレスおよび共
通バスアドレスの発生に当り上記組ポインタ手段
により識別されたアクテイブなレジスタ手段の組
を使用する、特許請求の範囲第3項記載のアドレ
ス変換ユニツト。 6 上記共通バスアドレス発生手段は、上記専用
バスアドレスにより識別されたレジスタ手段の内
容の高位部分を検索する手段と、共通バスアドレ
スを形成するため専用バスアドレスの低位部分を
連結させる手段とを有している、特許請求の範囲
第3項記載のアドレス変換ユニツト。 7 複数個のプロセツサと共通メモリとを備え、
上記各プロセツサおよび共通メモリが共通アドレ
ス空間を定める共通バスアドレス信号を転送する
共通バスにより相互接続されており、上記プロセ
ツサの少くとも1個が、専用アドレス空間を定め
る専用バスアドレス信号を転送する手段と上記共
通アドレス空間におけるアドレスおよび上記専用
アドレス空間におけるアドレスを表示するデータ
信号を転送する手段とを含む専用バス手段と、上
記専用バス手段に接続されていて専用バス手段を
通してデータ信号の転送を行なうため上記各アド
レス信号およびデータ信号を含む信号を上記専用
バス手段を通して送信および受信する手段を含む
プロセツサユニツト手段と、上記共通バス・デー
タ信号転送段および専用バス手段に接続されてい
て上記共通バスを通してデータ転送を行なうイン
ターフエイス手段を有しているデータ処理システ
ムにおいて使用されるアドレス変換ユニツトであ
つて、 上記共通バスに上記共通アドレス空間における
アドレスを供給するため上記専用バス手段と上記
インターフエイス手段とに接続されており、 A 専用バスアドレス信号が上記専用アドレス空
間における予定された部分以外にある時に上記
共通アドレス空間におけるアドレス信号を発生
する共通バスアドレス変換手段と; B 共通アドレス空間におけるアドレスを表示す
るデータ信号に応答して、上記専用アドレス空
間におけるアドレスを発生し、発生された専用
アドレス空間のアドレスを上記プロセツサにデ
ータ信号として送信する専用バスアドレス変換
手段と; を備えていることを特徴とするアドレス変換ユニ
ツト。 8 上記専用バスアドレス変換手段は、上記共通
アドレス空間に対するポインタを記憶するため上
記共通アドレス空間におけるアドレスを表示する
データ信号を受信するように接続されたポインタ
記憶手段を含み、更に、上記共通アドレス空間に
おけるアドレスを表示するデータ信号の受信に応
答して選択された記憶場所に上記データ信号を記
憶する手段と、上記ポインタ記憶手段および専用
バス手段に接続されていて上記専用アドレス空間
におけるアドレスを発生してそれらアドレスを専
用バス手段を通して上記プロセツサユニツト手段
に送信する専用バスアドレス発生手段とを含んで
いる、特許請求の範囲第7項記載のアドレス変換
ユニツト。 9 上記ポインタ記憶手段は、それぞれ特有の識
別子を有する複数個の記憶場所を有しており、上
記専用バスアドレス発生手段は、上記ポインタを
記憶するため上記記憶場所の1個を選択する手段
を含み、更に、専用アドレス空間におけるアドレ
スに発生に当り選択された記憶場所の式別子を使
用する手段を含んでいる、特許請求の範囲第8項
記載のアドレス変換ユニツト。 10 上記ポインタ記憶手段は、更に複数個の記
憶場所の組とアクテイブな1個の組を識別する指
標手段とを含んでおり、上記専用バスアドレス発
生手段は、専用アドレス空間におけるアドレスの
発生に当りアクテイブな組における記憶場所を選
択する手段を含んでいる、特許請求の範囲第9項
記載のアドレス変換ユニツト。 11 上記専用バスアドレス発生手段は、(a)アド
レスの上位フイールドとして、上記専用アドレス
空間における予定された部分を識別するフイール
ドと、(b)アドレスの中間フイールドとして、ポイ
ンタを含む記憶場所の識別子を含むフイールド
と、(c)アドレスの低位フイールドとして、共通ア
ドレス空間におけるアドレスを表示するデータの
低位フイールドと、を連結することにより専用ア
ドレス空間におけるアドレスを発生する手段を含
んでいる、特許請求の範囲第8項記載のアドレス
変換ユニツト。 12 上記共通アドレス変換手段は、上記専用バ
ス手段から受信した専用バスアドレス信号に応答
して上記記憶場所の1個を選択する手段と、選択
された記憶場所の内容を使用して共通アドレス空
間におけるアドレスを発生する共通アドレス空間
発生手段とを含み、上記共通アドレス空間発生手
段は、発生された共通アドレス空間のアドレスを
上記インターフエイス手段に結合するように接続
されている、特許請求の範囲第11項記載のアド
レス変換ユニツト。 13 上記共通アドレス空間発生手段は、上記専
用アドレス空間の予定された部分を識別する上位
フイールドを含む上記アドレス信号に応答して、
アドレス信号の中間フイールドにおいて識別され
た記憶場所の内容を検索して、少くとも上記記憶
場所の高位部分とアドレス信号の低位フイールド
とを連結して共通アドレス空間におけるアドレス
を形成させる手段を含んでいる、特許請求の範囲
第12項に記載のアドレス変換ユニツト。 14 複数個のプロセツサと1個の共通メモリと
を備え、上記各プロセツサおよび共通バスは共通
アドレス空間を定めるアドレス信号を転送する手
段を含む共通バスによつて相互接続されており、
上記複数個のプロセツサの少くとも1個のプロセ
ツサは、 A (a) 専用アドレス空間を定めるアドレス信号
を転送するアドレス信号転送手段と、 (b) 上記共通アドレス空間におけるアドレスお
よび上記専用アドレス空間におけるアドレス
を含むデータ信号を転送するデータ信号転送
手段と、 を含む専用バス手段と; B 上記専用バス手段に接続され、上記専用バス
手段を通してアドレス信号およびデータ信号を
含む信号を送信および受信する手段を含み、上
記専用バス手段を通してデータ信号を転送する
プロセツサユニツト手段と; C 上記専用バス手段に接続され、アドレス信号
を受信すると共に上記アドレス信号が上記専用
アドレス空間の予定された部分の範囲内に在る
時に上記専用バス手段を通してメモリトランス
アクシヨンを行なう手段を含む専用メモリ手段
と; D 上記専用バス手段に接続され、 (a) 上記専用バス手段に接続され、上記共通ア
ドレス空間におけるアドレスを表示するデー
タ信号に応答して上記専用アドレス空間にお
けるアドレスを発生すると共に、発生された
専用アドレス空間アドレスを上記プロセツサ
ユニツト手段に伝送する専用バスアドレス変
換手段と、 (b) 上記専用バスアドレス手段に接続され、上
記専用アドレス信号が上記専用アドレス空間
の他の予定された範囲内に在ると時に上記共
通アドレス空間におけるアドレス信号を発生
する共通バスアドレス変換手段と、 を備えたアドレス変換手段と; E 上記共通バスアドレス変換手段、データ信号
転送手段および共通バスに接続され、上記共通
バスアドレス変換手段から共通アドレス空間に
おけるアドレス信号を受け取つた時に上記共通
バスを通してデータ転送を行なうインターフエ
イス手段と; を具備している、ことを特徴とするデータ処理シ
ステム。 15 上記専用バスアドレス変換手段は、上記共
通バスアドレス内のアドレスを表示するデータ信
号を受信するように接続され上記共通アドレス空
間に対するポインタを記憶するポインタ記憶手段
を含み、更に、上記共通アドレス空間におけるア
ドレスを表示するデータ信号の受信に応答して選
択された記憶場所に上記データ信号を記憶する手
段と、上記ポインタ記憶手段および専用バス手段
に接続され上記専用アドレス空間におけるアドレ
ス信号を表示するデータ信号を発生すると共に発
生されたデータ信号を上記専用バス手段を通して
上記プロセツサユニツト手段に伝送する手段とを
含んでいる、特許請求の範囲第14項に記載のデ
ータ処理システム。 16 上記ポインタ記憶手段は、それぞれ独特な
識別子を有する複数の記憶場所を含んでおり、上
記専用バスアドレス発生手段は、上記ポインタを
記憶するため上記複数の記憶場所の1つの場所を
選択する手段と、専用アドレス空間におけるアド
レスの発生に当り選択された記憶場所の識別子を
使用する手段とを含んでいる、特許請求の範囲第
15項記載のデータ処理システム。 17 上記ポインタ記憶手段は、更に、複数の記
憶場所の組と、上記複数の記憶場所の1つの組を
アクテイブな組として識別する指標手段とを含ん
でおり、上記専用バスアドレス発生手段は、上記
指標手段に接続されて専用アドレス空間における
アドレスの発生に当りアクテイブな記憶場所の組
を選択する手段を含んでいる、特許請求の範囲第
16項記載のデータ処理システム。 18 上記専用バスアドレス発生手段は、(a)上記
アドレスの高位フイールドとして、上記専用アド
レス空間の上記予定された部分を識別するフイー
ルドと、(b)上記アドレスの中間フイールドとし
て、ポインタを含む記憶場所の識別子を含むフイ
ールドと、(c)上記アドレスの低位フイールドとし
て、共通アドレス空間におけるアドレスを表示す
るデータの低位フイールドとを連結することによ
つて上記専用アドレス空間におけるアドレスを発
生する手段を含んでいる、特許請求の範囲第15
項記載のデータ処理システム。 19 上記共通アドレス変換手段は、上記専用バ
ス手段から受け取つたアドレス信号に応答して上
記多数の記憶場所の組の1つの組を選択する手段
と、選択された記憶場所の内容を使用して上記共
通アドレス空間におけるアドレスを発生する共通
アドレス空間アドレス発生手段とを含んでおり、
上記共通アドレス空間アドレス発生手段は、発生
された上記共通アドレス空間におけるアドレスを
上記インターフエイス手段に結合するように接続
されている、特許請求の範囲第18項記載のデー
タ処理システム。 20 上記共通アドレス空間アドレス発生手段
は、上記専用アドレス空間の予定された部分を識
別する高位フイールドを含むアドレス信号に応答
して信号の中間フイールドにおいて識別された記
憶場所の内容を検索すると共に、共通アドレス空
間におけるアドレスを形成させるため上記記憶場
所の少くとも高位部分の内容を上記アドレス信号
の低位フイールドに連結させる手段を含んでい
る、特許請求の範囲第19項記載のデータ処理シ
ステム。
Applications Claiming Priority (2)
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