JP2618223B2 - シングルチツプマイクロコンピユータ - Google Patents

シングルチツプマイクロコンピユータ

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JP2618223B2
JP2618223B2 JP59158260A JP15826084A JP2618223B2 JP 2618223 B2 JP2618223 B2 JP 2618223B2 JP 59158260 A JP59158260 A JP 59158260A JP 15826084 A JP15826084 A JP 15826084A JP 2618223 B2 JP2618223 B2 JP 2618223B2
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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はデータ処理を行なうプロセツサと、高速のデ
ータ転送の実行と制御するダイレクト・メモリ・アクセ
ス（DMA）コントロール機能やダイナミツクメモリのリ
フレッシュ動作を制御する機能等の周辺機能を１チツプ
上に備えたマイクロコンピユータに係り、特にハードウ
エア量を軽減することのできるシングルチツプマイクロ
コンピユータに関するものである。
〔発明の背景〕
一般に主記憶装置に絡納されたユーザープログラム
（命令語及び演算データ）に従いデータ処理を行なうプ
ロセツサや主記憶装置間で大容量のデータ転送を制御す
るDMAコントローラや、ダイナミツク・ランダム・アク
セス・メモリ（DRAM）のリフレッシュ動作を制御するDR
AMリフレツシユコントローラあるいは、タイマ、シリア
ル入出力インターフエースといつた周辺機能を、それぞ
れ１チツプで構成した集積回路は既に知られている。従
つて、ユーザーが前記プロセツサと前記周辺機能を必要
とするシステムを実現する為には、前記プロセツサと必
要とする周辺機能を組み合わせて使用することになる。
しかしながら、複数のチツプを組み合わせてシステムを
構成するには、各機能の集積回路を結ぶ信号線が必要と
なり、制御も複雑となる。
これに対し、前記プロセツサを核として前記周辺機能
を必要に応じて１チツプ上に搭載し、単独で１つの機能
を有するシングルチツプマイクロコンピユータは知られ
ているが、このシングルチツプマイクロコンピユータは
プロセツサと周辺機能のハードウエアを１チツプ上に別
個独立に共存させて構成しているために１チツプのハー
ドウエア量は、別個の独立したチツプに形成したときと
変らず、１チツプとしてのハードウエア量はかえつて増
大し、論理規模が増大するゆえに論理不良の発生率も増
大する結果となる。
このように従来のプロセツサと前記周辺機能に１つで
あるDMAコントローラのシステム構成が第12図に示され
ている。すなわち、主記憶装置群10、プロセツサ20、DM
Aコントローラ30が、メモリバス50を介して所定に配置
されている。図において、21は汎用レジスタ、22は演算
装置、23はバツフアレジスタ、31は周辺装置レジスタ、
32は演算回路、33はデータバツフアレジスタである。第
１の構成は、プロセツサ20及びDMAコントローラ30がそ
れぞれ独立したチツプで構成される。第２の構成は前記
プロセツサ20及びDMAコントローラ30が、独立して１チ
ツプ上に共存して、１チツプ40に構成される。一般に、
前記プロセツサ20の演算回路22は各種の算術演算や論理
演算等の機能を有し、主記憶装置群10に格納された命令
語及び演算データに従い所望の演算処理を行なう。ま
た、DMAコントローラ30の演算回路32は算術演算機能を
有し主記憶装置群を参照するアドレスの演算や転送語数
の演算を行なう。すなわち、前記演算回路22の演算機能
は前記演算回路32の演算機能を含んでいる。さらに、メ
モリバス50とデータの授受を行なう前記プロセツサのデ
ータバツフアレジスタ23と前記DMAコントローラのデー
タバツフアレジスタ33に関して、各々のレジスタを構成
している論理回路が司どる機能は同じである。従つて、
前記プロセツサと前記DMAコントローラを１つのチツプ
に独立に共存し形成し、前記チツプ40を構成した場合、
同じ機能を有する論理回路を重複して構成するので、ハ
ードウエア量が増大するばかりでなく、論理規模が増大
して１チツプ当たりの不良の発生率が増大する結果とな
る。
〔発明の目的〕
本発明の目的はハードウェア量を減少することができ
るシングルチップマイクロコンピュータを提供すること
にある。
〔発明の概要〕
本発明は、命令語を処理するプロセツサ部のデータ処
理と、各種周辺装置（周辺機能を実現する手段）のデー
タ処理の両者における両機能の重複する論理回路と単一
化し、前記プロセツサ部のデータ処理と周辺装置のデー
タ処理を時分割に行なう手段を用いて単一化した論理回
路を時分割に共有することによりシングルチップマイク
ロコンピュータのハードウエア量を減少させようという
ものである。
〔発明の実施例〕
以下、本発明の実施例について説明する。
第１図には、本発明に係る周辺機能を内蔵したプロセ
ツサの概略構成図が示されている。
図において、１チツプ100上には、汎用レジスタ群21
と、演算回路22と、バツフアレジスタ23と、周辺測距レ
ジスタ31とが形成されている。このバツフアレジスタ23
とマイクロプログラムアドレス制御装置61とはバスライ
ン50によって接続されている。また、このマイクロプロ
グラムアドレス制御装置61には、マイクロプログラム記
憶装置62がバスラインによつて接続されている。
第２図には本発明によるデータ処理をつかさどるプロ
セツサ部の基本的な態様での構成とそのプロセツサにお
けるデータ処理の流れが示されている。
すなわち、本発明によるシングルチップマイクロコン
ピユータのプロセッサ部は、マイクロプログラムアドレ
ス制御装置61、マイクロプログラム記憶装置62、マイク
ロ命令レジスタ63及び主記憶装置10からの命令語をデー
タバス51を介して一時記憶する命令レジスタ64から成る
マイクロプログラム記憶・制御装置60と主記憶装置10か
らの命令語及び演算データに従って各種の演算処理を行
なう演算回路22、演算したデータを格納する汎用レジス
タ群21、複数の周辺装置が有するレジスタ群34、外部デ
ータバス51に対してデータの入出力機能を具備しデータ
を一時記憶するデータバツフアレジスタ231、外部アド
レスバス52に対してアドレス情報を出力するアドレスバ
ツフアレジスタ232、さらに前記マイクロ命令レジスタ6
3の出力であるマイクロ命令67を入力とし、前記演算回
路22を制御するデコーダ71、前記汎用レジスタ群21と前
記データバツフアレジスタ231及び前記アドレスバツフ
ア232を制御するデコーダ72、及び前記マイクロ命令67
と前記外部アドレスバス52を入力とし前記周辺装置のレ
ジスタ群34を制御するレジスタデコーダ73とによつて構
成されている。これらには前記演算回路22、汎用レジス
タ群21、周辺装置レジスタ34、データバツフアレジスタ
231、アドレスバツフアレジスタ232を結ぶ内部Ｘバス8
1、Ｙバス82、Ｚバス83、データバス51及びアドレスバ
ス52が所定に配置されるようにしてなつている。データ
バス51及びアドレスバス52から構成されるメモリバス50
を介して読み出される主記憶装置群10からの命令語はマ
イクロプログラム記憶・制御装置60で解読され、解読内
容に応じてマイクロ命令67が順次読み出され、デコーダ
71,72,73を介し各種の制御信号70が発生されたうえ、演
算回路22、汎用レジスタ21、周辺装置レジスタ34、デー
タバツフアレジスタ231、アドレスバツフアレジスタ232
に与えられるものである。従つて、マイクロプログラム
としてのマイクロ命令を順次読み出すようにすれば、前
記レジスタ群21,34,231及び232の中の任意のレジスタ間
のデータ転送、並びに各種の演算が可能となるわけであ
る。また、データバツフアレジスタ231、アドレスバツ
フアレジスタ232はレジスタ群21,34よりＸバス81、Ｙバ
ス82及びＺバス83に読み出されたデータを一時格納する
他、前記メモリバス50を介し主記憶装置10との間でデー
タの授受を行なうものである。
第３図及び第４図は上記データ処理装置におけるデー
タ処理の流れを示したものである。
一般に任意の１つの命令の実行時間に関して、命令語
の読み出しに要する時間Ｆ、内部の演算処理実行時間Ｉ
及びメモリバス50を介してデータの授受を行なう為に要
する時間Ｍは同一ではなく、データ処理装置の規模や命
令語の処理内容等の条件によつて異なるのが実状である
が、命令実行サイクル中に次命令語の先取りを行ない、
次命令の先読みサイクル中で内部のデータ処理を行なう
命令間でのパイプライン処理を行なうことにより、メモ
リバス50を介して主記憶装置群10から読み出される任意
の命令語に対して、第３図（Ａ）（Ｂ）（Ｃ）に示すよ
うな命令語1,2,3の命令語処理を例にとれば、そのデー
タ処理と実行時間の関係及び一連の命令語が処理される
時のメモリバス50の占有の有無を示すメモリバスサイク
ルＢは第４図に示す如くなる。
すなわち、命令の実行はメモリバスサイクルＢを単位
として閉じており、従つて通常、命令語処理より優先順
位の高い大容量のデータ転送を行なうDMAコントロール
機能やダイナミツクメモリのリフレツシユを行なうメモ
リリフレツシユ機能等の実行の為に、第４図に示す各メ
モリバスサイクルBij（ｉ＝1,2,…;j＝1,2…）の間でメ
モリバス50を時分割に割り当てる。さらに、本データ処
理装置は、命令語に従つた各種の演算やデータ転送等の
データ処理を行なうための第１のマイクロ命令群を格納
するマイクロプログラムの記憶装置62に、前記DMAコン
トロール機能のデータ処理を制御する第２のマイクロ命
令群及び前記メモリリフレツシユ機能のデータ処理を制
御する第３のマイクロ命令群を共存して格納し、前記第
１のマイクロ命令群と前記第２のマイクロ命令群と前記
第３のマイクロ命令群をその要求に応じて時分割に読み
出す。また前記第１のマイクロ命令群或は前記第２のマ
イクロ命令群或は前記第３のマイクロ命令群の中から所
望のデータ処理を行なう為に読み出されたマイクロ命令
65を一時記憶するマイクロ命令レジスタ63、各種の演算
処理を行なう前記演算回路22、前記演算回路22を制御す
る前記デコーダ71、前記汎用レジスタ群21を制御する前
記レジスタデコーダ72、さらに前記データバス51を介し
て授受されるデータを一時記憶する前記データバツフア
レジスタ231及びアドレス52に出力するアドレス情報を
一時記憶する前記アドレスバツフアレジスタ232を時分
割に共有する。
第５図には、マイクロプログラム記憶・制御装置60の
詳細が示されている。
図において、命令語が主記憶装置10よりメモリバス50
を介してマイクロプログラム記憶・制御装置60に読み出
されれば、その命令語は命令語レジスタ64に記憶され、
命令語が信号線64aを介し、マイクロプログラムアドレ
ス選択回路611で選択されマイクロプログラムアドレス
レジスタ612に一時記憶される。次に前記マイクロプロ
グラムアドレスレジスタ612に記憶されたマイクロプロ
グラムアドレス情報は信号線66を介してマイクロプログ
ラムアドレスデコーダ621に入力され、マイクロプログ
ラム記憶部622をアクセスして、主記憶装置10から読み
出された命令語に対応するマイクロプログラム群を順次
読み出し、マイクロ命令レジスタ63に一時記憶されるよ
うになつている。このようにして順次読み出されたマイ
クロ命令を実行してゆき、命令語に対応する一連のマイ
クロ命令を実行中に外部より信号線1aを介してDMAコン
トロール機能或はメモリリフレツシユ機能のデータ処理
の要求がマイクロプログラム記憶・制御装置60に入力さ
れると、マイクロプログラムアドレス発生器614が前記
要求に対するデータ処理を実行するためのマイクロプロ
グラムの第１番目のエントリマイクロ命令が記憶されて
いるマイクロプログラムアドレスを発生し、信号線64C
がアドレス選択回路611で選択されアドレスレジスタ612
に記憶される。この時マイクロ命令レジスタ63から信号
線64bを介して帰還された命令語を処理するための次マ
イクロプログラムアドレスは一時的にマイクロプログラ
ムアドレス退避レジスタ613に記憶され、所望の周辺機
能のデータ処理が終了後、退避されたマイクロプログラ
ムアドレスが再びマイクロプログラムアドレスレジスタ
612に復帰し命令語に対応するマイクロ命令の読み出し
を再び開始する。
第６図には第３図（Ａ）（Ｂ）（Ｃ）に示される命令
語1,2,3を連続して実行する場合の命令語処理の実行手
順を示したものである。第４図における各メモリバスサ
イクルBij或は内部演算サイクルIij毎にメモリリフレツ
シユ及びDMAの要求をサンプルし、要求が有れば所望の
データ処理を実行手順に従い処理し、一連の命令語が実
行される。第７（Ａ）図及び第７（Ｂ）図は上記メモリ
リフレツシユのデータ処理及びDMAコントロールデータ
処理の実行手順をそれぞれ示したものであり、本実施例
はメモリリフレツシユデータ処理がDMAコントロールの
データ処理より実行優先順位かつ高くなるようにその手
順を定めている。このように命令語を順次実行するため
のマイクロプログラムを、同一のマイクロプログラム記
憶・制御装置に共存して格納し、マイクロプログラムア
ドレスレジスタ、マイクロ命令レジスタ及びそれらを結
ぶ信号線を共有している。また、上記マイクロプログラ
ムに格納されたマイクロ命令を命令語処理、DMAデータ
処理、メモリリフレツシユデータ処理を前述したメモリ
バスサイクルＢ毎に時分割に実行してゆく。さらに、従
来プロセツサ部と前記周辺装置間で授受されていた信号
線3a,3b及びそれに伴なう複雑な制御回路を一掃し単純
なものとしている。
また、実施例は、各種演算を制御する演算制御デコー
ダ71及び汎用レジスタ群を制御するレジスタデコーダを
共有している。
第８図にはレジスタデコーダの共有に関し、その要部
の一例の構成を示したものである。第８図では汎用レジ
スタ群21及び周辺装置レジスタ群34におけるレジスタ数
を各々３なる簡単な例を示している。図において、デコ
ーダ720はマイクロ命令レジスタ63の出力の一部である
信号63a及び63bを入力とし、レジスタ群21に配されたレ
ジスタＲ01,R10,R11を指定するか或はレジスタ群34に配
されたレジスタＸ0,X10,X11を指定するためのデコーダ
回路である。デコーダ回路720で生成されたレジスタ制
御信号群721は、マイクロ命令レジスタ63の出力信号63C
と共にデコーダ722の入力となり、所定のデコーダによ
りデコードされ信号723を生成する。ここで前記デコー
ダ720は汎用レジスタ群21及び周辺装置レジスタ群34を
制御するための信号723を得るために共有して使用する
論理回路であり、同様に信号線63a,63bも共有してい
る。また、第８図においてデコーダがランダムゲートで
示してあるがPLA（Programable Logic Array）の様な規
則論理を用いて、デコーダ720及び722を一体化して構成
することも同様に可能である。
さらに、本実施例ではレジスタを指定する制御信号63
a,63b,63cが上述の如く共有されている為、他の実施例
として、第９図に示すように前記レジスタＲ01,R10,
R11,X01,X10,X11に対応してレジスタアドレスを割り当
てるアドレスデコーダ724を構成することで前記レジス
タＲ01,R10,R11,X01,X10,X11をRAM（Random Access Mem
ory）200として構成し、汎用レジスタ群21と周辺装置レ
ジスタ群34を前記RAM200に共存して配置し、前記レジス
タ群を小型に構成することもできる。
また、本実施例は、各種の演算を実行する演算回路22
を共有している。一般にDMA転送やメモリリフレツシユ
を実行するための各種演算は簡単な算術演算であり、命
令語を実行するために必要とする算術論理演算機能に全
て含まれる。この点で、前記３系統の演算に対して演算
回路を共通化し、演算の実行を時分割に行なうことで、
１つの演算回路を共有することが可能となる。この時演
算と時分割に実行する為の制御は特に必要なく、マイク
ロプログラム記憶・制御装置より時分割に読み出された
前記３系統のマイクロ命令を実行することが、演算装置
は時分割に制御されることになる。第10図及び第11図
は、前記３系統のデータ処理の様子を示すものであり、
汎用レジスタＲ01,R10、周辺装置レジスタＸ01、演算回
路22、Ｘバス81、Ｙバス82、Ｚバス83及び８個のスイツ
チＳ1〜Ｓ8が第10図に示す如く配置されている。また、
第11図は、一例としてレジスタＲ01の内容（ａ）として
レジスタＲ10の内容（ｂ）を加算し（ａ＋ｂ）をレジス
タＲ01に格納する命令語処理、レジスタＸ01の内容
（ｒ）を１だけインクリメントして（ｒ＋１）を再びレ
ジスタＸ01に格納する周辺機能のデータ処理の両者のデ
ータの流れと制御を時系列に示したものである。ここ
で、第10図に示されているＸバス81、Ｙバス82、Ｚバス
83は、プリチヤージバスでも実現される。
さらに本実施例は、外部メモリバス50とデータの授受
をつかさどるアドレスバツフアレジスタ232及びデータ
バツフアアドレスレジスタ231を共有している。前記の
如く命令語処理と周辺機能のデータ処理は時分割に読み
出されたマイクロプログラムで順次制御され、かつメモ
リバス50も時分割で共有して使用する構成を取つている
ため、共有されたアドレスバツフアレジスタ232及びデ
ータバツフアレジスタ231はメモリバスサイクルＢ毎に
メモリバス50を介して主記憶装置群10とデータの授受を
行なうことができる。
さらに、汎用レジスタ群21、周辺装置レジスタ群34、
演算装置22、データバツフアレジスタ231及びアドレス
バツフアレジスタ232を結ぶ、前記Ｘバス81、Ｙバス8
2、Ｚバス83の各内部データバスも時分割に共有してい
る。
以上説明したように本実施例は、命令語処理とDMAコ
ントロール機能やメモリリフレツシユコントロール機能
を有する周辺装置のデータ処理を時分割に部分処理を行
なうようになしたものである。
従つて、本実施例によれば、各種の演算やデータ転送
のデータ処理を制御するマイクロ命令を格納するマイク
ロプログラム記憶・制御装置60に前記DMAコントロール
やメモリリフレツシユコントロール等の周辺機能のデー
タ処理を制御するマイクロ命令を共存して格納し、また
前記マイクロ命令を一時記憶するマイクロ命令レジスタ
63、各種の演算処理を行なう演算回路22、前記演算回路
22を制御するデコーダ71、汎用レジスタ群21を制御する
レジスタデコーダ72、さらにデータバス51を介して授受
されるデータを一時記憶するデータバツフアレジスタ23
1及びアドレスバス52に対して出力するアドレス情報を
一時記憶するアドレスバツフア232を共有することが可
能であるので、前記周辺機能を実現する手段としての周
辺装置と前記プロセッサを同一のチツプ上に構成した場
合、従来の構成に比べ、ハードウエアの物量が極めて軽
減でき全体としてコストパフオーマンスの高いデータ処
理装置を提供することができるという効果がある。
〔発明の効果〕
以上説明したように、本発明によれば、ハードウェア
量の低減を図ったシングルチップマイクロコンピユータ
を実現することができる。
【図面の簡単な説明】
第１図は本発明の実施例を示す周辺機能を内蔵したプロ
セツサ構成の概略図、第２図は第１図図示実施例の詳細
図、第３図は命令の構成を示した図、第４図は命令の処
理の流れを示した図、第５図は命令語処理と周辺装置の
データ処理に関するマイクロプログラム制御を説明する
図、第６図は命令語処理の流れを示した図、第７図はリ
フレツシユ及びDMAの両者のデータ処理を示した図、第
８図はレジスタデコーダの共有を示した図、第９図はレ
ジスタ群をRAMに集約した事を示す図、第10図は演算装
置を共有した図、第11図は命令語処理と周辺機能のデー
タ処理の様子を示した図、第12図は従来のプロセツサと
DMAコントローラを含むシステム構成図である。 21……汎用レジスタ、22……演算装置、31……周辺装置
レジスタ、60……マイクロプログラム記憶・制御装置、
63……マイクロ命令レジスタ、64……命令語レジスタ、
71……演算制御レジスタ、72……汎用レジスタデコー
ダ、231……データバツフアレジスタ、232……アドレス
バツフアレジスタ、611……マイクロ命令アドレス選択
回路、612……マイクロプログラムアドレスレジスタ、6
13……マイクロプログラムアドレス退避レジスタ、614
……マイクロプログラムアドレス発生器。
フロントページの続き (56)参考文献 特開 昭52−48442（ＪＰ，Ａ) 特開 昭55−115155（ＪＰ，Ａ) 特開 昭53−142843（ＪＰ，Ａ) 特開 昭54−94853（ＪＰ，Ａ) 特開 昭57−43258（ＪＰ，Ａ) 特開 昭50−152636（ＪＰ，Ａ) 特開 昭54−138354（ＪＰ，Ａ) 特開 昭50−14243（ＪＰ，Ａ) 特公 昭58−50367（ＪＰ，Ｂ２)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】データバス及びアドレスバスを含む外部バ
    スラインを介して主記憶装置から順次、与えられる中央
    処理装置の命令語の処理を順序、実行する算術論理演算
    回路と、 該算術論理演算回路により処理されるべき情報及び該算
    術論理演算回路によって処理された情報を記憶する第１
    のレジスタ群と、 前記外部バスラインで接続され、マイクロコンピュータ
    と前記主記憶装置を含む外部資源との間の情報の授受を
    バッファリングするバッファレジスタと、 前記算術論理演算回路、第１のレジスタ群及びバッファ
    レジスタとの間の情報授受のために同一の半導体チップ
    に備えられる内部バスラインとを単一の半導体チップ上
    に有するシングルチップマイクロコンピュータにおい
    て、 前記第１のレジスタ群は汎用レジスタとして機能する複
    数のレジスタからなり、この各レジスタは処理されるべ
    き情報を供給し、かつ前記算術論理演算回路から処理さ
    れた情報を受け取るように前記内部バスラインに接続さ
    れており、 必要とする周辺機能に関する処理を行なうために使用さ
    れる複数のレジスタからなる第２のレジスタ群が前記同
    一の半導体チップ上に形成され、前記第２のレジスタ群
    は前記第１のレジスタ群及びバッファレジスタと情報の
    授受を行ない、処理されるべき情報を前記算術論理演算
    回路に供給し、かつ該算術論理演算回路から処理された
    情報を受け取るように内部バスラインに接続されてお
    り、 更に中央処理装置の命令語の処理及び必要とする周辺機
    能に関する処理の双方を行なうためのマイクロ命令を記
    憶し、かつ前記算術論理演算回路、第１、第２のレジス
    タ群及びバッファレジスタを制御するマイクロプログラ
    ム記憶・制御装置が前記同一の半導体チップ上に形成さ
    れており、 それによって前記算術論理演算回路、バッファレジスタ
    及び内部バスラインは、マイクロプログラム記憶・制御
    装置から順次、読み出されたマイクロ命令を実行するこ
    とにより中央処理装置の命令語の処理と必要とする周辺
    機能に関する処理とにより時分割に共有されることを特
    徴とするシングルチップマイクロコンピュータ。
  2. 【請求項２】前記周辺機能はダイレクトメモリアクセス
    制御であり、中央処理装置の命令語の処理と周辺機能に
    関する処理との切り換えを外部から入力されるダイレク
    トメモリアクセス制御機能の情報処理要求信号に基づい
    て行なうことを特徴とする特許請求の範囲第１項に記載
    のシングルチップマイクロコンピュータ。
  3. 【請求項３】前記周辺機能はダイナミックメモリリフレ
    ッシュ機能であり、中央処理装置の命令語の処理と周辺
    機能に関する処理との切り換えを外部から入力されるダ
    イナミックメモリリフレッシュ機能の情報処理要求信号
    に基づいて行なうことを特徴とする特許請求の範囲第１
    項に記載のシングルチップマイクロコンピュータ。
  4. 【請求項４】前記第１、第２のレジスタ群の双方が単一
    のランダムアクセスメモリとして構成され、該ランダム
    アクセスメモリに対して各レジスタ群のアドレスが割当
    てられることを特徴とする特許請求の範囲第１項乃至第
    ３項のいずれかに記載のシングルチップマイクロコンピ
    ュータ。
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