JPH04337851A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
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- JPH04337851A JPH04337851A JP11005591A JP11005591A JPH04337851A JP H04337851 A JPH04337851 A JP H04337851A JP 11005591 A JP11005591 A JP 11005591A JP 11005591 A JP11005591 A JP 11005591A JP H04337851 A JPH04337851 A JP H04337851A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は１つのアドレスに対する
メモリのビット長が固定である計算機システムのメモリ
アクセス方式に関し、特にビット単位のメモリアクセス
方式に関する。
メモリのビット長が固定である計算機システムのメモリ
アクセス方式に関し、特にビット単位のメモリアクセス
方式に関する。
【０００２】
【従来の技術】従来、１ワード未満のビット長のデータ
（ビットブロック・データ）を扱う場合は、１つのワー
ドに１つのデータを割り当てる方式、あるいは１つのワ
ードをビットブロック・データに区切り、１つのワード
に複数のデータを割り当て、ＣＰＵが１ワード単位でデ
ータをアクセスし、ビット操作によって必要なデータを
取り出す方式をとっていた。
（ビットブロック・データ）を扱う場合は、１つのワー
ドに１つのデータを割り当てる方式、あるいは１つのワ
ードをビットブロック・データに区切り、１つのワード
に複数のデータを割り当て、ＣＰＵが１ワード単位でデ
ータをアクセスし、ビット操作によって必要なデータを
取り出す方式をとっていた。
【０００３】
【発明が解決しようとする課題】上述した１つのワード
に１つのデータを割り当てる方式は、１つのワード中に
使用しないビットが存在し、メモリの無駄ができるとい
う欠点があった。また、１つのワードをビットサイズ・
データに区切り、１つのワードに複数のデータを割り当
てる方式では、データアクセス時にＣＰＵがビット操作
を行なわなければならないという欠点があった。
に１つのデータを割り当てる方式は、１つのワード中に
使用しないビットが存在し、メモリの無駄ができるとい
う欠点があった。また、１つのワードをビットサイズ・
データに区切り、１つのワードに複数のデータを割り当
てる方式では、データアクセス時にＣＰＵがビット操作
を行なわなければならないという欠点があった。
【０００４】本発明の目的は、ＣＰＵがメモリ上のビッ
トブロック・データを仮想メモリエリアをアクセスする
ことにより、あたかも１ワードにつき１つのビットブロ
ック・データが存在するように、ビットブロック・デー
タをアクセスすることが出来るメモリアクセス方式を提
供することにある。
トブロック・データを仮想メモリエリアをアクセスする
ことにより、あたかも１ワードにつき１つのビットブロ
ック・データが存在するように、ビットブロック・デー
タをアクセスすることが出来るメモリアクセス方式を提
供することにある。
【０００５】
【課題を解決するための手段】本発明のメモリアクセス
方式は、ＣＰＵと、メモリと、この２つを接続するバス
とからなり、メモリエリア上の位置を示すアドレスをメ
モリ上に付与し、１つのアドレスに対応するメモリのビ
ット長が固定である（以下、このメモリ分割のビット長
を１ワードと記す）計算機システムにおいて、データの
サイズが１ワード未満の特定のビット長のデータ（以下
、このデータをビットブロック・データと記す）でメモ
リを区切り、ビットブロック・データのみを集めたメモ
リの先頭アドレス（以下、このアドレスをビットブロッ
ク・データの先頭アドレスと記す）、ビットブロック・
データのビット長、ビットブロック・データのデータ数
、および仮想メモリエリアの先頭アドレスを設定する各
専用のレジスタを有するアドレス・データ変換装置を前
記ＣＰＵと前記メモリの間のアドレスバスおよびデータ
バス上に挿入し、このアドレス・データ変換装置は前記
ＣＰＵからのメモリアクス要求があると、前記仮想メモ
リエリア先頭アドレスおよびビットブロック・データの
データ数からアクセスするアドレスが仮想メモリエリア
内であるか判断し、アクセスするアドレスが仮想メモリ
エリア外であれば前記ＣＰＵと前記メモリのアドレスバ
スおよびデータバスをそれぞれ直接接続し、アクセスす
るアドレスが仮想メモリエリア内であれば該当のビット
ブロック・データを含むワードのアドレスを生成し、こ
の生成したアドレスのワード・データを読み出し、前記
ＣＰＵからのアクセスの要求がデータの読み出しであれ
ばビット操作を行ない、読み出した前記ワードデータか
らビットブロック・データを取り出し前記データバスを
使用して前記ＣＰＵに送信し、また、前記ＣＰＵからの
アクセスの要求がデータの書き込みであれば、前記ＣＰ
Ｕが書き込もうとするデータをデータバスより受け取り
、このデータに対してビット操作を行ない、読み出した
ワードデータ内の該当のビットブロック・データ位置に
書き込み、修正したワードデータをメモリに書き込むこ
とにより、ＣＰＵに１ワードにつき１つのビットブロッ
ク・データが存在するように、ビットブロック・データ
をアクセスする。
方式は、ＣＰＵと、メモリと、この２つを接続するバス
とからなり、メモリエリア上の位置を示すアドレスをメ
モリ上に付与し、１つのアドレスに対応するメモリのビ
ット長が固定である（以下、このメモリ分割のビット長
を１ワードと記す）計算機システムにおいて、データの
サイズが１ワード未満の特定のビット長のデータ（以下
、このデータをビットブロック・データと記す）でメモ
リを区切り、ビットブロック・データのみを集めたメモ
リの先頭アドレス（以下、このアドレスをビットブロッ
ク・データの先頭アドレスと記す）、ビットブロック・
データのビット長、ビットブロック・データのデータ数
、および仮想メモリエリアの先頭アドレスを設定する各
専用のレジスタを有するアドレス・データ変換装置を前
記ＣＰＵと前記メモリの間のアドレスバスおよびデータ
バス上に挿入し、このアドレス・データ変換装置は前記
ＣＰＵからのメモリアクス要求があると、前記仮想メモ
リエリア先頭アドレスおよびビットブロック・データの
データ数からアクセスするアドレスが仮想メモリエリア
内であるか判断し、アクセスするアドレスが仮想メモリ
エリア外であれば前記ＣＰＵと前記メモリのアドレスバ
スおよびデータバスをそれぞれ直接接続し、アクセスす
るアドレスが仮想メモリエリア内であれば該当のビット
ブロック・データを含むワードのアドレスを生成し、こ
の生成したアドレスのワード・データを読み出し、前記
ＣＰＵからのアクセスの要求がデータの読み出しであれ
ばビット操作を行ない、読み出した前記ワードデータか
らビットブロック・データを取り出し前記データバスを
使用して前記ＣＰＵに送信し、また、前記ＣＰＵからの
アクセスの要求がデータの書き込みであれば、前記ＣＰ
Ｕが書き込もうとするデータをデータバスより受け取り
、このデータに対してビット操作を行ない、読み出した
ワードデータ内の該当のビットブロック・データ位置に
書き込み、修正したワードデータをメモリに書き込むこ
とにより、ＣＰＵに１ワードにつき１つのビットブロッ
ク・データが存在するように、ビットブロック・データ
をアクセスする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
であり、計算機システムのＣＰＵ１と、アドレス・デー
タ変換装置４と、この計算機システムのメモリ７とから
構成される。アドレス・データ変換装置４は、ビットブ
ロック・データ先頭アドレスレジスタ１２、ビットブロ
ック・データビット長レジスタ１３、ビットブロック・
データ数レジスタ１４、および仮想メモリエリア先頭ア
ドレスレジスタ１５を有している。更にデータ・アドレ
ス変換装置４は、アドレスバス２およびデータバス８に
よってＣＰＵ１と接続し、その接続部にはアドレスバッ
ファ３およびデータバッファ９を有している。また、同
様にデータ・アドレス変換装置４は、アドレスバス６お
よびデータバス１１によりメモリ７と接続し、その接続
部にはアドレスバッファ５およびデータバッファ１０を
有している。
であり、計算機システムのＣＰＵ１と、アドレス・デー
タ変換装置４と、この計算機システムのメモリ７とから
構成される。アドレス・データ変換装置４は、ビットブ
ロック・データ先頭アドレスレジスタ１２、ビットブロ
ック・データビット長レジスタ１３、ビットブロック・
データ数レジスタ１４、および仮想メモリエリア先頭ア
ドレスレジスタ１５を有している。更にデータ・アドレ
ス変換装置４は、アドレスバス２およびデータバス８に
よってＣＰＵ１と接続し、その接続部にはアドレスバッ
ファ３およびデータバッファ９を有している。また、同
様にデータ・アドレス変換装置４は、アドレスバス６お
よびデータバス１１によりメモリ７と接続し、その接続
部にはアドレスバッファ５およびデータバッファ１０を
有している。
【０００８】図２に、このアドレス・データ変換装置４
が、アクセスするアドレスを変換する時の動作概念図を
示す。この例では１ワード中の４つのビットブロック・
データがあり、またビットブロック・データは７ａ，７
ｂ，７ｃ，…７ｅの８個あるので、ビットブロック・デ
ータ数レジスタ１４のビットブロック・データ数は８と
なる。また、図３に、このアドレス・データ変換装置が
、アクセスするデータを変換する時の動作概念図を示す
。ビットブロック・データを読み込む時には、ＣＰＵ１
は仮想メモリエリアに対してアクセスを行なう。ＣＰＵ
１よりアドレスバス２を介してアドレスバッファ３にア
クセスアドレスを受け取ったアドレス・データ変換装置
４は、ＣＰＵ１のアクセスするアドレスが仮想メモリエ
リア先頭アドレスレジスタ１５の値以上で、かつ仮想メ
モリエリア先頭アドレスレジスタ１５の値にビットブロ
ック・データ数レジスタ１４の値を加えた値未満の仮想
メモリエリア内であるかどうかチェックを行ない、仮想
メモリエリア外であればＣＰＵ１側のアドレスバス２と
メモリ７側のアドレスバス６、ＣＰＵ１側のデータバス
８とメモリ７側のデータバス１１をそれぞれ直接接続す
る。ＣＰＵ１のアクセスするアドレスが仮想メモリエリ
ア内であれば、まずＣＰＵ１のアクセスするアドレスと
仮想メモリエリア先頭アドレスレジスタ１５の値との差
分からＣＰＵ１が何番めのビットブロック・データをア
クセスしようとしているかを求める。次にビットブロッ
ク・データビット長レジスタ１３から１ワード中にビッ
トブロック・データがいくつ入るか計算する。たとえば
、１ワードが１６ビットでブロック・データビット長が
４であれば１ワード中にビットブロック・データは４入
ることになる。
が、アクセスするアドレスを変換する時の動作概念図を
示す。この例では１ワード中の４つのビットブロック・
データがあり、またビットブロック・データは７ａ，７
ｂ，７ｃ，…７ｅの８個あるので、ビットブロック・デ
ータ数レジスタ１４のビットブロック・データ数は８と
なる。また、図３に、このアドレス・データ変換装置が
、アクセスするデータを変換する時の動作概念図を示す
。ビットブロック・データを読み込む時には、ＣＰＵ１
は仮想メモリエリアに対してアクセスを行なう。ＣＰＵ
１よりアドレスバス２を介してアドレスバッファ３にア
クセスアドレスを受け取ったアドレス・データ変換装置
４は、ＣＰＵ１のアクセスするアドレスが仮想メモリエ
リア先頭アドレスレジスタ１５の値以上で、かつ仮想メ
モリエリア先頭アドレスレジスタ１５の値にビットブロ
ック・データ数レジスタ１４の値を加えた値未満の仮想
メモリエリア内であるかどうかチェックを行ない、仮想
メモリエリア外であればＣＰＵ１側のアドレスバス２と
メモリ７側のアドレスバス６、ＣＰＵ１側のデータバス
８とメモリ７側のデータバス１１をそれぞれ直接接続す
る。ＣＰＵ１のアクセスするアドレスが仮想メモリエリ
ア内であれば、まずＣＰＵ１のアクセスするアドレスと
仮想メモリエリア先頭アドレスレジスタ１５の値との差
分からＣＰＵ１が何番めのビットブロック・データをア
クセスしようとしているかを求める。次にビットブロッ
ク・データビット長レジスタ１３から１ワード中にビッ
トブロック・データがいくつ入るか計算する。たとえば
、１ワードが１６ビットでブロック・データビット長が
４であれば１ワード中にビットブロック・データは４入
ることになる。
【０００９】ＣＰＵ１のアクセスしようとしているビッ
トブロック・データの番号と１ワード中に入るビットブ
ロック・データ数とによりアドレスデータ変換装置４は
、ＣＰＵ１のアクセスしようとしているビットブロック
・データが、ビットブロック・データ先頭アドレスから
何ワード目に含まれるか計算し、この結果とビットブロ
ック・データ先頭アドレスレジスタ１２の値を加算する
ことで、該当のビットブロック・データを含むワードの
アドレスを生成し、アドレスバッファ５に書き込み、メ
モリ７に対しその読み出し指示を行なう。メモリ７は指
示されたアドレスのワードデータを、データバス１１を
介してアドレス・データ変換装置４に送る。アドレス・
データ変換装置４は、ワードデータをデータバッファ１
０に読み込み、そのワードデータからビットブロック・
データを取出し、データバッファ９に書き込む。このと
き、ビットブロック・データの桁位置が最下位桁でない
場合は、アドレス・データ変換装置４は図３のようにビ
ットブロック・データを最下位桁にそろえる。ＣＰＵ１
はデータバス８を介してデータバッファ９の内容を読む
ことにより、ビットブロック・データを読み出す。
トブロック・データの番号と１ワード中に入るビットブ
ロック・データ数とによりアドレスデータ変換装置４は
、ＣＰＵ１のアクセスしようとしているビットブロック
・データが、ビットブロック・データ先頭アドレスから
何ワード目に含まれるか計算し、この結果とビットブロ
ック・データ先頭アドレスレジスタ１２の値を加算する
ことで、該当のビットブロック・データを含むワードの
アドレスを生成し、アドレスバッファ５に書き込み、メ
モリ７に対しその読み出し指示を行なう。メモリ７は指
示されたアドレスのワードデータを、データバス１１を
介してアドレス・データ変換装置４に送る。アドレス・
データ変換装置４は、ワードデータをデータバッファ１
０に読み込み、そのワードデータからビットブロック・
データを取出し、データバッファ９に書き込む。このと
き、ビットブロック・データの桁位置が最下位桁でない
場合は、アドレス・データ変換装置４は図３のようにビ
ットブロック・データを最下位桁にそろえる。ＣＰＵ１
はデータバス８を介してデータバッファ９の内容を読む
ことにより、ビットブロック・データを読み出す。
【００１０】ビットブロック・データを書き込む時には
、ＣＰＵ１は仮想メモリエリアに対してアクセスを行な
う。アドレス・データ変換装置４は、データの読み込み
の時と同様に、ＣＰＵ１のアクセスするアドレスが仮想
メモリエリア内かどうか判断し、仮想メモリエリア外で
あればＣＰＵ１側のアドレスバス２とメモリ７側のアド
レスバス６、ＣＰＵ１側のデータバス８とメモリ７側の
データバス１１をそれぞれ直接接続する。ＣＰＵ１のア
クセスするアドレスが仮想メモリエリア内であれば、デ
ータの読み込みの時と同様に、ＣＰＵ１のアクセスする
アドレスと仮想メモリエリア先頭アドレスレジスタ１５
の値との差分からＣＰＵが何番目のビットブロック・デ
ータをアクセスしようとしているかを求め、この値と１
ワード中に入るビットブロック・データの数からＣＰＵ
のアクセスしようとしているビットブロック・データが
ビットブロック・データ先頭アドレスから何ワード目に
含まれるか計算し、この結果とビットブロック・データ
先頭アドレスレジスタ１２の値を加算して、該当のビッ
トブロック・データを含むワードのアドレスを生成し、
アドレスバッファ５に書き込むことで、メモリ７の該当
のビットブロック・データを含むワードデータをデータ
バッファ１０に読み込む。その後で、アドレス・データ
変換装置４は、データバッファ９に書き込まれたビット
ブロック・データを図３に示すように、データバッファ
１０の該当のビットブロック・データの位置に書き込み
、メモリ７に対しワードデータの書き込み指示を行なう
。
、ＣＰＵ１は仮想メモリエリアに対してアクセスを行な
う。アドレス・データ変換装置４は、データの読み込み
の時と同様に、ＣＰＵ１のアクセスするアドレスが仮想
メモリエリア内かどうか判断し、仮想メモリエリア外で
あればＣＰＵ１側のアドレスバス２とメモリ７側のアド
レスバス６、ＣＰＵ１側のデータバス８とメモリ７側の
データバス１１をそれぞれ直接接続する。ＣＰＵ１のア
クセスするアドレスが仮想メモリエリア内であれば、デ
ータの読み込みの時と同様に、ＣＰＵ１のアクセスする
アドレスと仮想メモリエリア先頭アドレスレジスタ１５
の値との差分からＣＰＵが何番目のビットブロック・デ
ータをアクセスしようとしているかを求め、この値と１
ワード中に入るビットブロック・データの数からＣＰＵ
のアクセスしようとしているビットブロック・データが
ビットブロック・データ先頭アドレスから何ワード目に
含まれるか計算し、この結果とビットブロック・データ
先頭アドレスレジスタ１２の値を加算して、該当のビッ
トブロック・データを含むワードのアドレスを生成し、
アドレスバッファ５に書き込むことで、メモリ７の該当
のビットブロック・データを含むワードデータをデータ
バッファ１０に読み込む。その後で、アドレス・データ
変換装置４は、データバッファ９に書き込まれたビット
ブロック・データを図３に示すように、データバッファ
１０の該当のビットブロック・データの位置に書き込み
、メモリ７に対しワードデータの書き込み指示を行なう
。
【００１１】図２を使用して具体的に説明する。ＣＰＵ
１が０から数えて５番目のビットブロック・データ７ｆ
を読みだすときには、ＣＰＵ１は仮想メモリエリア先頭
アドレスレジスタ１５の値に「５」を加算したアドレス
をアクセスする。アドレスデータ変換装置４は、ＣＰＵ
１のアクセスするアドレスが、仮想メモリエリア先頭ア
ドレスレジスタ１２の値以上で、かつ仮想メモリエリア
先頭アドレスレジスタ１２の値にビットブロック・デー
タ数レジスタ１４の値「８」を加えた値未満であること
から、仮想メモリエリア内へのアクセスであることを認
識する。
１が０から数えて５番目のビットブロック・データ７ｆ
を読みだすときには、ＣＰＵ１は仮想メモリエリア先頭
アドレスレジスタ１５の値に「５」を加算したアドレス
をアクセスする。アドレスデータ変換装置４は、ＣＰＵ
１のアクセスするアドレスが、仮想メモリエリア先頭ア
ドレスレジスタ１２の値以上で、かつ仮想メモリエリア
先頭アドレスレジスタ１２の値にビットブロック・デー
タ数レジスタ１４の値「８」を加えた値未満であること
から、仮想メモリエリア内へのアクセスであることを認
識する。
【００１２】次にＣＰＵ１のアクセスするアドレスと、
仮想メモリエリア先頭レジスタ１５の値との差分から、
ＣＰＵ１が５番目のビットブロック・データ７ｆをアク
セスしようとしていることを認識する。ビットブロック
・データビット長レジスタ１３と１ワードのビット長よ
り、アドレス・データ変換装置４は、ＣＰＵ１のアクセ
スしようとしているビットブロック・データ７ｆが、ビ
ットブロックデータ先頭アドレスの０から数えて１ワー
ド目に含まれることを知り、ビットブロック・データ先
頭アドレスレジスタ１２に「１」を加えたアドレスのワ
ードデータを読み出す。次に読み出した桁位置を最下位
桁にそろえてＣＰＵ１に渡す。
仮想メモリエリア先頭レジスタ１５の値との差分から、
ＣＰＵ１が５番目のビットブロック・データ７ｆをアク
セスしようとしていることを認識する。ビットブロック
・データビット長レジスタ１３と１ワードのビット長よ
り、アドレス・データ変換装置４は、ＣＰＵ１のアクセ
スしようとしているビットブロック・データ７ｆが、ビ
ットブロックデータ先頭アドレスの０から数えて１ワー
ド目に含まれることを知り、ビットブロック・データ先
頭アドレスレジスタ１２に「１」を加えたアドレスのワ
ードデータを読み出す。次に読み出した桁位置を最下位
桁にそろえてＣＰＵ１に渡す。
【００１３】ＣＰＵ１が０から数えて３番目のビットブ
ロック・データ７ｄを書き換えるときには、ＣＰＵ１は
仮想メモリエリア先頭アドレスレジスタ１５の値に「３
」を加算したアドレスをアクセスする。アドレス・デー
タ変換装置４は、データを読みだす時と同様に、仮想メ
モリエリア内へのアクセスかどうかチェックし、仮想メ
モリエリア内へのアクセスであるので、ＣＰＵ１のアク
セスするアドレスと仮想メモリエリア先頭レジスタ１５
の値との差分からＣＰＵ１が３番目のビットブロック・
データをアクセスしようとしていることを認識する。ビ
ットブロック・データビット長レジスタ１３と１ワード
のビット長より、アドレス・データ変換装置４は、ＣＰ
Ｕ１のアクセスしようとしているビットブロック・デー
タ７ｄがビットブロック・データ先頭アドレスの０ワー
ド目に含まれていることを知り、ビットブロック・デー
タ先頭アドレスレジスタ１２の示すワードデータを読み
だす。
ロック・データ７ｄを書き換えるときには、ＣＰＵ１は
仮想メモリエリア先頭アドレスレジスタ１５の値に「３
」を加算したアドレスをアクセスする。アドレス・デー
タ変換装置４は、データを読みだす時と同様に、仮想メ
モリエリア内へのアクセスかどうかチェックし、仮想メ
モリエリア内へのアクセスであるので、ＣＰＵ１のアク
セスするアドレスと仮想メモリエリア先頭レジスタ１５
の値との差分からＣＰＵ１が３番目のビットブロック・
データをアクセスしようとしていることを認識する。ビ
ットブロック・データビット長レジスタ１３と１ワード
のビット長より、アドレス・データ変換装置４は、ＣＰ
Ｕ１のアクセスしようとしているビットブロック・デー
タ７ｄがビットブロック・データ先頭アドレスの０ワー
ド目に含まれていることを知り、ビットブロック・デー
タ先頭アドレスレジスタ１２の示すワードデータを読み
だす。
【００１４】次に、読みだしたワードーデータの中のＣ
ＰＵ１が指定したビットブロック・データをＣＰＵ１が
書き込もうとするデータで更新し、更新後のワードデー
タを読み出した元のエリアに書き込む。以上の手順によ
り、ＣＰＵ１はメモリ７上のビットブロック・データを
、仮想メモリエリアをアクセスすることにより、あたか
も１ワードにつき１つのビットブロック・データが存在
するようにメモリをアクセスする。
ＰＵ１が指定したビットブロック・データをＣＰＵ１が
書き込もうとするデータで更新し、更新後のワードデー
タを読み出した元のエリアに書き込む。以上の手順によ
り、ＣＰＵ１はメモリ７上のビットブロック・データを
、仮想メモリエリアをアクセスすることにより、あたか
も１ワードにつき１つのビットブロック・データが存在
するようにメモリをアクセスする。
【００１５】
【発明の効果】以上説明したように本発明は、ＣＰＵが
仮想アドレスをアクセスし、ＣＰＵとメモリの間に設け
たアドレス・データ変換装置により、アドレス、および
データを変換することによって、メモリを無駄にするこ
となく、また、ビットブロック・データの実際のアドレ
スやビット位置を意識することなく、あたかも１ワード
につき１つのビットブロック・データが存在するように
、ビットブロック・データをアクセスすることができる
という効果がある。
仮想アドレスをアクセスし、ＣＰＵとメモリの間に設け
たアドレス・データ変換装置により、アドレス、および
データを変換することによって、メモリを無駄にするこ
となく、また、ビットブロック・データの実際のアドレ
スやビット位置を意識することなく、あたかも１ワード
につき１つのビットブロック・データが存在するように
、ビットブロック・データをアクセスすることができる
という効果がある。
【図１】本発明のアドレス・データ変換装置を使用した
計算機システムのブロック図である。
計算機システムのブロック図である。
【図２】本実施例のアドレス・データ変換装置がアクセ
スするアドレスを変換する時の動作概念図である。
スするアドレスを変換する時の動作概念図である。
【図３】本実施例のアドレス・データ変換装置がアクセ
スするデータを変換する時の動作概念図である。
スするデータを変換する時の動作概念図である。
１ ＣＰＵ
２ アドレスバス
３ アドレスバッファ
４ アドレス・データ変換装置
５ アドレスバッファ
６ アドレスバス
７ メモリ
８ データバス
９ データバッファ
１０ データバッファ
１１ データバス
Claims (1)
- 【請求項１】 ＣＰＵと、メモリと、この２つを接続
するバスとからなり、メモリエリア上の位置を示すアド
レスをメモリ上に付与し、１つのアドレスに対応するメ
モリのビット長が固定である（以下、このメモリ分割の
ビット長を１ワードと記す）計算機システムにおいて、
データのサイズが１ワード未満の特定のビット長のデー
タ（以下、このデータをビットブロック・データと記す
）でメモリを区切り、ビットブロック・データのみを集
めたメモリの先頭アドレス（以下、このアドレスをビッ
トブロック・データの先頭アドレスと記す）、ビットブ
ロック・データのビット長、ビットブロック・データの
データ数、および仮想メモリエリアの先頭アドレスを設
定する各専用のレジスタを有するアドレス・データ変換
装置を前記ＣＰＵと前記メモリの間のアドレスバスおよ
びデータバス上に挿入し、このアドレス・データ変換装
置は前記ＣＰＵからのメモリアクス要求があると、前記
仮想メモリエリア先頭アドレスおよびビットブロック・
データのデータ数からアクセスするアドレスが仮想メモ
リエリア内であるか判断し、アクセスするアドレスが仮
想メモリエリア外であれば前記ＣＰＵと前記メモリのア
ドレスバスおよびデータバスをそれぞれ直接接続し、ア
クセスするアドレスが仮想メモリエリア内であれば該当
のビットブロック・データを含むワードのアドレスを生
成し、この生成したアドレスのワード・データを読み出
し、前記ＣＰＵからのアクセスの要求がデータの読み出
しであればビット操作を行ない、読み出した前記ワード
データからビットブロック・データを取り出し前記デー
タバスを使用して前記ＣＰＵに送信し、また、前記ＣＰ
Ｕからのアクセスの要求がデータの書き込みであれば、
前記ＣＰＵが書き込もうとするデータをデータバスより
受け取り、このデータに対してビット操作を行ない、読
み出したワードデータ内の該当のビットブロック・デー
タ位置に書き込み、修正したワードデータをメモリに書
き込むことにより、ＣＰＵに１ワードにつき１つのビッ
トブロック・データが存在するように、ビットブロック
・データをアクセスすることを特徴とするメモリアクセ
ス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11005591A JPH04337851A (ja) | 1991-05-15 | 1991-05-15 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11005591A JPH04337851A (ja) | 1991-05-15 | 1991-05-15 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04337851A true JPH04337851A (ja) | 1992-11-25 |
Family
ID=14525948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11005591A Pending JPH04337851A (ja) | 1991-05-15 | 1991-05-15 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04337851A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005222519A (ja) * | 2004-02-09 | 2005-08-18 | Arm Ltd | メモリに記憶されたデータワード内のビット値へのアクセス |
| DE102013221214A1 (de) | 2012-10-19 | 2014-04-24 | Honda Motor Co., Ltd. | Wassermantelstruktur in einem Zylinderkopf |
-
1991
- 1991-05-15 JP JP11005591A patent/JPH04337851A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005222519A (ja) * | 2004-02-09 | 2005-08-18 | Arm Ltd | メモリに記憶されたデータワード内のビット値へのアクセス |
| DE102013221214A1 (de) | 2012-10-19 | 2014-04-24 | Honda Motor Co., Ltd. | Wassermantelstruktur in einem Zylinderkopf |
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