JPH01194082A - 画像拡大装置 - Google Patents
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- JPH01194082A JPH01194082A JP63017413A JP1741388A JPH01194082A JP H01194082 A JPH01194082 A JP H01194082A JP 63017413 A JP63017413 A JP 63017413A JP 1741388 A JP1741388 A JP 1741388A JP H01194082 A JPH01194082 A JP H01194082A
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- circuit
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- 238000010586 diagram Methods 0.000 description 13
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 12
- 102100036065 Protein pitchfork Human genes 0.000 description 12
- 230000003111 delayed effect Effects 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101000867030 Myxine glutinosa Homeobox protein engrailed-like B Proteins 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
- H04N7/0122—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal the input and the output signals having different aspect ratios
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
- H04N5/2628—Alteration of picture size, shape, position or orientation, e.g. zooming, rotation, rolling, perspective, translation
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Computer Graphics (AREA)
- Controls And Circuits For Display Device (AREA)
- Editing Of Facsimile Originals (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、先入れ先出しく以下、ＦＩＦ○と略す）型の
メモリを用いて、映像信号の拡大表示を行なう画像拡大
装置に関するものである。
メモリを用いて、映像信号の拡大表示を行なう画像拡大
装置に関するものである。
［従来の技術］
通常、画像表示というのは、全画面の情報をすべてモニ
タ上に表示するわけであるが、一部の領域を拡大して表
示したいことがある。例えば、第２図に示す全画面（Ａ
ＢＣＤで囲まれた領域）の中のＥＦＧＨで囲まれた領域
を第３図のように拡大して表示するといった具合である
。
タ上に表示するわけであるが、一部の領域を拡大して表
示したいことがある。例えば、第２図に示す全画面（Ａ
ＢＣＤで囲まれた領域）の中のＥＦＧＨで囲まれた領域
を第３図のように拡大して表示するといった具合である
。
従来、このような拡大表示は第４図に示すような構成の
回路によって行なわれてきた。このような回路の装置に
よると、端子４００から入力されたアナログ映像信号は
Ａ／Ｄ変換器４０１に送られると共に、クロック発生器
４０２にも送られ、ここで映像信号中に含まれる同期信
号から、システムを動作させるのに必要な基本クロック
を作る。Ａ／Ｄ変換器４０１はクロック発生器４０２か
ら受けとるクロックのタイミングで、前記アナロク映像
信号をデジタル信号に変換した上で、ランダムアクセス
メモリ（ＲＡＭ）４０６に送る。
回路によって行なわれてきた。このような回路の装置に
よると、端子４００から入力されたアナログ映像信号は
Ａ／Ｄ変換器４０１に送られると共に、クロック発生器
４０２にも送られ、ここで映像信号中に含まれる同期信
号から、システムを動作させるのに必要な基本クロック
を作る。Ａ／Ｄ変換器４０１はクロック発生器４０２か
ら受けとるクロックのタイミングで、前記アナロク映像
信号をデジタル信号に変換した上で、ランダムアクセス
メモリ（ＲＡＭ）４０６に送る。
一方、クロック発生器４０２からＡ／Ｄ変換器４０１に
送られたのと同じクロックが、書き込みアドレス発生器
４０３にも送られ、ここでＲＡＭ４０６のための書き込
みアドレスが作られる。前記書き込みアドレスはＭＰＸ
４０５を通してＲＡＭ４０６に与えられる。そして、Ｒ
ＡＭ４０６には、Ａ／Ｄ変換器４０１から送られたデジ
タルデータがそのアドレスに書き込まれる。
送られたのと同じクロックが、書き込みアドレス発生器
４０３にも送られ、ここでＲＡＭ４０６のための書き込
みアドレスが作られる。前記書き込みアドレスはＭＰＸ
４０５を通してＲＡＭ４０６に与えられる。そして、Ｒ
ＡＭ４０６には、Ａ／Ｄ変換器４０１から送られたデジ
タルデータがそのアドレスに書き込まれる。
ＲＡＭ４０６に書き込まれたデータの拡大は次のように
して行なわれる。先ず、読み出しアドレス発生器４０４
により作られた読み出し用のアドレスがＭＰＸ４０５を
通し１” ＲＡ Ｍ ４０６ ＋：：与えられて、書き
込まれたデータが読み出される。そして、そのデータは
Ｄ／Ａ変換器４０７に送られたアナロク映写信号に変換
されて端子４０８に出力されるわけであるが、書き込み
時における画面全体と書き込みアドレスの対応が第５図
のようになっていて、第６図の（ａ）のような読み出し
アドレスで、通常の（拡大しない）表示が行なわれると
すれば、第６図（ｂ）のような読み出しアドレスを発生
させれば拡大表示が可能となる。
して行なわれる。先ず、読み出しアドレス発生器４０４
により作られた読み出し用のアドレスがＭＰＸ４０５を
通し１” ＲＡ Ｍ ４０６ ＋：：与えられて、書き
込まれたデータが読み出される。そして、そのデータは
Ｄ／Ａ変換器４０７に送られたアナロク映写信号に変換
されて端子４０８に出力されるわけであるが、書き込み
時における画面全体と書き込みアドレスの対応が第５図
のようになっていて、第６図の（ａ）のような読み出し
アドレスで、通常の（拡大しない）表示が行なわれると
すれば、第６図（ｂ）のような読み出しアドレスを発生
させれば拡大表示が可能となる。
［発明が解決しようとしている課題］
このように、拡大表示を従来の構成で行なう場合には、
ＲＡＭが不可欠であり、またそのＲＡＭに与えるべきア
ドレス情報を作るのに、拡大前の空間を構成するための
アドレスと、拡大後の空間を構成するためのアドレスと
いうように、アドレス発生器が２つも必要であるために
、その分、コストが高くなり、回路規模も大きくなると
いう問題があった。
ＲＡＭが不可欠であり、またそのＲＡＭに与えるべきア
ドレス情報を作るのに、拡大前の空間を構成するための
アドレスと、拡大後の空間を構成するためのアドレスと
いうように、アドレス発生器が２つも必要であるために
、その分、コストが高くなり、回路規模も大きくなると
いう問題があった。
そこで本発明では、例えばＦＩＦＯ型の画像メモリと、
例えばＩＨ等の遅延回路を用いることによって拡大表示
を可能にして、例えば前記アドレス発生器を不要のもの
とした画像拡大装置を提供することを目的とする。
例えばＩＨ等の遅延回路を用いることによって拡大表示
を可能にして、例えば前記アドレス発生器を不要のもの
とした画像拡大装置を提供することを目的とする。
［課題を解決するための手段及び作用コより詳しくは以
下の構成からなる。即ち、画像メモリと、該メモリに書
き込まれた画像データを書き込み時と異なる所定速度で
順次読出す手段と、該メモリから読出された画像データ
を所定時間遅延させる手段と、該遅延手段を介した画像
データと介さない画像データを所定間隔で切り換える手
段とを有することを特徴とする。
下の構成からなる。即ち、画像メモリと、該メモリに書
き込まれた画像データを書き込み時と異なる所定速度で
順次読出す手段と、該メモリから読出された画像データ
を所定時間遅延させる手段と、該遅延手段を介した画像
データと介さない画像データを所定間隔で切り換える手
段とを有することを特徴とする。
［実施例コ
以下添付図面を参照して、本発明に係る実施例を詳細に
説明する。以下説明する複数例の実施例装置では、ＦＩ
ＦＯ型のフィールドメモリと呼ばれるメモリ（例えば、
テキサスインスツルメント社製のＴＭＳ４Ｃ１０５０等
）が共通して使われる。そこで、このＦＩＦＯ型画像用
フィールドメモリの動作について簡単に述べる。
説明する。以下説明する複数例の実施例装置では、ＦＩ
ＦＯ型のフィールドメモリと呼ばれるメモリ（例えば、
テキサスインスツルメント社製のＴＭＳ４Ｃ１０５０等
）が共通して使われる。そこで、このＦＩＦＯ型画像用
フィールドメモリの動作について簡単に述べる。
このメモリは、第７図に示すように、デジタルデータ（
Ｎビットとする）の書き込み線（ＩＮ）／読出し線（Ｏ
ＵＴ）をそれぞれＮ本官する以外に、書き込み用と、読
み出し用それぞれに、クロック信号（ＷＣＬＫ、ＲＣＬ
Ｋ）と制御信号（ＷＲＳＴ、ＲＲ３Ｔ、ＷＥＮＢ、ＲＥ
ＮＢ）を必要とする。以下に、その名称と略称を記す。
Ｎビットとする）の書き込み線（ＩＮ）／読出し線（Ｏ
ＵＴ）をそれぞれＮ本官する以外に、書き込み用と、読
み出し用それぞれに、クロック信号（ＷＣＬＫ、ＲＣＬ
Ｋ）と制御信号（ＷＲＳＴ、ＲＲ３Ｔ、ＷＥＮＢ、ＲＥ
ＮＢ）を必要とする。以下に、その名称と略称を記す。
ＷＣＬＫ：書き込み用クロック
ＷＲＳＴ：書き込みリセット信号
ＷＥＮＢ ：書き込みイネーブル信号
ＲＣＬＫ ：読み出し用クロック
ＲＲＳＴ ：読み出しリセット信号
ＲＥＮＢ ：読み出しイネーブル信号
各クロック信号（ＷＣＬＫ、ＲＣＬＫ）は、デジタルデ
ータをＦＩＦＯ内に（外へ）入力あるいは出力するため
に加えるパルス信号である。
ータをＦＩＦＯ内に（外へ）入力あるいは出力するため
に加えるパルス信号である。
リセット信号（ＷＲＳＴ、ＲＲＳＴ）は、メモリ入力デ
ータとメモリ出力データとの対応を制御する信号である
。即ち、ＷＲＳＴ信号の入力の直後にＦＩＦＯメモリへ
書き込まれたデータは、ＲＲ３Ｔ信号の入力直後に読み
出され、それ以後のデータは書き込まれた順序通りに読
み出される。
ータとメモリ出力データとの対応を制御する信号である
。即ち、ＷＲＳＴ信号の入力の直後にＦＩＦＯメモリへ
書き込まれたデータは、ＲＲ３Ｔ信号の入力直後に読み
出され、それ以後のデータは書き込まれた順序通りに読
み出される。
その例を第８図に示す。尚、図中の＊印はメモリに書き
込まれたデータを表わす。同図にあるように、ＷＲ３Ｔ
Ｒ３後に、書き込まれた１゜“２． “３．４．・・・
等のデータが書き込まれると共に “１データが最初の
書き込みデータであると記憶し、そして、ＦＩＦＯがＲ
ＲＳＴを入力すると、ＲＣＬＫに同期して、 ”１．
”２． ”３゜４．・・・のデータを出力する。尚
、第８図の例では、単にＦＩＦＯの動作を理解するのに
便利なように、ＷＣＬＫとＲＣＬＫとは同一周期に設定
されているが、以下説明する実施例では、特に、画像の
拡大のために異なる周期となるように工夫されている。
込まれたデータを表わす。同図にあるように、ＷＲ３Ｔ
Ｒ３後に、書き込まれた１゜“２． “３．４．・・・
等のデータが書き込まれると共に “１データが最初の
書き込みデータであると記憶し、そして、ＦＩＦＯがＲ
ＲＳＴを入力すると、ＲＣＬＫに同期して、 ”１．
”２． ”３゜４．・・・のデータを出力する。尚
、第８図の例では、単にＦＩＦＯの動作を理解するのに
便利なように、ＷＣＬＫとＲＣＬＫとは同一周期に設定
されているが、以下説明する実施例では、特に、画像の
拡大のために異なる周期となるように工夫されている。
各イネーブル信号（ＷＥＮＢ、ＲＥＮＢ）は、メモリへ
の書き込み動作と読み出し動作を実際に行なうかどうか
を制御する信号である。ＰＩＦ○メモリ入力データとＦ
ＩＦＯメモリ出力データの対応は、前記リセット信号と
このイネーブル信号の組み合わせで制御することが可能
であり、その例を第９図に示す。即ち、リセット信号Ｗ
Ｒ３Ｔ入力後に最初の書き込まれるデータは１３であり
、その後に書き込まれるデータは“５〜゛８゜・・・で
ある。この時点で、ＦＩＦＯメモリに格納されたデータ
は連続して”３．８５〜“８である。
の書き込み動作と読み出し動作を実際に行なうかどうか
を制御する信号である。ＰＩＦ○メモリ入力データとＦ
ＩＦＯメモリ出力データの対応は、前記リセット信号と
このイネーブル信号の組み合わせで制御することが可能
であり、その例を第９図に示す。即ち、リセット信号Ｗ
Ｒ３Ｔ入力後に最初の書き込まれるデータは１３であり
、その後に書き込まれるデータは“５〜゛８゜・・・で
ある。この時点で、ＦＩＦＯメモリに格納されたデータ
は連続して”３．８５〜“８である。
そして、ＲＥＮＢを３画素間”１°°にすると、”３．
”５．”６が出力される。第９図から分るように、
このＦＩＦＯメモリに特有の動作は、例えば第９図のよ
うに２回に分けられて（ｗ ＥＮ Ｂが２度“１”にな
る）ＦＩＦＯに書き込まれても、ＦＩＦＯメモリ内で連
続して格納されることである。そして、読出し側で読出
さないうちに、書き込み側で、ＷＲＳＴを続けて２回以
上出さないようにすれば、ＷＣＬＫとＲＣＬＫの周期を
変えても（即ち、書き込み速度と読出し速度が異なって
いても）、ＦＩＦ○メモリ内でデータの破壊が起こるこ
とはない。即ち、ＲＣＬＫ周期をＷＣＬＫ周期よりも大
にすることにより、ＦＩＦＯ内でデータの破壊も起こさ
ずに、画像拡大が実現できるということである。換言す
れば、このＦＩＦＯメモリに、ラスクスキャン方式で読
み取られた画像データを入力する場合に、主送査方向に
Ｍ倍にするためには、原理的には、ＲＣＬＫをＷＣＬＫ
のＭ倍の周期（即ち、１７Ｍに分周）に設定すればよい
。そして、同時に主送査方向にＭ倍の拡大を行なうため
には、次のようにする。副送査方向への単純な拡大は、
元となる１ラインの画像データが副送査方向にＭ回繰り
返されるのであるから、この１ラインの元の画像データ
を、ＩＨ時間（主送査方向に１ライン分のスキャン時間
）、２Ｈ時間、・・・、（Ｍ−１）Ｈ時間だけ順に遅延
させたものを副送査方向に並べるようにする。
”５．”６が出力される。第９図から分るように、
このＦＩＦＯメモリに特有の動作は、例えば第９図のよ
うに２回に分けられて（ｗ ＥＮ Ｂが２度“１”にな
る）ＦＩＦＯに書き込まれても、ＦＩＦＯメモリ内で連
続して格納されることである。そして、読出し側で読出
さないうちに、書き込み側で、ＷＲＳＴを続けて２回以
上出さないようにすれば、ＷＣＬＫとＲＣＬＫの周期を
変えても（即ち、書き込み速度と読出し速度が異なって
いても）、ＦＩＦ○メモリ内でデータの破壊が起こるこ
とはない。即ち、ＲＣＬＫ周期をＷＣＬＫ周期よりも大
にすることにより、ＦＩＦＯ内でデータの破壊も起こさ
ずに、画像拡大が実現できるということである。換言す
れば、このＦＩＦＯメモリに、ラスクスキャン方式で読
み取られた画像データを入力する場合に、主送査方向に
Ｍ倍にするためには、原理的には、ＲＣＬＫをＷＣＬＫ
のＭ倍の周期（即ち、１７Ｍに分周）に設定すればよい
。そして、同時に主送査方向にＭ倍の拡大を行なうため
には、次のようにする。副送査方向への単純な拡大は、
元となる１ラインの画像データが副送査方向にＭ回繰り
返されるのであるから、この１ラインの元の画像データ
を、ＩＨ時間（主送査方向に１ライン分のスキャン時間
）、２Ｈ時間、・・・、（Ｍ−１）Ｈ時間だけ順に遅延
させたものを副送査方向に並べるようにする。
〈第１実施例〉
この第１実施例は主送査方向／副送査方向に２倍の画像
拡大を目指したもので、その詳細を第１図に示す。以下
に、回路の動作説明を行なう。端子１０１に入力された
アナログ画像信号は、Ａ／Ｄ変換器１０４に与えられる
と共に、クロック発生器１０２及び、制御信号発生器１
０３に送られる。クロック発生器１０２は、前記アナロ
グ画像信号中に含まれる水平同期信号やバースト信号を
もとに、第１図実施例のシステムを働かせるための基本
クロックＣＬＫを作り出し、それをＡ／Ｄ変換器及び％
分周器１０６に送る。この基本クロックＣＬＫは、ＷＣ
ＬＫとしてＰ Ｉ ＦＯ１０５にも与えられる。制御信
号発生器１０３は、前記アナログ画像信号中の垂直同期
及び水平同期信号をもとに、ＰＩＦＯ１０５を制御する
ための４種類の制御信号（ＷＲ３Ｔ、ＷＥＮＢ、ＲＲＳ
Ｔ、ＲＥＮＢ）を作り出し、ＰＩＦＯ１０５に与える。
拡大を目指したもので、その詳細を第１図に示す。以下
に、回路の動作説明を行なう。端子１０１に入力された
アナログ画像信号は、Ａ／Ｄ変換器１０４に与えられる
と共に、クロック発生器１０２及び、制御信号発生器１
０３に送られる。クロック発生器１０２は、前記アナロ
グ画像信号中に含まれる水平同期信号やバースト信号を
もとに、第１図実施例のシステムを働かせるための基本
クロックＣＬＫを作り出し、それをＡ／Ｄ変換器及び％
分周器１０６に送る。この基本クロックＣＬＫは、ＷＣ
ＬＫとしてＰ Ｉ ＦＯ１０５にも与えられる。制御信
号発生器１０３は、前記アナログ画像信号中の垂直同期
及び水平同期信号をもとに、ＰＩＦＯ１０５を制御する
ための４種類の制御信号（ＷＲ３Ｔ、ＷＥＮＢ、ＲＲＳ
Ｔ、ＲＥＮＢ）を作り出し、ＰＩＦＯ１０５に与える。
Ａ／Ｄ変換器１０４はクロック発生器１０２から送られ
る基本クロックＣＬＫの周期で、前記アナログ画像信号
をデジタルデータに変換し、それをＰＩＦＯ１０５に送
る。該デジタルデータは、制御信号（ＷＲ３Ｔ、ＷＥＮ
Ｂ）の制御のもとに、書き込みクロック（ＷＣＬＫ）の
周期で、ＦＩＦ０１０５に書き込まれる。
る基本クロックＣＬＫの周期で、前記アナログ画像信号
をデジタルデータに変換し、それをＰＩＦＯ１０５に送
る。該デジタルデータは、制御信号（ＷＲ３Ｔ、ＷＥＮ
Ｂ）の制御のもとに、書き込みクロック（ＷＣＬＫ）の
周期で、ＦＩＦ０１０５に書き込まれる。
一方、書き込みクロック（ＷＣＬＫ）は坏分周器１０６
で半分の周波数のクロック（２ＣＬＫ）に変換され、読
み出しクロック（ＲＣＬＫ）として、ＰＩＦＯ１０５に
与えられている。ＰＩＦＯ１０５に書き込まれた画像デ
ータは、制御信号（ＲＲＳＴ、ＲＥＮＢ）の制御のもと
に、読み出しクロック（ＲＣＬＫ）の周期（２ＣＬＫ）
で読み出される。ＰＩＦＯＩ○５から読み出されたデー
タは切換器１０８の一方の入力に送られると共に、ＩＨ
遅延回路１０７（Ｈは１水平周期分の長さを表わす）に
送られ、該ＩＨ遅延回路１０７の出力が切換器１０８の
もう一方の入力に送られる。
で半分の周波数のクロック（２ＣＬＫ）に変換され、読
み出しクロック（ＲＣＬＫ）として、ＰＩＦＯ１０５に
与えられている。ＰＩＦＯ１０５に書き込まれた画像デ
ータは、制御信号（ＲＲＳＴ、ＲＥＮＢ）の制御のもと
に、読み出しクロック（ＲＣＬＫ）の周期（２ＣＬＫ）
で読み出される。ＰＩＦＯＩ○５から読み出されたデー
タは切換器１０８の一方の入力に送られると共に、ＩＨ
遅延回路１０７（Ｈは１水平周期分の長さを表わす）に
送られ、該ＩＨ遅延回路１０７の出力が切換器１０８の
もう一方の入力に送られる。
切換器１０８は、クロック発生器１０２から送られる２
Ｈ周期のパルスを制御信号ＳＥＬとして、上記２人力の
うちのいずれか一方の入力を選択して、Ｄ／Ａ変換器１
０９にデータを出力する。Ｄ／Ａ変換器１０９は切換器
１０８からのデータを、読出しクロック（ＲＣＬＫ＝２
ＣＬＫ）の周期でアナログ画像信号に変換し、それを同
期付加回路１１０に送る。この同期付加回路１１０は、
クロック発生器１０２から、ブランキング信号と複合同
期信号を受けとり、前記アナログ画像信号にブランキン
グ処理を施した後、複合同期信号を付加して、端子１１
１に送る。
Ｈ周期のパルスを制御信号ＳＥＬとして、上記２人力の
うちのいずれか一方の入力を選択して、Ｄ／Ａ変換器１
０９にデータを出力する。Ｄ／Ａ変換器１０９は切換器
１０８からのデータを、読出しクロック（ＲＣＬＫ＝２
ＣＬＫ）の周期でアナログ画像信号に変換し、それを同
期付加回路１１０に送る。この同期付加回路１１０は、
クロック発生器１０２から、ブランキング信号と複合同
期信号を受けとり、前記アナログ画像信号にブランキン
グ処理を施した後、複合同期信号を付加して、端子１１
１に送る。
次に、第１図実施例での制御信号のタイミングについて
説明する。この第１実施例を用いて、第２図のＥＦＧＨ
で囲まれた領域を第３図のように拡大表示する場合の制
御信号のタイミングは、第１Ｑ図のようになる。図中の
ＶＤは入力画像信号の垂直同期の位置を表わす。
説明する。この第１実施例を用いて、第２図のＥＦＧＨ
で囲まれた領域を第３図のように拡大表示する場合の制
御信号のタイミングは、第１Ｑ図のようになる。図中の
ＶＤは入力画像信号の垂直同期の位置を表わす。
表示する場合に必要なデータは第１１図のＥＦＧＨで囲
まれた領域内のデータだけであるが、ＰＩＦＯ１０５へ
は、第１１図に示す斜線の領域のデータをすべて書き込
むようにしている。第１０図の制御信号ＷＥＮＢは、そ
のような書き込みを行なうような波形をしている。この
ように、表示に必要なデータ以外のデータをもＰＩＦＯ
１０５へ書き込んでいるのは、読み出し系の制御を容易
にするためである。
まれた領域内のデータだけであるが、ＰＩＦＯ１０５へ
は、第１１図に示す斜線の領域のデータをすべて書き込
むようにしている。第１０図の制御信号ＷＥＮＢは、そ
のような書き込みを行なうような波形をしている。この
ように、表示に必要なデータ以外のデータをもＰＩＦＯ
１０５へ書き込んでいるのは、読み出し系の制御を容易
にするためである。
前述のようにＰＩＦＯ１０５へ書き込まれたデータは、
書き込みスピードの半分のスピードで読み出される。読
み出しスピードが半分であるため、読み出し期間（ＲＥ
ＮＢが“ｌ”である期間＝２Ｔ）は書き込み期間（Ｗ
Ｅ Ｎ Ｂが“０”である期間＝Ｔ）の２倍になってい
る。
書き込みスピードの半分のスピードで読み出される。読
み出しスピードが半分であるため、読み出し期間（ＲＥ
ＮＢが“ｌ”である期間＝２Ｔ）は書き込み期間（Ｗ
Ｅ Ｎ Ｂが“０”である期間＝Ｔ）の２倍になってい
る。
また、各リセット信号（ＷＲ３Ｔ、ＲＲＳＴ）は、１フ
イールドおきに交互に与えているが、これは書き込みが
完全に終了した１画面（第１１図の斜線の領域）の信号
を次のフィールドで読み出すためである。
イールドおきに交互に与えているが、これは書き込みが
完全に終了した１画面（第１１図の斜線の領域）の信号
を次のフィールドで読み出すためである。
ここで理解を容易にするために、画像中の各画素データ
に第５図のような番号が割り当てられていると仮定して
、画像拡大の様子を説明する。すると、前記制御のもと
で、ＰＩＦＯ１０５から読み出されたデータは第１２図
（ａ）のようになる。ここで、ＲＣＬＫの周期は２ＣＬ
Ｋ幅あることから、第１２図の各画像データの長さは、
書き込み時の倍になっていることに注意する。この読−
出しデータを遅延回路１０７によりＩＨ時間遅延させた
データは第１２図（ｂ）のようになる。第１２図の（ｃ
）は切換器１０８の制御信号ＳＥＬのタイミングで、こ
のようなタイミングで、ＦＩＦＯからの読出しデータと
（第１２図（ａ））と、遅延されたデータ（同（ｂ））
を切り換える。即ち、ＳＥＬが“１”のときは（ａ）を
、“０”のときは（’ｂ）を選択する。この選択された
結果が、第１２図（ｄ）のデータとなる。
に第５図のような番号が割り当てられていると仮定して
、画像拡大の様子を説明する。すると、前記制御のもと
で、ＰＩＦＯ１０５から読み出されたデータは第１２図
（ａ）のようになる。ここで、ＲＣＬＫの周期は２ＣＬ
Ｋ幅あることから、第１２図の各画像データの長さは、
書き込み時の倍になっていることに注意する。この読−
出しデータを遅延回路１０７によりＩＨ時間遅延させた
データは第１２図（ｂ）のようになる。第１２図の（ｃ
）は切換器１０８の制御信号ＳＥＬのタイミングで、こ
のようなタイミングで、ＦＩＦＯからの読出しデータと
（第１２図（ａ））と、遅延されたデータ（同（ｂ））
を切り換える。即ち、ＳＥＬが“１”のときは（ａ）を
、“０”のときは（’ｂ）を選択する。この選択された
結果が、第１２図（ｄ）のデータとなる。
ここで、注意しなくてはならないのが、制御信号ＳＥＬ
と読出しデータ等との位相関係である。
と読出しデータ等との位相関係である。
第１２図では、ＳＥＬを読出しデータ中の１５番目のデ
ータと同期させている。このような位相関係により、第
１１図の領域ＥＦＧＨが２倍に拡大される。このＳＥＬ
の位相を変化させると、第１７図に示した、Ｅ′Ｆ’Ｇ
′Ｈ′の領域と、Ｅ”Ｆ” Ｇ” Ｈ”の領域の範囲内
で拡大領域が変化する。
ータと同期させている。このような位相関係により、第
１１図の領域ＥＦＧＨが２倍に拡大される。このＳＥＬ
の位相を変化させると、第１７図に示した、Ｅ′Ｆ’Ｇ
′Ｈ′の領域と、Ｅ”Ｆ” Ｇ” Ｈ”の領域の範囲内
で拡大領域が変化する。
く第２実施例〉
この実施例は、４倍拡大（Ｍ＝４）の場合であり、第１
３図に示される。尚、第１図に示した実施例と同一のブ
ロックは同じ番号を付しである。
３図に示される。尚、第１図に示した実施例と同一のブ
ロックは同じ番号を付しである。
以下に簡単な説明を行なう。制御信号発生器２００から
１フイールドの％期間だけが“１“であるＷＥＮＢ信号
がＰＩＦＯ１０５に与えられ、ＦＩＦＯ１０５はその期
間のデジタル画像データを書き込む。書き込まれた画像
データは、分周回路２０２により書込みクロック（ＷＣ
ＬＫ）を４分周した読み出しクロック（ＲＣＬＫ）で読
み出され、切換器２０６の入力端子の１つに送られると
共に、ＩＨの遅延素子を３個縦属に接した遅延素子群（
２０３，２０４，２０５）に入力される。そして各遅延
素子２０３．２０４．２０５の出力は切換器２０６の入
力端子に送られる。
１フイールドの％期間だけが“１“であるＷＥＮＢ信号
がＰＩＦＯ１０５に与えられ、ＦＩＦＯ１０５はその期
間のデジタル画像データを書き込む。書き込まれた画像
データは、分周回路２０２により書込みクロック（ＷＣ
ＬＫ）を４分周した読み出しクロック（ＲＣＬＫ）で読
み出され、切換器２０６の入力端子の１つに送られると
共に、ＩＨの遅延素子を３個縦属に接した遅延素子群（
２０３，２０４，２０５）に入力される。そして各遅延
素子２０３．２０４．２０５の出力は切換器２０６の入
力端子に送られる。
この実施例では、画像を縦横４倍に拡大して表示するの
で、同じ情報のライン（走査線）を連続して、４ライン
表示する必要がある。そのために、ＩＨ１２Ｈ及び３Ｈ
遅らせた信号を前述の構成を用いて発生させ、遅延のな
い信号とＩＨ１２Ｈ及び３Ｈ遅延させた信号を、ＬＨ単
位で切換器２０６で切換え、Ｄ／Ａ変換器１０９に送る
ようにしている。
で、同じ情報のライン（走査線）を連続して、４ライン
表示する必要がある。そのために、ＩＨ１２Ｈ及び３Ｈ
遅らせた信号を前述の構成を用いて発生させ、遅延のな
い信号とＩＨ１２Ｈ及び３Ｈ遅延させた信号を、ＬＨ単
位で切換器２０６で切換え、Ｄ／Ａ変換器１０９に送る
ようにしている。
この切換に必要な制御信号は、アナログ入力画像信号中
の同期信号をもとにクロック発生器で作られる。
の同期信号をもとにクロック発生器で作られる。
く第２実施例の変形例〉
この変形例は、前記第２実施例の構成ではＩＨ遅延素子
を３個使用しているのに対し、このＩＨ遅延素子を１個
にした点で異なる。その変形例を第１４図に示す。この
構成の特徴は切換器３０１の出力をＩＨ遅延素子にフィ
ードバークしていることにある。フィードバックするこ
とにより、第１３図のように複数の遅延回路を用いなく
ともよい。切換器３０１は、遅延のない信号をＤ／Ａ変
換器１０９へ送るときはＰＩＦＯ１０５の出力を選択し
、ＬＨ，２Ｈ及び３Ｈの遅延信号を送るときはＩＨ遅延
素子３０２の出力を選択するように制御する。
を３個使用しているのに対し、このＩＨ遅延素子を１個
にした点で異なる。その変形例を第１４図に示す。この
構成の特徴は切換器３０１の出力をＩＨ遅延素子にフィ
ードバークしていることにある。フィードバックするこ
とにより、第１３図のように複数の遅延回路を用いなく
ともよい。切換器３０１は、遅延のない信号をＤ／Ａ変
換器１０９へ送るときはＰＩＦＯ１０５の出力を選択し
、ＬＨ，２Ｈ及び３Ｈの遅延信号を送るときはＩＨ遅延
素子３０２の出力を選択するように制御する。
く第３実施例〉
第１実施例（Ｍ＝２）の場合では同じ情報のラインを連
続して２ライン、第２実施例（Ｍ＝４）の場合では同じ
情報のラインを連続して４ライン表示していた。ところ
が、このような表示を行なうと、元の画像では斜め方向
にあったエッチが、前記連続する２ラインあるいは４ラ
イン内において、縦のエッチになってしまう。そして、
情報の変わるラインで急にエッチの位置が変化し、せっ
かくの拡大表示も見苦しいものになってしまう。
続して２ライン、第２実施例（Ｍ＝４）の場合では同じ
情報のラインを連続して４ライン表示していた。ところ
が、このような表示を行なうと、元の画像では斜め方向
にあったエッチが、前記連続する２ラインあるいは４ラ
イン内において、縦のエッチになってしまう。そして、
情報の変わるラインで急にエッチの位置が変化し、せっ
かくの拡大表示も見苦しいものになってしまう。
そこで、この第３実施例では、情報の変わるラインでは
、前のラインの情報との平均を求めて、それを表示する
ようにして、エッチの位置の変化は多少ゆるやかになる
ようにするものである。それを実現したものが第１５図
に示した回路である。
、前のラインの情報との平均を求めて、それを表示する
ようにして、エッチの位置の変化は多少ゆるやかになる
ようにするものである。それを実現したものが第１５図
に示した回路である。
この回路は第１４図の（第２実施例変形例）を若干修正
したものである。そこで、第１４図を用いて原理を説明
する。第１４図では、ＩＨ遅延素子３０２の入力信号を
Ｄ／Ａ変換しているが、別にＩＨ遅延素子３０２の出力
信号をＤ／Ａ変換しても拡大表示は可能である。しかし
、この場合、表示画像が１ライン分下に移動する。よっ
て、第１５図に示すように、ＩＨ遅延素子の入力側信号
と出力側信号を加算して騒を乗ずれば、情報のちがい２
つのラインが平均化され見やすくなる。
したものである。そこで、第１４図を用いて原理を説明
する。第１４図では、ＩＨ遅延素子３０２の入力信号を
Ｄ／Ａ変換しているが、別にＩＨ遅延素子３０２の出力
信号をＤ／Ａ変換しても拡大表示は可能である。しかし
、この場合、表示画像が１ライン分下に移動する。よっ
て、第１５図に示すように、ＩＨ遅延素子の入力側信号
と出力側信号を加算して騒を乗ずれば、情報のちがい２
つのラインが平均化され見やすくなる。
く第４実施例〉
この実施例は、上記３つの実施例と、画像拡大という点
では同じであるが、後者がＩＨ遅延回路をＰＩＦＯ１０
５の後段に位置させているのに対し、前者はこの遅延回
路を第１６図の如く、ＦＩＦＯの前段に位置させている
点で異なる。尚、第１６図回路中の残りの部分は、第１
４図（第２実施例の変形例）と同じである。この構成に
おける遅延回路６０２の遅延量はＭ分のＩＨである。例
えば、縦横に２倍の拡大を行なう（Ｍ＝２）ときは、遅
延量は０．５Ｈである。そして、この場合の切り替え信
号ＳＥＬは、切換器６０１を０．５Ｈ如に切り返させる
ように動作（即ち、ＳＥＬの周期はＩＨである）させる
。このようにして、前段に遅延回路を配置させても、同
じように拡大が可能である。
では同じであるが、後者がＩＨ遅延回路をＰＩＦＯ１０
５の後段に位置させているのに対し、前者はこの遅延回
路を第１６図の如く、ＦＩＦＯの前段に位置させている
点で異なる。尚、第１６図回路中の残りの部分は、第１
４図（第２実施例の変形例）と同じである。この構成に
おける遅延回路６０２の遅延量はＭ分のＩＨである。例
えば、縦横に２倍の拡大を行なう（Ｍ＝２）ときは、遅
延量は０．５Ｈである。そして、この場合の切り替え信
号ＳＥＬは、切換器６０１を０．５Ｈ如に切り返させる
ように動作（即ち、ＳＥＬの周期はＩＨである）させる
。このようにして、前段に遅延回路を配置させても、同
じように拡大が可能である。
尚、この実施例では、遅延量が少なくなった分だけ遅延
回路６０２の規模が小さくて済むように見えるが、実際
は回路規模（遅延段数）は同じである。何故なら、遅延
回路をＦＩＦＯの前段に位置させる構成では、遅延量が
Ｍ分のＩＨで、動作クロックはＡ／Ｄ変換クロックと同
じである。それに対して、遅延回路をＦＩＦＯの後段に
位置させる構成では、遅延量はＩＨであるが、動作クロ
ックはＡ／Ｄ変換クロックのＭ分の１であるからである
。制御信号ＳＥＬは、最初のＨ／Ｍ時間はＡ／Ｄ １０
４側を選択し、後の（１−１／Ｍ）Ｈ時間は遅延回路側
を選択する。
回路６０２の規模が小さくて済むように見えるが、実際
は回路規模（遅延段数）は同じである。何故なら、遅延
回路をＦＩＦＯの前段に位置させる構成では、遅延量が
Ｍ分のＩＨで、動作クロックはＡ／Ｄ変換クロックと同
じである。それに対して、遅延回路をＦＩＦＯの後段に
位置させる構成では、遅延量はＩＨであるが、動作クロ
ックはＡ／Ｄ変換クロックのＭ分の１であるからである
。制御信号ＳＥＬは、最初のＨ／Ｍ時間はＡ／Ｄ １０
４側を選択し、後の（１−１／Ｍ）Ｈ時間は遅延回路側
を選択する。
〈実施例の効果〉
以上説明したように、ＦＩＦＯ型の画像メモリとＩＨ遅
延回路を組み合わせ、若干の制御信号を加えれば、アド
レス発生器がなくても、画像の拡大を、主方向単独で、
副送査方向単独で、または両方向同時に実現ができる。
延回路を組み合わせ、若干の制御信号を加えれば、アド
レス発生器がなくても、画像の拡大を、主方向単独で、
副送査方向単独で、または両方向同時に実現ができる。
これによって、メ°モリを駆動する信号の本数が大幅に
減るので、配線等も少なくなり、システムの信頼性が向
上するというメリットも発生する。
減るので、配線等も少なくなり、システムの信頼性が向
上するというメリットも発生する。
また、ＦＩＦＯへの格納と画像の拡大とがパイプライン
的に行なわれるので、画像読み取りと同時の画像拡大と
いうリアルタイム処理に好適であり、従来のような一旦
メモリに格納してから、その後に拡大領域のアドレスを
設定するというような多くの時間がかかるということも
ない。
的に行なわれるので、画像読み取りと同時の画像拡大と
いうリアルタイム処理に好適であり、従来のような一旦
メモリに格納してから、その後に拡大領域のアドレスを
設定するというような多くの時間がかかるということも
ない。
以上説明した本発明の実施例においては、「画像メモリ
に画像データを書き込む手段」を、第１図に示すところ
の、ＰＩＦＯ１０５にデジタル画像データを供給するＡ
、／Ｄ１０４、及び書き込みクロックを発生するクロッ
ク発生器１０２、書き込みイネーブルＷＥＮＢを発生す
る制御信号発生器１０３とした。また、本発明の「メモ
リに書き込まれた画像データを書き込み時と異なる所定
速度で順次読出す手段」を、ＰＩＦＯ１０５に読出し用
クロックを供給する分周器１０６及び読出しイネーブル
信号ＲＥＮＢを発生する制御信号発生回路１０３とし、
書き込み速度よりも遅い速度にて画像データを読出す回
路とした。また、「メモリから読出された画像データを
所定時間遅延させる手段」を遅延回路１０７とした。ま
た、「遅延手段を介した画像データと介さない画像デー
タを所定間隔で切り換える手段」をクロック発生器１０
２の出力ＳＥＬに応じてＩＨ毎に切り換える切換器１０
８とした。
に画像データを書き込む手段」を、第１図に示すところ
の、ＰＩＦＯ１０５にデジタル画像データを供給するＡ
、／Ｄ１０４、及び書き込みクロックを発生するクロッ
ク発生器１０２、書き込みイネーブルＷＥＮＢを発生す
る制御信号発生器１０３とした。また、本発明の「メモ
リに書き込まれた画像データを書き込み時と異なる所定
速度で順次読出す手段」を、ＰＩＦＯ１０５に読出し用
クロックを供給する分周器１０６及び読出しイネーブル
信号ＲＥＮＢを発生する制御信号発生回路１０３とし、
書き込み速度よりも遅い速度にて画像データを読出す回
路とした。また、「メモリから読出された画像データを
所定時間遅延させる手段」を遅延回路１０７とした。ま
た、「遅延手段を介した画像データと介さない画像デー
タを所定間隔で切り換える手段」をクロック発生器１０
２の出力ＳＥＬに応じてＩＨ毎に切り換える切換器１０
８とした。
［発明の効果コ
以上説明したように本発明に係る画像拡大装置によれば
、ＦＩＦＯ型の画像メモリと遅延回路の組合せを用いる
ことにより、容易な回路構成で画像拡大が図れる。
、ＦＩＦＯ型の画像メモリと遅延回路の組合せを用いる
ことにより、容易な回路構成で画像拡大が図れる。
【図面の簡単な説明】
第１図は第１実施例の回路図、
第２図、第３図はある領域の画像を拡大する様子を説明
する図、 第４図は従来技術に係る回路図、 第５図は拡大領域の画素構成を示す図、第６図は従来技
術に従って画像拡大を行なったときの、アドレス生成の
様子を説明する図、第７図は実施例に用いられるＦＩＦ
Ｏメモリの構成を示す図、 第８図〜第９図はＦＩＦＯメモリの一般的な動作を説明
するタイミングチャート、 第１０図は第１実施例に係るＦＩＦＯメモリの動作を説
明するタイミングチャート、 第１１図は第１実施例によりＦＩＦＯに書き込まれる領
域を説明する図、 第１２図は第１実施例において、画像拡大がなされるた
めの各部の動作を説明するタイミングチャート、 第１３図は第２実施例の回路図、 第１４図は第２実施例の変形例の回路図、第１５図は第
３実施例の回路図、 第１６図は第４実施例の回路図、 第１７図は第１実施例において、拡大領域が移動する様
子を説明する図である。 図中、 １０２・・・クロック発生器、１０３・・・制御信号発
生器、１０４・・・Ａ／Ｄ変換器、１０５・・・ＦＩＦ
Ｏメモリ、１０６，２０２・・・分周器、１０７，２０
３〜２０５，３０２，６０２・・・遅延回路、１０８．
２０６，３０１，６０１・・・切換器、１０９・・・Ｄ
／Ａ変換器、１１０・・・同期付加回路、５０１・・・
加算器、５０２・・・乗算器である。 第２図 第３図 第４図 第１４図 第１５図 第１７図
する図、 第４図は従来技術に係る回路図、 第５図は拡大領域の画素構成を示す図、第６図は従来技
術に従って画像拡大を行なったときの、アドレス生成の
様子を説明する図、第７図は実施例に用いられるＦＩＦ
Ｏメモリの構成を示す図、 第８図〜第９図はＦＩＦＯメモリの一般的な動作を説明
するタイミングチャート、 第１０図は第１実施例に係るＦＩＦＯメモリの動作を説
明するタイミングチャート、 第１１図は第１実施例によりＦＩＦＯに書き込まれる領
域を説明する図、 第１２図は第１実施例において、画像拡大がなされるた
めの各部の動作を説明するタイミングチャート、 第１３図は第２実施例の回路図、 第１４図は第２実施例の変形例の回路図、第１５図は第
３実施例の回路図、 第１６図は第４実施例の回路図、 第１７図は第１実施例において、拡大領域が移動する様
子を説明する図である。 図中、 １０２・・・クロック発生器、１０３・・・制御信号発
生器、１０４・・・Ａ／Ｄ変換器、１０５・・・ＦＩＦ
Ｏメモリ、１０６，２０２・・・分周器、１０７，２０
３〜２０５，３０２，６０２・・・遅延回路、１０８．
２０６，３０１，６０１・・・切換器、１０９・・・Ｄ
／Ａ変換器、１１０・・・同期付加回路、５０１・・・
加算器、５０２・・・乗算器である。 第２図 第３図 第４図 第１４図 第１５図 第１７図
Claims (1)
- （１）画像メモリと、 該メモリに書き込まれた画像データを書き込み時と異な
る所定速度で順次読出す手段と、該メモリから読出され
た画像データを所定時間遅延させる手段と、 該遅延手段を介した画像データと介さない画像データを
所定間隔で切り換える手段とを有することを特徴とする
画像拡大装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017413A JP2710123B2 (ja) | 1988-01-29 | 1988-01-29 | 画像拡大装置 |
| US07/300,931 US4891702A (en) | 1988-01-29 | 1989-01-24 | Image expansion apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017413A JP2710123B2 (ja) | 1988-01-29 | 1988-01-29 | 画像拡大装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194082A true JPH01194082A (ja) | 1989-08-04 |
| JP2710123B2 JP2710123B2 (ja) | 1998-02-10 |
Family
ID=11943322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017413A Expired - Fee Related JP2710123B2 (ja) | 1988-01-29 | 1988-01-29 | 画像拡大装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4891702A (ja) |
| JP (1) | JP2710123B2 (ja) |
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- 1988-01-29 JP JP63017413A patent/JP2710123B2/ja not_active Expired - Fee Related
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