JP3883248B2 - 画素数変換装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、画像信号の画素数を増大縮小する画素数変換装置に関する。
【0002】
【従来の技術】
パソコン(PC)やテレビジョン放送の画面を表示するデバイスとして、CRTディスプレイ、液晶ディスプレイ、プラズマディスプレイなどがある。これらのディスプレイでは、性能により表示できる画素数は限られており、一般には解像度と呼ばれている。例えばPCでは、VGA(640×480)、SVGA(800×600)、XGA(1024×768)、SXGA(1280×1024)などの解像度がある。
【0003】
一方、あるディスプレイに異なる解像度の画像信号を表示させようとする場合、表示する画像に対してディスプレイの解像度が高いときは表示する画像の周囲に無表示部分の黒枠が発生し、逆に表示する画像に対してディスプレイの解像度が低いときは画像情報をすべて1画面に表示させることはできない。
【0004】
画素数変換装置は、上記不具合をなくす手段であり、解像度の異なる入力画像信号に対して画素数を変換し、画像を1画面に表示させようとするものである。画素数変換装置によって、固定解像度の表示デバイスに種々の画像、映像信号を効率良く表示することが可能になる。
【0005】
従来、このような画素数変換装置として、例えば図8に示すものがある。
【0006】
図8は従来の画素数変換装置の構成を示すブロック図である。
【0007】
図において、1は画像信号入力端子、2はA/D変換器、3は入力バッファメモリ、4は画素数変換回路、5は出力バッファメモリ、6はD/A変換器、7は入力バッファコントローラ、8は出力バッファコントローラ、9は画像信号出力端子、10は入力画像信号の水平同期信号からピクセルレート周期T(周期1)を発生するPLL(Phase Locked Loop)回路、11は入力画像信号の水平同期信号入力端子、12は出力画像信号のサンプル周期T’(周期2)入力端子である。
【0008】
次に動作について説明する。
【0009】
アナログ画像信号は画像信号入力端子1に入力され、その画像信号に対応する水平同期信号は水平同期信号入力端子11に入力される。PLL回路10では、入力画像信号に同期した周期Tのピクセルレート信号(周期1)を発生する。ここで、ピクセルレート信号とは、入力信号に同期したクロック(CLK)信号をいう。このクロックCLKで入力信号をA/D変換する、つまりその変換結果が画像信号の各ピクセルデータになることからピクセルレートと呼ぶ。
【0010】
アナログ画像信号はA/D変換器2によりピクセルレート周期Tのクロック(CLK)信号でディジタル画像信号に変換された後、入力バッファコントローラ7に制御されて一旦入力バッファメモリ3に取り込まれる。入力バッファコントローラ7は、入力バッファメモリ3に対して制御信号(図示略)によりA/D変換器2出力に同期して書き込みが行えるように制御する。
【0011】
その後、入力バッファメモリ3出力は画素数変換回路4に入力され、画素数変換回路4で画素数変換処理が行われる。
【0012】
ここで、実際に入力バッファメモリ3にデータを書き込む際には、その書き込みデータ(A/D変換器2の出力)と入力バッファメモリ3とを独立して動作させる訳にはいかず、また、入力バッファメモリ3に対して書き込みや読み出しのアクセスを行うにはライトイネーブルやアドレスなどの制御信号が必要になる。このため、入力バッファコントローラ7によって、A/D変換器2の出力に同期して入力バッファメモリ3への書き込みが行えるように制御している。同様の理由で出力バッファコントローラ8も、出力バッファメモリ5に対して制御信号を与える。
【0013】
上記画素数変換処理を図9により説明する。
【0014】
図9は画素数変換回路4の概略の構成を示すブロック図である。
【0015】
画素数変換回路4は、信号のピクセルレート周期Tの信号から画素数がL/M倍(L、Mは自然数)の信号を生成するもので、画素数をL倍に増大させるインターポーレータと、画素数を1/M倍に縮小させるデシメータからなる。ディジタル信号処理を行う場合、サンプリング周波数の異なるブロック間で直接データ転送を行うためにはデータのサンプルレートを変える必要がある。その場合、サンプリング周波数を増加させるのがインターポーレータであり、降下させるのがデシメータである。
【0016】
実際には、図において、ピクセルレート周期Tの各データ間に(L−1)個のデータ0(零)を補間する零補間ブロック41、ローパスフィルタ(LPF)42、零補間ブロック41でL倍された画素数のΜサンプル毎に1個を間引く間引きブロック43から構成される。
【0017】
LPF42は、一般にFIR(Finite Impulse Response)フィルタで実現されるもので、インターポーレート時の零補間した部分のデータ算出、及びデシメート時のエリアシング(aliasing)を防ぐために用いられる。LPFの特性は、インターポーレート時はH1(z)、デシメート時はH2(z)で表わされる伝達関数が必要であるとすれば、LPF42の伝達関数H(z)は、H(z)=H1(z)・H2(z)となる。
【0018】
画素数変換回路4に入力された画素数Ν個の画像信号データは、零補間ブロック41でL倍されて画素数(N×L)個にされ、LPF42で零補間部分のデータを求めた後、間引きブロック43で画素数を1/Mに間引き、その出力として所望の画素数である(Ν×L)/M個の画像信号データが得られる。
【0019】
図8に戻り、画素数変換回路4の出力は、出力バッファコントローラ8に制御されて出力バッファメモリ5に取り込まれる。出力バッファコントローラ8は、入力バッファコントローラ7と同様に書き込みデータと出力バッファメモリ5の書き込み動作を同期させるように制御するもので、特に画素数を縮小させる場合(入力画素数>出力画素数)にはデータは画素数変換回路4から常に出力されず、出力バッファメモリ5への書き込みタイミングがランダムになる可能性があることを考慮してデータを書き込む制御を行う。
【0020】
出力バッファコントローラ8にデータが取り込まれた時点で画素数の変換は完了しているが、ここまでの処理を入力画像信号のピクセルレート周期Tで行うと、画素数を縮小している場合にはブランキング期間が長くなり、画素数を増大している場合には出力データの方が画素数が多くなるため、そのままのピクセルレートでは正常に表示できないので、出力バッファメモリ5からデータを読み出す周期を変える必要が生じる。
【0021】
1垂直周期が画素数変換回路4の入出力で変化しないとすれば、画素数増大時には入力信号データのピクセルレート周期Tより短いサンプル周期T’=τ(T>τ)で、縮小時にはピクセルレート周期Tより長いサンプル周期T’=τ’(T<τ’)で、出力バッファメモリ5からのデータの読み出しを行い、D/A変換器6において同じく周期T’でアナログ画像信号にD/A変換後、画像信号出力端子7より出力する。
【0022】
上記のように動作する画素数変換装置を使用して、画像信号の画素数及びサンプル周期を変えることができる。
【0023】
【発明が解決しようとする課題】
従来の画素数変換装置は、以上のように構成されていたので、画素数を増大させる場合、増大率を大きくするに従って必要となる入力バッファメモリの容量が大きくなるという問題点があった。
【0024】
すなわち、図10及び図11に示すように、画素数を増大させる場合には画素数変換装置の出力画素数が入力画素数より多いため、その時間差を吸収するために入力バッファからのデータの読み出しは間欠的になる。より詳しく説明すると、画素数変換回路4で画素数を増大する場合には画素数増大のための処理を実行する時間が必要となり、理論的には(出力画素数−入力画素数)分の時間差が生じる。実際には、入力バッファメモリ3を用いて上記時間差を分散させ、画素数変換回路4の要求に合わせて入力バッファメモリ3からの読み出しを制御することから、データの読み出しが間欠的になる。
【0025】
画素数を増大させる場合には画素数変換回路4の出力画素数が入力画素数より多くなり、図11に示すように出力画素数と入力画素数の差分にあたる時間差が生じる。この時間差分に相当する入力信号データは存在せずこれは画素数変換回路4での画素増大によって生成されるものである。実際には、図10に示すように入力バッファメモリ3からのデータの読み出しは入力の各画素に対して1対1ではなく間欠的になり、時間差は分散される。この時間差を吸収するためには水平方向への画素増大の場合、入力バッファにはラインメモリが必要になる。また、画像信号は2次元の信号であり水平方向だけでなく垂直方向に対してもライン数を増大させるには少なくとも1ライン分以上のデータを保持していなければならないことから、入力バッファにはフレームメモリを使用する必要がある。
【0026】
したがって、画素数の増大率が大きくなればなるほど多量のメモリが必要になるという問題点があった。
【0027】
この発明は、上記のような問題点を解決するためになされたもので、画素数を増大する画素数変換を行う場合にも、入力バッファメモリの容量を小さくすることができる画素数変換装置を得ることを目的とする。
【0028】
【課題を解決するための手段】
本発明は、
画像信号の画素数を増大縮小する画素数変換装置において、
入力画像信号の水平同期信号から第1の周期となるサンプル周波数を発生する手段と、
前記第1の周期に同期して前記入力画像信号をアナログ信号からディジタル信号に変換して第1のディジタル画像信号を出力するA/D変換手段と、
前記第1のディジタル画像信号を記憶する第1のメモリと、
前記第1のディジタル画像信号を前記第1のメモリに順次記憶させ、前記第1のメモリから前記第1のディジタル画像信号を読み出す第1のメモリ制御手段と、
前記第1のメモリから読み出された前記第1のディジタル画像信号をもとに画素数の異なる第2のディジタル画像信号を生成する画素数変換手段と、
前記画素数変換手段で生成された前記第2のディジタル画像信号を記憶する第2のメモリと、
前記画素数変換手段からの前記第2のディジタル画像信号を前記第2のメモリに順次記憶させ、前記第1の周期よりも短い第2の周期で前記第2のメモリから前記第2のディジタル画像信号を読み出す第2のメモリ制御手段と、
前記第2のメモリから読み出された前記第2のディジタル画像信号をアナログ信号に変換するD/A変換手段とを備え、
少なくとも前記画素数を増大する場合に、前記第1のメモリ制御手段が前記第1のメモリからの読み出しを前記第2の周期で行わせ、前記第2のメモリ制御手段が前記第2の記憶動作を前記第2の周期で行わせ、前記画素数変換手段が前記第2の周期で動作する ことを特徴とする画素数変換装置を提供するものである。
【0029】
ここで、前記第1のメモリ、前記第2のメモリ及び前記画素数変換手段に供給する周期を切換える切換え手段をさらに備え、
前記画素数を増大する場合に、前記第1のメモリ制御手段が前記第1のメモリからの読み出しを前記第2の周期で行わせ、前記第2のメモリ制御手段が前記第2の記憶動作を前記第2の周期で行わせ、前記画素数変換手段が前記第2の周期で動作し、
前記画素数を縮小する場合に、前記第1のメモリ制御手段が前記第1のメモリからの読み出しを前記第1の周期で行わせ、前記第2のメモリ制御手段が前記第2の記憶動作を前記第1の周期で行わせ、前記画素数変換手段が前記第1の周期で動作する
ように構成することもできる。
【0030】
本発明はまた、
画像信号の画素数を増大縮小する画素数変換装置において、
複数の入力画像信号の水平同期信号から第1の周期となるサンプル周波数を発生する手段と、
前記第1の周期に同期して前記複数の入力画像信号をそれぞれアナログ信号からディジタル信号に変換して複数の第1のディジタル画像信号を出力する複数のA/D変換手段と、
前記複数の第1のディジタル画像信号をそれぞれ記憶する複数の第1のメモリと、
前記複数の第1のディジタル画像信号をそれぞれ前記複数の第1のメモリに順次記憶させ、前記複数の第1のメモリから前記複数の第1のディジタル画像信号を読み出す第1のメモリ制御手段と、
前記複数の第1のメモリから読み出された前記複数の第1のディジタル画像信号を順次選択するマルチプレクサと、
前記マルチプレクサにより順次選択される複数の前記第1のディジタル画像信号をもとに画素数の異なる複数の第2のディジタル画像信号を順次生成する画素数変換手段と、
前記画素数変換手段で順次生成された前記複数の第2のディジタル画像信号の各々を複数のチャネルのうちの一つに出力するデマルチプレクサと、
前記デマルチプレクサからの前記複数のチャネルの前記複数の第2のディジタル画像信号をそれぞれ記憶する複数の第2のメモリと、
前記デマルチプレクサからの前記複数の第2のディジタル画像信号をそれぞれ前記複数の第2のメモリに順次記憶させ、前記第1の周期よりも短い第2の周期で前記第2のディジタル画像信号を前記複数の第2のメモリから読み出す第2のメモリ制御手段と、
前記複数の第2のメモリから読み出された前記複数の第2のディジタル画像信号をアナログ信号に変換する複数のD/A変換手段と
を備えたことを特徴とする画素数変換装置を提供するものである。
【0031】
なお、第2のメモリから読み出される複数の映像信号の出力先及び表示位置を制御する制御手段を備えた構成とすることもできる。
【0032】
また、第1のメモリに記憶するデータのアドレスを制御するアドレス制御手段を備え、アドレス制御手段によりアドレスを制御して入力画像信号の画素数の部分的な縮小あるいは増大を行う構成とすることもできる。
【0033】
【発明の実施の形態】
以下、添付した図面を参照して、この発明を具体的に説明する。
【0034】
実施の形態1.
図1はこの発明の実施の形態1に係る画素数変換装置の構成を示すブロック図である。なお、実施の形態1である画素数変換装置の説明にあたり前記図8に示す画素数変換装置と同一構成部分には同一符号を付している。
【0035】
図において、1は画像信号入力端子、2はA/D変換器、3は入力バッファメモリ(第1のメモリ)、4は画素数変換回路(画素数変換手段)、5は出力バッファメモリ(第2のメモリ)、6はD/A変換器、7は入力バッファコントローラ、8は出力バッファコントローラ、9は画像信号出力端子、10は入力画像信号の水平同期信号からピクセルレート周期T(周期1)を発生するPLL(Phase Locked Loop)回路、11は入力画像信号の水平同期信号入力端子、12は出力画像信号のサンプル周期T’(周期2)入力端子である。
【0036】
特に、実施の形態1に係る画素数変換装置は、前記図8に示す従来例で、出力画像信号のサンプル周期として出力バッファメモリ5及びD/A変換器6に供給していた周期T’(周期2)を、入力バッファメモリ3及び画素数変換装置4にも供給し、画素数増大時には入力バッファメモリ3が周期Tに同期して画像信号を記憶し、周期T’に同期して画像信号を読み出すようにするとともに、画素数変換回路4が周期T’に同期して入力バッファメモリ3から読み出された出力に対して画素数の異なる画像信号を生成するように構成している。
【0037】
以下、上述のように構成された画素数変換装置の動作を説明する。
【0038】
本実施の形態に係る画素数変換装置は、画素数縮小時には従来例と同様に出力バッファメモリ5でサンプル周期を変換し、画素数を増大する場合には画素数変換回路4の前段にある入力バッファメモリ3に入力されるサンプル周期を入力バッファメモリ3へのデータの書き込み時と読み出し時とで変えることにより、入力バッファメモリの容量を小さくするものである。
【0039】
画素数を縮小させる場合は従来例と同様であるため説明を省略し、画素数を増大させる場合の動作について説明する。
【0040】
まず、アナログ波形の画像信号は画像信号入力端子1に入力され、A/D変換器2により入力画像信号のピクセルレート周期Tでディジタル信号にA/D変換された後、同じく入力画像信号のピクセルレート周期Tで一旦入力バッファメモリ3に取り込まれる。PLL回路10では、入力画像信号に同期した周期Tのピクセルレート信号(周期1)を発生する。また、周期2入力端子12から出力画像信号のサンプル周期T’を入力する。
【0041】
画素数を増大させる場合、入力バッファメモリ3からのデータの読み出しを画素数変換後の出力画像信号のサンプル周期T’で行い、その読み出したデータを画素数変換回路4に入力し同じく出力画像信号のサンプル周期T’で処理する。これにより、図2に示すように入力画像信号1ライン分の時間で出力画像信号1ライン分の処理が可能となるので、入力バッファメモリ3には1ライン分のバッファメモリを使用することができる。この効果については詳細に後述する。
【0042】
画素数変換回路4の出力データは、出力バッファメモリ5に取り込まれ、順次読み出される。この時の動作は書き込み・読み出しともに出力画像信号のサンプル周期T’で行う。
【0043】
その後画像データは、D/A変換器6で出力画像信号のサンプル周期T’で再びアナログ信号にD/A変換され、出力端子9より画素数及びサンプル周期を変換された画像信号を得ることができる。
【0044】
上記入力画像信号のピクセルレート周期T及び出力画像信号のサンプル周期T’についてさらに詳細に説明する。
【0045】
一般に、上記周期Tは入力する信号のモニタの解像度に、また上記周期T’は出力したいモニタの解像度に依存し、例えばVGAの入力をXGA出力にしようとする場合にはVESA(Video Electronics Standard Associate)の規格では、上記周期Tは約39.7ns(=1/25.175MHz)、上記周期T’は約15.4ns(=1/65.000MHz)となる。但し、これらの周期はブランキング期間が含まれたものであることから理論的にはもう少し長い周期(低いクロック)での処理が可能であり、垂直周波数が入出力で一定であるとすれば、(1フレームの入力画素数)×T≧(1フレームの入力画素数)×T’を満たすようにT、T’を決めればよい。
【0046】
入力バッファコントローラ7は、入力バッファメモリ3への書き込みは上記周期Tで、また読み出しは上記周期T’で行われ、入力バッファメモリ3への画像信号のデータの読み書きで時間軸変換を行う。
【0047】
以上説明したように、実施の形態1に係る画素数変換装置は、第1の周期Tに同期して画像信号を記憶し、第1の周期Tと異なる第2の周期T’に同期して画像信号を読み出す入力バッファメモリ3と、第2の周期T’に同期して入力バッファメモリ3から読み出された出力に対して画素数の異なる画像信号を生成する画素数変換回路4と、画素数変換回路4からの画像信号出力を第2の周期T’に同期して記憶し読み出す出力バッファメモリ5と、第2の周期T’に同期して出力バッファメモリ5から読み出された出力をディジタル信号からアナログ信号に変換するD/A変換器6とを備えて構成したので、入力バッファメモリ3でサンプル周期を変換することにより画素数増大時の画素数変換処理を出力サンプル周期で行うことが可能となり、入力バッファメモリの小容量化がはかれる。
【0048】
すなわち、実施の形態1では入力バッファメモリ3に画像信号のデータを書き込むためのクロックCLKと入力バッファメモリ3からデータを読み出すためのクロックCLKの値を変えることにより、画素数を増大させるときの1ライン分のデータの処理時間を早くしている。例えば、第1の周期T=39.7ns(25.175MHz)を第2の周期T’=15.4ns(65MHz)に変えている。このようにして、画素数が増大して処理に要する時間が必要になっても入力バッファメモリ3からデータを読み出すためのクロックCLKを周期T’に変えることで、データの読み出し、画素数変換のために要する時間を早くすることができ、周期TのクロックCLKで処理する場合にくらべ処理時間を短縮することができる。1H期間中に画素数変換の処理を終わらすことができものとすれば、次のデータを蓄えるためのメモリの容量は1ライン分の画素データを蓄えられるラインメモリでよいことになる。したがって、従来の装置に比較してメモリの容量を減らすことができる。
【0049】
また、従来の画素数変換装置のハード的構成を変更することなく実施できるためコスト上昇を招くことはない。
【0050】
実施の形態2.
図3はこの発明の実施の形態2に係る画素数変換装置のブロック図である。なお、実施の形態2である画素数変換装置の説明にあたり図1に示す画素数変換装置と同一構成部分には同一符号を付して重複部分の説明を省略する。
【0051】
実施の形態2に係る画素数変換装置は、実施の形態1の画素数増大動作に加えて画素数の縮小にも対応するため、画素数変換回路4及びその前段と後段にある入力バッファメモリ3及び出力バッファメモリ5の動作周期を切り換えることができるようにしたものである。
【0052】
図において、1は画像信号入力端子、2はA/D変換器、3は入力バッファメモリ、4は画素数変換回路、5は出力バッファメモリ、6はD/A変換器、7は入力バッファコントローラ、8は出力バッファコントローラ、9は画像信号出力端子、10は入力画像信号の水平同期信号からピクセルレート周期T(周期1)を発生するPLL回路、11は入力画像信号の水平同期信号入力端子、12は出力画像信号のサンプル周期T’(周期2)入力端子、13は画素数の増大縮小の切換信号を入力する切換信号入力端子、14は切換信号により周期1と周期2を切り替える入力端子切換スイッチである。
【0053】
以上の構成において、画素数を増大するか縮小するかにより、切換信号入力端子13に切換信号を入力して入力端子切換スイッチ14を切換え、入力バッファメモリ3の読み出し周期、画素数変換回路4の動作周期、出力バッファメモリ5の書き込み周期を切り換えることができるようにする。
【0054】
画素数増大時は実施の形態1と同様な動作を行い、画素縮小時は従来例と同様に動作するため入力バッファメモリ3に小容量のラインメモリを使用して画素数の増大縮小が可能となる。
【0055】
以上説明したように、実施の形態2に係る画素数変換装置は、画素数の増大縮小の切換信号を入力する切換信号入力端子13、周期Tと周期T’を切り替える入力端子切換スイッチ14を設け、画素数を増大するか縮小するかによって画素数変換装置の動作周期を切り換えられるようにしたので、小容量の入力バッファを持つ画素数変換装置1台で画素数の増大あるいは縮小のいずれかの処理が可能になる。
【0056】
実施の形態3.
図4はこの発明の実施の形態1に係る画素数変換装置の構成を示すブロック図である。なお、実施の形態3である画素数変換装置の説明にあたり図1及び図3に示す画素数変換装置と同一構成部分には同一符号を付し、添字の異なる同一符号は同種類の部品を用いていることを表す。
【0057】
実施の形態3に係る画素数変換装置は、複数入力の画素数変換時には時分割して入力し、充分速い動作速度で画素数変換処理させるものである。
【0058】
図において、1a〜1nはそれぞれ異なる画像信号が入力される画像信号入力端子、2a〜2nはA/D変換器、3a〜3nは入力バッファメモリ、4は画素数変換回路、5a〜5nは出力バッファメモリ、6a〜6nはD/A変換器、7は入力バッファコントローラ、8は出力バッファコントローラ、9a〜9nは画像信号出力端子、10は入力画像信号の水平同期信号からピクセルレート周期T(周期1)を発生するPLL回路、11は入力画像信号の水平同期信号入力端子、12は出力画像信号のサンプル周期T’(周期2)入力端子、15はnチャンネルある入力から1つを選択するマルチプレクサ(第1の切換手段)、16は1つの入力をnチャンネルのうちの1つに出力するデマルチプレクサ(第2の切換手段)、17はマルチプレクサ15,デマルチプレクサ16を制御するマルチプレクサ選択信号入力端子、18は画素数変換回路4の処理に必要な時間に等しいディレイを与えるディレイ回路、19は周期T”(周期3)を入力する周期3信号入力端子である。
【0059】
上記周期T”(周期3)は、各チャンネルに入力される画像信号の周期Ta〜Tnや画像信号出力端子9a〜9nから出力される画像信号の周期Ta’〜Tn’よりも十分に短い周期である。
【0060】
各周期T、T’、T”は、各入力端子11,12,19から直接入力しても、別回路により生成してもよい。実施の形態3では、一般的には入力信号のCLKにあたる周期Tは映像信号と共に伝送されないことを考慮してPLL回路10で発生させる。周期T’は各チャンネルの画素数変換時分割処理を実行するのに充分な時間であればよくXTALやVCO等の固定周期の発振器からの入力を用いる。周期T”は表示デバイスに依存するため装置の仕様によるが、周期Tあるいは周期T’と同様の方法をとることができ、また外部入力としてもよい。
【0061】
また、マルチプレクサ選択信号入力端子17に入力されるチャネル選択信号は、画像信号入力端子1a〜1nに入力される入力信号をどの表示デバイスに表示するかを選択し切り替える信号で、上記周期T、T’、T”の場合と同様に別回路を内部に持つ態様でも、外部の信号を入力するものでもよい。
【0062】
上記マルチプレクサ15は、チャネル選択信号に従って画素数変換回路4で処理する信号を切り替えるものである。
【0063】
上記デマルチプレクサ16は、ディレイ回路18により画素数変換回路4の処理に相当する時間分遅延されたチャネル選択信号に従って画素数変換後の信号を表示するデバイスを切り替えるものである。
【0064】
実施の形態3に係る画素数変換装置では、実施の形態2の画素数変換装置において、画素数変換回路4を充分に短い周期で動作させた上でnチャンネル分(nは2以上の整数)の画像信号入力を切り換えて時分割して画素数変換を実行することにより、複数チャンネルの画像信号を処理できるようにしたものである。
【0065】
複数チャンネルの画像信号として、例えば2画面表示が挙げられる。複数チャンネルの画像信号における画像変換は、表示デバイスの解像度よりも指定された表示サイズ仕様によって実行される。水平方向に2画面表示させたい場合、2画面入力する両方の入力画像全体の画素数を水平方向に1/2する必要がある。これを実現するために、各チャンネル入力に対して画素数変換を行う画素数変換回路を複数用意してもよいが、実施の形態3では、1つの画素数変換回路4の動作周波数を充分に高くすることにより各チャンネルの画素数変換を時分割処理している。
【0066】
図4に示す回路を用いると、例えば以下(1)(2)のようなことが可能になる。
【0067】
(1)複数の映像信号を入力し、それをひとつのモニタ(表示デバイス)に映し出すことができる。この場合、図4に示す回路に入力された複数の映像信号をひとつの表示デバイスに映し出す場合に、それぞれの映像信号がモニタ上で表示される位置は、出力バッファコントローラ8によりアドレス指定することにより自由に決めることができる。
【0068】
(2)入力された複数の映像信号を、複数の表示デバイスに出力することができる。
【0069】
以下、上述のように構成された画素数変換装置の動作を説明する。
【0070】
1つの画面に複数チャンネルの映像を表示する場合には、解像度の異なるものや解像度は同じでも表示サイズが違うものを表示することがある。例えば、PC画面にNTSC子画面を表示させたり、画面を複数に分割して(例えば、4分割、9分割など)それぞれの画面に異なる映像を表示させたりする場合がある。
【0071】
このような場合において、画像信号入力端子1a〜1nには、上記それぞれの画像信号が入力され、各チャンネル毎にA/D変換され、一旦入力バッファメモリ3a〜3nに取り込まれる。
【0072】
入力バッファメモリ3a〜3nからの読み出し、画素数変換回路4での処理及び出力バッファメモリ5a〜5nへの書き込みは、各チャンネルに入力される画像信号の周期Ta〜Tnや画像信号出力端子9a〜9nから出力される画像信号の周期Ta’〜Tn’よりも十分に短い周期T”(周期3)で動作させる。このときの様子を図5に示す。
【0073】
図5は時分割した画素数変換処理の方法を示す概念図である。
【0074】
入力バッファメモリ3a〜3nに保持されている画像信号データは、時分割されてチャンネル選択信号端子17から入力される信号に従ってマルチプレクサ15により切り替えて順次画素数変換回路4に入力され、画素数変換回路4では画素数変換処理して同様にチャンネル選択信号に従ってマルチプレクサ16により画素数変換回路4の出力を切り替えて出力バッファメモリ5a〜5nに書き込む。このとき、各チャンネルをフレーム単位で処理するものとすれば、全てのチャンネルを処理するのにかかる時間であるΣKx・Τ”が各チャンネルのフレーム周期のどれよりも短い必要がある。
【0075】
出力バッファメモリ5a〜5nから映像信号出力端子9a〜9nへの出力は、各出力チャンネルの要求にあったサンプル周期Ta’〜Tn’で行うことができることから、1つの画素数変換回路4で解像度や映像ソースの異なる複数入力に対する画素数変換処理がリアルタイムに実行できる。1つの表示デバイスに複数画面を表示する場合には、サンプル周期Ta’〜Tn’は上記1つの表示デバイスに対応した周期で、共通のただ1つの値となる。また、入力映像(共通でも複数でもよい)を複数の異なる解像度のディスプレイに表示する場合には、周期T’はその表示デバイスにより異なることからそれぞれのディスプレイに対応した周期となっており図5には周期Ta’〜Tn’と表記としている。
【0076】
画素数変換処理を実行するチャンネルの選択はチャンネル選択信号によりマルチプレクサ15,デマルチプレクサ16で行う。実施の形態3では、入力信号とその入力された信号が出力される出力表示デバイスが1対1に対応している場合の例であり、ある一定周期内で各チャンネルの1フレーム分のデータを処理することになる。また、マルチプレクサ15とデマルチプレクサ16でそれぞれ独立のチャンネル選択信号を与えるようにすれば、1チャンネルの入力信号を複数のディスプレイに表示する、など自由度の高い表示が可能になる。
【0077】
また、画素数変換装置から出力される複数の映像信号は、出力バッファコントローラ8により出力先、出力位置が制御されている。
【0078】
以上説明したように、実施の形態3に係る画素数変換装置は、nチャンネルある入力から1つを選択するマルチプレクサ15、1つの入力をnチャンネルのうちの1つに出力するデマルチプレクサ16、マルチプレクサ15,デマルチプレクサ16を制御するマルチプレクサ選択信号入力端子17、ディレイ回路18、周期T”(周期3)を入力する周期3信号入力端子19を備え、各チャンネルの画素数変換を時分割処理するように構成したので、複数の入力画像信号を切り換えることができ、複数入力の画素数変換処理を1つの画素数変換装置で実行することができる。
【0079】
実施の形態4.
図6はこの発明の実施の形態4に係る画素数変換装置のブロック図である。なお、実施の形態4である画素数変換装置の説明にあたり図1及び図3に示す画素数変換装置と同一構成部分には同一符号を付して重複部分の説明を省略する。
【0080】
実施の形態4に係る画素数変換装置は、前記実施の形態2において画像信号の画素数の増大あるいは縮小を実行する際、入力バッファメモリ3への書き込みアドレスあるいは読み出しアドレスを制御することによって、入力画像の画素数の部分的な増大、あるいは縮小を可能にしたものである。
【0081】
図において、1は画像信号入力端子、2はA/D変換器、3は入力バッファメモリ、4は画素数変換回路、5は出力バッファメモリ、6はD/A変換器、7は入力バッファコントローラ、8は出力バッファコントローラ、9は画像信号出力端子、10は入力画像信号の水平同期信号からピクセルレート周期T(周期1)を発生するPLL回路、11は入力画像信号の水平同期信号入力端子、12は出力画像信号のサンプル周期T’(周期2)入力端子、13は画素数の増大縮小の切換信号を入力する切換信号入力端子、14は切換信号により周期1と周期2を切り替える入力端子切換スイッチ、20は入力バッファコントローラ7に設置した入力バッファメモリのアドレス制御回路である。
【0082】
上記アドレス制御回路20は、画像信号の画素数の増大あるいは縮小を実行する際、入力バッファメモリ3への書き込みアドレスあるいは読み出しアドレスを制御するものである。実施の形態4では、入力バッファメモリ3のアドレス制御を行っているが、同様のアドレス制御回路を出力バッファコントローラ8に設置することによって、入力バッファメモリ3及び出力バッファメモリ4それぞれの書き込み、読み出しアドレス、画素数変換回路4での処理する画素数あるいは変換率を指定できるようにしてもよい。
【0083】
以上の構成において、通常は前記実施の形態2のように1フレーム分の画像信号全てについて画素数変換を行うが、アドレス制御回路20により入力バッファメモリ3への書き込み、あるいは読み出し時にアクセスするアドレスを制御することによって画像信号の一部分のみを画素数変換処理することができる。これにより、例えば入力画像の部分的な増大、あるいは縮小が可能となる。
【0084】
図7は部分拡大・縮小の例を説明するための図である。図7左上の入力信号のイメージは、アドレス制御回路20により入力バッファメモリ3への書き込み、あるいは読み出し時にアクセスするアドレスを制御することによって図に示すように、任意の位置に部分拡大・縮小して表示できる。
【0085】
入力バッファメモリ3及び出力バッファメモリ4それぞれの書き込み、読み出しアドレス、画素数変換回路4で処理する画素数あるいは変換率を指定できる。このような部分拡大・縮小処理を行う場合も、基本的には前記各実施の形態で説明したようなフルサイズ処理と同様であり、入出力バッファメモリの開始アドレス指定に所望のオフセットをする、あるいはアクセスサイズを変更する点が異なる。ここで、ある1つの入力信号の部分拡大・縮小を行い、その親画面及び子画面共にリアルタイムで処理を行うには、前記実施の形態3との組み合わせが必要になる。
【0086】
以上説明したように、実施の形態4に係る画素数変換装置は、入力バッファコントローラ7にアドレス制御回路20を設置しアドレスを制御を可能にしたので、画像信号データを部分的に入力することができ、入力画像信号の部分的な拡大、縮小ができる。
【0087】
なお、上記各実施の形態に係る画素数変換装置を、例えばワイドアスペクトテレビジョン受像機の画素数変換装置に適用することができるが、映像信号の画素数を変換して表示するための画素数変換装置であればどのような映像装置にも適用できることは言うまでもない。
【0088】
また、上記画素数変換装置を構成する例えばバッファメモリ、ラインメモリ等の種類、数、接続状態などは前述した各実施の形態に限られないことは言うまでもない。
【0089】
【発明の効果】
本発明に従い、
画像信号の画素数を増大縮小する画素数変換装置を、
入力画像信号の水平同期信号から第1の周期となるサンプル周波数を発生する手段と、
前記第1の周期に同期して前記入力画像信号をアナログ信号からディジタル信号に変換して第1のディジタル画像信号を出力するA/D変換手段と、
前記第1のディジタル画像信号を記憶する第1のメモリと、
前記第1のディジタル画像信号を前記第1のメモリに順次記憶させ、前記第1のメモリから前記第1のディジタル画像信号を読み出す第1のメモリ制御手段と、
前記第1のメモリから読み出された前記第1のディジタル画像信号をもとに画素数の異なる第2のディジタル画像信号を生成する画素数変換手段と、
前記画素数変換手段で生成された前記第2のディジタル画像信号を記憶する第2のメモリと、
前記画素数変換手段からの前記第2のディジタル画像信号を前記第2のメモリに順次記憶させ、前記第1の周期よりも短い第2の周期で前記第2のメモリから前記第2のディジタル画像信号を読み出す第2のメモリ制御手段と、
前記第2のメモリから読み出された前記第2のディジタル画像信号をアナログ信号に変換するD/A変換手段とを備え、
少なくとも前記画素数を増大する場合に、前記第1のメモリ制御手段が前記第1のメモリからの読み出しを前記第2の周期で行わせ、前記第2のメモリ制御手段が前記第2の記憶動作を前記第2の周期で行わせ、前記画素数変換手段が前記第2の周期で動作するように構成した場合には、
少なくとも画素数の増大の際に
第1のメモリでサンプル周期を変換することにより画素数増大時の画素数変換処理を出力サンプル周期(第2の周期)で行うことが可能となり、メモリの小容量化が実現できる効果が得られる。
【0090】
ここで、前記第1のメモリ、前記第2のメモリ及び前記画素数変換手段に供給する周期を切換える切換え手段をさらに備え、
前記画素数を増大する場合に、前記第1のメモリ制御手段が前記第1のメモリからの読み出しを前記第2の周期で行わせ、前記第2のメモリ制御手段が前記第2の記憶動作を前記第2の周期で行わせ、前記画素数変換手段が前記第2の周期で動作し、
前記画素数を縮小する場合に、前記第1のメモリ制御手段が前記第1のメモリからの読み出しを前記第1の周期で行わせ、前記第2のメモリ制御手段が前記第2の記憶動作を前記第1の周期で行わせ、前記画素数変換手段が前記第1の周期で動作する
ように構成した場合には、
小容量の入力バッファメモリを持つ画素数変換装置1台で画素数の増大あるいは縮小のいずれかの処理が可能になる効果が得られる。
【0091】
本発明に従い、
画像信号の画素数を増大縮小する画素数変換装置を、
複数の入力画像信号の水平同期信号から第1の周期となるサンプル周波数を発生する手段と、
前記第1の周期に同期して前記複数の入力画像信号をそれぞれアナログ信号からディジタル信号に変換して複数の第1のディジタル画像信号を出力する複数のA/D変換手段と、
前記複数の第1のディジタル画像信号をそれぞれ記憶する複数の第1のメモリと、
前記複数の第1のディジタル画像信号をそれぞれ前記複数の第1のメモリに順次記憶させ、前記複数の第1のメモリから前記複数の第1のディジタル画像信号を読み出す第1のメモリ制御手段と、
前記複数の第1のメモリから読み出された前記複数の第1のディジタル画像信号を順次選択するマルチプレクサと、
前記マルチプレクサにより順次選択される複数の前記第1のディジタル画像信号をもとに画素数の異なる複数の第2のディジタル画像信号を順次生成する画素数変換手段と、
前記画素数変換手段で順次生成された前記複数の第2のディジタル画像信号の各々を複数のチャネルのうちの一つに出力するデマルチプレクサと、
前記デマルチプレクサからの前記複数のチャネルの前記複数の第2のディジタル画像信号をそれぞれ記憶する複数の第2のメモリと、
前記デマルチプレクサからの前記複数の第2のディジタル画像信号をそれぞれ前記複数の第2のメモリに順次記憶させ、前記第1の周期よりも短い第2の周期で前記第2のディジタル画像信号を前記複数の第2のメモリから読み出す第2のメモリ制御手段と、
前記複数の第2のメモリから読み出された前記複数の第2のディジタル画像信号をアナログ信号に変換する複数のD/A変換手段と
を備えるように構成した場合には、
画素数変換装置1台で複数チャンネルの画像信号の画素数変換処理が可能になる効果が得られる。
【0092】
なお、第2のメモリから読み出される複数の映像信号の出力先及び表示位置を制御する制御手段を備える構成とすれば、入力された複数の映像信号をひとつの表示デバイスに映し出す場合に、それぞれの映像信号がモニタ上で表示される位置を、自由に決めることができる効果が得られる。
【0093】
また、第1のメモリに記憶するデータのアドレスを制御するアドレス制御手段を備え、アドレス制御手段によりアドレスを制御して入力画像信号の画素数の部分的な縮小あるいは増大を行う構成とすれば、画像信号データを部分的に入力することができ、入力画像信号の部分的な拡大、縮小ができる効果が得られる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1である画素数変換装置の構成を示すブロック図である。
【図2】 この発明の実施の形態1である画素数変換装置の処理時間を説明するための図である。
【図3】 この発明の実施の形態2である画素数変換装置の構成を示すブロック図である。
【図4】 この発明の実施の形態3である画素数変換装置の構成を示すブロック図である。
【図5】 この発明の実施の形態3である画素数変換装置の時分割した画素数変換処理方法を説明するための図である。
【図6】 この発明の実施の形態4である画素数変換装置の構成を示すブロック図である。
【図7】 この発明の実施の形態4である画素数変換装置の部分拡大・縮小の例を説明するための図である。
【図8】 従来の画素数変換装置の構成を示すブロック図である。
【図9】 従来の画素数変換装置の画素数変換回路の構成を示すブロック図である。
【図10】 従来の画素数変換装置の動作を示すタイミングチャートである。
【図11】 従来の画素数変換装置の処理時間を説明するための図である。
【符号の説明】
1 画像信号入力端子、 2 A/D変換器、 3 入力バッファメモリ(第1のメモリ)、 4 画素数変換回路(画素数変換手段)、 5 出力バッファメモリ(第2のメモリ)、 6 D/A変換器、 7 入力バッファコントローラ、 8 出力バッファコントローラ、 9 画像信号出力端子、 10 PLL回路、 11 水平同期信号入力端子、 12 周期T’(周期2)入力端子、 13 切換信号入力端子、 14 入力端子切換スイッチ、 15 マルチプレクサ、16 デマルチプレクサ、 20 アドレス制御回路。
Claims (4)
- 画像信号の画素数を増大縮小する画素数変換装置において、
入力画像信号の水平同期信号から第1の周期となるサンプル周波数を発生する手段と、
前記第1の周期に同期して前記入力画像信号をアナログ信号からディジタル信号に変換して第1のディジタル画像信号を出力するA/D変換手段と、
前記第1のディジタル画像信号を記憶する第1のメモリと、
前記第1のディジタル画像信号を前記第1のメモリに順次記憶させ、前記第1のメモリから前記第1のディジタル画像信号を読み出す第1のメモリ制御手段と、
前記第1のメモリから読み出された前記第1のディジタル画像信号をもとに画素数の異なる第2のディジタル画像信号を生成する画素数変換手段と、
前記画素数変換手段で生成された前記第2のディジタル画像信号を記憶する第2のメモリと、
前記画素数変換手段からの前記第2のディジタル画像信号を前記第2のメモリに順次記憶させ、前記第1の周期よりも短い第2の周期で前記第2のメモリから前記第2のディジタル画像信号を読み出す第2のメモリ制御手段と、
前記第2のメモリから読み出された前記第2のディジタル画像信号をアナログ信号に変換するD/A変換手段と
を備え、
少なくとも前記画素数を増大する場合に、前記第1のメモリ制御手段が前記第1のメモリからの読み出しを前記第2の周期で行わせ、前記第2のメモリ制御手段が前記第2の記憶動作を前記第2の周期で行わせ、前記画素数変換手段が前記第2の周期で動作し、
前記第2のメモリ制御手段は、前記第2のメモリに対する書き込みあるいは読み出しのアドレスを指定することにより画素数の増大又は縮小を行う領域を任意に変更する
ことを特徴とする画素数変換装置。 - 画像信号の画素数を増大縮小する画素数変換装置において、
入力画像信号の水平同期信号から第1の周期となるサンプル周波数を発生する手段と、
前記第1の周期に同期して前記入力画像信号をアナログ信号からディジタル信号に変換して第1のディジタル画像信号を出力するA/D変換手段と、
前記第1のディジタル画像信号を記憶する第1のメモリと、
前記第1のディジタル画像信号を前記第1のメモリに順次記憶させ、前記第1のメモリから前記第1のディジタル画像信号を読み出す第1のメモリ制御手段と、
前記第1のメモリから読み出された前記第1のディジタル画像信号をもとに画素数の異なる第2のディジタル画像信号を生成する画素数変換手段と、
前記画素数変換手段で生成された前記第2のディジタル画像信号を記憶する第2のメモリと、
前記画素数変換手段からの前記第2のディジタル画像信号を前記第2のメモリに順次記憶させ、前記第1の周期よりも短い第2の周期で前記第2のメモリから前記第2のディジタル画像信号を読み出す第2のメモリ制御手段と、
前記第2のメモリから読み出された前記第2のディジタル画像信号をアナログ信号に変換するD/A変換手段と、
前記第1のメモリ、前記第2のメモリ及び前記画素数変換手段に供給する周期を切換える切換え手段とを備え、
前記画素数を増大する場合に、前記第1のメモリ制御手段が前記第1のメモリからの読み出しを前記第2の周期で行わせ、前記第2のメモリ制御手段が前記第2の記憶動作を前記第2の周期で行わせ、前記画素数変換手段が前記第2の周期で動作し、
前記画素数を縮小する場合に、前記第1のメモリ制御手段が前記第1のメモリからの読み出しを前記第1の周期で行わせ、前記第2のメモリ制御手段が前記第2の記憶動作を前記第1の周期で行わせ、前記画素数変換手段が前記第1の周期で動作する
ように構成したことを特徴とする画素数変換装置。 - 画像信号の画素数を増大縮小する画素数変換装置において、
複数の入力画像信号の水平同期信号から第1の周期となるサンプル周波数を発生する手段と、
前記第1の周期に同期して前記複数の入力画像信号をそれぞれアナログ信号からディジタル信号に変換して複数の第1のディジタル画像信号を出力する複数のA/D変換手段と、
前記複数の第1のディジタル画像信号をそれぞれ記憶する複数の第1のメモリと、
前記複数の第1のディジタル画像信号をそれぞれ前記複数の第1のメモリに順次記憶させ、前記複数の第1のメモリから前記複数の第1のディジタル画像信号を読み出す第1のメモリ制御手段と、
前記複数の第1のメモリから読み出された前記複数の第1のディジタル画像信号を順次選択するマルチプレクサと、
前記マルチプレクサにより順次選択される複数の前記第1のディジタル画像信号をもとに画素数の異なる複数の第2のディジタル画像信号を順次生成する画素数変換手段と、
前記画素数変換手段で順次生成された前記複数の第2のディジタル画像信号の各々を複数のチャネルのうちの一つに出力するデマルチプレクサと、
前記デマルチプレクサからの前記複数のチャネルの前記複数の第2のディジタル画像信号をそれぞれ記憶する複数の第2のメモリと、
前記デマルチプレクサからの前記複数の第2のディジタル画像信号をそれぞれ前記複数の第2のメモリに順次記憶させ、前記第1の周期よりも短い第2の周期で前記第2のディジタル画像信号を前記複数の第2のメモリから読み出す第2のメモリ制御手段と、
前記複数の第2のメモリから読み出された前記複数の第2のディジタル画像信号をアナログ信号に変換する複数のD/A変換手段とを備え、
前記第2のメモリ制御手段は、前記第2のメモリに対する書き込みあるいは読み出しのアドレスを指定することにより画素数の増大又は縮小を行う領域を任意に変更する
ことを特徴とする画素数変換装置。 - 前記第1のメモリ制御手段は、前記第1のメモリに対する書き込みあるいは読み出しのアドレスを指定することにより画素数の増大又は縮小を行う領域を任意に変更する請求項2に記載の画素数変換装置。
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JP09232997A JP3883248B2 (ja) | 1997-04-10 | 1997-04-10 | 画素数変換装置 |
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JPH10282943A JPH10282943A (ja) | 1998-10-23 |
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- 1997-04-10 JP JP09232997A patent/JP3883248B2/ja not_active Expired - Lifetime
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JPH10282943A (ja) | 1998-10-23 |
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