JP3883248B2 - 画素数変換装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、画像信号の画素数を増大縮小する画素数変換装置に関する。
【０００２】
【従来の技術】
パソコン（ＰＣ）やテレビジョン放送の画面を表示するデバイスとして、ＣＲＴディスプレイ、液晶ディスプレイ、プラズマディスプレイなどがある。これらのディスプレイでは、性能により表示できる画素数は限られており、一般には解像度と呼ばれている。例えばＰＣでは、ＶＧＡ（６４０×４８０）、ＳＶＧＡ（８００×６００）、ＸＧＡ（１０２４×７６８）、ＳＸＧＡ（１２８０×１０２４）などの解像度がある。
【０００３】
一方、あるディスプレイに異なる解像度の画像信号を表示させようとする場合、表示する画像に対してディスプレイの解像度が高いときは表示する画像の周囲に無表示部分の黒枠が発生し、逆に表示する画像に対してディスプレイの解像度が低いときは画像情報をすべて１画面に表示させることはできない。
【０００４】
画素数変換装置は、上記不具合をなくす手段であり、解像度の異なる入力画像信号に対して画素数を変換し、画像を１画面に表示させようとするものである。画素数変換装置によって、固定解像度の表示デバイスに種々の画像、映像信号を効率良く表示することが可能になる。
【０００５】
従来、このような画素数変換装置として、例えば図８に示すものがある。
【０００６】
図８は従来の画素数変換装置の構成を示すブロック図である。
【０００７】
図において、１は画像信号入力端子、２はＡ／Ｄ変換器、３は入力バッファメモリ、４は画素数変換回路、５は出力バッファメモリ、６はＤ／Ａ変換器、７は入力バッファコントローラ、８は出力バッファコントローラ、９は画像信号出力端子、１０は入力画像信号の水平同期信号からピクセルレート周期Ｔ（周期１）を発生するＰＬＬ（Phase Locked Loop）回路、１１は入力画像信号の水平同期信号入力端子、１２は出力画像信号のサンプル周期Ｔ’（周期２）入力端子である。
【０００８】
次に動作について説明する。
【０００９】
アナログ画像信号は画像信号入力端子１に入力され、その画像信号に対応する水平同期信号は水平同期信号入力端子１１に入力される。ＰＬＬ回路１０では、入力画像信号に同期した周期Ｔのピクセルレート信号（周期１）を発生する。ここで、ピクセルレート信号とは、入力信号に同期したクロック（ＣＬＫ）信号をいう。このクロックＣＬＫで入力信号をＡ／Ｄ変換する、つまりその変換結果が画像信号の各ピクセルデータになることからピクセルレートと呼ぶ。
【００１０】
アナログ画像信号はＡ／Ｄ変換器２によりピクセルレート周期Ｔのクロック（ＣＬＫ）信号でディジタル画像信号に変換された後、入力バッファコントローラ７に制御されて一旦入力バッファメモリ３に取り込まれる。入力バッファコントローラ７は、入力バッファメモリ３に対して制御信号（図示略）によりＡ／Ｄ変換器２出力に同期して書き込みが行えるように制御する。
【００１１】
その後、入力バッファメモリ３出力は画素数変換回路４に入力され、画素数変換回路４で画素数変換処理が行われる。
【００１２】
ここで、実際に入力バッファメモリ３にデータを書き込む際には、その書き込みデータ（Ａ／Ｄ変換器２の出力）と入力バッファメモリ３とを独立して動作させる訳にはいかず、また、入力バッファメモリ３に対して書き込みや読み出しのアクセスを行うにはライトイネーブルやアドレスなどの制御信号が必要になる。このため、入力バッファコントローラ７によって、Ａ／Ｄ変換器２の出力に同期して入力バッファメモリ３への書き込みが行えるように制御している。同様の理由で出力バッファコントローラ８も、出力バッファメモリ５に対して制御信号を与える。
【００１３】
上記画素数変換処理を図９により説明する。
【００１４】
図９は画素数変換回路４の概略の構成を示すブロック図である。
【００１５】
画素数変換回路４は、信号のピクセルレート周期Ｔの信号から画素数がＬ／Ｍ倍（Ｌ、Ｍは自然数）の信号を生成するもので、画素数をＬ倍に増大させるインターポーレータと、画素数を１／Ｍ倍に縮小させるデシメータからなる。ディジタル信号処理を行う場合、サンプリング周波数の異なるブロック間で直接データ転送を行うためにはデータのサンプルレートを変える必要がある。その場合、サンプリング周波数を増加させるのがインターポーレータであり、降下させるのがデシメータである。
【００１６】
実際には、図において、ピクセルレート周期Ｔの各データ間に（Ｌ−１）個のデータ０（零）を補間する零補間ブロック４１、ローパスフィルタ（ＬＰＦ）４２、零補間ブロック４１でＬ倍された画素数のΜサンプル毎に１個を間引く間引きブロック４３から構成される。
【００１７】
ＬＰＦ４２は、一般にＦＩＲ（Finite Impulse Response）フィルタで実現されるもので、インターポーレート時の零補間した部分のデータ算出、及びデシメート時のエリアシング（aliasing）を防ぐために用いられる。ＬＰＦの特性は、インターポーレート時はＨ１（ｚ）、デシメート時はＨ２（ｚ）で表わされる伝達関数が必要であるとすれば、ＬＰＦ４２の伝達関数Ｈ（ｚ）は、Ｈ（ｚ）＝Ｈ１（ｚ）・Ｈ２（ｚ）となる。
【００１８】
画素数変換回路４に入力された画素数Ν個の画像信号データは、零補間ブロック４１でＬ倍されて画素数（Ｎ×Ｌ）個にされ、ＬＰＦ４２で零補間部分のデータを求めた後、間引きブロック４３で画素数を１／Ｍに間引き、その出力として所望の画素数である（Ν×Ｌ）／Ｍ個の画像信号データが得られる。
【００１９】
図８に戻り、画素数変換回路４の出力は、出力バッファコントローラ８に制御されて出力バッファメモリ５に取り込まれる。出力バッファコントローラ８は、入力バッファコントローラ７と同様に書き込みデータと出力バッファメモリ５の書き込み動作を同期させるように制御するもので、特に画素数を縮小させる場合（入力画素数＞出力画素数）にはデータは画素数変換回路４から常に出力されず、出力バッファメモリ５への書き込みタイミングがランダムになる可能性があることを考慮してデータを書き込む制御を行う。
【００２０】
出力バッファコントローラ８にデータが取り込まれた時点で画素数の変換は完了しているが、ここまでの処理を入力画像信号のピクセルレート周期Ｔで行うと、画素数を縮小している場合にはブランキング期間が長くなり、画素数を増大している場合には出力データの方が画素数が多くなるため、そのままのピクセルレートでは正常に表示できないので、出力バッファメモリ５からデータを読み出す周期を変える必要が生じる。
【００２１】
１垂直周期が画素数変換回路４の入出力で変化しないとすれば、画素数増大時には入力信号データのピクセルレート周期Ｔより短いサンプル周期Ｔ’＝τ（Ｔ＞τ）で、縮小時にはピクセルレート周期Ｔより長いサンプル周期Ｔ’＝τ’（Ｔ＜τ’）で、出力バッファメモリ５からのデータの読み出しを行い、Ｄ／Ａ変換器６において同じく周期Ｔ’でアナログ画像信号にＤ／Ａ変換後、画像信号出力端子７より出力する。
【００２２】
上記のように動作する画素数変換装置を使用して、画像信号の画素数及びサンプル周期を変えることができる。
【００２３】
【発明が解決しようとする課題】
従来の画素数変換装置は、以上のように構成されていたので、画素数を増大させる場合、増大率を大きくするに従って必要となる入力バッファメモリの容量が大きくなるという問題点があった。
【００２４】
すなわち、図１０及び図１１に示すように、画素数を増大させる場合には画素数変換装置の出力画素数が入力画素数より多いため、その時間差を吸収するために入力バッファからのデータの読み出しは間欠的になる。より詳しく説明すると、画素数変換回路４で画素数を増大する場合には画素数増大のための処理を実行する時間が必要となり、理論的には（出力画素数−入力画素数）分の時間差が生じる。実際には、入力バッファメモリ３を用いて上記時間差を分散させ、画素数変換回路４の要求に合わせて入力バッファメモリ３からの読み出しを制御することから、データの読み出しが間欠的になる。
【００２５】
画素数を増大させる場合には画素数変換回路４の出力画素数が入力画素数より多くなり、図１１に示すように出力画素数と入力画素数の差分にあたる時間差が生じる。この時間差分に相当する入力信号データは存在せずこれは画素数変換回路４での画素増大によって生成されるものである。実際には、図１０に示すように入力バッファメモリ３からのデータの読み出しは入力の各画素に対して１対１ではなく間欠的になり、時間差は分散される。この時間差を吸収するためには水平方向への画素増大の場合、入力バッファにはラインメモリが必要になる。また、画像信号は２次元の信号であり水平方向だけでなく垂直方向に対してもライン数を増大させるには少なくとも１ライン分以上のデータを保持していなければならないことから、入力バッファにはフレームメモリを使用する必要がある。
【００２６】
したがって、画素数の増大率が大きくなればなるほど多量のメモリが必要になるという問題点があった。
【００２７】
この発明は、上記のような問題点を解決するためになされたもので、画素数を増大する画素数変換を行う場合にも、入力バッファメモリの容量を小さくすることができる画素数変換装置を得ることを目的とする。
【００２８】
【課題を解決するための手段】
本発明は、
画像信号の画素数を増大縮小する画素数変換装置において、
入力画像信号の水平同期信号から第１の周期となるサンプル周波数を発生する手段と、
前記第１の周期に同期して前記入力画像信号をアナログ信号からディジタル信号に変換して第１のディジタル画像信号を出力するＡ／Ｄ変換手段と、
前記第１のディジタル画像信号を記憶する第１のメモリと、
前記第１のディジタル画像信号を前記第１のメモリに順次記憶させ、前記第１のメモリから前記第１のディジタル画像信号を読み出す第１のメモリ制御手段と、
前記第１のメモリから読み出された前記第１のディジタル画像信号をもとに画素数の異なる第２のディジタル画像信号を生成する画素数変換手段と、
前記画素数変換手段で生成された前記第２のディジタル画像信号を記憶する第２のメモリと、
前記画素数変換手段からの前記第２のディジタル画像信号を前記第２のメモリに順次記憶させ、前記第１の周期よりも短い第２の周期で前記第２のメモリから前記第２のディジタル画像信号を読み出す第２のメモリ制御手段と、
前記第２のメモリから読み出された前記第２のディジタル画像信号をアナログ信号に変換するＤ／Ａ変換手段とを備え、
少なくとも前記画素数を増大する場合に、前記第１のメモリ制御手段が前記第１のメモリからの読み出しを前記第２の周期で行わせ、前記第２のメモリ制御手段が前記第２の記憶動作を前記第２の周期で行わせ、前記画素数変換手段が前記第２の周期で動作する ことを特徴とする画素数変換装置を提供するものである。
【００２９】
ここで、前記第１のメモリ、前記第２のメモリ及び前記画素数変換手段に供給する周期を切換える切換え手段をさらに備え、
前記画素数を増大する場合に、前記第１のメモリ制御手段が前記第１のメモリからの読み出しを前記第２の周期で行わせ、前記第２のメモリ制御手段が前記第２の記憶動作を前記第２の周期で行わせ、前記画素数変換手段が前記第２の周期で動作し、
前記画素数を縮小する場合に、前記第１のメモリ制御手段が前記第１のメモリからの読み出しを前記第１の周期で行わせ、前記第２のメモリ制御手段が前記第２の記憶動作を前記第１の周期で行わせ、前記画素数変換手段が前記第１の周期で動作する
ように構成することもできる。
【００３０】
本発明はまた、
画像信号の画素数を増大縮小する画素数変換装置において、
複数の入力画像信号の水平同期信号から第１の周期となるサンプル周波数を発生する手段と、
前記第１の周期に同期して前記複数の入力画像信号をそれぞれアナログ信号からディジタル信号に変換して複数の第１のディジタル画像信号を出力する複数のＡ／Ｄ変換手段と、
前記複数の第１のディジタル画像信号をそれぞれ記憶する複数の第１のメモリと、
前記複数の第１のディジタル画像信号をそれぞれ前記複数の第１のメモリに順次記憶させ、前記複数の第１のメモリから前記複数の第１のディジタル画像信号を読み出す第１のメモリ制御手段と、
前記複数の第１のメモリから読み出された前記複数の第１のディジタル画像信号を順次選択するマルチプレクサと、
前記マルチプレクサにより順次選択される複数の前記第１のディジタル画像信号をもとに画素数の異なる複数の第２のディジタル画像信号を順次生成する画素数変換手段と、
前記画素数変換手段で順次生成された前記複数の第２のディジタル画像信号の各々を複数のチャネルのうちの一つに出力するデマルチプレクサと、
前記デマルチプレクサからの前記複数のチャネルの前記複数の第２のディジタル画像信号をそれぞれ記憶する複数の第２のメモリと、
前記デマルチプレクサからの前記複数の第２のディジタル画像信号をそれぞれ前記複数の第２のメモリに順次記憶させ、前記第１の周期よりも短い第２の周期で前記第２のディジタル画像信号を前記複数の第２のメモリから読み出す第２のメモリ制御手段と、
前記複数の第２のメモリから読み出された前記複数の第２のディジタル画像信号をアナログ信号に変換する複数のＤ／Ａ変換手段と
を備えたことを特徴とする画素数変換装置を提供するものである。
【００３１】
なお、第２のメモリから読み出される複数の映像信号の出力先及び表示位置を制御する制御手段を備えた構成とすることもできる。
【００３２】
また、第１のメモリに記憶するデータのアドレスを制御するアドレス制御手段を備え、アドレス制御手段によりアドレスを制御して入力画像信号の画素数の部分的な縮小あるいは増大を行う構成とすることもできる。
【００３３】
【発明の実施の形態】
以下、添付した図面を参照して、この発明を具体的に説明する。
【００３４】
実施の形態１．
図１はこの発明の実施の形態１に係る画素数変換装置の構成を示すブロック図である。なお、実施の形態１である画素数変換装置の説明にあたり前記図８に示す画素数変換装置と同一構成部分には同一符号を付している。
【００３５】
図において、１は画像信号入力端子、２はＡ／Ｄ変換器、３は入力バッファメモリ（第１のメモリ）、４は画素数変換回路（画素数変換手段）、５は出力バッファメモリ（第２のメモリ）、６はＤ／Ａ変換器、７は入力バッファコントローラ、８は出力バッファコントローラ、９は画像信号出力端子、１０は入力画像信号の水平同期信号からピクセルレート周期Ｔ（周期１）を発生するＰＬＬ（Phase Locked Loop）回路、１１は入力画像信号の水平同期信号入力端子、１２は出力画像信号のサンプル周期Ｔ’（周期２）入力端子である。
【００３６】
特に、実施の形態１に係る画素数変換装置は、前記図８に示す従来例で、出力画像信号のサンプル周期として出力バッファメモリ５及びＤ／Ａ変換器６に供給していた周期Ｔ’（周期２）を、入力バッファメモリ３及び画素数変換装置４にも供給し、画素数増大時には入力バッファメモリ３が周期Ｔに同期して画像信号を記憶し、周期Ｔ’に同期して画像信号を読み出すようにするとともに、画素数変換回路４が周期Ｔ’に同期して入力バッファメモリ３から読み出された出力に対して画素数の異なる画像信号を生成するように構成している。
【００３７】
以下、上述のように構成された画素数変換装置の動作を説明する。
【００３８】
本実施の形態に係る画素数変換装置は、画素数縮小時には従来例と同様に出力バッファメモリ５でサンプル周期を変換し、画素数を増大する場合には画素数変換回路４の前段にある入力バッファメモリ３に入力されるサンプル周期を入力バッファメモリ３へのデータの書き込み時と読み出し時とで変えることにより、入力バッファメモリの容量を小さくするものである。
【００３９】
画素数を縮小させる場合は従来例と同様であるため説明を省略し、画素数を増大させる場合の動作について説明する。
【００４０】
まず、アナログ波形の画像信号は画像信号入力端子１に入力され、Ａ／Ｄ変換器２により入力画像信号のピクセルレート周期Ｔでディジタル信号にＡ／Ｄ変換された後、同じく入力画像信号のピクセルレート周期Ｔで一旦入力バッファメモリ３に取り込まれる。ＰＬＬ回路１０では、入力画像信号に同期した周期Ｔのピクセルレート信号（周期１）を発生する。また、周期２入力端子１２から出力画像信号のサンプル周期Ｔ’を入力する。
【００４１】
画素数を増大させる場合、入力バッファメモリ３からのデータの読み出しを画素数変換後の出力画像信号のサンプル周期Ｔ’で行い、その読み出したデータを画素数変換回路４に入力し同じく出力画像信号のサンプル周期Ｔ’で処理する。これにより、図２に示すように入力画像信号１ライン分の時間で出力画像信号１ライン分の処理が可能となるので、入力バッファメモリ３には１ライン分のバッファメモリを使用することができる。この効果については詳細に後述する。
【００４２】
画素数変換回路４の出力データは、出力バッファメモリ５に取り込まれ、順次読み出される。この時の動作は書き込み・読み出しともに出力画像信号のサンプル周期Ｔ’で行う。
【００４３】
その後画像データは、Ｄ／Ａ変換器６で出力画像信号のサンプル周期Ｔ’で再びアナログ信号にＤ／Ａ変換され、出力端子９より画素数及びサンプル周期を変換された画像信号を得ることができる。
【００４４】
上記入力画像信号のピクセルレート周期Ｔ及び出力画像信号のサンプル周期Ｔ’についてさらに詳細に説明する。
【００４５】
一般に、上記周期Ｔは入力する信号のモニタの解像度に、また上記周期Ｔ’は出力したいモニタの解像度に依存し、例えばＶＧＡの入力をＸＧＡ出力にしようとする場合にはＶＥＳＡ（Video Electronics Standard Associate）の規格では、上記周期Ｔは約３９．７ｎｓ（＝１／２５．１７５ＭＨｚ）、上記周期Ｔ’は約１５．４ｎｓ（＝１／６５．０００ＭＨｚ）となる。但し、これらの周期はブランキング期間が含まれたものであることから理論的にはもう少し長い周期（低いクロック）での処理が可能であり、垂直周波数が入出力で一定であるとすれば、（１フレームの入力画素数）×Ｔ≧（１フレームの入力画素数）×Ｔ’を満たすようにＴ、Ｔ’を決めればよい。
【００４６】
入力バッファコントローラ７は、入力バッファメモリ３への書き込みは上記周期Ｔで、また読み出しは上記周期Ｔ’で行われ、入力バッファメモリ３への画像信号のデータの読み書きで時間軸変換を行う。
【００４７】
以上説明したように、実施の形態１に係る画素数変換装置は、第１の周期Ｔに同期して画像信号を記憶し、第１の周期Ｔと異なる第２の周期Ｔ’に同期して画像信号を読み出す入力バッファメモリ３と、第２の周期Ｔ’に同期して入力バッファメモリ３から読み出された出力に対して画素数の異なる画像信号を生成する画素数変換回路４と、画素数変換回路４からの画像信号出力を第２の周期Ｔ’に同期して記憶し読み出す出力バッファメモリ５と、第２の周期Ｔ’に同期して出力バッファメモリ５から読み出された出力をディジタル信号からアナログ信号に変換するＤ／Ａ変換器６とを備えて構成したので、入力バッファメモリ３でサンプル周期を変換することにより画素数増大時の画素数変換処理を出力サンプル周期で行うことが可能となり、入力バッファメモリの小容量化がはかれる。
【００４８】
すなわち、実施の形態１では入力バッファメモリ３に画像信号のデータを書き込むためのクロックＣＬＫと入力バッファメモリ３からデータを読み出すためのクロックＣＬＫの値を変えることにより、画素数を増大させるときの１ライン分のデータの処理時間を早くしている。例えば、第１の周期Ｔ＝３９．７ｎｓ（２５．１７５ＭＨｚ）を第２の周期Ｔ’＝１５．４ｎｓ（６５ＭＨｚ）に変えている。このようにして、画素数が増大して処理に要する時間が必要になっても入力バッファメモリ３からデータを読み出すためのクロックＣＬＫを周期Ｔ’に変えることで、データの読み出し、画素数変換のために要する時間を早くすることができ、周期ＴのクロックＣＬＫで処理する場合にくらべ処理時間を短縮することができる。１Ｈ期間中に画素数変換の処理を終わらすことができものとすれば、次のデータを蓄えるためのメモリの容量は１ライン分の画素データを蓄えられるラインメモリでよいことになる。したがって、従来の装置に比較してメモリの容量を減らすことができる。
【００４９】
また、従来の画素数変換装置のハード的構成を変更することなく実施できるためコスト上昇を招くことはない。
【００５０】
実施の形態２．
図３はこの発明の実施の形態２に係る画素数変換装置のブロック図である。なお、実施の形態２である画素数変換装置の説明にあたり図１に示す画素数変換装置と同一構成部分には同一符号を付して重複部分の説明を省略する。
【００５１】
実施の形態２に係る画素数変換装置は、実施の形態１の画素数増大動作に加えて画素数の縮小にも対応するため、画素数変換回路４及びその前段と後段にある入力バッファメモリ３及び出力バッファメモリ５の動作周期を切り換えることができるようにしたものである。
【００５２】
図において、１は画像信号入力端子、２はＡ／Ｄ変換器、３は入力バッファメモリ、４は画素数変換回路、５は出力バッファメモリ、６はＤ／Ａ変換器、７は入力バッファコントローラ、８は出力バッファコントローラ、９は画像信号出力端子、１０は入力画像信号の水平同期信号からピクセルレート周期Ｔ（周期１）を発生するＰＬＬ回路、１１は入力画像信号の水平同期信号入力端子、１２は出力画像信号のサンプル周期Ｔ’（周期２）入力端子、１３は画素数の増大縮小の切換信号を入力する切換信号入力端子、１４は切換信号により周期１と周期２を切り替える入力端子切換スイッチである。
【００５３】
以上の構成において、画素数を増大するか縮小するかにより、切換信号入力端子１３に切換信号を入力して入力端子切換スイッチ１４を切換え、入力バッファメモリ３の読み出し周期、画素数変換回路４の動作周期、出力バッファメモリ５の書き込み周期を切り換えることができるようにする。
【００５４】
画素数増大時は実施の形態１と同様な動作を行い、画素縮小時は従来例と同様に動作するため入力バッファメモリ３に小容量のラインメモリを使用して画素数の増大縮小が可能となる。
【００５５】
以上説明したように、実施の形態２に係る画素数変換装置は、画素数の増大縮小の切換信号を入力する切換信号入力端子１３、周期Ｔと周期Ｔ’を切り替える入力端子切換スイッチ１４を設け、画素数を増大するか縮小するかによって画素数変換装置の動作周期を切り換えられるようにしたので、小容量の入力バッファを持つ画素数変換装置１台で画素数の増大あるいは縮小のいずれかの処理が可能になる。
【００５６】
実施の形態３．
図４はこの発明の実施の形態１に係る画素数変換装置の構成を示すブロック図である。なお、実施の形態３である画素数変換装置の説明にあたり図１及び図３に示す画素数変換装置と同一構成部分には同一符号を付し、添字の異なる同一符号は同種類の部品を用いていることを表す。
【００５７】
実施の形態３に係る画素数変換装置は、複数入力の画素数変換時には時分割して入力し、充分速い動作速度で画素数変換処理させるものである。
【００５８】
図において、１ａ〜１ｎはそれぞれ異なる画像信号が入力される画像信号入力端子、２ａ〜２ｎはＡ／Ｄ変換器、３ａ〜３ｎは入力バッファメモリ、４は画素数変換回路、５ａ〜５ｎは出力バッファメモリ、６ａ〜６ｎはＤ／Ａ変換器、７は入力バッファコントローラ、８は出力バッファコントローラ、９ａ〜９ｎは画像信号出力端子、１０は入力画像信号の水平同期信号からピクセルレート周期Ｔ（周期１）を発生するＰＬＬ回路、１１は入力画像信号の水平同期信号入力端子、１２は出力画像信号のサンプル周期Ｔ’（周期２）入力端子、１５はｎチャンネルある入力から１つを選択するマルチプレクサ（第１の切換手段）、１６は１つの入力をｎチャンネルのうちの１つに出力するデマルチプレクサ（第２の切換手段）、１７はマルチプレクサ１５，デマルチプレクサ１６を制御するマルチプレクサ選択信号入力端子、１８は画素数変換回路４の処理に必要な時間に等しいディレイを与えるディレイ回路、１９は周期Ｔ”（周期３）を入力する周期３信号入力端子である。
【００５９】
上記周期Ｔ”（周期３）は、各チャンネルに入力される画像信号の周期Ｔａ〜Ｔｎや画像信号出力端子９ａ〜９ｎから出力される画像信号の周期Ｔａ’〜Ｔｎ’よりも十分に短い周期である。
【００６０】
各周期Ｔ、Ｔ’、Ｔ”は、各入力端子１１，１２，１９から直接入力しても、別回路により生成してもよい。実施の形態３では、一般的には入力信号のＣＬＫにあたる周期Ｔは映像信号と共に伝送されないことを考慮してＰＬＬ回路１０で発生させる。周期Ｔ’は各チャンネルの画素数変換時分割処理を実行するのに充分な時間であればよくＸＴＡＬやＶＣＯ等の固定周期の発振器からの入力を用いる。周期Ｔ”は表示デバイスに依存するため装置の仕様によるが、周期Ｔあるいは周期Ｔ’と同様の方法をとることができ、また外部入力としてもよい。
【００６１】
また、マルチプレクサ選択信号入力端子１７に入力されるチャネル選択信号は、画像信号入力端子１ａ〜１ｎに入力される入力信号をどの表示デバイスに表示するかを選択し切り替える信号で、上記周期Ｔ、Ｔ’、Ｔ”の場合と同様に別回路を内部に持つ態様でも、外部の信号を入力するものでもよい。
【００６２】
上記マルチプレクサ１５は、チャネル選択信号に従って画素数変換回路４で処理する信号を切り替えるものである。
【００６３】
上記デマルチプレクサ１６は、ディレイ回路１８により画素数変換回路４の処理に相当する時間分遅延されたチャネル選択信号に従って画素数変換後の信号を表示するデバイスを切り替えるものである。
【００６４】
実施の形態３に係る画素数変換装置では、実施の形態２の画素数変換装置において、画素数変換回路４を充分に短い周期で動作させた上でｎチャンネル分（ｎは２以上の整数）の画像信号入力を切り換えて時分割して画素数変換を実行することにより、複数チャンネルの画像信号を処理できるようにしたものである。
【００６５】
複数チャンネルの画像信号として、例えば２画面表示が挙げられる。複数チャンネルの画像信号における画像変換は、表示デバイスの解像度よりも指定された表示サイズ仕様によって実行される。水平方向に２画面表示させたい場合、２画面入力する両方の入力画像全体の画素数を水平方向に１／２する必要がある。これを実現するために、各チャンネル入力に対して画素数変換を行う画素数変換回路を複数用意してもよいが、実施の形態３では、１つの画素数変換回路４の動作周波数を充分に高くすることにより各チャンネルの画素数変換を時分割処理している。
【００６６】
図４に示す回路を用いると、例えば以下(1)(2)のようなことが可能になる。
【００６７】
(1)複数の映像信号を入力し、それをひとつのモニタ（表示デバイス）に映し出すことができる。この場合、図４に示す回路に入力された複数の映像信号をひとつの表示デバイスに映し出す場合に、それぞれの映像信号がモニタ上で表示される位置は、出力バッファコントローラ８によりアドレス指定することにより自由に決めることができる。
【００６８】
(2)入力された複数の映像信号を、複数の表示デバイスに出力することができる。
【００６９】
以下、上述のように構成された画素数変換装置の動作を説明する。
【００７０】
１つの画面に複数チャンネルの映像を表示する場合には、解像度の異なるものや解像度は同じでも表示サイズが違うものを表示することがある。例えば、ＰＣ画面にＮＴＳＣ子画面を表示させたり、画面を複数に分割して（例えば、４分割、９分割など）それぞれの画面に異なる映像を表示させたりする場合がある。
【００７１】
このような場合において、画像信号入力端子１ａ〜１ｎには、上記それぞれの画像信号が入力され、各チャンネル毎にＡ／Ｄ変換され、一旦入力バッファメモリ３ａ〜３ｎに取り込まれる。
【００７２】
入力バッファメモリ３ａ〜３ｎからの読み出し、画素数変換回路４での処理及び出力バッファメモリ５ａ〜５ｎへの書き込みは、各チャンネルに入力される画像信号の周期Ｔａ〜Ｔｎや画像信号出力端子９ａ〜９ｎから出力される画像信号の周期Ｔａ’〜Ｔｎ’よりも十分に短い周期Ｔ”（周期３）で動作させる。このときの様子を図５に示す。
【００７３】
図５は時分割した画素数変換処理の方法を示す概念図である。
【００７４】
入力バッファメモリ３ａ〜３ｎに保持されている画像信号データは、時分割されてチャンネル選択信号端子１７から入力される信号に従ってマルチプレクサ１５により切り替えて順次画素数変換回路４に入力され、画素数変換回路４では画素数変換処理して同様にチャンネル選択信号に従ってマルチプレクサ１６により画素数変換回路４の出力を切り替えて出力バッファメモリ５ａ〜５ｎに書き込む。このとき、各チャンネルをフレーム単位で処理するものとすれば、全てのチャンネルを処理するのにかかる時間であるΣＫｘ・Τ”が各チャンネルのフレーム周期のどれよりも短い必要がある。
【００７５】
出力バッファメモリ５ａ〜５ｎから映像信号出力端子９ａ〜９ｎへの出力は、各出力チャンネルの要求にあったサンプル周期Ｔａ’〜Ｔｎ’で行うことができることから、１つの画素数変換回路４で解像度や映像ソースの異なる複数入力に対する画素数変換処理がリアルタイムに実行できる。１つの表示デバイスに複数画面を表示する場合には、サンプル周期Ｔａ’〜Ｔｎ’は上記１つの表示デバイスに対応した周期で、共通のただ１つの値となる。また、入力映像（共通でも複数でもよい）を複数の異なる解像度のディスプレイに表示する場合には、周期Ｔ’はその表示デバイスにより異なることからそれぞれのディスプレイに対応した周期となっており図５には周期Ｔａ’〜Ｔｎ’と表記としている。
【００７６】
画素数変換処理を実行するチャンネルの選択はチャンネル選択信号によりマルチプレクサ１５，デマルチプレクサ１６で行う。実施の形態３では、入力信号とその入力された信号が出力される出力表示デバイスが１対１に対応している場合の例であり、ある一定周期内で各チャンネルの１フレーム分のデータを処理することになる。また、マルチプレクサ１５とデマルチプレクサ１６でそれぞれ独立のチャンネル選択信号を与えるようにすれば、１チャンネルの入力信号を複数のディスプレイに表示する、など自由度の高い表示が可能になる。
【００７７】
また、画素数変換装置から出力される複数の映像信号は、出力バッファコントローラ８により出力先、出力位置が制御されている。
【００７８】
以上説明したように、実施の形態３に係る画素数変換装置は、ｎチャンネルある入力から１つを選択するマルチプレクサ１５、１つの入力をｎチャンネルのうちの１つに出力するデマルチプレクサ１６、マルチプレクサ１５，デマルチプレクサ１６を制御するマルチプレクサ選択信号入力端子１７、ディレイ回路１８、周期Ｔ”（周期３）を入力する周期３信号入力端子１９を備え、各チャンネルの画素数変換を時分割処理するように構成したので、複数の入力画像信号を切り換えることができ、複数入力の画素数変換処理を１つの画素数変換装置で実行することができる。
【００７９】
実施の形態４．
図６はこの発明の実施の形態４に係る画素数変換装置のブロック図である。なお、実施の形態４である画素数変換装置の説明にあたり図１及び図３に示す画素数変換装置と同一構成部分には同一符号を付して重複部分の説明を省略する。
【００８０】
実施の形態４に係る画素数変換装置は、前記実施の形態２において画像信号の画素数の増大あるいは縮小を実行する際、入力バッファメモリ３への書き込みアドレスあるいは読み出しアドレスを制御することによって、入力画像の画素数の部分的な増大、あるいは縮小を可能にしたものである。
【００８１】
図において、１は画像信号入力端子、２はＡ／Ｄ変換器、３は入力バッファメモリ、４は画素数変換回路、５は出力バッファメモリ、６はＤ／Ａ変換器、７は入力バッファコントローラ、８は出力バッファコントローラ、９は画像信号出力端子、１０は入力画像信号の水平同期信号からピクセルレート周期Ｔ（周期１）を発生するＰＬＬ回路、１１は入力画像信号の水平同期信号入力端子、１２は出力画像信号のサンプル周期Ｔ’（周期２）入力端子、１３は画素数の増大縮小の切換信号を入力する切換信号入力端子、１４は切換信号により周期１と周期２を切り替える入力端子切換スイッチ、２０は入力バッファコントローラ７に設置した入力バッファメモリのアドレス制御回路である。
【００８２】
上記アドレス制御回路２０は、画像信号の画素数の増大あるいは縮小を実行する際、入力バッファメモリ３への書き込みアドレスあるいは読み出しアドレスを制御するものである。実施の形態４では、入力バッファメモリ３のアドレス制御を行っているが、同様のアドレス制御回路を出力バッファコントローラ８に設置することによって、入力バッファメモリ３及び出力バッファメモリ４それぞれの書き込み、読み出しアドレス、画素数変換回路４での処理する画素数あるいは変換率を指定できるようにしてもよい。
【００８３】
以上の構成において、通常は前記実施の形態２のように１フレーム分の画像信号全てについて画素数変換を行うが、アドレス制御回路２０により入力バッファメモリ３への書き込み、あるいは読み出し時にアクセスするアドレスを制御することによって画像信号の一部分のみを画素数変換処理することができる。これにより、例えば入力画像の部分的な増大、あるいは縮小が可能となる。
【００８４】
図７は部分拡大・縮小の例を説明するための図である。図７左上の入力信号のイメージは、アドレス制御回路２０により入力バッファメモリ３への書き込み、あるいは読み出し時にアクセスするアドレスを制御することによって図に示すように、任意の位置に部分拡大・縮小して表示できる。
【００８５】
入力バッファメモリ３及び出力バッファメモリ４それぞれの書き込み、読み出しアドレス、画素数変換回路４で処理する画素数あるいは変換率を指定できる。このような部分拡大・縮小処理を行う場合も、基本的には前記各実施の形態で説明したようなフルサイズ処理と同様であり、入出力バッファメモリの開始アドレス指定に所望のオフセットをする、あるいはアクセスサイズを変更する点が異なる。ここで、ある１つの入力信号の部分拡大・縮小を行い、その親画面及び子画面共にリアルタイムで処理を行うには、前記実施の形態３との組み合わせが必要になる。
【００８６】
以上説明したように、実施の形態４に係る画素数変換装置は、入力バッファコントローラ７にアドレス制御回路２０を設置しアドレスを制御を可能にしたので、画像信号データを部分的に入力することができ、入力画像信号の部分的な拡大、縮小ができる。
【００８７】
なお、上記各実施の形態に係る画素数変換装置を、例えばワイドアスペクトテレビジョン受像機の画素数変換装置に適用することができるが、映像信号の画素数を変換して表示するための画素数変換装置であればどのような映像装置にも適用できることは言うまでもない。
【００８８】
また、上記画素数変換装置を構成する例えばバッファメモリ、ラインメモリ等の種類、数、接続状態などは前述した各実施の形態に限られないことは言うまでもない。
【００８９】
【発明の効果】
本発明に従い、
画像信号の画素数を増大縮小する画素数変換装置を、
入力画像信号の水平同期信号から第１の周期となるサンプル周波数を発生する手段と、
前記第１の周期に同期して前記入力画像信号をアナログ信号からディジタル信号に変換して第１のディジタル画像信号を出力するＡ／Ｄ変換手段と、
前記第１のディジタル画像信号を記憶する第１のメモリと、
前記第１のディジタル画像信号を前記第１のメモリに順次記憶させ、前記第１のメモリから前記第１のディジタル画像信号を読み出す第１のメモリ制御手段と、
前記第１のメモリから読み出された前記第１のディジタル画像信号をもとに画素数の異なる第２のディジタル画像信号を生成する画素数変換手段と、
前記画素数変換手段で生成された前記第２のディジタル画像信号を記憶する第２のメモリと、
前記画素数変換手段からの前記第２のディジタル画像信号を前記第２のメモリに順次記憶させ、前記第１の周期よりも短い第２の周期で前記第２のメモリから前記第２のディジタル画像信号を読み出す第２のメモリ制御手段と、
前記第２のメモリから読み出された前記第２のディジタル画像信号をアナログ信号に変換するＤ／Ａ変換手段とを備え、
少なくとも前記画素数を増大する場合に、前記第１のメモリ制御手段が前記第１のメモリからの読み出しを前記第２の周期で行わせ、前記第２のメモリ制御手段が前記第２の記憶動作を前記第２の周期で行わせ、前記画素数変換手段が前記第２の周期で動作するように構成した場合には、
少なくとも画素数の増大の際に
第１のメモリでサンプル周期を変換することにより画素数増大時の画素数変換処理を出力サンプル周期（第２の周期）で行うことが可能となり、メモリの小容量化が実現できる効果が得られる。
【００９０】
ここで、前記第１のメモリ、前記第２のメモリ及び前記画素数変換手段に供給する周期を切換える切換え手段をさらに備え、
前記画素数を増大する場合に、前記第１のメモリ制御手段が前記第１のメモリからの読み出しを前記第２の周期で行わせ、前記第２のメモリ制御手段が前記第２の記憶動作を前記第２の周期で行わせ、前記画素数変換手段が前記第２の周期で動作し、
前記画素数を縮小する場合に、前記第１のメモリ制御手段が前記第１のメモリからの読み出しを前記第１の周期で行わせ、前記第２のメモリ制御手段が前記第２の記憶動作を前記第１の周期で行わせ、前記画素数変換手段が前記第１の周期で動作する
ように構成した場合には、
小容量の入力バッファメモリを持つ画素数変換装置１台で画素数の増大あるいは縮小のいずれかの処理が可能になる効果が得られる。
【００９１】
本発明に従い、
画像信号の画素数を増大縮小する画素数変換装置を、
複数の入力画像信号の水平同期信号から第１の周期となるサンプル周波数を発生する手段と、
前記第１の周期に同期して前記複数の入力画像信号をそれぞれアナログ信号からディジタル信号に変換して複数の第１のディジタル画像信号を出力する複数のＡ／Ｄ変換手段と、
前記複数の第１のディジタル画像信号をそれぞれ記憶する複数の第１のメモリと、
前記複数の第１のディジタル画像信号をそれぞれ前記複数の第１のメモリに順次記憶させ、前記複数の第１のメモリから前記複数の第１のディジタル画像信号を読み出す第１のメモリ制御手段と、
前記複数の第１のメモリから読み出された前記複数の第１のディジタル画像信号を順次選択するマルチプレクサと、
前記マルチプレクサにより順次選択される複数の前記第１のディジタル画像信号をもとに画素数の異なる複数の第２のディジタル画像信号を順次生成する画素数変換手段と、
前記画素数変換手段で順次生成された前記複数の第２のディジタル画像信号の各々を複数のチャネルのうちの一つに出力するデマルチプレクサと、
前記デマルチプレクサからの前記複数のチャネルの前記複数の第２のディジタル画像信号をそれぞれ記憶する複数の第２のメモリと、
前記デマルチプレクサからの前記複数の第２のディジタル画像信号をそれぞれ前記複数の第２のメモリに順次記憶させ、前記第１の周期よりも短い第２の周期で前記第２のディジタル画像信号を前記複数の第２のメモリから読み出す第２のメモリ制御手段と、
前記複数の第２のメモリから読み出された前記複数の第２のディジタル画像信号をアナログ信号に変換する複数のＤ／Ａ変換手段と
を備えるように構成した場合には、
画素数変換装置１台で複数チャンネルの画像信号の画素数変換処理が可能になる効果が得られる。
【００９２】
なお、第２のメモリから読み出される複数の映像信号の出力先及び表示位置を制御する制御手段を備える構成とすれば、入力された複数の映像信号をひとつの表示デバイスに映し出す場合に、それぞれの映像信号がモニタ上で表示される位置を、自由に決めることができる効果が得られる。
【００９３】
また、第１のメモリに記憶するデータのアドレスを制御するアドレス制御手段を備え、アドレス制御手段によりアドレスを制御して入力画像信号の画素数の部分的な縮小あるいは増大を行う構成とすれば、画像信号データを部分的に入力することができ、入力画像信号の部分的な拡大、縮小ができる効果が得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１である画素数変換装置の構成を示すブロック図である。
【図２】 この発明の実施の形態１である画素数変換装置の処理時間を説明するための図である。
【図３】 この発明の実施の形態２である画素数変換装置の構成を示すブロック図である。
【図４】 この発明の実施の形態３である画素数変換装置の構成を示すブロック図である。
【図５】 この発明の実施の形態３である画素数変換装置の時分割した画素数変換処理方法を説明するための図である。
【図６】 この発明の実施の形態４である画素数変換装置の構成を示すブロック図である。
【図７】 この発明の実施の形態４である画素数変換装置の部分拡大・縮小の例を説明するための図である。
【図８】 従来の画素数変換装置の構成を示すブロック図である。
【図９】 従来の画素数変換装置の画素数変換回路の構成を示すブロック図である。
【図１０】 従来の画素数変換装置の動作を示すタイミングチャートである。
【図１１】 従来の画素数変換装置の処理時間を説明するための図である。
【符号の説明】
１ 画像信号入力端子、 ２ Ａ／Ｄ変換器、 ３ 入力バッファメモリ（第１のメモリ）、 ４ 画素数変換回路（画素数変換手段）、 ５ 出力バッファメモリ（第２のメモリ）、 ６ Ｄ／Ａ変換器、 ７ 入力バッファコントローラ、 ８ 出力バッファコントローラ、 ９ 画像信号出力端子、 １０ ＰＬＬ回路、 １１ 水平同期信号入力端子、 １２ 周期Ｔ’（周期２）入力端子、 １３ 切換信号入力端子、 １４ 入力端子切換スイッチ、 １５ マルチプレクサ、１６ デマルチプレクサ、 ２０ アドレス制御回路。
【発明の属する技術分野】
この発明は、画像信号の画素数を増大縮小する画素数変換装置に関する。
【０００２】
【従来の技術】
パソコン（ＰＣ）やテレビジョン放送の画面を表示するデバイスとして、ＣＲＴディスプレイ、液晶ディスプレイ、プラズマディスプレイなどがある。これらのディスプレイでは、性能により表示できる画素数は限られており、一般には解像度と呼ばれている。例えばＰＣでは、ＶＧＡ（６４０×４８０）、ＳＶＧＡ（８００×６００）、ＸＧＡ（１０２４×７６８）、ＳＸＧＡ（１２８０×１０２４）などの解像度がある。
【０００３】
一方、あるディスプレイに異なる解像度の画像信号を表示させようとする場合、表示する画像に対してディスプレイの解像度が高いときは表示する画像の周囲に無表示部分の黒枠が発生し、逆に表示する画像に対してディスプレイの解像度が低いときは画像情報をすべて１画面に表示させることはできない。
【０００４】
画素数変換装置は、上記不具合をなくす手段であり、解像度の異なる入力画像信号に対して画素数を変換し、画像を１画面に表示させようとするものである。画素数変換装置によって、固定解像度の表示デバイスに種々の画像、映像信号を効率良く表示することが可能になる。
【０００５】
従来、このような画素数変換装置として、例えば図８に示すものがある。
【０００６】
図８は従来の画素数変換装置の構成を示すブロック図である。
【０００７】
図において、１は画像信号入力端子、２はＡ／Ｄ変換器、３は入力バッファメモリ、４は画素数変換回路、５は出力バッファメモリ、６はＤ／Ａ変換器、７は入力バッファコントローラ、８は出力バッファコントローラ、９は画像信号出力端子、１０は入力画像信号の水平同期信号からピクセルレート周期Ｔ（周期１）を発生するＰＬＬ（Phase Locked Loop）回路、１１は入力画像信号の水平同期信号入力端子、１２は出力画像信号のサンプル周期Ｔ’（周期２）入力端子である。
【０００８】
次に動作について説明する。
【０００９】
アナログ画像信号は画像信号入力端子１に入力され、その画像信号に対応する水平同期信号は水平同期信号入力端子１１に入力される。ＰＬＬ回路１０では、入力画像信号に同期した周期Ｔのピクセルレート信号（周期１）を発生する。ここで、ピクセルレート信号とは、入力信号に同期したクロック（ＣＬＫ）信号をいう。このクロックＣＬＫで入力信号をＡ／Ｄ変換する、つまりその変換結果が画像信号の各ピクセルデータになることからピクセルレートと呼ぶ。
【００１０】
アナログ画像信号はＡ／Ｄ変換器２によりピクセルレート周期Ｔのクロック（ＣＬＫ）信号でディジタル画像信号に変換された後、入力バッファコントローラ７に制御されて一旦入力バッファメモリ３に取り込まれる。入力バッファコントローラ７は、入力バッファメモリ３に対して制御信号（図示略）によりＡ／Ｄ変換器２出力に同期して書き込みが行えるように制御する。
【００１１】
その後、入力バッファメモリ３出力は画素数変換回路４に入力され、画素数変換回路４で画素数変換処理が行われる。
【００１２】
ここで、実際に入力バッファメモリ３にデータを書き込む際には、その書き込みデータ（Ａ／Ｄ変換器２の出力）と入力バッファメモリ３とを独立して動作させる訳にはいかず、また、入力バッファメモリ３に対して書き込みや読み出しのアクセスを行うにはライトイネーブルやアドレスなどの制御信号が必要になる。このため、入力バッファコントローラ７によって、Ａ／Ｄ変換器２の出力に同期して入力バッファメモリ３への書き込みが行えるように制御している。同様の理由で出力バッファコントローラ８も、出力バッファメモリ５に対して制御信号を与える。
【００１３】
上記画素数変換処理を図９により説明する。
【００１４】
図９は画素数変換回路４の概略の構成を示すブロック図である。
【００１５】
画素数変換回路４は、信号のピクセルレート周期Ｔの信号から画素数がＬ／Ｍ倍（Ｌ、Ｍは自然数）の信号を生成するもので、画素数をＬ倍に増大させるインターポーレータと、画素数を１／Ｍ倍に縮小させるデシメータからなる。ディジタル信号処理を行う場合、サンプリング周波数の異なるブロック間で直接データ転送を行うためにはデータのサンプルレートを変える必要がある。その場合、サンプリング周波数を増加させるのがインターポーレータであり、降下させるのがデシメータである。
【００１６】
実際には、図において、ピクセルレート周期Ｔの各データ間に（Ｌ−１）個のデータ０（零）を補間する零補間ブロック４１、ローパスフィルタ（ＬＰＦ）４２、零補間ブロック４１でＬ倍された画素数のΜサンプル毎に１個を間引く間引きブロック４３から構成される。
【００１７】
ＬＰＦ４２は、一般にＦＩＲ（Finite Impulse Response）フィルタで実現されるもので、インターポーレート時の零補間した部分のデータ算出、及びデシメート時のエリアシング（aliasing）を防ぐために用いられる。ＬＰＦの特性は、インターポーレート時はＨ１（ｚ）、デシメート時はＨ２（ｚ）で表わされる伝達関数が必要であるとすれば、ＬＰＦ４２の伝達関数Ｈ（ｚ）は、Ｈ（ｚ）＝Ｈ１（ｚ）・Ｈ２（ｚ）となる。
【００１８】
画素数変換回路４に入力された画素数Ν個の画像信号データは、零補間ブロック４１でＬ倍されて画素数（Ｎ×Ｌ）個にされ、ＬＰＦ４２で零補間部分のデータを求めた後、間引きブロック４３で画素数を１／Ｍに間引き、その出力として所望の画素数である（Ν×Ｌ）／Ｍ個の画像信号データが得られる。
【００１９】
図８に戻り、画素数変換回路４の出力は、出力バッファコントローラ８に制御されて出力バッファメモリ５に取り込まれる。出力バッファコントローラ８は、入力バッファコントローラ７と同様に書き込みデータと出力バッファメモリ５の書き込み動作を同期させるように制御するもので、特に画素数を縮小させる場合（入力画素数＞出力画素数）にはデータは画素数変換回路４から常に出力されず、出力バッファメモリ５への書き込みタイミングがランダムになる可能性があることを考慮してデータを書き込む制御を行う。
【００２０】
出力バッファコントローラ８にデータが取り込まれた時点で画素数の変換は完了しているが、ここまでの処理を入力画像信号のピクセルレート周期Ｔで行うと、画素数を縮小している場合にはブランキング期間が長くなり、画素数を増大している場合には出力データの方が画素数が多くなるため、そのままのピクセルレートでは正常に表示できないので、出力バッファメモリ５からデータを読み出す周期を変える必要が生じる。
【００２１】
１垂直周期が画素数変換回路４の入出力で変化しないとすれば、画素数増大時には入力信号データのピクセルレート周期Ｔより短いサンプル周期Ｔ’＝τ（Ｔ＞τ）で、縮小時にはピクセルレート周期Ｔより長いサンプル周期Ｔ’＝τ’（Ｔ＜τ’）で、出力バッファメモリ５からのデータの読み出しを行い、Ｄ／Ａ変換器６において同じく周期Ｔ’でアナログ画像信号にＤ／Ａ変換後、画像信号出力端子７より出力する。
【００２２】
上記のように動作する画素数変換装置を使用して、画像信号の画素数及びサンプル周期を変えることができる。
【００２３】
【発明が解決しようとする課題】
従来の画素数変換装置は、以上のように構成されていたので、画素数を増大させる場合、増大率を大きくするに従って必要となる入力バッファメモリの容量が大きくなるという問題点があった。
【００２４】
すなわち、図１０及び図１１に示すように、画素数を増大させる場合には画素数変換装置の出力画素数が入力画素数より多いため、その時間差を吸収するために入力バッファからのデータの読み出しは間欠的になる。より詳しく説明すると、画素数変換回路４で画素数を増大する場合には画素数増大のための処理を実行する時間が必要となり、理論的には（出力画素数−入力画素数）分の時間差が生じる。実際には、入力バッファメモリ３を用いて上記時間差を分散させ、画素数変換回路４の要求に合わせて入力バッファメモリ３からの読み出しを制御することから、データの読み出しが間欠的になる。
【００２５】
画素数を増大させる場合には画素数変換回路４の出力画素数が入力画素数より多くなり、図１１に示すように出力画素数と入力画素数の差分にあたる時間差が生じる。この時間差分に相当する入力信号データは存在せずこれは画素数変換回路４での画素増大によって生成されるものである。実際には、図１０に示すように入力バッファメモリ３からのデータの読み出しは入力の各画素に対して１対１ではなく間欠的になり、時間差は分散される。この時間差を吸収するためには水平方向への画素増大の場合、入力バッファにはラインメモリが必要になる。また、画像信号は２次元の信号であり水平方向だけでなく垂直方向に対してもライン数を増大させるには少なくとも１ライン分以上のデータを保持していなければならないことから、入力バッファにはフレームメモリを使用する必要がある。
【００２６】
したがって、画素数の増大率が大きくなればなるほど多量のメモリが必要になるという問題点があった。
【００２７】
この発明は、上記のような問題点を解決するためになされたもので、画素数を増大する画素数変換を行う場合にも、入力バッファメモリの容量を小さくすることができる画素数変換装置を得ることを目的とする。
【００２８】
【課題を解決するための手段】
本発明は、
画像信号の画素数を増大縮小する画素数変換装置において、
入力画像信号の水平同期信号から第１の周期となるサンプル周波数を発生する手段と、
前記第１の周期に同期して前記入力画像信号をアナログ信号からディジタル信号に変換して第１のディジタル画像信号を出力するＡ／Ｄ変換手段と、
前記第１のディジタル画像信号を記憶する第１のメモリと、
前記第１のディジタル画像信号を前記第１のメモリに順次記憶させ、前記第１のメモリから前記第１のディジタル画像信号を読み出す第１のメモリ制御手段と、
前記第１のメモリから読み出された前記第１のディジタル画像信号をもとに画素数の異なる第２のディジタル画像信号を生成する画素数変換手段と、
前記画素数変換手段で生成された前記第２のディジタル画像信号を記憶する第２のメモリと、
前記画素数変換手段からの前記第２のディジタル画像信号を前記第２のメモリに順次記憶させ、前記第１の周期よりも短い第２の周期で前記第２のメモリから前記第２のディジタル画像信号を読み出す第２のメモリ制御手段と、
前記第２のメモリから読み出された前記第２のディジタル画像信号をアナログ信号に変換するＤ／Ａ変換手段とを備え、
少なくとも前記画素数を増大する場合に、前記第１のメモリ制御手段が前記第１のメモリからの読み出しを前記第２の周期で行わせ、前記第２のメモリ制御手段が前記第２の記憶動作を前記第２の周期で行わせ、前記画素数変換手段が前記第２の周期で動作する ことを特徴とする画素数変換装置を提供するものである。
【００２９】
ここで、前記第１のメモリ、前記第２のメモリ及び前記画素数変換手段に供給する周期を切換える切換え手段をさらに備え、
前記画素数を増大する場合に、前記第１のメモリ制御手段が前記第１のメモリからの読み出しを前記第２の周期で行わせ、前記第２のメモリ制御手段が前記第２の記憶動作を前記第２の周期で行わせ、前記画素数変換手段が前記第２の周期で動作し、
前記画素数を縮小する場合に、前記第１のメモリ制御手段が前記第１のメモリからの読み出しを前記第１の周期で行わせ、前記第２のメモリ制御手段が前記第２の記憶動作を前記第１の周期で行わせ、前記画素数変換手段が前記第１の周期で動作する
ように構成することもできる。
【００３０】
本発明はまた、
画像信号の画素数を増大縮小する画素数変換装置において、
複数の入力画像信号の水平同期信号から第１の周期となるサンプル周波数を発生する手段と、
前記第１の周期に同期して前記複数の入力画像信号をそれぞれアナログ信号からディジタル信号に変換して複数の第１のディジタル画像信号を出力する複数のＡ／Ｄ変換手段と、
前記複数の第１のディジタル画像信号をそれぞれ記憶する複数の第１のメモリと、
前記複数の第１のディジタル画像信号をそれぞれ前記複数の第１のメモリに順次記憶させ、前記複数の第１のメモリから前記複数の第１のディジタル画像信号を読み出す第１のメモリ制御手段と、
前記複数の第１のメモリから読み出された前記複数の第１のディジタル画像信号を順次選択するマルチプレクサと、
前記マルチプレクサにより順次選択される複数の前記第１のディジタル画像信号をもとに画素数の異なる複数の第２のディジタル画像信号を順次生成する画素数変換手段と、
前記画素数変換手段で順次生成された前記複数の第２のディジタル画像信号の各々を複数のチャネルのうちの一つに出力するデマルチプレクサと、
前記デマルチプレクサからの前記複数のチャネルの前記複数の第２のディジタル画像信号をそれぞれ記憶する複数の第２のメモリと、
前記デマルチプレクサからの前記複数の第２のディジタル画像信号をそれぞれ前記複数の第２のメモリに順次記憶させ、前記第１の周期よりも短い第２の周期で前記第２のディジタル画像信号を前記複数の第２のメモリから読み出す第２のメモリ制御手段と、
前記複数の第２のメモリから読み出された前記複数の第２のディジタル画像信号をアナログ信号に変換する複数のＤ／Ａ変換手段と
を備えたことを特徴とする画素数変換装置を提供するものである。
【００３１】
なお、第２のメモリから読み出される複数の映像信号の出力先及び表示位置を制御する制御手段を備えた構成とすることもできる。
【００３２】
また、第１のメモリに記憶するデータのアドレスを制御するアドレス制御手段を備え、アドレス制御手段によりアドレスを制御して入力画像信号の画素数の部分的な縮小あるいは増大を行う構成とすることもできる。
【００３３】
【発明の実施の形態】
以下、添付した図面を参照して、この発明を具体的に説明する。
【００３４】
実施の形態１．
図１はこの発明の実施の形態１に係る画素数変換装置の構成を示すブロック図である。なお、実施の形態１である画素数変換装置の説明にあたり前記図８に示す画素数変換装置と同一構成部分には同一符号を付している。
【００３５】
図において、１は画像信号入力端子、２はＡ／Ｄ変換器、３は入力バッファメモリ（第１のメモリ）、４は画素数変換回路（画素数変換手段）、５は出力バッファメモリ（第２のメモリ）、６はＤ／Ａ変換器、７は入力バッファコントローラ、８は出力バッファコントローラ、９は画像信号出力端子、１０は入力画像信号の水平同期信号からピクセルレート周期Ｔ（周期１）を発生するＰＬＬ（Phase Locked Loop）回路、１１は入力画像信号の水平同期信号入力端子、１２は出力画像信号のサンプル周期Ｔ’（周期２）入力端子である。
【００３６】
特に、実施の形態１に係る画素数変換装置は、前記図８に示す従来例で、出力画像信号のサンプル周期として出力バッファメモリ５及びＤ／Ａ変換器６に供給していた周期Ｔ’（周期２）を、入力バッファメモリ３及び画素数変換装置４にも供給し、画素数増大時には入力バッファメモリ３が周期Ｔに同期して画像信号を記憶し、周期Ｔ’に同期して画像信号を読み出すようにするとともに、画素数変換回路４が周期Ｔ’に同期して入力バッファメモリ３から読み出された出力に対して画素数の異なる画像信号を生成するように構成している。
【００３７】
以下、上述のように構成された画素数変換装置の動作を説明する。
【００３８】
本実施の形態に係る画素数変換装置は、画素数縮小時には従来例と同様に出力バッファメモリ５でサンプル周期を変換し、画素数を増大する場合には画素数変換回路４の前段にある入力バッファメモリ３に入力されるサンプル周期を入力バッファメモリ３へのデータの書き込み時と読み出し時とで変えることにより、入力バッファメモリの容量を小さくするものである。
【００３９】
画素数を縮小させる場合は従来例と同様であるため説明を省略し、画素数を増大させる場合の動作について説明する。
【００４０】
まず、アナログ波形の画像信号は画像信号入力端子１に入力され、Ａ／Ｄ変換器２により入力画像信号のピクセルレート周期Ｔでディジタル信号にＡ／Ｄ変換された後、同じく入力画像信号のピクセルレート周期Ｔで一旦入力バッファメモリ３に取り込まれる。ＰＬＬ回路１０では、入力画像信号に同期した周期Ｔのピクセルレート信号（周期１）を発生する。また、周期２入力端子１２から出力画像信号のサンプル周期Ｔ’を入力する。
【００４１】
画素数を増大させる場合、入力バッファメモリ３からのデータの読み出しを画素数変換後の出力画像信号のサンプル周期Ｔ’で行い、その読み出したデータを画素数変換回路４に入力し同じく出力画像信号のサンプル周期Ｔ’で処理する。これにより、図２に示すように入力画像信号１ライン分の時間で出力画像信号１ライン分の処理が可能となるので、入力バッファメモリ３には１ライン分のバッファメモリを使用することができる。この効果については詳細に後述する。
【００４２】
画素数変換回路４の出力データは、出力バッファメモリ５に取り込まれ、順次読み出される。この時の動作は書き込み・読み出しともに出力画像信号のサンプル周期Ｔ’で行う。
【００４３】
その後画像データは、Ｄ／Ａ変換器６で出力画像信号のサンプル周期Ｔ’で再びアナログ信号にＤ／Ａ変換され、出力端子９より画素数及びサンプル周期を変換された画像信号を得ることができる。
【００４４】
上記入力画像信号のピクセルレート周期Ｔ及び出力画像信号のサンプル周期Ｔ’についてさらに詳細に説明する。
【００４５】
一般に、上記周期Ｔは入力する信号のモニタの解像度に、また上記周期Ｔ’は出力したいモニタの解像度に依存し、例えばＶＧＡの入力をＸＧＡ出力にしようとする場合にはＶＥＳＡ（Video Electronics Standard Associate）の規格では、上記周期Ｔは約３９．７ｎｓ（＝１／２５．１７５ＭＨｚ）、上記周期Ｔ’は約１５．４ｎｓ（＝１／６５．０００ＭＨｚ）となる。但し、これらの周期はブランキング期間が含まれたものであることから理論的にはもう少し長い周期（低いクロック）での処理が可能であり、垂直周波数が入出力で一定であるとすれば、（１フレームの入力画素数）×Ｔ≧（１フレームの入力画素数）×Ｔ’を満たすようにＴ、Ｔ’を決めればよい。
【００４６】
入力バッファコントローラ７は、入力バッファメモリ３への書き込みは上記周期Ｔで、また読み出しは上記周期Ｔ’で行われ、入力バッファメモリ３への画像信号のデータの読み書きで時間軸変換を行う。
【００４７】
以上説明したように、実施の形態１に係る画素数変換装置は、第１の周期Ｔに同期して画像信号を記憶し、第１の周期Ｔと異なる第２の周期Ｔ’に同期して画像信号を読み出す入力バッファメモリ３と、第２の周期Ｔ’に同期して入力バッファメモリ３から読み出された出力に対して画素数の異なる画像信号を生成する画素数変換回路４と、画素数変換回路４からの画像信号出力を第２の周期Ｔ’に同期して記憶し読み出す出力バッファメモリ５と、第２の周期Ｔ’に同期して出力バッファメモリ５から読み出された出力をディジタル信号からアナログ信号に変換するＤ／Ａ変換器６とを備えて構成したので、入力バッファメモリ３でサンプル周期を変換することにより画素数増大時の画素数変換処理を出力サンプル周期で行うことが可能となり、入力バッファメモリの小容量化がはかれる。
【００４８】
すなわち、実施の形態１では入力バッファメモリ３に画像信号のデータを書き込むためのクロックＣＬＫと入力バッファメモリ３からデータを読み出すためのクロックＣＬＫの値を変えることにより、画素数を増大させるときの１ライン分のデータの処理時間を早くしている。例えば、第１の周期Ｔ＝３９．７ｎｓ（２５．１７５ＭＨｚ）を第２の周期Ｔ’＝１５．４ｎｓ（６５ＭＨｚ）に変えている。このようにして、画素数が増大して処理に要する時間が必要になっても入力バッファメモリ３からデータを読み出すためのクロックＣＬＫを周期Ｔ’に変えることで、データの読み出し、画素数変換のために要する時間を早くすることができ、周期ＴのクロックＣＬＫで処理する場合にくらべ処理時間を短縮することができる。１Ｈ期間中に画素数変換の処理を終わらすことができものとすれば、次のデータを蓄えるためのメモリの容量は１ライン分の画素データを蓄えられるラインメモリでよいことになる。したがって、従来の装置に比較してメモリの容量を減らすことができる。
【００４９】
また、従来の画素数変換装置のハード的構成を変更することなく実施できるためコスト上昇を招くことはない。
【００５０】
実施の形態２．
図３はこの発明の実施の形態２に係る画素数変換装置のブロック図である。なお、実施の形態２である画素数変換装置の説明にあたり図１に示す画素数変換装置と同一構成部分には同一符号を付して重複部分の説明を省略する。
【００５１】
実施の形態２に係る画素数変換装置は、実施の形態１の画素数増大動作に加えて画素数の縮小にも対応するため、画素数変換回路４及びその前段と後段にある入力バッファメモリ３及び出力バッファメモリ５の動作周期を切り換えることができるようにしたものである。
【００５２】
図において、１は画像信号入力端子、２はＡ／Ｄ変換器、３は入力バッファメモリ、４は画素数変換回路、５は出力バッファメモリ、６はＤ／Ａ変換器、７は入力バッファコントローラ、８は出力バッファコントローラ、９は画像信号出力端子、１０は入力画像信号の水平同期信号からピクセルレート周期Ｔ（周期１）を発生するＰＬＬ回路、１１は入力画像信号の水平同期信号入力端子、１２は出力画像信号のサンプル周期Ｔ’（周期２）入力端子、１３は画素数の増大縮小の切換信号を入力する切換信号入力端子、１４は切換信号により周期１と周期２を切り替える入力端子切換スイッチである。
【００５３】
以上の構成において、画素数を増大するか縮小するかにより、切換信号入力端子１３に切換信号を入力して入力端子切換スイッチ１４を切換え、入力バッファメモリ３の読み出し周期、画素数変換回路４の動作周期、出力バッファメモリ５の書き込み周期を切り換えることができるようにする。
【００５４】
画素数増大時は実施の形態１と同様な動作を行い、画素縮小時は従来例と同様に動作するため入力バッファメモリ３に小容量のラインメモリを使用して画素数の増大縮小が可能となる。
【００５５】
以上説明したように、実施の形態２に係る画素数変換装置は、画素数の増大縮小の切換信号を入力する切換信号入力端子１３、周期Ｔと周期Ｔ’を切り替える入力端子切換スイッチ１４を設け、画素数を増大するか縮小するかによって画素数変換装置の動作周期を切り換えられるようにしたので、小容量の入力バッファを持つ画素数変換装置１台で画素数の増大あるいは縮小のいずれかの処理が可能になる。
【００５６】
実施の形態３．
図４はこの発明の実施の形態１に係る画素数変換装置の構成を示すブロック図である。なお、実施の形態３である画素数変換装置の説明にあたり図１及び図３に示す画素数変換装置と同一構成部分には同一符号を付し、添字の異なる同一符号は同種類の部品を用いていることを表す。
【００５７】
実施の形態３に係る画素数変換装置は、複数入力の画素数変換時には時分割して入力し、充分速い動作速度で画素数変換処理させるものである。
【００５８】
図において、１ａ〜１ｎはそれぞれ異なる画像信号が入力される画像信号入力端子、２ａ〜２ｎはＡ／Ｄ変換器、３ａ〜３ｎは入力バッファメモリ、４は画素数変換回路、５ａ〜５ｎは出力バッファメモリ、６ａ〜６ｎはＤ／Ａ変換器、７は入力バッファコントローラ、８は出力バッファコントローラ、９ａ〜９ｎは画像信号出力端子、１０は入力画像信号の水平同期信号からピクセルレート周期Ｔ（周期１）を発生するＰＬＬ回路、１１は入力画像信号の水平同期信号入力端子、１２は出力画像信号のサンプル周期Ｔ’（周期２）入力端子、１５はｎチャンネルある入力から１つを選択するマルチプレクサ（第１の切換手段）、１６は１つの入力をｎチャンネルのうちの１つに出力するデマルチプレクサ（第２の切換手段）、１７はマルチプレクサ１５，デマルチプレクサ１６を制御するマルチプレクサ選択信号入力端子、１８は画素数変換回路４の処理に必要な時間に等しいディレイを与えるディレイ回路、１９は周期Ｔ”（周期３）を入力する周期３信号入力端子である。
【００５９】
上記周期Ｔ”（周期３）は、各チャンネルに入力される画像信号の周期Ｔａ〜Ｔｎや画像信号出力端子９ａ〜９ｎから出力される画像信号の周期Ｔａ’〜Ｔｎ’よりも十分に短い周期である。
【００６０】
各周期Ｔ、Ｔ’、Ｔ”は、各入力端子１１，１２，１９から直接入力しても、別回路により生成してもよい。実施の形態３では、一般的には入力信号のＣＬＫにあたる周期Ｔは映像信号と共に伝送されないことを考慮してＰＬＬ回路１０で発生させる。周期Ｔ’は各チャンネルの画素数変換時分割処理を実行するのに充分な時間であればよくＸＴＡＬやＶＣＯ等の固定周期の発振器からの入力を用いる。周期Ｔ”は表示デバイスに依存するため装置の仕様によるが、周期Ｔあるいは周期Ｔ’と同様の方法をとることができ、また外部入力としてもよい。
【００６１】
また、マルチプレクサ選択信号入力端子１７に入力されるチャネル選択信号は、画像信号入力端子１ａ〜１ｎに入力される入力信号をどの表示デバイスに表示するかを選択し切り替える信号で、上記周期Ｔ、Ｔ’、Ｔ”の場合と同様に別回路を内部に持つ態様でも、外部の信号を入力するものでもよい。
【００６２】
上記マルチプレクサ１５は、チャネル選択信号に従って画素数変換回路４で処理する信号を切り替えるものである。
【００６３】
上記デマルチプレクサ１６は、ディレイ回路１８により画素数変換回路４の処理に相当する時間分遅延されたチャネル選択信号に従って画素数変換後の信号を表示するデバイスを切り替えるものである。
【００６４】
実施の形態３に係る画素数変換装置では、実施の形態２の画素数変換装置において、画素数変換回路４を充分に短い周期で動作させた上でｎチャンネル分（ｎは２以上の整数）の画像信号入力を切り換えて時分割して画素数変換を実行することにより、複数チャンネルの画像信号を処理できるようにしたものである。
【００６５】
複数チャンネルの画像信号として、例えば２画面表示が挙げられる。複数チャンネルの画像信号における画像変換は、表示デバイスの解像度よりも指定された表示サイズ仕様によって実行される。水平方向に２画面表示させたい場合、２画面入力する両方の入力画像全体の画素数を水平方向に１／２する必要がある。これを実現するために、各チャンネル入力に対して画素数変換を行う画素数変換回路を複数用意してもよいが、実施の形態３では、１つの画素数変換回路４の動作周波数を充分に高くすることにより各チャンネルの画素数変換を時分割処理している。
【００６６】
図４に示す回路を用いると、例えば以下(1)(2)のようなことが可能になる。
【００６７】
(1)複数の映像信号を入力し、それをひとつのモニタ（表示デバイス）に映し出すことができる。この場合、図４に示す回路に入力された複数の映像信号をひとつの表示デバイスに映し出す場合に、それぞれの映像信号がモニタ上で表示される位置は、出力バッファコントローラ８によりアドレス指定することにより自由に決めることができる。
【００６８】
(2)入力された複数の映像信号を、複数の表示デバイスに出力することができる。
【００６９】
以下、上述のように構成された画素数変換装置の動作を説明する。
【００７０】
１つの画面に複数チャンネルの映像を表示する場合には、解像度の異なるものや解像度は同じでも表示サイズが違うものを表示することがある。例えば、ＰＣ画面にＮＴＳＣ子画面を表示させたり、画面を複数に分割して（例えば、４分割、９分割など）それぞれの画面に異なる映像を表示させたりする場合がある。
【００７１】
このような場合において、画像信号入力端子１ａ〜１ｎには、上記それぞれの画像信号が入力され、各チャンネル毎にＡ／Ｄ変換され、一旦入力バッファメモリ３ａ〜３ｎに取り込まれる。
【００７２】
入力バッファメモリ３ａ〜３ｎからの読み出し、画素数変換回路４での処理及び出力バッファメモリ５ａ〜５ｎへの書き込みは、各チャンネルに入力される画像信号の周期Ｔａ〜Ｔｎや画像信号出力端子９ａ〜９ｎから出力される画像信号の周期Ｔａ’〜Ｔｎ’よりも十分に短い周期Ｔ”（周期３）で動作させる。このときの様子を図５に示す。
【００７３】
図５は時分割した画素数変換処理の方法を示す概念図である。
【００７４】
入力バッファメモリ３ａ〜３ｎに保持されている画像信号データは、時分割されてチャンネル選択信号端子１７から入力される信号に従ってマルチプレクサ１５により切り替えて順次画素数変換回路４に入力され、画素数変換回路４では画素数変換処理して同様にチャンネル選択信号に従ってマルチプレクサ１６により画素数変換回路４の出力を切り替えて出力バッファメモリ５ａ〜５ｎに書き込む。このとき、各チャンネルをフレーム単位で処理するものとすれば、全てのチャンネルを処理するのにかかる時間であるΣＫｘ・Τ”が各チャンネルのフレーム周期のどれよりも短い必要がある。
【００７５】
出力バッファメモリ５ａ〜５ｎから映像信号出力端子９ａ〜９ｎへの出力は、各出力チャンネルの要求にあったサンプル周期Ｔａ’〜Ｔｎ’で行うことができることから、１つの画素数変換回路４で解像度や映像ソースの異なる複数入力に対する画素数変換処理がリアルタイムに実行できる。１つの表示デバイスに複数画面を表示する場合には、サンプル周期Ｔａ’〜Ｔｎ’は上記１つの表示デバイスに対応した周期で、共通のただ１つの値となる。また、入力映像（共通でも複数でもよい）を複数の異なる解像度のディスプレイに表示する場合には、周期Ｔ’はその表示デバイスにより異なることからそれぞれのディスプレイに対応した周期となっており図５には周期Ｔａ’〜Ｔｎ’と表記としている。
【００７６】
画素数変換処理を実行するチャンネルの選択はチャンネル選択信号によりマルチプレクサ１５，デマルチプレクサ１６で行う。実施の形態３では、入力信号とその入力された信号が出力される出力表示デバイスが１対１に対応している場合の例であり、ある一定周期内で各チャンネルの１フレーム分のデータを処理することになる。また、マルチプレクサ１５とデマルチプレクサ１６でそれぞれ独立のチャンネル選択信号を与えるようにすれば、１チャンネルの入力信号を複数のディスプレイに表示する、など自由度の高い表示が可能になる。
【００７７】
また、画素数変換装置から出力される複数の映像信号は、出力バッファコントローラ８により出力先、出力位置が制御されている。
【００７８】
以上説明したように、実施の形態３に係る画素数変換装置は、ｎチャンネルある入力から１つを選択するマルチプレクサ１５、１つの入力をｎチャンネルのうちの１つに出力するデマルチプレクサ１６、マルチプレクサ１５，デマルチプレクサ１６を制御するマルチプレクサ選択信号入力端子１７、ディレイ回路１８、周期Ｔ”（周期３）を入力する周期３信号入力端子１９を備え、各チャンネルの画素数変換を時分割処理するように構成したので、複数の入力画像信号を切り換えることができ、複数入力の画素数変換処理を１つの画素数変換装置で実行することができる。
【００７９】
実施の形態４．
図６はこの発明の実施の形態４に係る画素数変換装置のブロック図である。なお、実施の形態４である画素数変換装置の説明にあたり図１及び図３に示す画素数変換装置と同一構成部分には同一符号を付して重複部分の説明を省略する。
【００８０】
実施の形態４に係る画素数変換装置は、前記実施の形態２において画像信号の画素数の増大あるいは縮小を実行する際、入力バッファメモリ３への書き込みアドレスあるいは読み出しアドレスを制御することによって、入力画像の画素数の部分的な増大、あるいは縮小を可能にしたものである。
【００８１】
図において、１は画像信号入力端子、２はＡ／Ｄ変換器、３は入力バッファメモリ、４は画素数変換回路、５は出力バッファメモリ、６はＤ／Ａ変換器、７は入力バッファコントローラ、８は出力バッファコントローラ、９は画像信号出力端子、１０は入力画像信号の水平同期信号からピクセルレート周期Ｔ（周期１）を発生するＰＬＬ回路、１１は入力画像信号の水平同期信号入力端子、１２は出力画像信号のサンプル周期Ｔ’（周期２）入力端子、１３は画素数の増大縮小の切換信号を入力する切換信号入力端子、１４は切換信号により周期１と周期２を切り替える入力端子切換スイッチ、２０は入力バッファコントローラ７に設置した入力バッファメモリのアドレス制御回路である。
【００８２】
上記アドレス制御回路２０は、画像信号の画素数の増大あるいは縮小を実行する際、入力バッファメモリ３への書き込みアドレスあるいは読み出しアドレスを制御するものである。実施の形態４では、入力バッファメモリ３のアドレス制御を行っているが、同様のアドレス制御回路を出力バッファコントローラ８に設置することによって、入力バッファメモリ３及び出力バッファメモリ４それぞれの書き込み、読み出しアドレス、画素数変換回路４での処理する画素数あるいは変換率を指定できるようにしてもよい。
【００８３】
以上の構成において、通常は前記実施の形態２のように１フレーム分の画像信号全てについて画素数変換を行うが、アドレス制御回路２０により入力バッファメモリ３への書き込み、あるいは読み出し時にアクセスするアドレスを制御することによって画像信号の一部分のみを画素数変換処理することができる。これにより、例えば入力画像の部分的な増大、あるいは縮小が可能となる。
【００８４】
図７は部分拡大・縮小の例を説明するための図である。図７左上の入力信号のイメージは、アドレス制御回路２０により入力バッファメモリ３への書き込み、あるいは読み出し時にアクセスするアドレスを制御することによって図に示すように、任意の位置に部分拡大・縮小して表示できる。
【００８５】
入力バッファメモリ３及び出力バッファメモリ４それぞれの書き込み、読み出しアドレス、画素数変換回路４で処理する画素数あるいは変換率を指定できる。このような部分拡大・縮小処理を行う場合も、基本的には前記各実施の形態で説明したようなフルサイズ処理と同様であり、入出力バッファメモリの開始アドレス指定に所望のオフセットをする、あるいはアクセスサイズを変更する点が異なる。ここで、ある１つの入力信号の部分拡大・縮小を行い、その親画面及び子画面共にリアルタイムで処理を行うには、前記実施の形態３との組み合わせが必要になる。
【００８６】
以上説明したように、実施の形態４に係る画素数変換装置は、入力バッファコントローラ７にアドレス制御回路２０を設置しアドレスを制御を可能にしたので、画像信号データを部分的に入力することができ、入力画像信号の部分的な拡大、縮小ができる。
【００８７】
なお、上記各実施の形態に係る画素数変換装置を、例えばワイドアスペクトテレビジョン受像機の画素数変換装置に適用することができるが、映像信号の画素数を変換して表示するための画素数変換装置であればどのような映像装置にも適用できることは言うまでもない。
【００８８】
また、上記画素数変換装置を構成する例えばバッファメモリ、ラインメモリ等の種類、数、接続状態などは前述した各実施の形態に限られないことは言うまでもない。
【００８９】
【発明の効果】
本発明に従い、
画像信号の画素数を増大縮小する画素数変換装置を、
入力画像信号の水平同期信号から第１の周期となるサンプル周波数を発生する手段と、
前記第１の周期に同期して前記入力画像信号をアナログ信号からディジタル信号に変換して第１のディジタル画像信号を出力するＡ／Ｄ変換手段と、
前記第１のディジタル画像信号を記憶する第１のメモリと、
前記第１のディジタル画像信号を前記第１のメモリに順次記憶させ、前記第１のメモリから前記第１のディジタル画像信号を読み出す第１のメモリ制御手段と、
前記第１のメモリから読み出された前記第１のディジタル画像信号をもとに画素数の異なる第２のディジタル画像信号を生成する画素数変換手段と、
前記画素数変換手段で生成された前記第２のディジタル画像信号を記憶する第２のメモリと、
前記画素数変換手段からの前記第２のディジタル画像信号を前記第２のメモリに順次記憶させ、前記第１の周期よりも短い第２の周期で前記第２のメモリから前記第２のディジタル画像信号を読み出す第２のメモリ制御手段と、
前記第２のメモリから読み出された前記第２のディジタル画像信号をアナログ信号に変換するＤ／Ａ変換手段とを備え、
少なくとも前記画素数を増大する場合に、前記第１のメモリ制御手段が前記第１のメモリからの読み出しを前記第２の周期で行わせ、前記第２のメモリ制御手段が前記第２の記憶動作を前記第２の周期で行わせ、前記画素数変換手段が前記第２の周期で動作するように構成した場合には、
少なくとも画素数の増大の際に
第１のメモリでサンプル周期を変換することにより画素数増大時の画素数変換処理を出力サンプル周期（第２の周期）で行うことが可能となり、メモリの小容量化が実現できる効果が得られる。
【００９０】
ここで、前記第１のメモリ、前記第２のメモリ及び前記画素数変換手段に供給する周期を切換える切換え手段をさらに備え、
前記画素数を増大する場合に、前記第１のメモリ制御手段が前記第１のメモリからの読み出しを前記第２の周期で行わせ、前記第２のメモリ制御手段が前記第２の記憶動作を前記第２の周期で行わせ、前記画素数変換手段が前記第２の周期で動作し、
前記画素数を縮小する場合に、前記第１のメモリ制御手段が前記第１のメモリからの読み出しを前記第１の周期で行わせ、前記第２のメモリ制御手段が前記第２の記憶動作を前記第１の周期で行わせ、前記画素数変換手段が前記第１の周期で動作する
ように構成した場合には、
小容量の入力バッファメモリを持つ画素数変換装置１台で画素数の増大あるいは縮小のいずれかの処理が可能になる効果が得られる。
【００９１】
本発明に従い、
画像信号の画素数を増大縮小する画素数変換装置を、
複数の入力画像信号の水平同期信号から第１の周期となるサンプル周波数を発生する手段と、
前記第１の周期に同期して前記複数の入力画像信号をそれぞれアナログ信号からディジタル信号に変換して複数の第１のディジタル画像信号を出力する複数のＡ／Ｄ変換手段と、
前記複数の第１のディジタル画像信号をそれぞれ記憶する複数の第１のメモリと、
前記複数の第１のディジタル画像信号をそれぞれ前記複数の第１のメモリに順次記憶させ、前記複数の第１のメモリから前記複数の第１のディジタル画像信号を読み出す第１のメモリ制御手段と、
前記複数の第１のメモリから読み出された前記複数の第１のディジタル画像信号を順次選択するマルチプレクサと、
前記マルチプレクサにより順次選択される複数の前記第１のディジタル画像信号をもとに画素数の異なる複数の第２のディジタル画像信号を順次生成する画素数変換手段と、
前記画素数変換手段で順次生成された前記複数の第２のディジタル画像信号の各々を複数のチャネルのうちの一つに出力するデマルチプレクサと、
前記デマルチプレクサからの前記複数のチャネルの前記複数の第２のディジタル画像信号をそれぞれ記憶する複数の第２のメモリと、
前記デマルチプレクサからの前記複数の第２のディジタル画像信号をそれぞれ前記複数の第２のメモリに順次記憶させ、前記第１の周期よりも短い第２の周期で前記第２のディジタル画像信号を前記複数の第２のメモリから読み出す第２のメモリ制御手段と、
前記複数の第２のメモリから読み出された前記複数の第２のディジタル画像信号をアナログ信号に変換する複数のＤ／Ａ変換手段と
を備えるように構成した場合には、
画素数変換装置１台で複数チャンネルの画像信号の画素数変換処理が可能になる効果が得られる。
【００９２】
なお、第２のメモリから読み出される複数の映像信号の出力先及び表示位置を制御する制御手段を備える構成とすれば、入力された複数の映像信号をひとつの表示デバイスに映し出す場合に、それぞれの映像信号がモニタ上で表示される位置を、自由に決めることができる効果が得られる。
【００９３】
また、第１のメモリに記憶するデータのアドレスを制御するアドレス制御手段を備え、アドレス制御手段によりアドレスを制御して入力画像信号の画素数の部分的な縮小あるいは増大を行う構成とすれば、画像信号データを部分的に入力することができ、入力画像信号の部分的な拡大、縮小ができる効果が得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１である画素数変換装置の構成を示すブロック図である。
【図２】 この発明の実施の形態１である画素数変換装置の処理時間を説明するための図である。
【図３】 この発明の実施の形態２である画素数変換装置の構成を示すブロック図である。
【図４】 この発明の実施の形態３である画素数変換装置の構成を示すブロック図である。
【図５】 この発明の実施の形態３である画素数変換装置の時分割した画素数変換処理方法を説明するための図である。
【図６】 この発明の実施の形態４である画素数変換装置の構成を示すブロック図である。
【図７】 この発明の実施の形態４である画素数変換装置の部分拡大・縮小の例を説明するための図である。
【図８】 従来の画素数変換装置の構成を示すブロック図である。
【図９】 従来の画素数変換装置の画素数変換回路の構成を示すブロック図である。
【図１０】 従来の画素数変換装置の動作を示すタイミングチャートである。
【図１１】 従来の画素数変換装置の処理時間を説明するための図である。
【符号の説明】
１ 画像信号入力端子、 ２ Ａ／Ｄ変換器、 ３ 入力バッファメモリ（第１のメモリ）、 ４ 画素数変換回路（画素数変換手段）、 ５ 出力バッファメモリ（第２のメモリ）、 ６ Ｄ／Ａ変換器、 ７ 入力バッファコントローラ、 ８ 出力バッファコントローラ、 ９ 画像信号出力端子、 １０ ＰＬＬ回路、 １１ 水平同期信号入力端子、 １２ 周期Ｔ’（周期２）入力端子、 １３ 切換信号入力端子、 １４ 入力端子切換スイッチ、 １５ マルチプレクサ、１６ デマルチプレクサ、 ２０ アドレス制御回路。
Claims (4)
- 画像信号の画素数を増大縮小する画素数変換装置において、
入力画像信号の水平同期信号から第１の周期となるサンプル周波数を発生する手段と、
前記第１の周期に同期して前記入力画像信号をアナログ信号からディジタル信号に変換して第１のディジタル画像信号を出力するＡ／Ｄ変換手段と、
前記第１のディジタル画像信号を記憶する第１のメモリと、
前記第１のディジタル画像信号を前記第１のメモリに順次記憶させ、前記第１のメモリから前記第１のディジタル画像信号を読み出す第１のメモリ制御手段と、
前記第１のメモリから読み出された前記第１のディジタル画像信号をもとに画素数の異なる第２のディジタル画像信号を生成する画素数変換手段と、
前記画素数変換手段で生成された前記第２のディジタル画像信号を記憶する第２のメモリと、
前記画素数変換手段からの前記第２のディジタル画像信号を前記第２のメモリに順次記憶させ、前記第１の周期よりも短い第２の周期で前記第２のメモリから前記第２のディジタル画像信号を読み出す第２のメモリ制御手段と、
前記第２のメモリから読み出された前記第２のディジタル画像信号をアナログ信号に変換するＤ／Ａ変換手段と
を備え、
少なくとも前記画素数を増大する場合に、前記第１のメモリ制御手段が前記第１のメモリからの読み出しを前記第２の周期で行わせ、前記第２のメモリ制御手段が前記第２の記憶動作を前記第２の周期で行わせ、前記画素数変換手段が前記第２の周期で動作し、
前記第２のメモリ制御手段は、前記第２のメモリに対する書き込みあるいは読み出しのアドレスを指定することにより画素数の増大又は縮小を行う領域を任意に変更する
ことを特徴とする画素数変換装置。 - 画像信号の画素数を増大縮小する画素数変換装置において、
入力画像信号の水平同期信号から第１の周期となるサンプル周波数を発生する手段と、
前記第１の周期に同期して前記入力画像信号をアナログ信号からディジタル信号に変換して第１のディジタル画像信号を出力するＡ／Ｄ変換手段と、
前記第１のディジタル画像信号を記憶する第１のメモリと、
前記第１のディジタル画像信号を前記第１のメモリに順次記憶させ、前記第１のメモリから前記第１のディジタル画像信号を読み出す第１のメモリ制御手段と、
前記第１のメモリから読み出された前記第１のディジタル画像信号をもとに画素数の異なる第２のディジタル画像信号を生成する画素数変換手段と、
前記画素数変換手段で生成された前記第２のディジタル画像信号を記憶する第２のメモリと、
前記画素数変換手段からの前記第２のディジタル画像信号を前記第２のメモリに順次記憶させ、前記第１の周期よりも短い第２の周期で前記第２のメモリから前記第２のディジタル画像信号を読み出す第２のメモリ制御手段と、
前記第２のメモリから読み出された前記第２のディジタル画像信号をアナログ信号に変換するＤ／Ａ変換手段と、
前記第１のメモリ、前記第２のメモリ及び前記画素数変換手段に供給する周期を切換える切換え手段とを備え、
前記画素数を増大する場合に、前記第１のメモリ制御手段が前記第１のメモリからの読み出しを前記第２の周期で行わせ、前記第２のメモリ制御手段が前記第２の記憶動作を前記第２の周期で行わせ、前記画素数変換手段が前記第２の周期で動作し、
前記画素数を縮小する場合に、前記第１のメモリ制御手段が前記第１のメモリからの読み出しを前記第１の周期で行わせ、前記第２のメモリ制御手段が前記第２の記憶動作を前記第１の周期で行わせ、前記画素数変換手段が前記第１の周期で動作する
ように構成したことを特徴とする画素数変換装置。 - 画像信号の画素数を増大縮小する画素数変換装置において、
複数の入力画像信号の水平同期信号から第１の周期となるサンプル周波数を発生する手段と、
前記第１の周期に同期して前記複数の入力画像信号をそれぞれアナログ信号からディジタル信号に変換して複数の第１のディジタル画像信号を出力する複数のＡ／Ｄ変換手段と、
前記複数の第１のディジタル画像信号をそれぞれ記憶する複数の第１のメモリと、
前記複数の第１のディジタル画像信号をそれぞれ前記複数の第１のメモリに順次記憶させ、前記複数の第１のメモリから前記複数の第１のディジタル画像信号を読み出す第１のメモリ制御手段と、
前記複数の第１のメモリから読み出された前記複数の第１のディジタル画像信号を順次選択するマルチプレクサと、
前記マルチプレクサにより順次選択される複数の前記第１のディジタル画像信号をもとに画素数の異なる複数の第２のディジタル画像信号を順次生成する画素数変換手段と、
前記画素数変換手段で順次生成された前記複数の第２のディジタル画像信号の各々を複数のチャネルのうちの一つに出力するデマルチプレクサと、
前記デマルチプレクサからの前記複数のチャネルの前記複数の第２のディジタル画像信号をそれぞれ記憶する複数の第２のメモリと、
前記デマルチプレクサからの前記複数の第２のディジタル画像信号をそれぞれ前記複数の第２のメモリに順次記憶させ、前記第１の周期よりも短い第２の周期で前記第２のディジタル画像信号を前記複数の第２のメモリから読み出す第２のメモリ制御手段と、
前記複数の第２のメモリから読み出された前記複数の第２のディジタル画像信号をアナログ信号に変換する複数のＤ／Ａ変換手段とを備え、
前記第２のメモリ制御手段は、前記第２のメモリに対する書き込みあるいは読み出しのアドレスを指定することにより画素数の増大又は縮小を行う領域を任意に変更する
ことを特徴とする画素数変換装置。 - 前記第１のメモリ制御手段は、前記第１のメモリに対する書き込みあるいは読み出しのアドレスを指定することにより画素数の増大又は縮小を行う領域を任意に変更する請求項２に記載の画素数変換装置。
Priority Applications (1)
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| JP09232997A JP3883248B2 (ja) | 1997-04-10 | 1997-04-10 | 画素数変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09232997A JP3883248B2 (ja) | 1997-04-10 | 1997-04-10 | 画素数変換装置 |
Publications (2)
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| JPH10282943A JPH10282943A (ja) | 1998-10-23 |
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Family Applications (1)
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| JP (1) | JP3883248B2 (ja) |
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1997
- 1997-04-10 JP JP09232997A patent/JP3883248B2/ja not_active Expired - Lifetime
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|---|---|
| JPH10282943A (ja) | 1998-10-23 |
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