JPH11341351A - 映像拡大縮小回路 - Google Patents
映像拡大縮小回路Info
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- JPH11341351A JPH11341351A JP10147236A JP14723698A JPH11341351A JP H11341351 A JPH11341351 A JP H11341351A JP 10147236 A JP10147236 A JP 10147236A JP 14723698 A JP14723698 A JP 14723698A JP H11341351 A JPH11341351 A JP H11341351A
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- 230000015654 memory Effects 0.000 claims abstract description 48
- 238000005070 sampling Methods 0.000 claims abstract description 21
- 238000006243 chemical reaction Methods 0.000 abstract description 11
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000011946 reduction process Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
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- 230000004044 response Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
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Abstract
(57)【要約】
【課題】 元の画像の画質を損なうことなく解像度を変
換する。 【解決手段】 サンプリングクロック発生回路５１は、
入力映像信号Ｖｉｎの１ラインが標準画素数でサンプリ
ングされるように、信号Ｖｉｎの水平走査周波数に応じ
てＡ／Ｄ変換器２のサンプリングクロックＣＬＫの周波
数を変化させる。リードアドレス発生回路５３は、拡大
縮小後の垂直方向のアドレスを求め、このアドレスに最
も近いラインと次に近いライン中の各画素データをメモ
リ３ａ，３ｂから読み出す。補間演算回路４は、読み出
された２つの画素データを基に線形補間演算を行い、変
換後の画素データを求める。
換する。 【解決手段】 サンプリングクロック発生回路５１は、
入力映像信号Ｖｉｎの１ラインが標準画素数でサンプリ
ングされるように、信号Ｖｉｎの水平走査周波数に応じ
てＡ／Ｄ変換器２のサンプリングクロックＣＬＫの周波
数を変化させる。リードアドレス発生回路５３は、拡大
縮小後の垂直方向のアドレスを求め、このアドレスに最
も近いラインと次に近いライン中の各画素データをメモ
リ３ａ，３ｂから読み出す。補間演算回路４は、読み出
された２つの画素データを基に線形補間演算を行い、変
換後の画素データを求める。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば投射型表示
装置等の画像処理装置において、所定の標準画素数と異
なる入力映像信号に対して標準画素数に合致するように
拡大縮小処理を行う映像拡大縮小回路に関するものであ
る。
装置等の画像処理装置において、所定の標準画素数と異
なる入力映像信号に対して標準画素数に合致するように
拡大縮小処理を行う映像拡大縮小回路に関するものであ
る。
【０００２】
【従来の技術】従来より、コンピュータの画像やビデオ
映像等をスクリーンに拡大投影する投射型表示装置が知
られている。この投射型表示装置に対して入力映像信号
を生成する市販のコンピュータの解像度はまちまちであ
り、例えばＸＧＡ（eXtended Graphics Array ）では解
像度が１０２４×７６８画素、ＳＶＧＡ（Super VideoG
raphics Array）では８００×６００画素、ＶＧＡ（Vid
eo Graphics Array）では６４０×４８０画素となって
いる。したがって、例えばＶＧＡ用の投射型表示装置に
ＳＶＧＡ信号を入力して投射する場合には、解像度を６
４０×４８０画素に変換して表示する必要がある。
映像等をスクリーンに拡大投影する投射型表示装置が知
られている。この投射型表示装置に対して入力映像信号
を生成する市販のコンピュータの解像度はまちまちであ
り、例えばＸＧＡ（eXtended Graphics Array ）では解
像度が１０２４×７６８画素、ＳＶＧＡ（Super VideoG
raphics Array）では８００×６００画素、ＶＧＡ（Vid
eo Graphics Array）では６４０×４８０画素となって
いる。したがって、例えばＶＧＡ用の投射型表示装置に
ＳＶＧＡ信号を入力して投射する場合には、解像度を６
４０×４８０画素に変換して表示する必要がある。
【０００３】
【発明が解決しようとする課題】以上のように各種の入
力映像信号に対応するためには、解像度の変換を行う必
要がある。しかし、単純な間引きを行うと、１画素の太
さの横線等が完全に切り捨てられたり、文字の一部が欠
けてしまうといった画質の低下が起こるという問題点が
あった。本発明は、上記課題を解決するためになされた
もので、元の画像の画質を損なうことなく解像度を変換
することができる映像拡大縮小回路を提供することを目
的とする。
力映像信号に対応するためには、解像度の変換を行う必
要がある。しかし、単純な間引きを行うと、１画素の太
さの横線等が完全に切り捨てられたり、文字の一部が欠
けてしまうといった画質の低下が起こるという問題点が
あった。本発明は、上記課題を解決するためになされた
もので、元の画像の画質を損なうことなく解像度を変換
することができる映像拡大縮小回路を提供することを目
的とする。
【０００４】
【課題を解決するための手段】本発明は、請求項１に記
載のように、水平方向の画素数が所定の標準画素数と異
なる入力映像信号に対して標準画素数に合致するように
拡大縮小処理を行う映像拡大縮小回路であって、上記入
力映像信号を受けるローパスフィルタと、このローパス
フィルタの出力をサンプリングクロックに同期してディ
ジタル信号に変換するＡ／Ｄ変換器と、上記入力映像信
号の１ラインが上記標準画素数でサンプリングされるよ
うに、入力映像信号の水平走査周波数に応じて上記サン
プリングクロックの周波数を変化させる制御回路とを有
するものである。このように、入力映像信号の水平走査
周波数に応じてサンプリングクロックの周波数を変化さ
せることにより、水平方向の解像度変換を行うことがで
きる。また、請求項２に記載のように、垂直方向の画素
数が所定の標準画素数と異なる入力映像信号に対して標
準画素数に合致するように拡大縮小処理を行う映像拡大
縮小回路であって、ディジタル化された上記入力映像信
号を記憶する記憶回路と、垂直方向の拡大縮小率に基づ
いて拡大縮小後の垂直方向のアドレスを求め、このアド
レスに最も近いラインと次に近いライン中の各画素デー
タを記憶回路から読み出す制御回路と、記憶回路から読
み出された２つの画素データを基に線形補間演算を行
い、拡大縮小後の画素データを求める補間演算回路とを
有するものである。このように、垂直方向の拡大縮小率
に基づいて拡大縮小後の垂直方向のアドレスを求め、こ
のアドレスに最も近いラインと次に近いライン中の各画
素データを基に線形補間演算を行うことにより、垂直方
向の解像度変換を行うことができる。また、請求項３に
記載のように、上記記憶回路は、ディジタル化された上
記入力映像信号を１ラインごとに交互に記憶する２つの
メモリからなるものであり、上記制御回路は、上記２つ
の画素データを各メモリから同時に読み出すものであ
る。
載のように、水平方向の画素数が所定の標準画素数と異
なる入力映像信号に対して標準画素数に合致するように
拡大縮小処理を行う映像拡大縮小回路であって、上記入
力映像信号を受けるローパスフィルタと、このローパス
フィルタの出力をサンプリングクロックに同期してディ
ジタル信号に変換するＡ／Ｄ変換器と、上記入力映像信
号の１ラインが上記標準画素数でサンプリングされるよ
うに、入力映像信号の水平走査周波数に応じて上記サン
プリングクロックの周波数を変化させる制御回路とを有
するものである。このように、入力映像信号の水平走査
周波数に応じてサンプリングクロックの周波数を変化さ
せることにより、水平方向の解像度変換を行うことがで
きる。また、請求項２に記載のように、垂直方向の画素
数が所定の標準画素数と異なる入力映像信号に対して標
準画素数に合致するように拡大縮小処理を行う映像拡大
縮小回路であって、ディジタル化された上記入力映像信
号を記憶する記憶回路と、垂直方向の拡大縮小率に基づ
いて拡大縮小後の垂直方向のアドレスを求め、このアド
レスに最も近いラインと次に近いライン中の各画素デー
タを記憶回路から読み出す制御回路と、記憶回路から読
み出された２つの画素データを基に線形補間演算を行
い、拡大縮小後の画素データを求める補間演算回路とを
有するものである。このように、垂直方向の拡大縮小率
に基づいて拡大縮小後の垂直方向のアドレスを求め、こ
のアドレスに最も近いラインと次に近いライン中の各画
素データを基に線形補間演算を行うことにより、垂直方
向の解像度変換を行うことができる。また、請求項３に
記載のように、上記記憶回路は、ディジタル化された上
記入力映像信号を１ラインごとに交互に記憶する２つの
メモリからなるものであり、上記制御回路は、上記２つ
の画素データを各メモリから同時に読み出すものであ
る。
【０００５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の実施
の形態を示す投射型表示装置のブロック図である。本実
施の形態の投射型表示装置は、入力映像信号Ｖｉｎを受
けるローパスフィルタ（以下、ＬＰＦと略する）１と、
ＬＰＦ１の出力をサンプリングクロックＣＬＫに同期し
てディジタル信号に変換するＡ／Ｄ変換器２と、後述す
る液晶パネルに適した周波数、タイミングの映像信号を
生成するスキャン変換及び液晶パネルに適した解像度の
映像信号を生成する解像度変換を行うためのメモリ３
ａ，３ｂと、メモリ３ａ，３ｂから読み出された２つの
画素データを基に線形補間演算を行い、拡大縮小後の画
素データを求める補間演算回路４と、入力映像信号Ｖｉ
ｎの水平走査周波数に応じてサンプリングクロックＣＬ
Ｋの周波数を変化させると共に、垂直方向の拡大縮小率
に基づいて拡大縮小後の垂直方向のアドレスを求め、こ
のアドレスに最も近いラインと次に近いライン中の各画
素データをメモリ３ａ，３ｂから読み出す制御回路５
と、補間演算回路４から出力された映像データに輪郭強
調等のディジタル処理を施す信号処理回路６と、信号処
理回路６から出力された映像データをアナログ信号に変
換するＤ／Ａ変換器７と、Ｄ／Ａ変換器７から出力され
た映像信号を光情報に変換して図示しないスクリーン等
に投射する液晶プロジェクタ８とを有している。
て図面を参照して詳細に説明する。図１は本発明の実施
の形態を示す投射型表示装置のブロック図である。本実
施の形態の投射型表示装置は、入力映像信号Ｖｉｎを受
けるローパスフィルタ（以下、ＬＰＦと略する）１と、
ＬＰＦ１の出力をサンプリングクロックＣＬＫに同期し
てディジタル信号に変換するＡ／Ｄ変換器２と、後述す
る液晶パネルに適した周波数、タイミングの映像信号を
生成するスキャン変換及び液晶パネルに適した解像度の
映像信号を生成する解像度変換を行うためのメモリ３
ａ，３ｂと、メモリ３ａ，３ｂから読み出された２つの
画素データを基に線形補間演算を行い、拡大縮小後の画
素データを求める補間演算回路４と、入力映像信号Ｖｉ
ｎの水平走査周波数に応じてサンプリングクロックＣＬ
Ｋの周波数を変化させると共に、垂直方向の拡大縮小率
に基づいて拡大縮小後の垂直方向のアドレスを求め、こ
のアドレスに最も近いラインと次に近いライン中の各画
素データをメモリ３ａ，３ｂから読み出す制御回路５
と、補間演算回路４から出力された映像データに輪郭強
調等のディジタル処理を施す信号処理回路６と、信号処
理回路６から出力された映像データをアナログ信号に変
換するＤ／Ａ変換器７と、Ｄ／Ａ変換器７から出力され
た映像信号を光情報に変換して図示しないスクリーン等
に投射する液晶プロジェクタ８とを有している。
【０００６】補間演算回路４は、制御信号ＣＴＬに従っ
て、メモリ３ａ，３ｂから出力されたデータをそのまま
出力するかあるいは入れ替えるかを決定するスワップ回
路４１と、スワップ回路４１のＡ出力端子の出力値より
Ｂ出力端子の出力値を引く減算器４２と、減算器４２の
出力値に補間演算係数Ｋを掛ける乗算器４３と、乗算器
４３の出力値にスワップ回路４１のＢ出力端子の出力値
を加算する加算器４４とから構成されている。そして、
制御回路５は、サンプリングクロックＣＬＫを生成する
サンプリングクロック発生回路５１と、Ａ／Ｄ変換器２
から出力された映像データをメモリ３ａ，３ｂに書き込
むためのライトアドレス信号ＷＡを生成するライトアド
レス発生回路５２と、メモリ３ａ，３ｂから映像データ
を読み出すためのリードアドレス信号ＲＡ１，ＲＡ２、
制御信号ＣＴＬ、補間演算係数Ｋを生成するリードアド
レス発生回路５３とから構成されている。
て、メモリ３ａ，３ｂから出力されたデータをそのまま
出力するかあるいは入れ替えるかを決定するスワップ回
路４１と、スワップ回路４１のＡ出力端子の出力値より
Ｂ出力端子の出力値を引く減算器４２と、減算器４２の
出力値に補間演算係数Ｋを掛ける乗算器４３と、乗算器
４３の出力値にスワップ回路４１のＢ出力端子の出力値
を加算する加算器４４とから構成されている。そして、
制御回路５は、サンプリングクロックＣＬＫを生成する
サンプリングクロック発生回路５１と、Ａ／Ｄ変換器２
から出力された映像データをメモリ３ａ，３ｂに書き込
むためのライトアドレス信号ＷＡを生成するライトアド
レス発生回路５２と、メモリ３ａ，３ｂから映像データ
を読み出すためのリードアドレス信号ＲＡ１，ＲＡ２、
制御信号ＣＴＬ、補間演算係数Ｋを生成するリードアド
レス発生回路５３とから構成されている。
【０００７】次に、このような投射型表示装置の動作を
説明する。図示しないコンピュータから出力された入力
映像信号（アナログＲＧＢ信号）Ｖｉｎは、ＬＰＦ１を
通ってＡ／Ｄ変換器２に入力される。Ａ／Ｄ変換器２
は、サンプリングクロック発生回路５１から出力された
サンプリングクロックＣＬＫに同期して入力映像信号Ｖ
ｉｎをディジタル信号に変換する。
説明する。図示しないコンピュータから出力された入力
映像信号（アナログＲＧＢ信号）Ｖｉｎは、ＬＰＦ１を
通ってＡ／Ｄ変換器２に入力される。Ａ／Ｄ変換器２
は、サンプリングクロック発生回路５１から出力された
サンプリングクロックＣＬＫに同期して入力映像信号Ｖ
ｉｎをディジタル信号に変換する。
【０００８】このとき、水平方向の標準画素数、すなわ
ち液晶プロジェクタ８に用いられている液晶パネルの水
平画素数がＶＧＡ用の６４０画素で、入力映像信号Ｖｉ
ｎがＳＶＧＡ規格である場合、入力画素数がはみ出して
しまう。そこで、サンプリングクロック発生回路５１
は、入力映像信号Ｖｉｎの１水平ラインがその画素数に
関係なく上記標準画素数でサンプリングされるように、
入力映像信号Ｖｉｎの水平走査周波数に応じてサンプリ
ングクロックＣＬＫの周波数を変化させる。
ち液晶プロジェクタ８に用いられている液晶パネルの水
平画素数がＶＧＡ用の６４０画素で、入力映像信号Ｖｉ
ｎがＳＶＧＡ規格である場合、入力画素数がはみ出して
しまう。そこで、サンプリングクロック発生回路５１
は、入力映像信号Ｖｉｎの１水平ラインがその画素数に
関係なく上記標準画素数でサンプリングされるように、
入力映像信号Ｖｉｎの水平走査周波数に応じてサンプリ
ングクロックＣＬＫの周波数を変化させる。
【０００９】また、サンプリングクロックＣＬＫが映像
信号に同期していない場合、画面にはジッタが現れ、非
常に見づらい画面となる。そこで、サンプリングクロッ
ク発生回路５１は、入力映像信号Ｖｉｎの水平同期信号
をＰＬＬ回路（不図示）で分周してサンプリングクロッ
クＣＬＫを生成し、サンプリングクロックＣＬＫを映像
信号に同期させる。
信号に同期していない場合、画面にはジッタが現れ、非
常に見づらい画面となる。そこで、サンプリングクロッ
ク発生回路５１は、入力映像信号Ｖｉｎの水平同期信号
をＰＬＬ回路（不図示）で分周してサンプリングクロッ
クＣＬＫを生成し、サンプリングクロックＣＬＫを映像
信号に同期させる。
【００１０】以上のようにして、入力映像信号Ｖｉｎの
水平方向の解像度を標準画素数に合致するように変換す
ることができる。ただし、水平方向８００画素を６４０
画素でサンプリングするような元画像の解像度が高い場
合には、入力映像信号Ｖｉｎの画素を間引くことにな
る。そこで、本実施の形態では、Ａ／Ｄ変換器２の前段
にＬＰＦ１を設け、図２に示すように入力映像信号Ｖｉ
ｎの周波数をある程度落とすことにより、完全な間引き
現象を防ぐことができる。
水平方向の解像度を標準画素数に合致するように変換す
ることができる。ただし、水平方向８００画素を６４０
画素でサンプリングするような元画像の解像度が高い場
合には、入力映像信号Ｖｉｎの画素を間引くことにな
る。そこで、本実施の形態では、Ａ／Ｄ変換器２の前段
にＬＰＦ１を設け、図２に示すように入力映像信号Ｖｉ
ｎの周波数をある程度落とすことにより、完全な間引き
現象を防ぐことができる。
【００１１】次に、垂直方向の解像度変換について説明
する。垂直方向は時間的に連続した信号ではないので、
メモリ３ａ，３ｂと補間演算回路４によって線形補間を
行い、動画像にも対応できるようにリアルタイムでの演
算を可能にした。この線形補間演算のために、本実施の
形態では、メモリ３ａ，３ｂの２つのメモリを設け、こ
のメモリ３ａ，３ｂに対してライトアドレス発生回路５
２よりライトアドレス信号ＷＡを与えることにより、Ａ
／Ｄ変換器２から出力された映像データをメモリ３ａ，
３ｂに書き込む。
する。垂直方向は時間的に連続した信号ではないので、
メモリ３ａ，３ｂと補間演算回路４によって線形補間を
行い、動画像にも対応できるようにリアルタイムでの演
算を可能にした。この線形補間演算のために、本実施の
形態では、メモリ３ａ，３ｂの２つのメモリを設け、こ
のメモリ３ａ，３ｂに対してライトアドレス発生回路５
２よりライトアドレス信号ＷＡを与えることにより、Ａ
／Ｄ変換器２から出力された映像データをメモリ３ａ，
３ｂに書き込む。
【００１２】このとき、メモリ３ａ，３ｂには、ライト
アドレス信号ＷＡにより、映像データが１水平ラインご
とに交互に書き込まれる。例えば、最初の１ラインがメ
モリ３ａに書き込まれるとすれば、次のラインはメモリ
３ｂに書き込まれる。
アドレス信号ＷＡにより、映像データが１水平ラインご
とに交互に書き込まれる。例えば、最初の１ラインがメ
モリ３ａに書き込まれるとすれば、次のラインはメモリ
３ｂに書き込まれる。
【００１３】次いで、リードアドレス発生回路５３は、
次式のようなリードアドレスｙに基づくリードアドレス
信号ＲＡ１，ＲＡ２を生成する。 ｙ＝ａｎ＋ｂ ・・・（１） 式（１）において、ａは垂直方向の拡大縮小率であり、
垂直方向の標準画素数、すなわち液晶パネルの垂直画素
数をＭref 、入力映像信号Ｖｉｎの垂直画素数をＭとす
れば、ａ＝Ｍ／Ｍref である。この拡大縮小率ａは小数
点以下の値も取り得る。
次式のようなリードアドレスｙに基づくリードアドレス
信号ＲＡ１，ＲＡ２を生成する。 ｙ＝ａｎ＋ｂ ・・・（１） 式（１）において、ａは垂直方向の拡大縮小率であり、
垂直方向の標準画素数、すなわち液晶パネルの垂直画素
数をＭref 、入力映像信号Ｖｉｎの垂直画素数をＭとす
れば、ａ＝Ｍ／Ｍref である。この拡大縮小率ａは小数
点以下の値も取り得る。
【００１４】ｎは出力画素番号（解像度変換後の水平ラ
イン番号）であり、０，１，２・・・・，Ｍref −１の
値をとる。ｂはリードアドレスｙの開始値となる出力ス
タートアドレスであり、垂直方向のライトアドレスの開
始値と等しい。
イン番号）であり、０，１，２・・・・，Ｍref −１の
値をとる。ｂはリードアドレスｙの開始値となる出力ス
タートアドレスであり、垂直方向のライトアドレスの開
始値と等しい。
【００１５】そして、補間演算回路４は、リードアドレ
ス信号ＲＡ１，ＲＡ２に応じてメモリ３ａ，３ｂから出
力されたデータにより、次式のような線形補間演算を行
い、出力データＤoutn（ｎ＝０，１，２・・・・，Ｍre
f −１）を出力する。 Ｄoutn＝（１−Ｋ）Ｄn＋ＫＤn+1＝Ｋ（Ｄn+1−Ｄn）＋Ｄn ・・（２）
ス信号ＲＡ１，ＲＡ２に応じてメモリ３ａ，３ｂから出
力されたデータにより、次式のような線形補間演算を行
い、出力データＤoutn（ｎ＝０，１，２・・・・，Ｍre
f −１）を出力する。 Ｄoutn＝（１−Ｋ）Ｄn＋ＫＤn+1＝Ｋ（Ｄn+1−Ｄn）＋Ｄn ・・（２）
【００１６】式（２）において、Ｋは補間演算の係数で
あり、式（１）で求めたアドレスｙの小数点以下の値で
ある。また、Ｄn はメモリ３ａ，３ｂに格納された画素
データであり、垂直方向のアドレスがアドレスｙの整数
値によって指定される画素データである（水平方向のア
ドレスは任意）。同様に、Ｄn+1 はメモリ３ａ，３ｂに
格納された画素データであり、垂直方向のアドレスがア
ドレスｙの整数値＋１によって指定される画素データで
ある（水平方向のアドレスはＤn と同一）。なお、アド
レスｙの整数値は、アドレスｙの小数点以下を切り下げ
ることによって求められる。
あり、式（１）で求めたアドレスｙの小数点以下の値で
ある。また、Ｄn はメモリ３ａ，３ｂに格納された画素
データであり、垂直方向のアドレスがアドレスｙの整数
値によって指定される画素データである（水平方向のア
ドレスは任意）。同様に、Ｄn+1 はメモリ３ａ，３ｂに
格納された画素データであり、垂直方向のアドレスがア
ドレスｙの整数値＋１によって指定される画素データで
ある（水平方向のアドレスはＤn と同一）。なお、アド
レスｙの整数値は、アドレスｙの小数点以下を切り下げ
ることによって求められる。
【００１７】式（２）のような補間演算を実現するた
め、リードアドレス発生回路５３は、スワップ回路４１
によるデータ入替処理を制御するための制御信号ＣＴＬ
を出力する。スワップ回路４１は、制御信号ＣＴＬに従
って、メモリ３ａ，３ｂから出力されたデータをそのま
ま出力するか、あるいは入れ替えるかを決定する。この
とき、リードアドレス発生回路５３は、スワップ回路４
１のＡ出力端子から画素データＤn+1 が出力され、Ｂ出
力端子から画素データＤn が出力されるような制御信号
ＣＴＬを生成する。
め、リードアドレス発生回路５３は、スワップ回路４１
によるデータ入替処理を制御するための制御信号ＣＴＬ
を出力する。スワップ回路４１は、制御信号ＣＴＬに従
って、メモリ３ａ，３ｂから出力されたデータをそのま
ま出力するか、あるいは入れ替えるかを決定する。この
とき、リードアドレス発生回路５３は、スワップ回路４
１のＡ出力端子から画素データＤn+1 が出力され、Ｂ出
力端子から画素データＤn が出力されるような制御信号
ＣＴＬを生成する。
【００１８】減算器４２は、Ｄn+1−Ｄn、すなわちスワ
ップ回路４１のＡ出力端子から出力された画素データＤ
n+1 よりＢ出力端子から出力された画素データＤn を引
く。乗算器４３は、Ｋ（Ｄn+1−Ｄn）、すなわち減算器
４２の出力値Ｄn+1−Ｄnにリードアドレス発生回路５３
から出力された補間演算係数Ｋを掛ける。そして、加算
器４４は、Ｋ（Ｄn+1−Ｄn）＋Ｄn 、すなわち乗算器４
３の出力値Ｋ（Ｄn+1−Ｄn）にスワップ回路４１のＢ出
力端子から出力された画素データＤn を加える。こうし
て、式（２）の線形補間演算を実現することができる。
ップ回路４１のＡ出力端子から出力された画素データＤ
n+1 よりＢ出力端子から出力された画素データＤn を引
く。乗算器４３は、Ｋ（Ｄn+1−Ｄn）、すなわち減算器
４２の出力値Ｄn+1−Ｄnにリードアドレス発生回路５３
から出力された補間演算係数Ｋを掛ける。そして、加算
器４４は、Ｋ（Ｄn+1−Ｄn）＋Ｄn 、すなわち乗算器４
３の出力値Ｋ（Ｄn+1−Ｄn）にスワップ回路４１のＢ出
力端子から出力された画素データＤn を加える。こうし
て、式（２）の線形補間演算を実現することができる。
【００１９】次に、このような線形補間演算の１例を図
３を用いて説明する。図３において、Ｄ0〜Ｄ7は垂直方
向のライトアドレスが「０」〜「７」のライトアドレス
信号ＷＡによりメモリ３ａ，３ｂに書き込まれた画素デ
ータである（画素データＤ0〜Ｄ7の水平方向の位置は同
一）。ここでは、最初の１ライン中の画素データＤ0が
メモリ３ａに書き込まれ、次の１ライン中の画素データ
Ｄ1 がメモリ３ｂに書き込まれているものとする。以下
同様に、画素データＤ2，Ｄ4，Ｄ6 はメモリ３ａに書き
込まれ、画素データＤ3，Ｄ5，Ｄ7 はメモリ３ｂに書き
込まれているものとする。
３を用いて説明する。図３において、Ｄ0〜Ｄ7は垂直方
向のライトアドレスが「０」〜「７」のライトアドレス
信号ＷＡによりメモリ３ａ，３ｂに書き込まれた画素デ
ータである（画素データＤ0〜Ｄ7の水平方向の位置は同
一）。ここでは、最初の１ライン中の画素データＤ0が
メモリ３ａに書き込まれ、次の１ライン中の画素データ
Ｄ1 がメモリ３ｂに書き込まれているものとする。以下
同様に、画素データＤ2，Ｄ4，Ｄ6 はメモリ３ａに書き
込まれ、画素データＤ3，Ｄ5，Ｄ7 はメモリ３ｂに書き
込まれているものとする。
【００２０】図３中の白丸印はメモリ３ａ，３ｂに書き
込まれた画素データを示し、黒く塗りつぶされた黒丸印
は補間演算後の出力データＤoutnを示し、半分だけ黒く
塗りつぶされた丸印はメモリ３ａ，３ｂに書き込まれた
画素データと出力データＤou tnの双方を示す。また、図
３では、垂直方向の標準画素数Ｍref が４８０画素、入
力映像信号Ｖｉｎの垂直画素数Ｍが６００画素の場合を
示している。よって、拡大縮小率ａは５／４である。ま
た、垂直方向のライトアドレスの開始値を「０」として
いるので、リードアドレスｙの出力スタートアドレスｂ
も「０」である。
込まれた画素データを示し、黒く塗りつぶされた黒丸印
は補間演算後の出力データＤoutnを示し、半分だけ黒く
塗りつぶされた丸印はメモリ３ａ，３ｂに書き込まれた
画素データと出力データＤou tnの双方を示す。また、図
３では、垂直方向の標準画素数Ｍref が４８０画素、入
力映像信号Ｖｉｎの垂直画素数Ｍが６００画素の場合を
示している。よって、拡大縮小率ａは５／４である。ま
た、垂直方向のライトアドレスの開始値を「０」として
いるので、リードアドレスｙの出力スタートアドレスｂ
も「０」である。
【００２１】まず、出力画素番号ｎ＝０、すなわち最初
の１ラインでは、式（１）より、リードアドレスｙは
（５／４）×０＋０＝０となり、補間演算係数Ｋも０と
なる。リードアドレス発生回路５３は、アドレスｙの整
数値によって指定される画素データがメモリ３ａに格納
されている場合、垂直方向のアドレス値がアドレスｙの
整数値を表しているリードアドレス信号ＲＡ１（水平方
向のアドレスは任意）をメモリ３ａに出力する。また、
垂直方向のアドレス値がアドレスｙの整数値＋１を表し
ているリードアドレス信号ＲＡ２（水平方向のアドレス
はＲＡ１と同一）をメモリ３ｂに出力する。
の１ラインでは、式（１）より、リードアドレスｙは
（５／４）×０＋０＝０となり、補間演算係数Ｋも０と
なる。リードアドレス発生回路５３は、アドレスｙの整
数値によって指定される画素データがメモリ３ａに格納
されている場合、垂直方向のアドレス値がアドレスｙの
整数値を表しているリードアドレス信号ＲＡ１（水平方
向のアドレスは任意）をメモリ３ａに出力する。また、
垂直方向のアドレス値がアドレスｙの整数値＋１を表し
ているリードアドレス信号ＲＡ２（水平方向のアドレス
はＲＡ１と同一）をメモリ３ｂに出力する。
【００２２】ここでは、アドレスｙの整数値が０なの
で、メモリ３ａの０番地（水平方向のアドレスは任意）
から画素データＤ0 が読み出され、メモリ３ｂの１番地
（水平方向のアドレスはメモリ３ａと同一）から画素デ
ータＤ1 が読み出される。続いて、リードアドレス発生
回路５３は、アドレスｙの整数値によって指定される画
素データがメモリ３ａに格納されている場合、データの
入れ替えを指示する制御信号ＣＴＬをスワップ回路４１
に出力する。
で、メモリ３ａの０番地（水平方向のアドレスは任意）
から画素データＤ0 が読み出され、メモリ３ｂの１番地
（水平方向のアドレスはメモリ３ａと同一）から画素デ
ータＤ1 が読み出される。続いて、リードアドレス発生
回路５３は、アドレスｙの整数値によって指定される画
素データがメモリ３ａに格納されている場合、データの
入れ替えを指示する制御信号ＣＴＬをスワップ回路４１
に出力する。
【００２３】この制御信号ＣＴＬにより、スワップ回路
４１は、画素データＤ0 とＤ1 を入れ替えて、画素デー
タＤ1 をＡ出力端子から出力し、画素データＤ0 をＢ出
力端子から出力する。減算器４２、乗算器４３及び加算
器４４の動作は上述のとおりである。こうして、出力画
素番号ｎ＝０の出力データＤout0が図３に示すように演
算される。以上のような画素データごとの補間演算をリ
ードアドレス信号ＲＡ１，ＲＡ２が示す水平方向のアド
レスを変化させながら繰り返し行うことにより、最初の
１ラインの処理が終了する。
４１は、画素データＤ0 とＤ1 を入れ替えて、画素デー
タＤ1 をＡ出力端子から出力し、画素データＤ0 をＢ出
力端子から出力する。減算器４２、乗算器４３及び加算
器４４の動作は上述のとおりである。こうして、出力画
素番号ｎ＝０の出力データＤout0が図３に示すように演
算される。以上のような画素データごとの補間演算をリ
ードアドレス信号ＲＡ１，ＲＡ２が示す水平方向のアド
レスを変化させながら繰り返し行うことにより、最初の
１ラインの処理が終了する。
【００２４】次の１ライン（出力画素番号ｎ＝１）で
は、リードアドレスｙは（５／４）×１＋０＝１＋（１
／４）となり、補間演算係数Ｋは１／４となる。リード
アドレス発生回路５３は、アドレスｙの整数値によって
指定される画素データがメモリ３ｂに格納されている場
合、垂直方向のアドレス値がアドレスｙの整数値を表し
ているリードアドレス信号ＲＡ２（水平方向のアドレス
は任意）をメモリ３ｂに出力する。また、垂直方向のア
ドレス値がアドレスｙの整数値＋１を表しているリード
アドレス信号ＲＡ１（水平方向のアドレスはＲＡ２と同
一）をメモリ３ａに出力する。
は、リードアドレスｙは（５／４）×１＋０＝１＋（１
／４）となり、補間演算係数Ｋは１／４となる。リード
アドレス発生回路５３は、アドレスｙの整数値によって
指定される画素データがメモリ３ｂに格納されている場
合、垂直方向のアドレス値がアドレスｙの整数値を表し
ているリードアドレス信号ＲＡ２（水平方向のアドレス
は任意）をメモリ３ｂに出力する。また、垂直方向のア
ドレス値がアドレスｙの整数値＋１を表しているリード
アドレス信号ＲＡ１（水平方向のアドレスはＲＡ２と同
一）をメモリ３ａに出力する。
【００２５】ここでは、アドレスｙの整数値が１なの
で、メモリ３ｂの１番地（水平方向のアドレスは任意）
から画素データＤ1 が読み出され、メモリ３ａの２番地
（水平方向のアドレスはメモリ３ｂと同一）から画素デ
ータＤ2 が読み出される。続いて、リードアドレス発生
回路５３は、アドレスｙの整数値によって指定される画
素データがメモリ３ｂに格納されている場合、データの
入れ替えを指示しない制御信号ＣＴＬをスワップ回路４
１に出力する。
で、メモリ３ｂの１番地（水平方向のアドレスは任意）
から画素データＤ1 が読み出され、メモリ３ａの２番地
（水平方向のアドレスはメモリ３ｂと同一）から画素デ
ータＤ2 が読み出される。続いて、リードアドレス発生
回路５３は、アドレスｙの整数値によって指定される画
素データがメモリ３ｂに格納されている場合、データの
入れ替えを指示しない制御信号ＣＴＬをスワップ回路４
１に出力する。
【００２６】この制御信号ＣＴＬにより、スワップ回路
４１は、画素データＤ2 とＤ1 を入れ替えることなく、
画素データＤ2 をＡ出力端子から出力し、画素データＤ
1 をＢ出力端子から出力する。減算器４２、乗算器４３
及び加算器４４の動作は上述のとおりである。こうし
て、出力画素番号ｎ＝１の出力データＤout1が図３に示
すように演算される。
４１は、画素データＤ2 とＤ1 を入れ替えることなく、
画素データＤ2 をＡ出力端子から出力し、画素データＤ
1 をＢ出力端子から出力する。減算器４２、乗算器４３
及び加算器４４の動作は上述のとおりである。こうし
て、出力画素番号ｎ＝１の出力データＤout1が図３に示
すように演算される。
【００２７】以上のような画素データごとの補間演算を
リードアドレス信号ＲＡ１，ＲＡ２が示す水平方向のア
ドレスを変化させながら繰り返し行うことにより、２ラ
イン目の処理が終了する。以下、同様の動作で、出力画
素番号ｎ＝２，３，・・・，Ｍref −１の出力データＤ
outnを順次求めることができる。
リードアドレス信号ＲＡ１，ＲＡ２が示す水平方向のア
ドレスを変化させながら繰り返し行うことにより、２ラ
イン目の処理が終了する。以下、同様の動作で、出力画
素番号ｎ＝２，３，・・・，Ｍref −１の出力データＤ
outnを順次求めることができる。
【００２８】次に、信号処理回路６は、補間演算回路４
から出力された映像データに輪郭強調等のディジタル処
理を施す。Ｄ／Ａ変換器７は、信号処理回路６から出力
された映像データをアナログ信号に変換して、液晶プロ
ジェクタ８に出力する。こうして、液晶プロジェクタ８
によって映像信号が光情報に変換され図示しないスクリ
ーンに投射されることにより、コンピュータの画像がス
クリーン上に投影される。
から出力された映像データに輪郭強調等のディジタル処
理を施す。Ｄ／Ａ変換器７は、信号処理回路６から出力
された映像データをアナログ信号に変換して、液晶プロ
ジェクタ８に出力する。こうして、液晶プロジェクタ８
によって映像信号が光情報に変換され図示しないスクリ
ーンに投射されることにより、コンピュータの画像がス
クリーン上に投影される。
【００２９】なお、本実施の形態では、白黒の映像につ
いて説明しているが、ＬＰＦ１、Ａ／Ｄ変換器２、メモ
リ３ａ，３ｂ、補間演算回路４、信号処理回路６及びＤ
／Ａ変換器７をＲ、Ｇ、Ｂごとに設けることにより、カ
ラー映像に適用できることは言うまでもない。また、本
実施の形態では、投射型表示装置を例にとって説明して
いるが、投射型表示装置以外にも本発明を適用できるこ
とは言うまでもない。
いて説明しているが、ＬＰＦ１、Ａ／Ｄ変換器２、メモ
リ３ａ，３ｂ、補間演算回路４、信号処理回路６及びＤ
／Ａ変換器７をＲ、Ｇ、Ｂごとに設けることにより、カ
ラー映像に適用できることは言うまでもない。また、本
実施の形態では、投射型表示装置を例にとって説明して
いるが、投射型表示装置以外にも本発明を適用できるこ
とは言うまでもない。
【００３０】
【発明の効果】本発明によれば、請求項１に記載のよう
に、入力映像信号の水平走査周波数に応じてＡ／Ｄ変換
器のサンプリングクロックの周波数を変化させることに
より、水平方向の解像度変換を行うことができ、Ａ／Ｄ
変換器の前段にローパスフィルタを設けることにより、
画質の低下を抑えることができる。
に、入力映像信号の水平走査周波数に応じてＡ／Ｄ変換
器のサンプリングクロックの周波数を変化させることに
より、水平方向の解像度変換を行うことができ、Ａ／Ｄ
変換器の前段にローパスフィルタを設けることにより、
画質の低下を抑えることができる。
【００３１】また、請求項２に記載のように、垂直方向
の拡大縮小率に基づいて拡大縮小後の垂直方向のアドレ
スを求め、このアドレスに最も近いラインと次に近いラ
イン中の各画素データを基に線形補間演算を行うことに
より、画質の低下を抑えつつ垂直方向の解像度変換を行
うことができる。
の拡大縮小率に基づいて拡大縮小後の垂直方向のアドレ
スを求め、このアドレスに最も近いラインと次に近いラ
イン中の各画素データを基に線形補間演算を行うことに
より、画質の低下を抑えつつ垂直方向の解像度変換を行
うことができる。
【００３２】また、請求項３に記載のように、入力映像
信号を１ラインごとに交互に記憶する２つのメモリから
記憶回路を構成し、２つの画素データを各メモリから同
時に読み出すことにより、線形補間演算をリアルタイム
で行うことができる。
信号を１ラインごとに交互に記憶する２つのメモリから
記憶回路を構成し、２つの画素データを各メモリから同
時に読み出すことにより、線形補間演算をリアルタイム
で行うことができる。
【図１】 本発明の実施の形態を示す投射型表示装置の
ブロック図である。
ブロック図である。
【図２】 水平方向の解像度変換処理を説明するための
図である。
図である。
【図３】 垂直方向の解像度変換処理を説明するための
図である。
図である。
１…ローパスフィルタ、２…Ａ／Ｄ変換器、３ａ、３ｂ
…メモリ、４…補間演算回路、５…制御回路、６…信号
処理回路、７…Ｄ／Ａ変換器、８…液晶プロジェクタ、
４１…スワップ回路、４２…減算器、４３…乗算器、４
４…加算器、５１…サンプリングクロック発生回路、５
２…ライトアドレス発生回路、５３…リードアドレス発
生回路。
…メモリ、４…補間演算回路、５…制御回路、６…信号
処理回路、７…Ｄ／Ａ変換器、８…液晶プロジェクタ、
４１…スワップ回路、４２…減算器、４３…乗算器、４
４…加算器、５１…サンプリングクロック発生回路、５
２…ライトアドレス発生回路、５３…リードアドレス発
生回路。
Claims (3)
- 【請求項１】 水平方向の画素数が所定の標準画素数と
異なる入力映像信号に対して標準画素数に合致するよう
に拡大縮小処理を行う映像拡大縮小回路であって、 前記入力映像信号を受けるローパスフィルタと、 このローパスフィルタの出力をサンプリングクロックに
同期してディジタル信号に変換するＡ／Ｄ変換器と、 前記入力映像信号の１ラインが前記標準画素数でサンプ
リングされるように、入力映像信号の水平走査周波数に
応じて前記サンプリングクロックの周波数を変化させる
制御回路とを有することを特徴とする映像拡大縮小回
路。 - 【請求項２】 垂直方向の画素数が所定の標準画素数と
異なる入力映像信号に対して標準画素数に合致するよう
に拡大縮小処理を行う映像拡大縮小回路であって、 ディジタル化された前記入力映像信号を記憶する記憶回
路と、 垂直方向の拡大縮小率に基づいて拡大縮小後の垂直方向
のアドレスを求め、このアドレスに最も近いラインと次
に近いライン中の各画素データを記憶回路から読み出す
制御回路と、 記憶回路から読み出された２つの画素データを基に線形
補間演算を行い、拡大縮小後の画素データを求める補間
演算回路とを有することを特徴とする映像拡大縮小回
路。 - 【請求項３】 請求項２記載の映像拡大縮小回路におい
て、 前記記憶回路は、ディジタル化された前記入力映像信号
を１ラインごとに交互に記憶する２つのメモリからなる
ものであり、 前記制御回路は、前記２つの画素データを各メモリから
同時に読み出すものであることを特徴とする映像拡大縮
小回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10147236A JPH11341351A (ja) | 1998-05-28 | 1998-05-28 | 映像拡大縮小回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10147236A JPH11341351A (ja) | 1998-05-28 | 1998-05-28 | 映像拡大縮小回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11341351A true JPH11341351A (ja) | 1999-12-10 |
Family
ID=15425661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10147236A Pending JPH11341351A (ja) | 1998-05-28 | 1998-05-28 | 映像拡大縮小回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11341351A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001242820A (ja) * | 2000-02-29 | 2001-09-07 | Sony Corp | 映像処理装置及び方法 |
| US6642971B2 (en) | 2000-02-17 | 2003-11-04 | Seiko Epson Corporation | Image display apparatus, method of displaying images, image processing apparatus, and method of processing images |
-
1998
- 1998-05-28 JP JP10147236A patent/JPH11341351A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642971B2 (en) | 2000-02-17 | 2003-11-04 | Seiko Epson Corporation | Image display apparatus, method of displaying images, image processing apparatus, and method of processing images |
| JP2001242820A (ja) * | 2000-02-29 | 2001-09-07 | Sony Corp | 映像処理装置及び方法 |
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