JPH01162376A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH01162376A JP62321808A JP32180887A JPH01162376A JP H01162376 A JPH01162376 A JP H01162376A JP 62321808 A JP62321808 A JP 62321808A JP 32180887 A JP32180887 A JP 32180887A JP H01162376 A JPH01162376 A JP H01162376A
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insulating layer
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 高速ＣＭＯＳ素子の製造方法に関し。
０ＭＯ５素子の高速化とプロセスの簡易化を可能とし、
さらにラッチアップによる障害を防止することを目的と
し。
面指数（１１０）の珪素（Ｓｉ）基板上に絶縁層を形成
し、該絶縁層を開口して該基板を露出する工程と。
該基板上全面に多結晶珪素（ポリＳｉ）層を堆積し。
核層をパターニングして該開口を含む領域と含まない領
域に分離する工程と９分離された該多結晶珪素層を再結
晶化する工程と、該開口を含む領域の再結晶化層にチャ
ネル領域を（１１０）面内に持つｐチャネルＦＥＴを形
成し、該開口を含まない領域の再結晶化層にチャネル領
域を（１００）面内に持つｎチャネルＦＥＴを形成する
工程とを有するように構成する。
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に高速ＣＭＯ
Ｓ素子の製造方法に関する。
ＣＭＯＳ素子は同一チップ上にｎチャネルＭＯＳ　ＦＥ
ＴとｐチャネルＭＯＳ　ＦＥＴを搭載して相補型回路を
構成し、低速、低電力素子として論理や記憶集積回路に
広く用いられているが、システムの高機能化に伴い高速
化が要望されている。
〔従来の技術〕
素子を高速に動作させるためには、キャリアの移動度を
高くする必要がある。
一般に、キャリアの移動度は結晶の面指数に依存する。
例えば、　Ｓｉ中のキャリアの電界効果移動度（ｃｍ”
　Ｖ−’　５ｅｃ−’）の面指数依存は次のようである
。
面指数　　　　電子　　　　正孔 （１１０）　　　　＜４００　　　　１９０−船釣に用
いられている（１００）面のＳｉ基板を用いると、この
面における正孔の移動度は電子の１７３であり、電流容
量を電子の場合と同等にするためにはＦＥＴのチャネル
幅を３倍にする必要があり、素子の微細化を妨げる。
そこで、電子をキャリアとするｎチャネルＭＯＳ１４Ｔ
のチャネルを（１００）面に、正孔をキャリアとするｐ
チャネルＭＯＳ　Ｆｔ！Ｔのチャネルを（１１０）面に
形成する方法が考えられる。
このように、異なる面にチャネルを形成した高速ＣＭＯ
Ｓ素子の例を第３図に説明する。この例は本発明者によ
り先に提案されたものである。
第３図は従来例による異なる面にチャネルを形成したＣ
ＭＯＳ素子の断面図である。
図において、１は面指数（１１０）のｎ−５ｔ基板、２
は絶縁層でＳｉＯ□層、１５は面指数（１００）の島状
のｐ−３ｔ層である。
１６はゲート絶縁層等を構成する酸化膜、１７はゲート
電極、　１８．１９はｐ型のソースドレイン領域で。
ｐチャネルＦＥＴを構成する。
一方、　２０はゲート絶縁層等を構成する酸化膜。
２１はゲート電極、　２２．２３はｎ型のソースドレイ
ン領域で、ｎチャネルＦＥＴを構成する。
基板全面にカバーの絶縁層として燐珪酸ガラス（ＰＳＧ
）層２４が堆積され、コンタクト孔を開けて各電極２５
が形成されている。
〔発明が解決しようとする問題点〕
従来の異なる面にチャネルを形成したＣＭＯＳ素子にお
いては、一方のＦＥＴは絶縁層上に形成されているため
寄生容量を低減でき高速性に有利であるが、他方のＦＥ
Ｔは基板内に形成されており、高速性の点において５ｏ
ｌ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎ５ｕｌａｔｏｒ）構造
の利点を十分に生かしていなかった。
また、　Ｓｏｌ構造を採用することにより、バルクＳｉ
中に形成されたＣＭＯＳ素子特有のラッチアップ（サイ
リスク効果によるｎチャネルＦＥＴとｐチャネルＦＥＴ
間の導通現象）による障害の発生を防止できる。
本発明の目的は５両ＦＥＴを絶縁層上に形成した完全Ｓ
ＯＩ構造の高速ＣＭＯＳ素子を得ることにある。
〔問題点を解決するための手段〕
上記問題点の解決は１面指数（１１０）の珪素基板上に
絶縁層を形成し、該絶縁層を開口して該基板を露出する
工程と、該基板上全面に多結晶珪素層を堆積し、核層を
バターニングして該開口を含む領域と含まない領域に分
離する工程と１分離された該多結晶珪素層を再結晶化す
る工程と、該開口を含む領域の再結晶化層にチャネル領
域を（１１０）面内に持つｐチャネルＦＥＴを形成し、
該開口を含まない領域の再結晶化層にチャネル領域を（
１００）面内に持つｎチャネルＦＥＴを形成する工程と
を有する半導体装置の製造方法によって達成される。
［作用〕 本発明は、絶縁層の開口を通じて（１１０）面のＳｉ基
板に接続することにより結晶成長のシードを持つポリＳ
ｉ層は再結晶後もシードと同じ（１１０）面を持ち、一
方、シードを持たないポリＳｉ層は下地の絶縁層との界
面エネルギが最小となる面方位で成長しく１００）面に
なることを利用したものである。
この結果を利用して、　（１００）面にｎチャネルＦＥ
Ｔを、　（１１０）面にｐチャネルＦＥＴを形成してキ
ャリアの移動度を高＜シ、また８両ＦＥＴとも絶縁層上
に形成し寄生容量を低減してＣＭＯ３素子の高速化をは
かった。
さらに１両ＦＥＴはともに絶縁層を介して分離されてい
るため、ラッチアップによる障害を防止することができ
る。
〔実施例〕
第１図（１）〜（３）は本発明の一実施例を説明するＣ
ＭＯ３素子の断面図である。
第１図（１）において２面指数（１１０）のｎ−５ｔ基
板ｌ上に絶縁層として熱酸化による厚さ１μｍのＳｉｎ
。
Ｎ２を形成し、　４μｍ角の孔を開口し基板を露出させ
る。
次に、気相成長（ＣＶＤ）法により、基板全面に厚さ４
０００人のポリＳｉ層３を堆積する。
次に１通常のりソグラフィを用いてバターニングして、
ポリＳｉ層３を分離し、前記開口を含む領域のポリＳｉ
層３Ａと、開口を含まない領域のポリＳｉ層３Ｂを形成
する。
次に、再結晶化の際のキャップ層として、基板全面に厚
さ５０００人のＣＶＤ−５ｉＯ□層４を堆積する。
第１図（２）において、レーザ照射によりポリＳｉ層３
Ａ、　３Ｂを再結晶化し、再結晶化Ｓｉ層３ＡＲ，３Ｂ
Ｒを形成する。
再結晶化条件は、連続発振アルゴン（（Ｊ−Ａｒ）　　
レーザを用い、出力１５誓、ビームのスポット径４０μ
ｍ、スキャンスピード１５　ｃｍ／ｓｅｃ＋基板加熱温
度４５０℃である。
次に、弗酸系のウェットエツチングにより。
ＣＣＶＤ−３ｉｎ層４を除去する。
さらに、バターニングにより、再結晶化Ｓｉ層３ＡＲか
らシード領域を切り離す。
第１図（３）において９通常の工程により、上記のよう
にして得られた再結晶化Ｓｉ層３ＡＲにｐチャネルＦＥ
Ｔを形成し、再結晶化Ｓｉ層３ＢＲにｎチャネルＦＥＴ
を形成する。
図は完成したＣＭＯ３素子の断面図で、５はゲート絶縁
層等を構成する酸化膜、６はゲート電極、７゜８はｐ型
のソースドレイン領域で、ｐチャネルＦＥＴを構成する
。
一方、９はゲート絶縁層等を構成する酸化膜。
１０はゲート電極、　１１．１２はｎ型のソースドレイ
ン領域で、ｎチャネルＦＥＴを構成する。
基板全面にカバーの絶縁層としてＰＳＧ層１３が堆積さ
れ、コンタクト孔を開けて各電極１４が形成されている
。
第２図（１１，（２）は実施例の２例を示す平面図であ
る。
第２図（１）はポリＳｉ層３Ａが島状に形成され、これ
と分離してその他の領域にポリＳｉ層３Ｂが形成されて
いる例である。
第２図（２）はポリＳｉ層３Ａ、　３Ｂがともに島状に
形成されている例である。
実施例においては、再結晶化Ｓｉ層３ＡＲからシード領
域を切り離したが、切り離さないでそのままでもよい。
〔発明の効果〕
以上説明したように本発明によれば９両ＦＥＴは絶縁層
上に、且つそれぞれキャリアの移動度の大きい面指数を
選んで形成されるため高速化が可能となる。
また、１回のし−ザ照射で異なった面方位の再結晶化が
でき、プロセスが簡単である。
さらに１両ＦＥＴは絶縁層で分離されているため。
ラッチアップによる障害を防止できる。
【図面の簡単な説明】
第１図（１１〜（３）は本発明の一実施例を説明するＣ
ＭＯ５素子の断面図。 第２図Ｔｌ）、　（２）は実施例の２例を示す平面図。 第３図は従来例による異なる面にチャネルを形成したＣ
ＭＯ３素子の断面図である。 図において。 １は面指数（１１０）のＳｉ基板。 ２は熱酸化による５ｉＯｚ層。 ３はポリＳｉ層。 ３Ａは開口を含む領域のポリＳｉ層。 ３Ｂは開口を含まない領域のポリＳｉ層。 ３ＡＲは開口を含む領域の再結晶化Ｓｉ層。 ３ＢＲは開口を含まない領域の再結晶化Ｓｉ層。 ４はＣＶＤ−５ｉｎ、層。 ５はゲート絶縁層等を構成する酸化膜。 ６はゲート電極。 ７．８はｐ型のソースドレイン領域。 ９はゲート絶縁層等を構成する酸化膜。 １０はゲート電極。 １１、１２はｎ型のソースドレイン領域。 １３はカバーの絶縁層でＰＳＧ層。 １４は各電極 である。

Claims (1)

  1. 【特許請求の範囲】 　面指数（１１０）の珪素（Ｓｉ）基板上に絶縁層を形
    成し、該絶縁層を開口して該基板を露出する工程と、該
    基板上全面に多結晶珪素（ポリＳｉ）層を堆積し、該層
    をパターニングして該開口を含む領域と含まない領域に
    分離する工程と、 分離された該多結晶珪素層を再結晶化する工程と、 該開口を含む領域の再結晶化層にチャネル領域を（１１
    ０）面内に持つｐチャネルＦＥＴを形成し、該開口を含
    まない領域の再結晶化層にチャネル領域を（１００）面
    内に持つｎチャネルＦＥＴを形成する工程 とを有することを特徴とする半導体装置の製造方法。
JP62321808A 1987-12-18 1987-12-18 半導体装置の製造方法 Withdrawn JPH01162376A (ja)

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