JPH0548108A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0548108A JPH0548108A JP19818591A JP19818591A JPH0548108A JP H0548108 A JPH0548108 A JP H0548108A JP 19818591 A JP19818591 A JP 19818591A JP 19818591 A JP19818591 A JP 19818591A JP H0548108 A JPH0548108 A JP H0548108A
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- forming
- semiconductor
- insulating layer
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Abstract
(57)【要約】
【目的】 SOI 構造のMISFETに関し，その駆動能力を従
来よりも向上させることを目的とする。 【構成】 絶縁層を介して支持基板上に形成された単結
晶半導体層に画定されたチャネル領域の上表面および下
表面のそれぞれに互いに対向する一対のゲート電極を形
成するとともに，該チャネル領域における半導体結晶層
中に埋没するようにして前記一対のゲート電極と対向す
る第３のゲート電極を設けた構造とする。
来よりも向上させることを目的とする。 【構成】 絶縁層を介して支持基板上に形成された単結
晶半導体層に画定されたチャネル領域の上表面および下
表面のそれぞれに互いに対向する一対のゲート電極を形
成するとともに，該チャネル領域における半導体結晶層
中に埋没するようにして前記一対のゲート電極と対向す
る第３のゲート電極を設けた構造とする。
Description
【０００１】
【産業上の利用分野】本発明は, いわゆるSOI(silicon
on insulator) 構造のMISFET(metal-insula-tor-semico
nductor field-effect transistor)に関する。
on insulator) 構造のMISFET(metal-insula-tor-semico
nductor field-effect transistor)に関する。
【０００２】
【従来の技術】絶縁層上に形成された薄い単結晶半導体
層に半導体装置を形成する SOI技術は, 例えばMISFETの
ソース・ドレイン寄生容量の低減や, CMOS構成のFET に
おけるラッチアップ防止等に有効であり, さらに, 半導
体集積回路の高密度化にともなって微細化しつつあるMI
SFETにおける短チャネル効果の問題を解決する有力な手
段として期待されている。図７は, SOI 基板に形成され
たMISFETの構造を示す模式的断面図であって, 例えばシ
リコンウエハから成る支持基板１上には, SiO2から成る
絶縁層２を介して, シリコンから成る厚さ120nm の単結
晶半導体層３が形成されている。この単結晶半導体層３
に画定されたチャネル領域上に, ゲート絶縁層４を介し
てゲート電極５が形成されており, チャネル領域の両側
に,ソース・ドレイン領域６が形成されている。
層に半導体装置を形成する SOI技術は, 例えばMISFETの
ソース・ドレイン寄生容量の低減や, CMOS構成のFET に
おけるラッチアップ防止等に有効であり, さらに, 半導
体集積回路の高密度化にともなって微細化しつつあるMI
SFETにおける短チャネル効果の問題を解決する有力な手
段として期待されている。図７は, SOI 基板に形成され
たMISFETの構造を示す模式的断面図であって, 例えばシ
リコンウエハから成る支持基板１上には, SiO2から成る
絶縁層２を介して, シリコンから成る厚さ120nm の単結
晶半導体層３が形成されている。この単結晶半導体層３
に画定されたチャネル領域上に, ゲート絶縁層４を介し
てゲート電極５が形成されており, チャネル領域の両側
に,ソース・ドレイン領域６が形成されている。
【０００３】単結晶半導体層３の下地は絶縁層２である
ために, ソース・ドレイン領域６の寄生容量は著しく小
さく, かつ, ドレイン側からの空乏層の伸びが抑制され
るので短チャネル効果が生じ難い。さらに, 単結晶半導
体層３は, 通常, 絶縁層２上で, 個々のMISFETが形成さ
れる領域ごとに島状に分離されているため, 素子分離が
完全であり, CMOS構成のMISFETにおけるラッチアップ現
象が防止される。
ために, ソース・ドレイン領域６の寄生容量は著しく小
さく, かつ, ドレイン側からの空乏層の伸びが抑制され
るので短チャネル効果が生じ難い。さらに, 単結晶半導
体層３は, 通常, 絶縁層２上で, 個々のMISFETが形成さ
れる領域ごとに島状に分離されているため, 素子分離が
完全であり, CMOS構成のMISFETにおけるラッチアップ現
象が防止される。
【０００４】
【発明が解決しようとする課題】しかし, 従来のSOI 技
術によれば, 薄層化にともなうソース・ドレイン領域の
寄生抵抗の増大のために, 充分な駆動能力を有するMISF
ETを作製することが困難である。したがって, この駆動
能力の問題がSOI 構造のMISFETの微細化, したがって,
高集積化に対する一つの重要な障害となっている。
術によれば, 薄層化にともなうソース・ドレイン領域の
寄生抵抗の増大のために, 充分な駆動能力を有するMISF
ETを作製することが困難である。したがって, この駆動
能力の問題がSOI 構造のMISFETの微細化, したがって,
高集積化に対する一つの重要な障害となっている。
【０００５】本発明は，上記従来の問題点を解決するた
めに, SOI 構造のMISFETの駆動能力を向上可能とする方
法を提供することを目的とする。
めに, SOI 構造のMISFETの駆動能力を向上可能とする方
法を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的は, 絶縁性の一
表面を有する支持基板によって支持された半導体層と，
該半導体層に画定されたチャネル領域と，該半導体層を
挟んで該チャネル領域の両側に互いに対向するように設
けられた一対のゲート電極と，該チャネル領域内に埋没
するようにして該一対のゲート電極と対向して設けら第
３のゲート電極該半導体層の内部において該チャネル領
域の両側に形成されたソースおよびドレイン領域と，該
一対のゲート電極と該第３のゲート電極を接続する導電
層とを備えたことを特徴とする本発明に係る半導体装
置, または, 支持基板の一表面に画定された所定領域に
凹部を形成し, 該凹部が形成された該支持基板の表面を
絶縁性にし, 該絶縁性にされた表面を有する該支持基板
上における該凹部を選択的に埋める第１の導電層を形成
し, 該第１の導電層を覆う第１の絶縁層を形成し, 該第
１の絶縁層によって覆われた該第１の導電層を有する該
支持基板表面を半導体基板の一表面と密着させた状態で
該支持基板と半導体基板とを接合し，前記支持基板と接
合された該半導体基板の他の表面に該他の表面から所定
深さに位置する底部を有する第２の凹部を形成し, 該第
２の凹部の内表面を覆う第２の絶縁層を形成し, 該第２
の絶縁層で覆われた該第２の凹部を選択的に埋める第２
の導電層を形成し, 該第２の導電層を選択的に覆い且つ
該第２の凹部の周囲に該半導体基板の他の表面を表出す
る第３の絶縁層を形成し, 該第３の絶縁層上およびその
周囲に表出する該半導体基板の他の表面を覆う単結晶半
導体層を形成し, 該単結晶半導体層上に前記第２の導電
層に対応する第３の導電層を第４の絶縁層を介して形成
し, 該第３の導電層をマスクとして該単結晶半導体層お
よび半導体基板に所定導電型の不純物をイオン注入し,
該第３の導電層と前記第１および第２の導電層とを接続
する導電層を形成する諸工程を含むことを特徴とする本
発明に係る半導体装置の製造方法によって達成される。
表面を有する支持基板によって支持された半導体層と，
該半導体層に画定されたチャネル領域と，該半導体層を
挟んで該チャネル領域の両側に互いに対向するように設
けられた一対のゲート電極と，該チャネル領域内に埋没
するようにして該一対のゲート電極と対向して設けら第
３のゲート電極該半導体層の内部において該チャネル領
域の両側に形成されたソースおよびドレイン領域と，該
一対のゲート電極と該第３のゲート電極を接続する導電
層とを備えたことを特徴とする本発明に係る半導体装
置, または, 支持基板の一表面に画定された所定領域に
凹部を形成し, 該凹部が形成された該支持基板の表面を
絶縁性にし, 該絶縁性にされた表面を有する該支持基板
上における該凹部を選択的に埋める第１の導電層を形成
し, 該第１の導電層を覆う第１の絶縁層を形成し, 該第
１の絶縁層によって覆われた該第１の導電層を有する該
支持基板表面を半導体基板の一表面と密着させた状態で
該支持基板と半導体基板とを接合し，前記支持基板と接
合された該半導体基板の他の表面に該他の表面から所定
深さに位置する底部を有する第２の凹部を形成し, 該第
２の凹部の内表面を覆う第２の絶縁層を形成し, 該第２
の絶縁層で覆われた該第２の凹部を選択的に埋める第２
の導電層を形成し, 該第２の導電層を選択的に覆い且つ
該第２の凹部の周囲に該半導体基板の他の表面を表出す
る第３の絶縁層を形成し, 該第３の絶縁層上およびその
周囲に表出する該半導体基板の他の表面を覆う単結晶半
導体層を形成し, 該単結晶半導体層上に前記第２の導電
層に対応する第３の導電層を第４の絶縁層を介して形成
し, 該第３の導電層をマスクとして該単結晶半導体層お
よび半導体基板に所定導電型の不純物をイオン注入し,
該第３の導電層と前記第１および第２の導電層とを接続
する導電層を形成する諸工程を含むことを特徴とする本
発明に係る半導体装置の製造方法によって達成される。
【０００７】
【作用】SOI 構造を利用して, 互いに対向する二つのゲ
ート電極を半導体層の両面に設けることによって駆動能
力を高くした, いわゆる二重ゲート(dual-gate) MISFET
が提案されている（F. Balestra, et al., IEEE, EDL-
8, pp.410-412, 1987) 。これは, 半導体層の両表面に
反転層を生じさせることによって二倍の電流を得るよう
にしたものである。
ート電極を半導体層の両面に設けることによって駆動能
力を高くした, いわゆる二重ゲート(dual-gate) MISFET
が提案されている（F. Balestra, et al., IEEE, EDL-
8, pp.410-412, 1987) 。これは, 半導体層の両表面に
反転層を生じさせることによって二倍の電流を得るよう
にしたものである。
【０００８】本発明は, 図１に示すように, この二重ゲ
ートの構造に, さらに半導体層の中央部に別のゲート電
極を追加して設けることにより, 二重ゲート構造の二倍
の電流が得られるようにする。すなわち，例えばシリコ
ンウエハから成る支持基板10に第１のゲート電極11を形
成し, 支持基板10およびゲート電極11の表面をゲート絶
縁層12で覆ったのち, 支持基板10上に, 例えばシリコン
から成る単結晶半導体層13を形成する。この単結晶半導
体層13に, ゲート絶縁層14を介して埋め込まれた第２の
ゲート電極16を形成する。単結晶半導体層13上にゲート
絶縁層17を介して第３のゲート電極18を形成する。ゲー
ト電極11と16の対向面およびゲート電極16と18の対向面
と, これらの対の間の単結晶半導体層13とが，それぞれ
二重ゲート構造のMISFETを構成する。
ートの構造に, さらに半導体層の中央部に別のゲート電
極を追加して設けることにより, 二重ゲート構造の二倍
の電流が得られるようにする。すなわち，例えばシリコ
ンウエハから成る支持基板10に第１のゲート電極11を形
成し, 支持基板10およびゲート電極11の表面をゲート絶
縁層12で覆ったのち, 支持基板10上に, 例えばシリコン
から成る単結晶半導体層13を形成する。この単結晶半導
体層13に, ゲート絶縁層14を介して埋め込まれた第２の
ゲート電極16を形成する。単結晶半導体層13上にゲート
絶縁層17を介して第３のゲート電極18を形成する。ゲー
ト電極11と16の対向面およびゲート電極16と18の対向面
と, これらの対の間の単結晶半導体層13とが，それぞれ
二重ゲート構造のMISFETを構成する。
【０００９】
【実施例】図２ないし図６は, 図１に示した構造のMISF
ETを作製する実施例の工程説明図である。本実施例はｎ
チャネルMISFETを例に説明するが, 同様の工程をｐチャ
ネルMISFETの作製に適用できることは言うまでもない。
また, 図２ないし図６中と図１中における対応部分には
同一符号を付してある。
ETを作製する実施例の工程説明図である。本実施例はｎ
チャネルMISFETを例に説明するが, 同様の工程をｐチャ
ネルMISFETの作製に適用できることは言うまでもない。
また, 図２ないし図６中と図１中における対応部分には
同一符号を付してある。
【００１０】図２(a) を参照して, ｎ型のシリコンウエ
ハから成る支持基板10に所定のゲート長(L) を有する溝
20, 一般には凹部を形成したのち, 支持基板10および溝
20を覆う絶縁層21を形成する。絶縁層21として, 溝20が
形成された支持基板10の表面を熱酸化して厚さ約20nmの
SiO2を形成すればよい。
ハから成る支持基板10に所定のゲート長(L) を有する溝
20, 一般には凹部を形成したのち, 支持基板10および溝
20を覆う絶縁層21を形成する。絶縁層21として, 溝20が
形成された支持基板10の表面を熱酸化して厚さ約20nmの
SiO2を形成すればよい。
【００１１】次いで, 図２(b) に示すように, 溝20内
に, 例えば多結晶シリコンを埋め込んで成るゲート電極
11を形成する。ゲート電極11の形成は, 絶縁層21が形成
された支持基板10に, CVD(化学気相成長) 法を用いて多
結晶シリコン層を堆積し, 熱酸化膜から成る平坦化層を
形成したのち, 溝20の周囲に絶縁層21が表出するまで前
記多結晶シリコン層をエッチバックする周知の方法を用
いればよい。なお, ゲート電極11を低抵抗にするため
に, 必要に応じて砒素(As)等のｎ型不純物をイオン注入
する。
に, 例えば多結晶シリコンを埋め込んで成るゲート電極
11を形成する。ゲート電極11の形成は, 絶縁層21が形成
された支持基板10に, CVD(化学気相成長) 法を用いて多
結晶シリコン層を堆積し, 熱酸化膜から成る平坦化層を
形成したのち, 溝20の周囲に絶縁層21が表出するまで前
記多結晶シリコン層をエッチバックする周知の方法を用
いればよい。なお, ゲート電極11を低抵抗にするため
に, 必要に応じて砒素(As)等のｎ型不純物をイオン注入
する。
【００１２】次いで, 図２(c) に示すように, ゲート電
極11を覆う約20nmの厚さを有するゲート絶縁層12を形成
する。ゲート絶縁層12の形成は, 支持基板10を, ウエッ
ト酸化雰囲気中, 750 ℃で12分間熱処理して熱酸化すれ
ばよい。この熱処理において, 同時に支持基板10表面の
熱酸化も進み, 表面の平坦性が保たれる。また, 上記熱
処理工程において,前記イオン注入された不純物が拡散
する。
極11を覆う約20nmの厚さを有するゲート絶縁層12を形成
する。ゲート絶縁層12の形成は, 支持基板10を, ウエッ
ト酸化雰囲気中, 750 ℃で12分間熱処理して熱酸化すれ
ばよい。この熱処理において, 同時に支持基板10表面の
熱酸化も進み, 表面の平坦性が保たれる。また, 上記熱
処理工程において,前記イオン注入された不純物が拡散
する。
【００１３】次いで, 図３(d) に示すように, ゲート絶
縁層12を介して, 支持基板10を, 例えばｐ型のシリコン
ウエハ22と接合する。このような二枚のシリコンウエハ
の接合は周知の技術（例えばK. Mitani, et al., Jpn.
J. Appl. Phys., 30, No.4 (1991) pp.615-622参照）を
用いて行えばよい。そして, シリコンウエハ22を研磨し
て, 厚さ約200 nmに薄層化する。
縁層12を介して, 支持基板10を, 例えばｐ型のシリコン
ウエハ22と接合する。このような二枚のシリコンウエハ
の接合は周知の技術（例えばK. Mitani, et al., Jpn.
J. Appl. Phys., 30, No.4 (1991) pp.615-622参照）を
用いて行えばよい。そして, シリコンウエハ22を研磨し
て, 厚さ約200 nmに薄層化する。
【００１４】次いで, 上記のようにして薄層化されたシ
リコンウエハ22に, 図３(e) に示すように, 前記溝20と
同一のゲート長(L) を有する溝24を形成する。溝24の深
さは, その底部とゲート絶縁層12との間に厚さ約50nmの
シリコンウエハ22が残るように設定する。そののち, シ
リコンウエハ22および溝24の内表面を覆う絶縁層14を形
成する。絶縁層14として, 溝24が形成されたシリコンウ
エハ22の表面を熱酸化して厚さ約20nmのSiO2を形成すれ
ばよい。
リコンウエハ22に, 図３(e) に示すように, 前記溝20と
同一のゲート長(L) を有する溝24を形成する。溝24の深
さは, その底部とゲート絶縁層12との間に厚さ約50nmの
シリコンウエハ22が残るように設定する。そののち, シ
リコンウエハ22および溝24の内表面を覆う絶縁層14を形
成する。絶縁層14として, 溝24が形成されたシリコンウ
エハ22の表面を熱酸化して厚さ約20nmのSiO2を形成すれ
ばよい。
【００１５】次いで，図３(f) に示すように, 溝24内
に，例えば多結晶シリコンを埋め込んで成るゲート電極
16を形成する。ゲート電極16の形成は, ゲート電極11と
同様の方法を用いて行えばよく, また, 低抵抗化のため
のｎ型不純物のイオン注入を行う。そののち, シリコン
ウエハ22およびゲート電極16の表面を熱酸化して絶縁層
25を形成する。この熱酸化条件は，シリコンウエハ22上
における絶縁層25の厚さが約30nmとなるように，例えば
支持基板10を, ウエット酸化雰囲気中, 750 ℃で40分間
に設定する。多結晶シリコンから成るゲート電極16は，
単結晶のシリコンウエハ22より深く酸化されるので，ゲ
ート電極16上における絶縁層25の厚さは約50nmとなる。
なお, 上記熱処理工程において, 前記イオン注入された
ｎ型不純物が拡散する。
に，例えば多結晶シリコンを埋め込んで成るゲート電極
16を形成する。ゲート電極16の形成は, ゲート電極11と
同様の方法を用いて行えばよく, また, 低抵抗化のため
のｎ型不純物のイオン注入を行う。そののち, シリコン
ウエハ22およびゲート電極16の表面を熱酸化して絶縁層
25を形成する。この熱酸化条件は，シリコンウエハ22上
における絶縁層25の厚さが約30nmとなるように，例えば
支持基板10を, ウエット酸化雰囲気中, 750 ℃で40分間
に設定する。多結晶シリコンから成るゲート電極16は，
単結晶のシリコンウエハ22より深く酸化されるので，ゲ
ート電極16上における絶縁層25の厚さは約50nmとなる。
なお, 上記熱処理工程において, 前記イオン注入された
ｎ型不純物が拡散する。
【００１６】次いで, 図３(g) に示すように, シリコン
ウエハ22表面が表出するまで絶縁層25をエッチバックす
る。その結果, ゲート電極16上における絶縁層25の厚さ
は約20nmとなる。このようにして, ゲート電極16は, ゲ
ート絶縁層14と絶縁層25によって包み込まれた状態とな
る。
ウエハ22表面が表出するまで絶縁層25をエッチバックす
る。その結果, ゲート電極16上における絶縁層25の厚さ
は約20nmとなる。このようにして, ゲート電極16は, ゲ
ート絶縁層14と絶縁層25によって包み込まれた状態とな
る。
【００１７】次いで, 図４(h) に示すように, シリコン
ウエハ22およびゲート電極16上に厚さ約50nmのｐ型シリ
コン層26をエピタキシャル成長させる。シリコン層26の
成長は, 周知の気相成長法または液相成長法を用いて行
えばよい。あるいは，シリコンウエハ22およびゲート電
極16上に多結晶シリコンを堆積し, これをレーザビーム
アニールにより単結晶化させてもよい。いずれの方法に
おいても, シリコンウエハ22が成長核となるために, 絶
縁層25上にも単結晶層が成長する。
ウエハ22およびゲート電極16上に厚さ約50nmのｐ型シリ
コン層26をエピタキシャル成長させる。シリコン層26の
成長は, 周知の気相成長法または液相成長法を用いて行
えばよい。あるいは，シリコンウエハ22およびゲート電
極16上に多結晶シリコンを堆積し, これをレーザビーム
アニールにより単結晶化させてもよい。いずれの方法に
おいても, シリコンウエハ22が成長核となるために, 絶
縁層25上にも単結晶層が成長する。
【００１８】次いで, 図４(i) に示すように, シリコン
層26上に厚さ約20nmのゲート絶縁層17とゲート電極18を
形成する。これらの形成は, 通常のMISFETの製造と同様
にして行えばよく, 例えばシリコン層26表面を熱酸化し
て前記ゲート絶縁層17を形成したのち, ゲート絶縁層17
上に多結晶シリコン層を堆積し, これらを一括してエッ
チングして前記ゲート長(L)を有するゲート電極18にパ
ターニングすればよい。
層26上に厚さ約20nmのゲート絶縁層17とゲート電極18を
形成する。これらの形成は, 通常のMISFETの製造と同様
にして行えばよく, 例えばシリコン層26表面を熱酸化し
て前記ゲート絶縁層17を形成したのち, ゲート絶縁層17
上に多結晶シリコン層を堆積し, これらを一括してエッ
チングして前記ゲート長(L)を有するゲート電極18にパ
ターニングすればよい。
【００１９】次いで, ゲート電極18をマスクとして, 図
４(j) に示すように, シリコン層26およびシリコンウエ
ハ22にｎ型不純物を, ゲート絶縁層12に達する深さまで
イオン注入する。このようにして, ｎ型のソース・ドレ
イン領域28が形成され, ゲート電極18および16との間の
シリコン層26がチャネル領域となる二重ゲート構造のMI
SFETと, ゲート電極16と11との間のシリコンウエハ22が
チャネル領域となる二重ゲート構造のMISFETとが形成さ
れる。
４(j) に示すように, シリコン層26およびシリコンウエ
ハ22にｎ型不純物を, ゲート絶縁層12に達する深さまで
イオン注入する。このようにして, ｎ型のソース・ドレ
イン領域28が形成され, ゲート電極18および16との間の
シリコン層26がチャネル領域となる二重ゲート構造のMI
SFETと, ゲート電極16と11との間のシリコンウエハ22が
チャネル領域となる二重ゲート構造のMISFETとが形成さ
れる。
【００２０】次いで, これらのゲート電極11, 16, 18を
電気的に接続する。まず, ゲート電極16は, 図４(k)に
示すように, 他のものよりもその幅が一定の長さだけ短
くなるように設定する。これは, 電極11および18を接続
するためのコンタクトが, 電極16に直接に接触しないよ
うにするためである。次いで, 最初にフォトマスク30を
用いてゲート電極16および18を接続するためのコンタク
トホール31を図５(l)に示すように形成する。
電気的に接続する。まず, ゲート電極16は, 図４(k)に
示すように, 他のものよりもその幅が一定の長さだけ短
くなるように設定する。これは, 電極11および18を接続
するためのコンタクトが, 電極16に直接に接触しないよ
うにするためである。次いで, 最初にフォトマスク30を
用いてゲート電極16および18を接続するためのコンタク
トホール31を図５(l)に示すように形成する。
【００２１】次いで, 図５(m) に示すように, 全面にCV
D 法によりSiO2膜32を形成する。シリコン層26を異方性
エッチングして, 図５(n) に示すように, コンタクトホ
ール31内にサイドウオール33として残す。同様にして,
図５(o) に示すように, ゲート電極11および18を接続す
るためのコンタクトホール34を形成し, この中にSiO2か
ら成るサイドウオール35を形成する。
D 法によりSiO2膜32を形成する。シリコン層26を異方性
エッチングして, 図５(n) に示すように, コンタクトホ
ール31内にサイドウオール33として残す。同様にして,
図５(o) に示すように, ゲート電極11および18を接続す
るためのコンタクトホール34を形成し, この中にSiO2か
ら成るサイドウオール35を形成する。
【００２２】上記ののち, 全面に, 例えばアルミニウム
膜を堆積し, これをパターニングして, 図６(p) に示す
ように, ゲート電極11, 16および18を接続する導電層36
を形成して, 二重ゲート構造のMISFETを二つ積層した本
発明に係る構造が完成する。
膜を堆積し, これをパターニングして, 図６(p) に示す
ように, ゲート電極11, 16および18を接続する導電層36
を形成して, 二重ゲート構造のMISFETを二つ積層した本
発明に係る構造が完成する。
【００２３】
【発明の効果】本発明によれば, 素子専有面積を増大さ
せることなく,従来よりも駆動能力の大きいMISFETを作
製することが可能となり, SOI 構造の半導体層を用いて
成る高密度・高性能の半導体集積回路の実用化を促進す
る効果がある。
せることなく,従来よりも駆動能力の大きいMISFETを作
製することが可能となり, SOI 構造の半導体層を用いて
成る高密度・高性能の半導体集積回路の実用化を促進す
る効果がある。
【図１】 本発明の原理的構造説明図
【図２】 本発明の実施例の工程説明図（その１）
【図３】 本発明の実施例の工程説明図（その２）
【図４】 本発明の実施例の工程説明図（その３）
【図５】 本発明の実施例の工程説明図（その４）
【図６】 本発明の実施例の工程説明図（その５）
【図７】 従来のSOI 構造のMISFETにおける問題点説明
図
図
１, 10 支持基板 ２, 21, 25 絶縁層 ３ 単結晶半導体層 ４, 12, 14, 17 ゲート絶縁層 ５, 11, 16, 18 ゲート電極 ６, 28 ソース・ドレイン領域 13 単結晶半導体層 20, 24 溝 22 シリコンウエハ 26 シリコン層 30 フォトマスク 31, 34 コンタクトホール 32 SiO2膜 33, 35 サイドウオール 36 導電層
Claims (2)
- 【請求項１】 絶縁性の一表面を有する支持基板によっ
て支持された半導体層と， 該半導体層に画定されたチャネル領域と， 該半導体層を挟んで該チャネル領域の両側に互いに対向
するように設けられた一対のゲート電極と， 該チャネル領域内に埋没するようにして該一対のゲート
電極と対向して設けら第３のゲート電極該半導体層の内
部において該チャネル領域の両側に形成されたソースお
よびドレイン領域と， 該一対のゲート電極と該第３のゲート電極を接続する導
電層とを備えたことを特徴とする半導体装置。 - 【請求項２】 支持基板の一表面に画定された所定領域
に凹部を形成する工程と， 該凹部が形成された該支持基板の表面を絶縁性にする工
程と， 該絶縁性にされた表面を有する該支持基板上における該
凹部を選択的に埋める第１の導電層を形成する工程と， 該第１の導電層を覆う第１の絶縁層を形成する工程と， 該第１の絶縁層によって覆われた該第１の導電層を有す
る該支持基板表面を半導体基板の一表面と密着させた状
態で該支持基板と半導体基板とを接合する工程と， 前記支持基板と接合された該半導体基板の他の表面に該
他の表面から所定深さに位置する底部を有する第２の凹
部を形成する工程と， 該第２の凹部の内表面を覆う第２の絶縁層を形成する工
程と， 該第２の絶縁層で覆われた該第２の凹部を選択的に埋め
る第２の導電層を形成する工程と， 該第２の導電層を選択的に覆い且つ該第２の凹部の周囲
に該半導体基板の他の表面を表出する第３の絶縁層を形
成する工程と， 該第３の絶縁層上およびその周囲に表出する該半導体基
板の他の表面を覆う単結晶半導体層を形成する工程と， 該単結晶半導体層上に前記第２の導電層に対応する第３
の導電層を第４の絶縁層を介して形成する工程と， 該第３の導電層をマスクとして該単結晶半導体層および
半導体基板に所定導電型の不純物をイオン注入する工程
と， 該第３の導電層と前記第１および第２の導電層とを接続
する導電層を形成する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19818591A JPH0548108A (ja) | 1991-08-08 | 1991-08-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19818591A JPH0548108A (ja) | 1991-08-08 | 1991-08-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548108A true JPH0548108A (ja) | 1993-02-26 |
Family
ID=16386894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19818591A Withdrawn JPH0548108A (ja) | 1991-08-08 | 1991-08-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548108A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6901006B1 (en) * | 1999-07-14 | 2005-05-31 | Hitachi, Ltd. | Semiconductor integrated circuit device including first, second and third gates |
| JP2007173767A (ja) * | 2005-10-03 | 2007-07-05 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| WO2008023776A1 (fr) * | 2006-08-23 | 2008-02-28 | Nec Corporation | Dispositif à semi-conducteur et son procédé de fabrication |
| JP2013105982A (ja) * | 2011-11-16 | 2013-05-30 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
-
1991
- 1991-08-08 JP JP19818591A patent/JPH0548108A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6901006B1 (en) * | 1999-07-14 | 2005-05-31 | Hitachi, Ltd. | Semiconductor integrated circuit device including first, second and third gates |
| US7180774B2 (en) | 1999-07-14 | 2007-02-20 | Hitachi, Ltd. | Semiconductor integrated circuit device including first, second and third gates |
| US7366015B2 (en) | 1999-07-14 | 2008-04-29 | Renesas Technology Corp. | Semiconductor integrated circuit device, production and operation method thereof |
| JP2007173767A (ja) * | 2005-10-03 | 2007-07-05 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
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| JP5544715B2 (ja) * | 2006-08-23 | 2014-07-09 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2013105982A (ja) * | 2011-11-16 | 2013-05-30 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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