JPH06181312A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、ダブルゲートＳＯＩＭＯＳＦＥＴに
おいて、両ゲート電極を至るところで同電位に保持し且
つゲート抵抗による遅延を抑制して、高速化を実現する
と共に、閾値の変動を防止して高性能化を実現すること
ができる半導体装置及びその製造方法を提供することを
目的とする。 【構成】支持基板２０上に、熱酸化膜２２及びＣＶＤ酸
化膜１８を介してバックゲート電極１６が形成され、更
にバックゲート酸化膜１４を介して素子領域をなすｐ型
ＳＯＩ層１０ａが形成されている。ｐ型ＳＯＩ層１０ａ
上には、フロントゲート酸化膜２４を介してフロントゲ
ート電極２６が形成されている。素子領域内に開口さ
れ、内壁にサイドウォール３２が形成されたコンタクト
ホール内に接続電極３４が形成されており、フロントゲ
ート電極２６とバックゲート電極１６とを接続してい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に薄膜ＳＯＩ（Silicon On Insulator）
構造のダブルゲート型ＭＯＳＦＥＴ（Metal Oxide Semi
conductor Field Effect Transistor ）及びその製造方
法に関する。近年のＭＯＳＦＥＴの高速化、高集積化に
伴い、薄膜ＳＯＩ構造が採用されている。この薄膜ＳＯ
Ｉ構造は、デバイスの寄生容量、例えばドレイン領域と
シリコン基板間の接合容量を減少させると共に、完全な
素子分離を実現し、素子の微細化を可能にする。

【０００２】また、ダブルゲート型ＭＯＳＦＥＴは、チ
ャネル領域を上下に挟んでフロントゲート電極及びバッ
クゲート電極を設け、これら２つのゲート電極によって
２つのチャネルを形成することにより、駆動能力を向上
させて高速化を図ることができる。従って、これら２つ
の構造を組み合わせた薄膜ＳＯＩ構造のダブルゲート型
ＭＯＳＦＥＴ（以下、ダブルゲートＳＯＩＭＯＳＦＥＴ
と略す）が、ＭＯＳＦＥＴの高速化、高集積化を実現す
るものとして期待されている。

【０００３】

【従来の技術】従来のＮ型ダブルゲートＳＯＩＭＯＳＦ
ＥＴを、図６を用いて説明する。ここで、図６（ａ）に
は従来のＮ型ダブルゲートＳＯＩＭＯＳＦＥＴの平面図
を示し、図６（ｂ）にはそのＡＡ´線断面図を示す。シ
リコン基板からなる支持基板６０上に、熱酸化膜６２及
びＣＶＤ（ChemicalVapor Deposition ）法によって形
成されたＣＶＤ酸化膜５８を介して、ｐ+ 型不純物が添
加された多結晶シリコン層からなるバックゲート電極５
６が設けられている。また、このバックゲート電極５６
上には、バックゲート酸化膜５４を介して薄膜のｐ型Ｓ
ＯＩ層５０ａが形成されている。そしてこの素子領域を
なすｐ型ＳＯＩ層５０ａはその周囲をＬＯＣＯＳ（Loca
l Oxidation of Silicon；選択酸化）法によって形成さ
れたＬＯＣＯＳ酸化膜５２に囲まれている。

【０００４】また、このｐ型ＳＯＩ層５０ａ上には、フ
ロントゲート酸化膜６４を介して、ｐ+ 型不純物が添加
された多結晶シリコン層からなるフロントゲート電極６
６がバックゲート電極５６に対向して形成されている。
そしてこれらフロントゲート電極６６及びバックゲート
電極５６に上下を挟まれたｐ型ＳＯＩ層５０ａはｐ型チ
ャネル領域をなしており、このｐ型チャネル領域の両側
にはｎ+ 型ソース領域６８及びｎ+ 型ドレイン領域７０
が相対して形成されている。

【０００５】また、素子分離領域をなすＬＯＣＯＳ酸化
膜５２にはコンタクトホールが開口され、このコンタク
トホール内に形成された接続電極７２が、フロントゲー
ト電極６６とバックゲート電極５６とをその両端部にお
いて接続している。次に、図６に示すＮ型ダブルゲート
ＳＯＩＭＯＳＦＥＴの製造方法を、図７を用いて説明す
る。ここで、図７には、図６（ａ）のＢＢ´線に沿って
切断した各工程断面図を示す。

【０００６】ｐ型シリコン基板５０上に、ＬＯＣＯＳ法
を用いて、ＬＯＣＯＳ酸化膜５２を形成した後、このＬ
ＯＣＯＳ酸化膜５２によって囲まれたｐ型シリコン基板
５０の素子領域上に、バックゲート酸化膜５４を介し
て、ｐ+ 型不純物を添加させた多結晶シリコン層からな
るバックゲート電極５６を形成する。続いて、ＣＶＤ法
を用いて、全面にＣＶＤ酸化膜５８を形成した後、この
ＣＶＤ酸化膜５８を研磨し、平坦化する。

【０００７】また、別途、シリコン基板からなる支持基
板６０を用意し、この支持基板６０表面に熱酸化膜６２
を形成しておく。そしてｐ型シリコン基板５０のＣＶＤ
酸化膜５８上に、この支持基板６０の熱酸化膜６２を張
り合わせる。尚、このとき、この張り合わせ工程におけ
る熱処理温度は、８５０〜９００℃程度である（図７
（ａ）参照）。

【０００８】次いで、支持基板６０を張り合わせたｐ型
シリコン基板５０を反転させ、そのｐ型シリコン基板５
０をＬＯＣＯＳ酸化膜５２をストッパーとして研磨し、
平坦化する。この研磨により、バックゲート酸化膜５４
及びＬＯＣＯＳ酸化膜５２によって底面及び側面を囲ま
れたｐ型シリコン基板５０からなるｐ型ＳＯＩ層５０ａ
を残存させる。

【０００９】続いて、熱酸化法により、ｐ型ＳＯＩ層５
０ａ上にフロントゲート酸化膜６４を形成した後、バッ
クゲート電極５６に対向させて、このフロントゲート酸
化膜６４上に多結晶シリコン層からなるフロントゲート
電極６６を形成する。続いて、イオン注入法を用いて、
Ｂ（ボロン）⁺ イオンをフロントゲート電極６６を形成
する多結晶シリコン層に注入し、フロントゲート電極６
６を導電化すると同時に、このフロントゲート電極６６
をマスクとしてｐ型ＳＯＩ層５０ａに注入し、ｐ型ＳＯ
Ｉ層５０ａにｎ+ 型ソース領域６８及びｎ+ 型ドレイン
領域７０を相対して形成する。但し、このとき、フロン
トゲート電極６６にｎ型不純物が打ち込まれないように
酸化膜で覆う。これにより、これらｎ+ 型ソース領域６
８及びｎ+ 型ドレイン領域７０に挟まれたｐ型ＳＯＩ層
５０ａが、上下をフロントゲート電極６６及びバックゲ
ート電極５６に挟まれたｐ型チャネル領域となる（図７
（ｂ）参照）。

【００１０】次いで、図示はしないが、所定の形状にパ
ターニングしたレジストをマスクとして、フロントゲー
ト電極６６及びＬＯＣＯＳ酸化膜５２を連続エッチング
し、バックゲート電極５６に達するコンタクトホールを
素子分離領域に開口する。続いて、このコンタクトホー
ル内に接続電極を形成し、フロントゲート電極６６とバ
ックゲート電極５６とをその両端部において接続する。
こうしてＮ型ダブルゲートＳＯＩＭＯＳＦＥＴが作製さ
れる。

【００１１】このような従来のダブルゲートＳＯＩＭＯ
ＳＦＥＴにおいては、その閾値Ｖthはフロントゲート電
極６６及びバックゲート電極５６の材料とフロントゲー
ト酸化膜６４及びバックゲート酸化膜５４の厚さのみに
よって決定され、いわゆる基板濃度による制御は困難で
ある。従って、フロントゲート電極６６及びバックゲー
ト電極５６を同電位にして、２つのフロントゲート酸化
膜６４及びバックゲート酸化膜５４の厚さを薄くするこ
とが効果的である。このため、素子分離領域のＬＯＣＯ
Ｓ酸化膜５２に開口したコンタクトホール内に接続電極
７２を形成して、フロントゲート電極６６とバックゲー
ト電極５６とをその両端で接続している。

【００１２】

【発明が解決しようとする課題】しかしながら、上記従
来のダブルゲートＳＯＩＭＯＳＦＥＴにおいては、図８
（ａ）に示されるように、ゲート幅Ｗが大きい場合、ゲ
ート抵抗による遅延が生じ、素子が均一に動作しなくな
るため、素子の高速化が阻害される。即ち、時刻ｔ0 に
ゲート電極に所定の電圧が印加されたとすると、時間ｔ
1 後にゲート電極の一端でドレイン電流ｉ（ｔ1 ）が流
れ、これに時間（ｔ2 −ｔ1 ）だけ遅れてゲート電極の
中央部でドレイン電流ｉ（ｔ2 ）が流れ、更に時間（ｔ
3 −ｔ2 ）だけ遅れてゲート電極の他端でドレイン電流
ｉ（ｔ3 ）が流れる。

【００１３】従って、このようなダブルゲートＳＯＩＭ
ＯＳＦＥＴを用いてＣＭＯＳ発信器を作製した場合、図
８（ｂ）の各接点波形を示したグラフから明らかなよう
に、ゲート抵抗による遅延δｔ＝ｔ3 −ｔ1 が生じる。
尚、図中に示すＴは、トランジスタの遅延時間を表して
いる。また、ゲート幅Ｗが大きい場合には、フロントゲ
ート電極６６及びバックゲート電極５６がその両端で接
続されていても、両ゲート電極が至るところで同電位で
あるとは限らず、両ゲート電極間に電位にずれが生じる
虞がある。そのためにフロントゲート電極６６及びバッ
クゲート電極５６が同一に動作しないと、オーバーラッ
プゲート容量が顕著に現れ、従って素子の高速化が阻害
されることが懸念される。

【００１４】更に、上記従来のＮ型ダブルゲートＳＯＩ
ＭＯＳＦＥＴの製造方法においては、ｐ+ 型不純物を添
加させた多結晶シリコン層からなるバックゲート電極５
６を形成した後に、支持基板６０との張り合わせ工程が
あり、また熱酸化法によるフロントゲート酸化膜６４の
形成工程がある。これらの工程では、それぞれ８５０〜
９００℃、９００〜１０５０℃程度の高温熱処理が必要
であるため、この高温熱処理によってバックゲート電極
５６に添加したｐ+ 型不純物（Ｂ+ イオン）がバックゲ
ート酸化膜５４を介してｐ型ＳＯＩ層５０ａ表面に拡散
して、チャネル領域の不純物濃度を変化させ、従って閾
値Ｖthを変動させる虞がある。

【００１５】そこで本発明は、ダブルゲートＳＯＩＭＯ
ＳＦＥＴにおいて、両ゲート電極を至るところで同電位
に保持し且つゲート抵抗による遅延を抑制して、高速化
を実現すると共に、閾値の変動を防止して高性能化を実
現することができる半導体装置及びその製造方法を提供
することを目的とする。

【００１６】

【課題を解決するための手段】上記課題は、支持基板
と、前記支持基板上に形成された絶縁層と、前記絶縁層
により側面及び底面を囲まれた素子領域をなす第１導電
型のシリコン層と、前記シリコン層に相対して形成され
た第２導電型のソース領域及びドレイン領域と、前記シ
リコン層の前記ソース領域及び前記ドレイン領域に挟ま
れたチャネル領域底面に、バックゲート絶縁膜を介して
形成されたバックゲート電極と、前記シリコン層の前記
チャネル領域上面に、フロントゲート絶縁膜を介して形
成されたフロントゲート電極と、前記シリコン層に開口
されたコンタクトホール内にサイドウォールを介して形
成され、前記フロントゲート電極と前記バックゲート電
極とを接続している接続電極とを有していることを特徴
とする半導体装置によって達成される。

【００１７】また、上記の半導体装置において、前記フ
ロントゲート電極、前記バックゲート電極又は前記接続
電極が、高融点金属層又は不純物が添加された多結晶シ
リコン層から形成されていることを特徴とする半導体装
置によって達成される。更に、上記課題は、第１導電型
のシリコン基板上に、選択酸化法によって第１の絶縁層
を形成する第１の工程と、前記第１の絶縁層によって囲
まれた前記シリコン基板の素子領域上に、バックゲート
絶縁膜を介して、バックゲート電極を形成する第２の工
程と、全面に第２の絶縁層を堆積し、平坦化した後、前
記第２の絶縁層上に支持基板を張り合わせる第３の工程
と、前記支持基板を張り合わせ前記シリコン基板を反転
させ、前記シリコン基板を前記第１の絶縁層フィールド
酸化膜に達するまで研磨して、前記バックゲート絶縁膜
上にシリコン層を残存させる第４の工程と、前記シリコ
ン層上に、フロントゲート絶縁膜を介して、前記バック
ゲート電極に対向するフロントゲート電極を形成する第
５の工程と、前記フロントゲート電極、前記フロントゲ
ート絶縁膜及び前記シリコン層を選択的にエッチングし
て、素子領域内にコンタクトホールを開口した後、前記
コンタクトホール内壁にサイドウォールを形成する第６
の工程と、前記コンタクトホール内に前記サイドウォー
ルを介して接続電極を形成し、前記接続電極によって前
記フロントゲート電極と前記バックゲート電極とを接続
する第７の工程とを有することを特徴とする半導体装置
の製造方法によって達成される。

【００１８】また、上記の半導体装置の製造方法におい
て、前記第６の工程が、素子領域内にコンタクトホール
を開口した後、前記コンタクトホール内壁にサイドウォ
ールを形成する前に、前記コンタクトホール周辺の前記
フロントゲート電極を部分的にエッチングして段差を設
け、前記サイドウォールの厚さを制御する工程であるこ
とを特徴とする半導体装置の製造方法によって達成され
る。

【００１９】また、上記の半導体装置の製造方法におい
て、前記第２の工程が、前記バックゲート電極を多結晶
シリコン層から形成する工程であり、前記第５の工程
が、前記フロントゲート電極を高融点金属層又は多結晶
シリコン層から形成する工程であり、前記第６の工程の
後、前記第７の工程の前に、素子領域内に開口した前記
コンタクトホールを介して、前記バックゲート電極を形
成する多結晶シリコン層に不純物を添加する工程を有す
ることを特徴とする半導体装置の製造方法によって達成
される。

【００２０】

【作用】即ち本発明は、フロントゲート電極とバックゲ
ート電極とが、素子領域をなすシリコン層に開口された
コンタクトホール内の接続電極によって接続されている
ことにより、フロントゲート電極及びバックゲート電極
が至るところで同電位に保持される。このため、たとえ
ゲート幅Ｗが大きい場合であっても、ゲート抵抗による
遅延が生じて素子が均一に動作しなくなることはなく、
従って素子の高速化が阻害されることはない。

【００２１】また、フロントゲート電極、バックゲート
電極又は接続電極が、高融点金属層等から形成されてい
ることにより、ゲート抵抗が低減されるため、ゲート抵
抗による遅延を抑制し、素子の高速化を図ることが可能
となる。更に、バックゲート電極を不純物が添加された
多結晶シリコン層から形成する場合、支持基板との張り
合わせ工程及びフロントゲート絶縁膜の形成工程の後
に、素子領域内に開口したコンタクトホールを介して、
バックゲート電極を形成する多結晶シリコン層に不純物
を添加することにより、バックゲート電極に添加した不
純物がシリコン層表面に拡散しチャネル領域の不純物濃
度を変化させて閾値Ｖthを変動させることが防止され
る。また、これにより、支持基板との高温張り合わせ等
が可能になる。従って、素子の高性能化を図ることが可
能となる。

【００２２】

【実施例】以下、本発明を図示する実施例に基づいて具
体的に説明する。図１（ａ）は本発明の一実施例による
Ｎ型ダブルゲートＳＯＩＭＯＳＦＥＴを示す平面図、図
１（ｂ）はそのＡＡ´線断面図である。シリコン基板か
らなる支持基板２０上に、熱酸化膜２２及びＣＶＤ酸化
膜１８を介して、ｐ+ 型不純物が添加された多結晶シリ
コン層からなるバックゲート電極１６が形成されてい
る。そしてこのバックゲート電極１６上には、厚さ１５
ｎｍ以下のバックゲート酸化膜１４を介してｐ型ＳＯＩ
層１０ａが形成されている。そしてこの素子領域をなす
ｐ型ＳＯＩ層１０ａは、その周囲をＬＯＣＯＳ酸化膜１
２によって囲まれている。

【００２３】また、このｐ型ＳＯＩ層１０ａ上には、厚
さ１５ｎｍ以下のフロントゲート酸化膜２４を介して、
ｐ+ 型不純物が添加された多結晶シリコン層からなるフ
ロントゲート電極２６がバックゲート電極１６に対向し
て形成されている。そしてこれらフロントゲート電極２
６及びバックゲート電極１６に上下を挟まれたｐ型ＳＯ
Ｉ層１０ａはｐ型チャネル領域をなし、このｐ型チャネ
ル領域の両側にはｎ+型ソース領域３８とｎ+ 型ドレイ
ン領域４０とが相対して形成されている。

【００２４】また、素子領域内には、コンタクトホール
が開口され、このコンタクトホール内に形成された高融
点金属層又はｐ+ 型不純物が添加された多結晶シリコン
層からなる接続電極３４が、フロントゲート電極２６と
バックゲート電極１６とを接続している。尚、ここで、
接続電極３４とｐ型ＳＯＩ層１０ａとは、コンタクトホ
ール２８内壁に形成されたサイドウォール３２によって
絶縁されている。

【００２５】更に、素子分離領域のＬＯＣＯＳ酸化膜１
２にもコンタクトホールが開口され、このコンタクトホ
ール内に形成された接続電極３６が、フロントゲート電
極２６とバックゲート電極１６とを接続している。この
ように本実施例によれば、フロントゲート電極２６及び
バックゲート電極１６が、素子分離領域に形成された接
続電極３６によって接続されているのみならず、素子領
域内に形成された接続電極３４によっても接続されてい
ることにより、フロントゲート電極２６及びバックゲー
ト電極１６が至るところで同電位に保持される。このた
め、図２（ａ）に示されるように、たとえゲート幅Ｗが
大きい場合であっても、ゲート抵抗による遅延が生じて
素子が均一に動作しなくなって素子の高速化が阻害され
ることはない。即ち、時刻ｔ0 にゲート電極に所定の電
圧が印加されたとすると、ゲート電極の一端でも、また
中央部でも、更に他端でも、ドレイン電流ｉは同時に流
れる。

【００２６】従って、本実施例のようなＮ型ダブルゲー
トＳＯＩＭＯＳＦＥＴを用いてＣＭＯＳ発信器を作製し
た場合、図２（ｂ）の各接点波形を示したグラフから明
らかなように、ゲート抵抗による遅延δｔは生じない。
ここで、図中に示すＴは、トランジスタの遅延時間を表
している。尚、上記実施例においては、素子領域内に形
成された接続電極３４が２個の場合を図示しているが、
この接続電極３４の数はゲート幅Ｗの大きさに応じて必
要な数だけ設ければよい。

【００２７】また、フロントゲート電極２６及びバック
ゲート電極１６が共にｐ+ 型不純物が添加された多結晶
シリコン層から形成されているが、これら両ゲート電極
或いはいずれか一方のゲート電極が例えばＷ（タングス
テン）等の高融点金属層から形成されていてもよい。そ
の場合は、更にゲート抵抗を減少させて、ゲート抵抗に
よる遅延を抑制することが可能となるため、いっそうの
高速化を実現することができる。

【００２８】また、閾値Ｖthはゲート電極の材料の仕事
関数によって制御されるため、所望の閾値Ｖthに最適の
ゲート電極材料を選択することにより、素子の高性能化
を実現することが可能となる。ここで、フロントゲート
電極２６及びバックゲート電極１６のいずれか一方だけ
をＷ等の高融点金属層から形成しても、フロントゲート
電極２６及びバックゲート電極１６が接続電極３４によ
り素子領域内において接続されているため、両ゲート電
極を高融点金属層から形成する場合とほぼ同様の効果を
奏する。

【００２９】次に、図１に示すＮ型ダブルゲートＳＯＩ
ＭＯＳＦＥＴの製造方法を、図３乃至図５の工程図を用
いて説明する。ｐ型シリコン基板１０上に、ＬＯＣＯＳ
法を用いて、ＬＯＣＯＳ酸化膜１２を形成し、素子分離
領域を形成する（図３（ａ）参照）。次いで、このＬＯ
ＣＯＳ酸化膜１２によって囲まれたシリコン基板１０の
素子領域上に、熱酸化法を用いて、厚さ１５ｎｍ以下の
バックゲート酸化膜１４を形成する。続いて、ＣＶＤ法
を用いて、全面に多結晶シリコン層を堆積した後、所定
の形状にパターニングする。こうしてシリコン基板１０
の素子領域上に、バックゲート酸化膜１４を介して、多
結晶シリコン層からなるバックゲート電極１６を形成す
る。このとき、このバックゲート電極１６の一部はＬＯ
ＣＯＳ酸化膜１２上にまで延びている。また、バックゲ
ート電極１６を形成する多結晶シリコン層には未だ不純
物を添加させないでおく（図３（ｂ）参照）。

【００３０】次いで、ＣＶＤ法を用いて、全面にＣＶＤ
酸化膜１８を形成した後、このＣＶＤ酸化膜１８を研磨
し、平坦化する。また、別途、シリコン基板からなる支
持基板２０を用意し、この支持基板２０表面に熱酸化膜
２２を形成しておく。そしてｐ型シリコン基板１０のＣ
ＶＤ酸化膜１８上に、この支持基板２０の熱酸化膜２２
を張り合わせる。尚、この張り合わせにおける熱処理温
度は、９００℃程度である（図３（ｃ）参照）。

【００３１】次いで、支持基板２０を張り合わせたｐ型
シリコン基板１０を反転させ、そのｐ型シリコン基板１
０をＬＯＣＯＳ酸化膜１２をストッパーとして研磨し、
平坦化する。この研磨により、バックゲート酸化膜１４
及びＬＯＣＯＳ酸化膜１２に底面及び側面を囲まれたｐ
型シリコン基板１０からなるｐ型ＳＯＩ層１０ａを残存
させる（図４（ｄ）参照）。

【００３２】次いで、ｐ型ＳＯＩ層１０ａ上に、９００
〜１０５０℃程度の酸化温度による熱酸化法を用いて、
厚さ１５ｎｍ以下のフロントゲート酸化膜２４を形成す
る。続いて、ＣＶＤ法を用いて、全面に多結晶シリコン
層を堆積した後、所定の形状にパターニングする。こう
して、バックゲート電極１６に対向させて、フロントゲ
ート酸化膜２４上に多結晶シリコン層からなるフロント
ゲート電極２６を形成する。このとき、このフロントゲ
ート電極２６の一部はＬＯＣＯＳ酸化膜１２上にまで延
びている（図４（ｅ）参照）。

【００３３】次いで、フォトリソグラフィ技術により所
定の形状にパターニングしたレジストをマスクとして、
フロントゲート電極２６、フロントゲート酸化膜２４及
びｐ型ＳＯＩ層１０ａを連続エッチングし、バックゲー
ト電極１６に達するコンタクトホール２８を素子領域内
に開口すると共に、フロントゲート電極２６及びＬＯＣ
ＯＳ酸化膜１２を連続エッチングし、バックゲート電極
１６に達するコンタクトホール３０を素子分離領域に開
口する（図４（ｆ）参照）。

【００３４】次いで、フォトリソグラフィ技術により所
定の形状にパターニングしたレジストをマスクとして、
素子領域内のコンタクトホール２８周辺のフロントゲー
ト電極２６を部分的にエッチングし、フロントゲート電
極２６に段差を設ける。続いて、ＣＶＤ法を用いて、全
面にＣＶＤ酸化膜を厚く堆積した後、エッチバックを行
い、コンタクトホール２８内壁にＣＶＤ酸化膜からなる
サイドウォール３２を形成する。ここで、コンタクトホ
ール２８周辺のフロントゲート電極２６に段差を設けた
のは、コンタクトホール２８の深さによりサイドウォー
ル３２の厚さを制御するためである。

【００３５】続いて、イオン注入法を用いて、Ｂ⁺ イオ
ンをフロントゲート電極２６に注入すると共に、コンタ
クトホール２８、３０を介してバックゲート電極１６に
も注入する。そして熱処理により、注入したＢ⁺ イオン
の活性化と拡散を行い、フロントゲート電極２６及びバ
ックゲート電極１６を導電化する。その後、フロントゲ
ート電極２６上面に酸化膜で保護膜を堆積し、それをマ
スクとしてｐ型ＳＯＩ層１０ａにｎ+ 型ソース領域（図
示せず）及びｎ+ 型ドレイン領域（図示せず）を相対し
て形成する。

【００３６】これにより、これらｎ+ 型ソース・ドレイ
ン領域に挟まれたｐ型ＳＯＩ層１０ａがｐ型チャネル領
域となる。そしてこのｐ型チャネル領域の上下には、バ
ックゲート酸化膜１４及びフロントゲート酸化膜２４を
介して、フロントゲート電極２６及びバックゲート電極
１６がそれぞれ設けれている（図４（ｇ）参照）。次い
で、コンタクトホール２８、３０内に、Ｗ等の高融点金
属層又はｎ+ 型不純物が添加された多結晶シリコン層か
らなる接続電極３４、３６をそれぞれ形成して、フロン
トゲート電極２６とバックゲート電極１６とを接続す
る。このとき、素子領域内に形成された接続電極３４と
ｐ型ＳＯＩ層１０ａとはサイドウォール３２によって絶
縁されている（図４（ｈ）参照）。こうしてＮ型ダブル
ゲートＳＯＩＭＯＳＦＥＴが作製される。

【００３７】このように本製造方法によれば、バックゲ
ート酸化膜１４上に堆積した多結晶シリコン層をパター
ニングしてバックゲート電極１６を形成する際には、未
だ不純物を添加させないでおき（図３（ｂ）参照）、９
００℃程度の高温熱処理によって支持基板２０との張り
合わせを行い（図３（ｃ）参照）、９００〜１０５０℃
程度の熱酸化によってフロントゲート酸化膜２４を形成
した後に（図４（ｅ）参照）、イオン注入法を用いて、
Ｂ⁺ イオンをフロントゲート電極２６に注入すると共
に、コンタクトホール２８、３０を介してバックゲート
電極１６に注入することにより（図４（ｇ）参照）、従
来の製造方法のような支持基板との張り合わせ工程及び
フロントゲート絶縁膜の形成工程の高温熱処理によって
バックゲート電極に添加した不純物がＳＯＩ層表面に拡
散することが防止される。このため、チャネル領域の不
純物濃度変化による閾値Ｖthの変動を防止することがで
き、従って素子の高性能化を実現することができる。

【００３８】また、これにより、バックゲート酸化膜１
４を所望の厚さに薄膜化することや、支持基板との高温
張り合わせ等ができ、従って素子の高性能化を図ること
が可能になる。尚、上記製造方法においては、フロント
ゲート電極２６及びバックゲート電極１６を共に多結晶
シリコン層にｐ+ 型不純物をイオン注入して形成した
が、これら両ゲート電極或いはいずれか一方のゲート電
極を例えばＷ等の高融点金属層から形成してもよい。そ
の場合、Ｗ等の高融点金属層から形成したゲート電極に
は不純物の添加は不要となるが、フロントゲート電極２
６をＷ等の高融点金属層から形成し、バックゲート電極
１６を不純物を添加させた多結晶シリコン層から形成す
る場合は、上記の支持基板２０との張り合わせ工程及び
フロントゲート酸化膜２４の形成工程後にバックゲート
電極１６へ不純物を添加する上記製造方法を適用する。

【００３９】また、上記実施例においては、Ｎ型ダブル
ゲート型ＭＯＳＦＥＴ及びその製造方法について説明し
たが、勿論、Ｐ型ダブルゲート型ＭＯＳＦＥＴ及びその
製造方法にも本発明を適用することができるのは言うま
でもない。その場合、シリコン基板、ソース・ドレイン
領域等の導電型及びバックゲート電極及びフロントゲー
ト電極に添加する不純物の導電型がそれぞれ逆になる。

【００４０】

【発明の効果】以上のように本発明によれば、薄膜ＳＯ
Ｉ構造のダブルゲート型ＭＯＳＦＥＴにおいて、素子領
域をなすＳＯＩ層を上下に挟んで設けられたバックゲー
ト電極及びフロントゲート電極が、ＳＯＩ層に開口され
たコンタクトホール内の接続電極によって接続されてい
ることにより、フロントゲート電極及びバックゲート電
極が至るところで同電位に保持されるため、たとえゲー
ト幅Ｗが大きい場合であっても、素子の均一な動作を実
現することができる。

【００４１】また、フロントゲート電極、バックゲート
電極又は接続電極が、高融点金属層等から形成されてい
ることにより、ゲート抵抗が低減され、ゲート抵抗によ
る遅延を抑制することが可能となる。更に、バックゲー
ト電極を不純物が添加された多結晶シリコン層から形成
する場合、支持基板との張り合わせ工程及びフロントゲ
ート絶縁膜の形成工程の後に、素子領域内に開口したコ
ンタクトホールを介して、バックゲート電極を形成する
多結晶シリコン層に不純物を添加することにより、バッ
クゲート電極に添加した不純物がシリコン層表面に拡散
しチャネル領域の不純物濃度を変化させて閾値Ｖthを変
動させることを防止することが可能となる。

【００４２】これにより、半導体装置の高速化及び高性
能化を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるＮ型ダブルゲートＳＯ
ＩＭＯＳＦＥＴを示す平面図及び断面図である。

【図２】図１に示すＮ型ダブルゲートＳＯＩＭＯＳＦＥ
Ｔの動作を説明するための図である。

【図３】図１に示すＮ型ダブルゲートＳＯＩＭＯＳＦＥ
Ｔの製造方法を説明するための工程図（その１）であ
る。

【図４】図１に示すＮ型ダブルゲートＳＯＩＭＯＳＦＥ
Ｔの製造方法を説明するための工程図（その２）であ
る。

【図５】図１に示すＮ型ダブルゲートＳＯＩＭＯＳＦＥ
Ｔの一製造方法を説明するための工程図（その３）であ
る。

【図６】従来のＮ型ダブルゲートＳＯＩＭＯＳＦＥＴを
示す平面図及び断面図である。

【図７】図６に示すＮ型ダブルゲートＳＯＩＭＯＳＦＥ
Ｔの製造方法を説明するための工程図である。

【図８】図６に示すＮ型ダブルゲートＳＯＩＭＯＳＦＥ
Ｔの動作を説明するための図である。

【符号の説明】

１０、５０…ｐ型シリコン基板 １０ａ、５０ａ…ｐ型ＳＯＩ層 １２、５２…ＬＯＣＯＳ酸化膜 １４、５４…バックゲート酸化膜 １６、５６…バックゲート電極 １８、５８…ＣＶＤ酸化膜 ２０、６０…支持基板 ２２、６２…熱酸化膜 ２４、６４…フロントゲート酸化膜 ２６、６６…フロントゲート電極 ２８、３０…コンタクトホール ３２…サイドウォール ３４、３６、７２…接続電極 ３８、６８…ｎ+ 型ソース領域 ４０、７０…ｎ+ 型ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｂ // Ｈ０１Ｌ 21/76 Ｄ 9169−4Ｍ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 支持基板と、 前記支持基板上に形成された絶縁層と、 前記絶縁層により側面及び底面を囲まれた素子領域をな
   す第１導電型のシリコン層と、 前記シリコン層に相対して形成された第２導電型のソー
   ス領域及びドレイン領域と、 前記シリコン層の前記ソース領域及び前記ドレイン領域
   に挟まれたチャネル領域底面に、バックゲート絶縁膜を
   介して形成されたバックゲート電極と、 前記シリコン層の前記チャネル領域上面に、フロントゲ
   ート絶縁膜を介して形成されたフロントゲート電極と、 前記シリコン層に開口されたコンタクトホール内にサイ
   ドウォールを介して形成され、前記フロントゲート電極
   と前記バックゲート電極とを接続している接続電極とを
   有していることを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記フロントゲート電極、前記バックゲート電極又は前
   記接続電極が、高融点金属層又は不純物が添加された多
   結晶シリコン層から形成されていることを特徴とする半
   導体装置。
3. 【請求項３】 第１導電型のシリコン基板上に、選択酸
   化法によって第１の絶縁層を形成する第１の工程と、 前記第１の絶縁層によって囲まれた前記シリコン基板の
   素子領域上に、バックゲート絶縁膜を介して、バックゲ
   ート電極を形成する第２の工程と、 全面に第２の絶縁層を堆積し、平坦化した後、前記第２
   の絶縁層上に支持基板を張り合わせる第３の工程と、 前記支持基板を張り合わせ前記シリコン基板を反転さ
   せ、前記シリコン基板を前記第１の絶縁層フィールド酸
   化膜に達するまで研磨して、前記バックゲート絶縁膜上
   にシリコン層を残存させる第４の工程と、 前記シリコン層上に、フロントゲート絶縁膜を介して、
   前記バックゲート電極に対向するフロントゲート電極を
   形成する第５の工程と、 前記フロントゲート電極、前記フロントゲート絶縁膜及
   び前記シリコン層を選択的にエッチングして、素子領域
   内にコンタクトホールを開口した後、前記コンタクトホ
   ール内壁にサイドウォールを形成する第６の工程と、 前記コンタクトホール内に前記サイドウォールを介して
   接続電極を形成し、前記接続電極によって前記フロント
   ゲート電極と前記バックゲート電極とを接続する第７の
   工程とを有することを特徴とする半導体装置の製造方
   法。
4. 【請求項４】 請求項３記載の半導体装置の製造方法に
   おいて、 前記第６の工程が、素子領域内にコンタクトホールを開
   口した後、前記コンタクトホール内壁にサイドウォール
   を形成する前に、前記コンタクトホール周辺の前記フロ
   ントゲート電極を部分的にエッチングして段差を設け、
   前記サイドウォールの厚さを制御する工程であることを
   特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項３又は４記載の半導体装置の製造
   方法において、 前記フロントゲート電極、前記バックゲート電極又は前
   記接続電極を、高融点金属層又は不純物が添加された多
   結晶シリコン層から形成することを特徴とする半導体装
   置の製造方法。
6. 【請求項６】 請求項５記載の半導体装置の製造方法に
   おいて、 前記第２の工程が、前記バックゲート電極を多結晶シリ
   コン層から形成する工程であり、 前記第５の工程が、前記フロントゲート電極を高融点金
   属層又は多結晶シリコン層から形成する工程であり、 前記第６の工程の後、前記第７の工程の前に、素子領域
   内に開口した前記コンタクトホールを介して、前記バッ
   クゲート電極を形成する多結晶シリコン層に不純物を添
   加する工程を有することを特徴とする半導体装置の製造
   方法。