JP2910100B2

JP2910100B2 - 半導体メモリ

Info

Publication number: JP2910100B2
Application number: JP1302487A
Authority: JP
Inventors: 隆野口; 博文角
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-11-21
Filing date: 1989-11-21
Publication date: 1999-06-23
Anticipated expiration: 2014-06-23
Also published as: JPH03161966A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、スタックCMOS型SRAMと称されており、メモ
リセルを構成しているフリップフロップのインバータの
負荷素子が薄膜トランジスタから成っている半導体メモ
リに関するものである。

〔発明の概要〕本発明は、上記の様な半導体メモリにおいて、互いに
直列に接続されている二つの薄膜トランジスタをインバ
ータの負荷素子とすることによって、消費電力が少なく
信頼性は高くしたものである。

〔従来の技術〕

抵抗負荷型MOS−SRAMでは、高抵抗化が限界に近付い
てきており、またデータ書き込み時の電流の確保が困難
になってきている等の問題が生じている。このため、MO
S−SRAMでは、抵抗負荷型から完全CMOS型へ移行する動
きがある。

そして、完全CMOS型SRAMのチップ面積を抵抗負荷型MO
S−SRAM並みに小さくするために、負荷素子を薄膜トラ
ンジスタで構成し、この薄膜トランジスタをバルクトラ
ンジスタ上に積み重ねた、いわゆるスタックCMOS型SRAM
が考えられている（例えば、「日経マイクロデバイス」
（1988.9）P.123−130）。

一方、薄膜トランジスタの活性層とするための半導体
膜は、低温プロセスで形成可能である等の点から、単結
晶半導体膜等よりも多結晶半導体膜で形成するのが有利
であるとされている。

〔発明が解決しようとする課題〕

ところが、多結晶半導体膜を活性層とする薄膜トラン
ジスタでは、リーク電流を十分に低減させることが一般
に困難である。リーク電流が多いと、消費電力が多いの
みならず、論理振幅が小さくて記憶保持能力が低いため
に信頼性も低い。

〔課題を解決するための手段〕

本発明による半導体メモリでは、互いに直列に接続さ
れている二つの薄膜トランジスタがインバータ14,15の
負荷素子21、22となっている。

〔作用〕

本発明による半導体メモリでは、インバータ14、15の
負荷素子21、22となっている薄膜トランジスタにおける
ソース・ドレイン間の電圧が２組のソース・ドレインの
各々に分割され、１組当りのソース・ドレイン間の電圧
が低い。従って、多結晶半導体膜45によって薄膜トラン
ジスタの活性層が形成されていても、これらの薄膜トラ
ンジスタのリーク電流が少ない。

〔実施例〕

以下、本発明の第１〜第６実施例を、第１図〜第９図
を参照しながら説明する。

第１図及び第２図が、第１実施例を示している。この
第１実施例では、第１図に示す様に、フリップフロップ
11と一対の転送用トランジスタ12、13とでメモリセルが
構成されており、フリップフロップ11は一対のインバー
タ14、15の入出力を交差結合することによって構成され
ている。

インバータ14、15の駆動用トランジスタ16、17はnMOS
トランジスタであり、負荷用トランジスタ21、22はpMOS
トランジスタであるが、この負荷用トランジスタ21、22
はダブルゲート構造である。つまり、負荷用トランジス
タ21、22の各々で、二つのpMOSトランジスタが互いに直
列に接続されている。

負荷用トランジスタ21、22には電源線23が、駆動用ト
ランジスタ16、17には接地線24が、転送用トランジスタ
12、13にはビット線25、26及びワード線27が、夫々接続
されている。

第２図は、インバータ14を示している。次に、このイ
ンバータ14の製造工程を説明するが、インバータ15もイ
ンバータ14と同時に同様に製造されるので、インバータ
15の製造工程についての説明は原則として省略する。

まず、Si基板31に素子分離用のSiO₂膜32を形成し、Si
基板31の表面にゲート絶縁膜であるSiO₂膜33を形成し、
更に駆動用トランジスタ16、17のゲート電極34、35を形
成する。ゲート電極34、35は、n⁺型の多結晶Si膜36とWS
ix膜37とから成るポリサイド構造である。

次に、ゲート電極34、35及びSiO₂膜32をマスクにし
て、駆動用トランジスタ16のソース領域であるn⁺領域41
とドレイン領域であるn⁺領域42とを自己整合的に形成す
る。但し、ゲート電極35はn⁺領域42へ埋込コンタクトさ
せる。

その後、層間絶縁膜であるSiO₂膜43を堆積させ、ゲー
ト電極35及びn⁺領域42に達するコンタクト孔44をSiO₂膜
43に設ける。

次に、薄膜トランジスタである負荷用トランジスタ21
の活性層とするための多結晶Si膜45と、ゲート絶縁膜で
あるSiO₂膜46とを形成するが、そのために、580℃以下
の温度の減圧CVDによって、非晶質Si膜（図示せず）を
まず堆積させる。

この減圧CVD時の温度を580℃以上にすると、堆積させ
たSi膜が非晶質にはなっていない。その場合は、堆積さ
せたSi膜にSi⁺をイオン注入することによって、Si膜を
非晶質化させる。

そして、赤外線ランプ光やエキシマレーザ光等を用
い、O₂雰囲気中で1100℃、20秒程度の高温短時間熱処理
を行う。すると、非晶質Si膜から多結晶Si膜45への変化
とこの多結晶Si膜45の表面でのSiO₂膜46の形成とが略同
時に進行する。

この様な高温短時間熱処理で形成した多結晶Si膜45で
は、粒径が均一で、表面の平坦性が良く、移動度等の性
能も高い。従って、高性能の負荷用トランジスタ21を作
製することができる。また、SiO₂膜46も平坦で良質であ
る。従って、負荷用トランジスタ21ではピンホール等に
よる耐圧低下が少ない。

更に、これらの多結晶Si膜45とSiO₂膜46とが略同時に
形成されるので、製造工程も短い。また、雰囲気のO₂を
加圧した状態で上記の高温短時間熱処理を行えば、多結
晶Si膜45及びSiO₂膜46の平坦性を更に向上させることが
できる。

なお、多結晶Si膜45及びSiO₂膜46を形成するために、
従来は、多結晶Si膜45そのものを堆積させ、その後に熱
酸化を行ってSiO₂膜46を形成する方法や、堆積させた多
結晶Si膜45上に更にCVDによってSiO₂膜46を堆積させ、
このSiO₂膜46をランプ等による熱処理でデンシファイす
る方法が採用されていた。

しかし、熱酸化は通常は高温の拡散炉中で行われるの
で、下地のn⁺領域41、42の再拡散等が生じる。また、CV
Dで堆積させたSiO₂膜46は、デンシファイを行っても、
熱酸化で形成したSiO₂膜46に比べて耐圧等の膜質が劣
る。

更に、何れの方法でも、多結晶Si膜45及びSiO₂膜46の
平坦性が悪い。例えば、熱酸化法では、多結晶Si膜45の
形成が終了してから酸化が行われるが、その時に結晶粒
界が優先的に酸化されるので、大きな凹凸が形成され
る。

上述の様にして多結晶Si膜45及びSiO₂膜46を形成した
後、更に多結晶Si膜47を形成し、この多結晶Si膜47とSi
O₂膜46とをダブルゲート構造にパターニングして、負荷
用トランジスタ21のゲート電極51、52を形成する。

そして、多結晶Si膜47中、及びこの多結晶Si膜47をマ
スクにして多結晶Si膜45中へ不純物を導入して、これら
の多結晶Si膜45、47をp⁺型にする。そして更に、多結晶
Si膜45を負荷用トランジスタ21の活性層のパターンにパ
ターニングする。

ところが、このままでは、多結晶Si膜45とn⁺領域42と
がpn接合となっており、両者間の接触抵抗が大きく、電
位降下等の原因になる。

そこで、第２図に示す様に、多結晶Si膜45とn⁺領域42
との接触部及びその近傍のみを露出させる様にレーザマ
スク53をパターニングし、この状態で、XeClの希ガス・
ハライドエキシマレーザ（波長＝308nm）を1.5〜2.0Jcm
^-2程度のエネルギで照射する。

その結果、被照射部の多結晶Si膜45とn⁺領域42とが溶
融してアロイ部54となり、両者の接触抵抗が低減する。
その後は、従来公知の工程によって、この第１実施例を
完成させる。

ところで、薄膜トランジスタである負荷用トランジス
タ21、22におけるリークは、主にドレイン領域近傍のp⁺
i接合で生じる。しかしこの第１実施例では、負荷用ト
ランジスタ21、22がダブルゲート構造であるので、１個
のドレイン領域近傍のp⁺i接合における電圧が低く、リ
ーク電流が大幅に低減されている。

なお、リーク電流を低減させるために、チャネル長を
２倍にしたり、オフセットゲート構造にしたりすること
も考えられている。しかし、上述の様にリークが主にド
レイン領域近傍のp⁺i接合で生じるので、この第１実施
例に比べて効果が少ない。

第３図は第２実施例のうちのインバータ14を示してい
る。この第２実施例は、多結晶Si膜45とn⁺領域42とが主
にTiSi₂膜55を介して接続されていることを除いて、上
述の第１実施例と実質的に同様の構成を有している。

TiSi₂膜55を形成するには、ゲート電極51、52にSiO₂
膜56の側壁を形成し、この状態でTi膜（図示せず）をス
パッタリングで堆積させる。そして、600℃程度の第１
段階目のアニールでTi膜とSi基板31及び多結晶Si膜45、
47とを反応させてTiSi膜を形成し、800℃程度の第２段
階目のアニールでTiSi膜をTiSi₂膜55にし、未反応のTi
膜を除去する。

この様な第２実施例では、多結晶Si膜45とn⁺領域42と
の接触抵抗が低く、また負荷用トランジスタ21のソース
・ドレイン領域、ゲート電極51、52及び電源線23のシー
ト抵抗も低い。

第４図は、第３実施例のうちのインバータ14の製造工
程を示している。この第３実施例の製造に際しても、コ
ンタクト孔44の形成までは上述の第１及び第２実施例と
実質的に同様の工程を実行する。

その後、第4A図に示す様に、Ｗの選択CVDによってコ
ンタクト孔44をＷ膜57で埋める。そして再び、第２実施
例の場合と実質的に同様に、第4B図に示す様に300Å程
度の厚さのp⁺型の多結晶Si膜45を形成し、第4C図に示す
様にゲート電極51、52を形成し、第4D図に示す様にSiO₂
膜56をゲート電極51、52の側壁として形成する。

次に、第4E図に示す様に、露出している多結晶Si膜4
5、47を種として選択的にＷ膜58を成長させ、露出して
いる多結晶Si膜45の総てをＷ膜58で置換する。但し、こ
の状態ではゲート電極51、52下の多結晶Si膜45とＷ膜58
とが直接に接触しているが、両者の接触抵抗は十分には
低くない。

そこで、その後、600℃程度のアニールを行う。する
と、Ｗ膜58と多結晶Si膜45との界面にWSi₂膜（図示せ
ず）が形成され、Ｗ膜58/WSi₂膜／多結晶Si膜45の接触
構造となって、低抵抗が得られる。その後は、従来公知
の工程によって、この第３実施例を完成させる。

この様な第３実施例では、多結晶Si膜45とn⁺領域42と
の間のみならず、多結晶Si膜45と多結晶Si膜36との間に
もＷ膜57、58が介在しており、しかもＷ膜58と多結晶Si
膜45との間の接触構造の抵抗も低い。従って、多結晶Si
膜45と多結晶Si膜36との間の接触抵抗が、第１及び第２
実施例よりも更に低い。

第５図は、第４実施例のうちのインバータ14の製造工
程の一部を示している。この第４実施例の製造に際して
も、ゲート電極51、52の側壁であるSiO₂膜56の形成まで
は、上述の第３実施例と実質的に同様の工程を実行す
る。

そして、スパッタリング等でTi膜（図示せず）を堆積
させ、露出している多結晶Si膜45の総てがTiSi₂化する
程度の熱処理を行う。すると、第５図に示す様に、露出
している多結晶Si膜45の総てが自己整合的にTiSi₂膜61
に置換される。

その後、未反応のTi膜を除去し、更に従来公知の工程
によって、この第４実施例を完成させる。この様な第４
実施例では、ゲート電極51、52下の多結晶Si膜45とTiSi
₂膜61との接触抵抗が元々低いので、上述の第３実施例
と同様な効果を奏することができる。

第６図は、第５実施例のうちの駆動用トランジスタ16
の製造工程を示している。この製造工程では、第6A図に
示す様に、まずSi基板31の表面にSiO₂膜32、33を形成
し、更にWSi_X膜37から成るゲート電極34とn⁺領域41、42
とSiO₂膜56とを順次に形成する。

次に、スパッタリング等によってTi膜（図示せず）を
全面に堆積させ、赤外線ランプ光によるアニールでTi膜
とSi基板31とを反応させ、未反応のTi膜を選択エッチン
グで除去する。これによって、第6B図に示す様に、n⁺領
域41、42の表面に自己整合的にTiSi₂膜62を形成する。

次に、第6C図に示す様にSiO₂膜43を堆積させ、第6D図
に示す様にn⁺領域41、42に達するコンタクト孔44をSiO₂
膜43及びTiSi₂膜62に形成する。そして更に、第6E図に
示す様に、Ｗの選択CVDによってコンタクト孔44をＷ膜5
7で埋める。なお、TiSi₂膜62に対するコンタクト孔44の
形成は、Ｗの選択CVDの前処理時のドライ前処理で行っ
てもよい。

次に、例えばNH₃の雰囲気中における800℃程度のアニ
ールを行うことによって、第6F図に示す様に、Ｗ膜57と
n⁺領域41、42との界面に、バリヤメタルであるWN膜63を
形成する。その後、従来公知の工程によって、この第５
実施例を完成させる。

この様な第５実施例では、コンタクト孔44がTiSi₂膜6
2をも貫通しており、Ｗ膜57がSi基板31のみから堆積し
始める。このため、Ｗの選択CVDに用いるWF₆による金属
フッ化膜がＷ膜とSi基板31との界面に形成されることが
なく、両者の接触抵抗が低い。

これに対して、コンタクト孔44がTiSi₂膜62を貫通し
ていなければ、Ｗの選択CVDの初期反応過程においてTiS
i₂膜62とＷ膜57との界面にTiF膜が形成され、Ｗ膜57とS
i基板31との接触抵抗が高くなる。

なお、コンタクト孔44の内壁面としてTiSi₂膜62が露
出しているが、このTiSi₂膜62の露出面には、フッ化水
素酸ではエッチングされにくいTiN膜やTiOx膜が自然に
形成される。従って、金属による還元反応によってＷ膜
57が堆積することがなく、このためTiF膜が形成される
こともない。

一方、上記のTiN膜やTiO_X膜は厚さが50Å程度と非常
に薄いので、Ｗ膜57とTiSi₂膜62との間にはトンネル電
流が流れる。従って、Ｗ膜57とSi基板31及びTiSi₂膜62
との全体的な接触抵抗が非常に低い。

なお、コンタクト孔44の内壁面となっているTiSi₂膜6
2の露出面にTiF膜が形成されるのを確実に防止するため
に、コンタクト孔44の形成後に、例えばNH₃の雰囲気中
における600℃、30秒程度のアニールを行うことによっ
て、TiSi₂膜62の露出面を窒化してもよい。

第７図は、第６図に示した第５実施例の変形例を示し
ている。即ち、この第７図に示す様にTiSi₂膜62の断面
を凸状にすれば、Ｗ膜57とTiSi₂膜62との間の接触抵抗
が更に低減する。

第８図は、第６実施例のうちのビット線25等のAl配線
に対する接続工程を示している。第8A図に示す様なAl配
線64に対して第６図の場合と同様にＷ膜の埋め込みによ
って接続を行う場合も、第６図の場合と同様に金属フッ
化膜が形成される問題がある。

そこでこの第６実施例では、第8A図に示す様に、SiO₂
膜65等である層間絶縁膜上に直接にAl配線64を形成する
のではなく、SiO₂膜65上にまず500Å程度の厚さの多結
晶Si膜66を堆積させる。そして、１％程度のSiを含有す
るAl膜を多結晶Si膜66上に堆積させ、これらのAl膜と多
結晶Si膜66とをパターニングして、Al配線64を形成す
る。

次に、第8B図に示す様に層間絶縁膜であるSiO₂膜67を
堆積させ、更に、第8C図に示す様に多結晶Si膜66に達す
るコンタクト孔71をSiO₂膜67とAl配線64とに形成する。
コンタクト孔71の形成に際しては、当初はCHF₃系のガス
を用いてSiO₂膜67をエッチングし、その後に順次にBCl₃
系のガスに切り換えて露出しているAl配線64をエッチン
グする。

次に、第8D図に示す様に、Ｗの選択CVDによってコン
タクト孔71をＷ膜72で埋める。この場合も多結晶Si膜66
を種としてＷ膜72が堆積してゆくので、Ｗ膜72とAl配線
64との界面にはAlF膜が形成されず、Ｗ膜72とAl配線64
との接触抵抗が低い。

なお、コンタクト孔71の内壁面となっているAl配線64
の露出面には自然酸化膜として薄いAl₂O₃膜等が形成さ
れるので、このAl配線64の露出面ではＷの選択CVDが生
じない。しかし、Ｗの選択CVDを確実に防止するため
に、コンタクト孔71の形成後に、第５実施例の場合と同
様にAl配線64の露出面の窒化を行ってもよい。

第９図は、第８図に示した第６実施例の変形例を示し
ている。即ち、この第９図に示す様にAl配線64の断面を
凸状にすれば、第７図の場合と同様に、Ｗ膜72とAl配線
64との接触抵抗が更に低減する。

〔発明の効果〕

本発明による半導体メモリでは、インバータの負荷素
子となっている薄膜トランジスタのリーク電流が少ない
ので、消費電力が少なく信頼性は高い。

【図面の簡単な説明】

第１図は本発明の第１実施例におけるメモリセルの回路
図、第２図及び第３図は夫々第１及び第２実施例の要部
の側断面図、第４図は第３実施例の要部の製造工程を順
次に示す側断面図、第５図は第４実施例の要部の側断面
図、第６図は第５実施例の要部の製造工程を順次に示す
側断面図、第７図は第５実施例の変形例の要部の側断面
図、第８図は第６実施例の要部の製造工程を順次に示す
側断面図、第９図は第６実施例の変形例の要部の側断面
図である。なお図面に用いた符号において、 11……フリップフロップ 14、15……インバータ 21、22……負荷用トランジスタ 45……多結晶Si膜である。

Claims

(57)【特許請求の範囲】

【請求項１】一対のインバータから成るフリップフロッ
プを用いてメモリセルが構成されており、薄膜トランジ
スタが前記インバータの負荷素子となっている半導体メ
モリにおいて、互いに直列に接続されている二つの前記薄膜トランジス
タが前記負荷素子となっていることを特徴とする半導体
メモリ。