JPH07109863B2 - 能動層２層積層記憶素子 - Google Patents
能動層２層積層記憶素子Info
- Publication number
- JPH07109863B2 JPH07109863B2 JP1094538A JP9453889A JPH07109863B2 JP H07109863 B2 JPH07109863 B2 JP H07109863B2 JP 1094538 A JP1094538 A JP 1094538A JP 9453889 A JP9453889 A JP 9453889A JP H07109863 B2 JPH07109863 B2 JP H07109863B2
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- Japan
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- layer
- mosfet
- conductivity type
- inverter
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はSOI（セミコンダクタ・オン・インシュレー
タ、Semicondcutor on Insulator）を用いた、能動層積
層構造のCMOS・SRAM（スタティック・ラム、static RA
M）に関する。
タ、Semicondcutor on Insulator）を用いた、能動層積
層構造のCMOS・SRAM（スタティック・ラム、static RA
M）に関する。
（従来の技術） 従来、能動層２層構造を有するCMOS・SRAMは、第３図中
に示した６トランジスタ構成を用いる。この時、６トラ
ンジスタ構成のうち、４つはnMOSFET、２つはpMOSFETで
あり、nMOSFET22とpMOSFET21により第１のインバータ
を、nMOSFET24とpMOSFET23により第２のインバータを、
nMOSFET20、28により２個のトランスファーゲートを形
成している。
に示した６トランジスタ構成を用いる。この時、６トラ
ンジスタ構成のうち、４つはnMOSFET、２つはpMOSFETで
あり、nMOSFET22とpMOSFET21により第１のインバータ
を、nMOSFET24とpMOSFET23により第２のインバータを、
nMOSFET20、28により２個のトランスファーゲートを形
成している。
これらのnMOSFET、pMOSFETの配置を製造工程順に説明す
ると以下の様になる。まず、シリコン基板１上にnMOSFE
T20,22,24,28を配置し、この層を下層能動層とする。そ
の上に層間絶縁膜６を介してSOI層を作製し、この層を
上層能動層中とし、ここにpMOSFET21,23を配置する。次
に試料表面に絶縁膜10を形成した後に各MOSFETへのアル
ミ配線12を形成する。
ると以下の様になる。まず、シリコン基板１上にnMOSFE
T20,22,24,28を配置し、この層を下層能動層とする。そ
の上に層間絶縁膜６を介してSOI層を作製し、この層を
上層能動層中とし、ここにpMOSFET21,23を配置する。次
に試料表面に絶縁膜10を形成した後に各MOSFETへのアル
ミ配線12を形成する。
この様に配置したMOSFETの配線のうち、第１のインバー
タを構成するnMOSFET22、pMOSFET21のドレインの結節点
25と、第２のインバータを構成するnMOSFET24、pMOSFET
23のゲートの結節点27、および結節点25と結節点27とを
結線する結節点26は、従来、第２図に示す様な構造で形
成していた。すなわち、nMOSFET22、pMOSFET21のそれぞ
れのドレインのコンタクトホールと、nMOSFET24、pMOSF
ET23のそれぞれのゲートへのコンタクトホールを独立に
開孔し、アルミニウム12によりコンタクトホールを埋
め、かつ配線することで形成していた。
タを構成するnMOSFET22、pMOSFET21のドレインの結節点
25と、第２のインバータを構成するnMOSFET24、pMOSFET
23のゲートの結節点27、および結節点25と結節点27とを
結線する結節点26は、従来、第２図に示す様な構造で形
成していた。すなわち、nMOSFET22、pMOSFET21のそれぞ
れのドレインのコンタクトホールと、nMOSFET24、pMOSF
ET23のそれぞれのゲートへのコンタクトホールを独立に
開孔し、アルミニウム12によりコンタクトホールを埋
め、かつ配線することで形成していた。
以上は、第２のインバータを構成するnMOSFET24、pMOSF
ET23のドレインの結節点30と第１のインバータを構成す
るnMOSFET22、pMOSFET21のゲートの結節点29および結節
点29と結節点30とを結線する結節点31も同様に形成して
いた。
ET23のドレインの結節点30と第１のインバータを構成す
るnMOSFET22、pMOSFET21のゲートの結節点29および結節
点29と結節点30とを結線する結節点31も同様に形成して
いた。
（発明が解決しようとする課題） しかしながら、上述の様な結線方式を用いた場合、ドレ
イン3,7、ゲート5,9に対応したコントクトホールを開孔
し、アルミニウム12を配線するので、結節点25,26,27,2
9,30,31を形成するには大きな占有面積を必要とする。
このため能動層２層積層SRAMの集積度は低下する。
イン3,7、ゲート5,9に対応したコントクトホールを開孔
し、アルミニウム12を配線するので、結節点25,26,27,2
9,30,31を形成するには大きな占有面積を必要とする。
このため能動層２層積層SRAMの集積度は低下する。
また、結節点25,26,27および結節点29,30,31の結線はア
ルミ配線により実行するので、配線長が長くなり第１、
第２のインバータおよびトランスファーゲートに付加さ
れる配線容量は増大する。その結果SRAMの回路特性の向
上が困難になる。
ルミ配線により実行するので、配線長が長くなり第１、
第２のインバータおよびトランスファーゲートに付加さ
れる配線容量は増大する。その結果SRAMの回路特性の向
上が困難になる。
本発明の目的は結節点25,26,27,29,30,31の占有面積を
減少させることによる集積度の向上と、配線容量等の削
減によるSRAMの回路特性向上を実現する能動層２層積層
のCMOS・SRAMを提供することにある。
減少させることによる集積度の向上と、配線容量等の削
減によるSRAMの回路特性向上を実現する能動層２層積層
のCMOS・SRAMを提供することにある。
（課題を解決するための手段） 本発明は能動層を２層積層して形成する６トランジスタ
構成のスタティック型記憶素子において、下層能動層中
に第１導電型のMOSFETを配置し、上層能動層中に第２導
電型のMOSFETを配置し、第１のインバータを構成する第
１導電型MOSFETのドレインと第２導電型MOSFETのドレイ
ンおよび、第２のインバータを構成する第１導電型MOSF
ETのゲートと第２導電型MOSFETのゲートを、唯一１個の
コンタクトホール中に埋め込んだ柱状の金属により結線
することを特徴とする能動層２層積層記憶素子。
構成のスタティック型記憶素子において、下層能動層中
に第１導電型のMOSFETを配置し、上層能動層中に第２導
電型のMOSFETを配置し、第１のインバータを構成する第
１導電型MOSFETのドレインと第２導電型MOSFETのドレイ
ンおよび、第２のインバータを構成する第１導電型MOSF
ETのゲートと第２導電型MOSFETのゲートを、唯一１個の
コンタクトホール中に埋め込んだ柱状の金属により結線
することを特徴とする能動層２層積層記憶素子。
（実施例） 以下、本発明について実施例を用いて説明する。本実施
例においては、半導体膜としてシリコン膜、絶縁膜とし
てシリコン酸化膜、半導体基板としてシリコン基板、配
線材料としてアルミニウム、コタンクトホール中に埋め
込んだ柱状の金属としてタングステンを用いている。
例においては、半導体膜としてシリコン膜、絶縁膜とし
てシリコン酸化膜、半導体基板としてシリコン基板、配
線材料としてアルミニウム、コタンクトホール中に埋め
込んだ柱状の金属としてタングステンを用いている。
第１図（ａ），（ｂ）は本発明を用い作製した能動層２
層積層CMOS・SRAM中の結節点25,26,27に対応する部分
の、結線処理前後における断面模式図である。まず、シ
リコン基板１内にnMOSFETを形成する。さらに層間絶縁
膜としてシリコン酸化膜６を形成する。このあと多結晶
シリコン膜を形成しレーザアニール等の方法で単結晶化
しSOI膜とし、そこにpMOSFETを形成する。この時、nMOS
FET22のドレイン３と、pMOSFET21のドレイン７と、nMOS
FET24のゲート５と、pMOSFET23のゲート９とが、試料表
面から見て接する様に配置する（第１図（ａ））。
層積層CMOS・SRAM中の結節点25,26,27に対応する部分
の、結線処理前後における断面模式図である。まず、シ
リコン基板１内にnMOSFETを形成する。さらに層間絶縁
膜としてシリコン酸化膜６を形成する。このあと多結晶
シリコン膜を形成しレーザアニール等の方法で単結晶化
しSOI膜とし、そこにpMOSFETを形成する。この時、nMOS
FET22のドレイン３と、pMOSFET21のドレイン７と、nMOS
FET24のゲート５と、pMOSFET23のゲート９とが、試料表
面から見て接する様に配置する（第１図（ａ））。
次に表面からみてドレイン3,7、ゲート5,9のそれぞれ一
部をすべて含むようにコンタクトホールを開孔する。す
なわちまずレジストをパターニングして露出した部分の
シリコン酸化膜10をドライエッチングし、次いでゲート
９、ドレイン７、シリコン酸化膜６、ゲート５、シリコ
ン酸化膜２をエッチングしてコンタクトホールを開孔す
る。
部をすべて含むようにコンタクトホールを開孔する。す
なわちまずレジストをパターニングして露出した部分の
シリコン酸化膜10をドライエッチングし、次いでゲート
９、ドレイン７、シリコン酸化膜６、ゲート５、シリコ
ン酸化膜２をエッチングしてコンタクトホールを開孔す
る。
この様に加工した試料表面に膜厚500Åのポリシリコン
薄膜13を堆積させ、前述のコンタクトホール部以外の場
所のポリシリコン薄膜13を異方性ドライエッチングによ
り除去する。ドライエッチングの異方性とコンタクトホ
ールのアスペクト比が大きいことによりコンタクトホー
ル内にのみポリシリコン薄膜13が残る。
薄膜13を堆積させ、前述のコンタクトホール部以外の場
所のポリシリコン薄膜13を異方性ドライエッチングによ
り除去する。ドライエッチングの異方性とコンタクトホ
ールのアスペクト比が大きいことによりコンタクトホー
ル内にのみポリシリコン薄膜13が残る。
最後に、この試料表面にH2をキャリアガスとした混合比
1:1のWF6とSiH4の混合ガスを用い、温度300℃の環境で
タングステンのCVD成長を行う。この条件においては、
タングステンはシリコン膜上のみに堆積され、シリコン
酸化膜には堆積されない。これでコンタクトホール内の
みに柱状のタングステン11が形成される（第１図
（ｂ））。この柱状タングステン11は第１のインバータ
を構成するnMOSFET22、pMOSFET21の各ドレイン3,7およ
び第２のインバータを構成するnMOSFET24、pMOSFET23の
各ゲート5,9の全てに接している。すなわち、結節点25,
26,27がタングステン11のみで形成できる。
1:1のWF6とSiH4の混合ガスを用い、温度300℃の環境で
タングステンのCVD成長を行う。この条件においては、
タングステンはシリコン膜上のみに堆積され、シリコン
酸化膜には堆積されない。これでコンタクトホール内の
みに柱状のタングステン11が形成される（第１図
（ｂ））。この柱状タングステン11は第１のインバータ
を構成するnMOSFET22、pMOSFET21の各ドレイン3,7およ
び第２のインバータを構成するnMOSFET24、pMOSFET23の
各ゲート5,9の全てに接している。すなわち、結節点25,
26,27がタングステン11のみで形成できる。
結節点29,30,31も同様に唯一１個のコンタクトホール中
に埋め込まれたタングステンにより形成できる。
に埋め込まれたタングステンにより形成できる。
本実施例においては、半導体膜としてシリコン膜、絶縁
膜としてシリコン酸化膜、半導体基板としてシリコン基
板、配線材料としてアルミニウム、コンタクトホール中
に埋め込んだ柱状金属としてタングステンを用いたが、
他の種類の半導体膜、他の種類の絶縁膜、他の種類の半
導体基板、他の種類の配線材料、他の種類の金属を用い
ても良い。
膜としてシリコン酸化膜、半導体基板としてシリコン基
板、配線材料としてアルミニウム、コンタクトホール中
に埋め込んだ柱状金属としてタングステンを用いたが、
他の種類の半導体膜、他の種類の絶縁膜、他の種類の半
導体基板、他の種類の配線材料、他の種類の金属を用い
ても良い。
（発明の効果） 以上のように、本発明によれば、能動層２層積層のCMOS
・SRAMを形成する回路の結節点25,26,27および結節点2
9,30,31をそれぞれ唯一１個のコンタクトホール中に埋
め込んだ金属のみで結線できるので、上記結節点部の占
有面積が減少し、回路の集積度は向上する。
・SRAMを形成する回路の結節点25,26,27および結節点2
9,30,31をそれぞれ唯一１個のコンタクトホール中に埋
め込んだ金属のみで結線できるので、上記結節点部の占
有面積が減少し、回路の集積度は向上する。
また、結線点25,26,27および結線点29,30,31は、特にア
ルミニウム等による配線を必要とせず、ドレイン3,7、
ゲート5,9を最短距離で結線されているので、第１、第
２のインバータおよびトランスファーゲートに付加され
る配線容量は減少する。その結果、SRAMの回路特性は向
上する。
ルミニウム等による配線を必要とせず、ドレイン3,7、
ゲート5,9を最短距離で結線されているので、第１、第
２のインバータおよびトランスファーゲートに付加され
る配線容量は減少する。その結果、SRAMの回路特性は向
上する。
さらに、コンタクトホールのサイズが小さくなり、シリ
コン薄膜の膜厚に近いサイズになると、従来のシリコン
薄膜の上表面でコンタクトをとるよりも、コンタクトホ
ール側壁のシリコン薄膜表面でコンタクトをとった方が
むしろコンタクト面積は大きい。それゆえ、コンタクト
抵抗の減少が見込まれる。
コン薄膜の膜厚に近いサイズになると、従来のシリコン
薄膜の上表面でコンタクトをとるよりも、コンタクトホ
ール側壁のシリコン薄膜表面でコンタクトをとった方が
むしろコンタクト面積は大きい。それゆえ、コンタクト
抵抗の減少が見込まれる。
第１図（ａ），（ｂ）は、本発明の実施例における能動
層２層積層CMOS・SRAM中の結節点25,26,27に対応する部
分の断面図、第２図は従来例における結節点25,26,27に
対応する部分の断面図、第３図は能動層２層CMOS・SRAM
の回路図である。 図中の番号は以下のものを示す。 １はシリコン基板、2,6,10はシリコン酸化膜、 ３はnMOSFETのドレイン、 4,5はnMOSFETのゲート、 ７はpMOSFETのドレイン、 8,9はpMOSFETのゲート、11はタングステン、 12はアルミ配線、13はシリコン薄膜、 20,22,24,28はnMOSFET、21,23はpMOSFET、 25,26,27,29,30,31は各MOSFETの電極の結節点
層２層積層CMOS・SRAM中の結節点25,26,27に対応する部
分の断面図、第２図は従来例における結節点25,26,27に
対応する部分の断面図、第３図は能動層２層CMOS・SRAM
の回路図である。 図中の番号は以下のものを示す。 １はシリコン基板、2,6,10はシリコン酸化膜、 ３はnMOSFETのドレイン、 4,5はnMOSFETのゲート、 ７はpMOSFETのドレイン、 8,9はpMOSFETのゲート、11はタングステン、 12はアルミ配線、13はシリコン薄膜、 20,22,24,28はnMOSFET、21,23はpMOSFET、 25,26,27,29,30,31は各MOSFETの電極の結節点
Claims (1)
- 【請求項１】能動層を２層積層して形成する６トランジ
スタ構成のスタティック型記憶素子において、下層能動
層中に第１導電型のMOSFETを配置し、上層能動層中に第
２導電型のMOSFETを配置し、第１のインバータを構成す
る第１導電型MOSFETのドレインと第２導電型MOSFETのド
レインおよび、第２のインバータを構成する第１導電型
MOSFETのゲートと第２導電型MOSFETのゲートを、唯一１
個のコンタクトホール中に埋め込んだ柱状の金属により
結線することを特徴とする能動層２層積層記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094538A JPH07109863B2 (ja) | 1989-04-13 | 1989-04-13 | 能動層２層積層記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094538A JPH07109863B2 (ja) | 1989-04-13 | 1989-04-13 | 能動層２層積層記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02271663A JPH02271663A (ja) | 1990-11-06 |
| JPH07109863B2 true JPH07109863B2 (ja) | 1995-11-22 |
Family
ID=14113099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094538A Expired - Lifetime JPH07109863B2 (ja) | 1989-04-13 | 1989-04-13 | 能動層２層積層記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109863B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2539299B2 (ja) * | 1991-03-01 | 1996-10-02 | 富士通株式会社 | 半導体記憶装置 |
| JPH0541378A (ja) * | 1991-03-15 | 1993-02-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5541427A (en) * | 1993-12-03 | 1996-07-30 | International Business Machines Corporation | SRAM cell with capacitor |
| JP2906971B2 (ja) * | 1993-12-30 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| JPH10229135A (ja) | 1997-02-14 | 1998-08-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR100418567B1 (ko) * | 2001-06-14 | 2004-02-11 | 주식회사 하이닉스반도체 | 각기 다른 반도체층 상에 ｎｍｏｓ 트랜지스터 및ｐｍｏｓ 트랜지스터를 구비하는 2-입력 노어 게이트 및그 제조 방법 |
| KR100615085B1 (ko) * | 2004-01-12 | 2006-08-22 | 삼성전자주식회사 | 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들 |
-
1989
- 1989-04-13 JP JP1094538A patent/JPH07109863B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02271663A (ja) | 1990-11-06 |
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|---|---|---|---|
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