JPS6129148B2 - - Google Patents
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- JPS6129148B2 JPS6129148B2 JP53147271A JP14727178A JPS6129148B2 JP S6129148 B2 JPS6129148 B2 JP S6129148B2 JP 53147271 A JP53147271 A JP 53147271A JP 14727178 A JP14727178 A JP 14727178A JP S6129148 B2 JPS6129148 B2 JP S6129148B2
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- Japan
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- misfet
- complementary
- gate
- channel
- semiconductor substrate
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- Expired
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- 230000000295 complement effect Effects 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 6
- 230000005684 electric field Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、相補形絶縁ゲート電界効果トランジ
スタに関する。
スタに関する。
近年、集積回路の高密度化が進展しているが、
これに伴う消費電力の増大により温度上昇が起こ
り信頼性の低下、特性の劣化などの問題が発生し
ている。これにより、集積回路における低消費電
力化が要求されている。この点に関し、相補形絶
縁ゲート電界効果トランジスタ（以下相補形
MISFETと略す）は低消費気力であり、又低消
費電力化以外にも、雑音余裕度や速度などの点に
おいて従来の単一チヤンネルMISFETよりすぐ
れている。
これに伴う消費電力の増大により温度上昇が起こ
り信頼性の低下、特性の劣化などの問題が発生し
ている。これにより、集積回路における低消費電
力化が要求されている。この点に関し、相補形絶
縁ゲート電界効果トランジスタ（以下相補形
MISFETと略す）は低消費気力であり、又低消
費電力化以外にも、雑音余裕度や速度などの点に
おいて従来の単一チヤンネルMISFETよりすぐ
れている。
第１図は、相補形MISFETの基本的な回路構
成を示している。ここで１は、入力信号端子、２
は出力信号端子、３，４は回路を駆動するために
電圧をかける端子であり、５，６，７は夫々Ｐチ
ヤンネルMISFETのゲート、ソース、ドレイン
であり、８，９，１０は、夫々ｎチヤンネル
MISFETのゲート、ソース、ドレインである。
成を示している。ここで１は、入力信号端子、２
は出力信号端子、３，４は回路を駆動するために
電圧をかける端子であり、５，６，７は夫々Ｐチ
ヤンネルMISFETのゲート、ソース、ドレイン
であり、８，９，１０は、夫々ｎチヤンネル
MISFETのゲート、ソース、ドレインである。
第２図は、第１図の基本回路を集積回路化した
場合の従来の構造例を示す。ここで１１は、入力
端子である。１２，１３，１４は、蒸着等でつく
られたアルミニユウム電極であり、１５，１８は
アルミニウムゲートか、多結晶シリコンによるゲ
ートであり、１６，１７は、Ｐ形拡散層、１９，
２０はｎ形拡散層、２１はＰ形拡散層による分離
領域（一般にＰウエルと呼ばれる）、２２はゲー
ト酸化膜、２３はフイールド絶縁膜、２４はｎ形
基板である。
場合の従来の構造例を示す。ここで１１は、入力
端子である。１２，１３，１４は、蒸着等でつく
られたアルミニユウム電極であり、１５，１８は
アルミニウムゲートか、多結晶シリコンによるゲ
ートであり、１６，１７は、Ｐ形拡散層、１９，
２０はｎ形拡散層、２１はＰ形拡散層による分離
領域（一般にＰウエルと呼ばれる）、２２はゲー
ト酸化膜、２３はフイールド絶縁膜、２４はｎ形
基板である。
しかしこのように構成された相補形MISFET
は、半導体基板内に、二個の互いに相反するチヤ
ンネル、具体的にいえば、Ｐチヤンネルとｎチヤ
ンネルのMISFETを形成するために、一方の
MISFETは、半導体基板と異なる導電性を有す
る拡散層により分離領域（ウエルと呼ばれてい
る）を形成し、その内部に形成する必要があつ
た。さらに、これら二つのMISFETのゲート電
極を蒸着配線等により接続する必要があつた。
は、半導体基板内に、二個の互いに相反するチヤ
ンネル、具体的にいえば、Ｐチヤンネルとｎチヤ
ンネルのMISFETを形成するために、一方の
MISFETは、半導体基板と異なる導電性を有す
る拡散層により分離領域（ウエルと呼ばれてい
る）を形成し、その内部に形成する必要があつ
た。さらに、これら二つのMISFETのゲート電
極を蒸着配線等により接続する必要があつた。
したがつて、集積回路における占有面積は、単
一チヤンネルMISFETに比べて大きくなり、こ
のことは、実装密度を高める点において不利であ
つた。
一チヤンネルMISFETに比べて大きくなり、こ
のことは、実装密度を高める点において不利であ
つた。
本発明の目的は、上記の欠点を除去した単一ゲ
ートより成りかつ分離領域を必要としない相補形
MITFETの新規の構造を提供し集積回路におい
て実装密度を高めることを可能にすることであ
る。
ートより成りかつ分離領域を必要としない相補形
MITFETの新規の構造を提供し集積回路におい
て実装密度を高めることを可能にすることであ
る。
上述の目的を達成するために、本発明において
は、ＰチヤンネルMISFETまたは、ｎチヤンネ
ルMISFETのどちらか一方を従来と同様に半導
体基板上に形成し、その一方のMISFETのソー
ス或いはドレイン領域の上に、そのMISFETと
逆のチヤンネルのMISFETを基板から突出して
縦状に形成し、それら二つのチヤンネルよりなる
MITFETのゲートを一体化するように構成して
いる。すなわち、従来ＰチヤンネルMISFETと
ｎチヤンネルMISFETは、共に半導体基板上に
平面的に形成されていたが、本発明では、これを
立体的に形成することにより分離領域を必要とせ
ずに、またゲートも単一であるので、配線等の必
要もなく、半導体基板上における占有面積が減少
するという利点をもつことになる。
は、ＰチヤンネルMISFETまたは、ｎチヤンネ
ルMISFETのどちらか一方を従来と同様に半導
体基板上に形成し、その一方のMISFETのソー
ス或いはドレイン領域の上に、そのMISFETと
逆のチヤンネルのMISFETを基板から突出して
縦状に形成し、それら二つのチヤンネルよりなる
MITFETのゲートを一体化するように構成して
いる。すなわち、従来ＰチヤンネルMISFETと
ｎチヤンネルMISFETは、共に半導体基板上に
平面的に形成されていたが、本発明では、これを
立体的に形成することにより分離領域を必要とせ
ずに、またゲートも単一であるので、配線等の必
要もなく、半導体基板上における占有面積が減少
するという利点をもつことになる。
以下に、本発明の詳細を図面をもとに説明す
る。
る。
第３図は、本発明に係る単一ゲート立体構造の
相補形MISFETの一実施例を示すものである。
２５は、アルミニウムあるいは、多結晶シリコン
等よりなるゲート電極であり、第２図におけるゲ
ート１５，１８を一体に共通化したものに相当す
る入力信号端子である。２６は、アルミニウム等
による電極であり、第２図における１２に相当す
る出力信号端子である。２７，２８は同様にアル
ミニウム等により構成された電極であり、第２図
における１３，１４に相当する。
相補形MISFETの一実施例を示すものである。
２５は、アルミニウムあるいは、多結晶シリコン
等よりなるゲート電極であり、第２図におけるゲ
ート１５，１８を一体に共通化したものに相当す
る入力信号端子である。２６は、アルミニウム等
による電極であり、第２図における１２に相当す
る出力信号端子である。２７，２８は同様にアル
ミニウム等により構成された電極であり、第２図
における１３，１４に相当する。
２９，３０，３１は、ｎチヤンネルMISFET
の夫々ソース、ドレイン、チヤンネル領域であ
り、各々、ｎ形、ｎ形、Ｐ形領域であり、第２図
における１９，２０，２１に相当する。３２，３
３は、ＰチヤンネルMISFETの夫々ソース、ド
レインで、Ｐ形領域で形成され、第２図における
１６，１７に相当する。さらに３４はゲート酸化
膜、３５はフイールド絶縁膜、３６は、ｎ形基板
である。このような構成により分離領域を形成す
ることなく相補形MISFETを形成するとができ
る。本発明による相補形MISFETは第３図の実
施例に限らず、第４図のように変形して実施する
ことも可能である。ここで第４図は、第３図に相
当する部分を同じ符号で示している。この実施例
はｎチヤンネルMISFETのドレイン３０をＰチ
ヤンネルMISFETのソース領域３３内に形成し
たことを特徴とするものであり、第３図の実施例
と同様な効果が得られる。
の夫々ソース、ドレイン、チヤンネル領域であ
り、各々、ｎ形、ｎ形、Ｐ形領域であり、第２図
における１９，２０，２１に相当する。３２，３
３は、ＰチヤンネルMISFETの夫々ソース、ド
レインで、Ｐ形領域で形成され、第２図における
１６，１７に相当する。さらに３４はゲート酸化
膜、３５はフイールド絶縁膜、３６は、ｎ形基板
である。このような構成により分離領域を形成す
ることなく相補形MISFETを形成するとができ
る。本発明による相補形MISFETは第３図の実
施例に限らず、第４図のように変形して実施する
ことも可能である。ここで第４図は、第３図に相
当する部分を同じ符号で示している。この実施例
はｎチヤンネルMISFETのドレイン３０をＰチ
ヤンネルMISFETのソース領域３３内に形成し
たことを特徴とするものであり、第３図の実施例
と同様な効果が得られる。
尚、電極２６は、３０，３３の両層に接してい
るが、これが、どちらか一方に接するようにして
もよい。さらに、ＰチヤンネルMISFETとｎチ
ヤンネルMISFETの位置関係を逆にしてもよ
い。
るが、これが、どちらか一方に接するようにして
もよい。さらに、ＰチヤンネルMISFETとｎチ
ヤンネルMISFETの位置関係を逆にしてもよ
い。
次に、本発明による相補形MISFETの製造方
法の一例を説明する。
法の一例を説明する。
先づ第５図ａに示したように、ｎ形基板３７
に、２つのＰ形拡散層３８を熱拡散法などで相互
に離間して形成し、さらに、その一方にｎ形拡散
層３９を同様な方法で拡散する。そして、基板３
７上にＰ形半導体層４０を、エピタキシヤル成長
法などで形成し、さらに、その上にｎ形半導体層
４１をエピタキシヤル成長法か、熱拡散法などで
形成する。
に、２つのＰ形拡散層３８を熱拡散法などで相互
に離間して形成し、さらに、その一方にｎ形拡散
層３９を同様な方法で拡散する。そして、基板３
７上にＰ形半導体層４０を、エピタキシヤル成長
法などで形成し、さらに、その上にｎ形半導体層
４１をエピタキシヤル成長法か、熱拡散法などで
形成する。
次に第５図ｂに示したように、ガラスマスクな
どによるパターニングにより層４０，４１を部分
的に酸化してフイールド絶縁膜４２を形成し、フ
イールド領域と素子領域を分離した後、さらにパ
ターニングと異方性エツチングなどにより縦形
MISFETの部分５を図のような形状に形成す
る。
どによるパターニングにより層４０，４１を部分
的に酸化してフイールド絶縁膜４２を形成し、フ
イールド領域と素子領域を分離した後、さらにパ
ターニングと異方性エツチングなどにより縦形
MISFETの部分５を図のような形状に形成す
る。
次に第５図ｃに示したように、ゲート酸化膜４
３を形成し、その上にゲート４４を多結晶シリコ
ンなどにより形成する。そして、その上から全体
的に絶縁膜４５を形成し絶縁する。
３を形成し、その上にゲート４４を多結晶シリコ
ンなどにより形成する。そして、その上から全体
的に絶縁膜４５を形成し絶縁する。
そして、第４図に示したようにコンタクトのホ
ールを開けて、アルミニユウムなどの電極を蒸着
し、パターニングして仕上げる。
ールを開けて、アルミニユウムなどの電極を蒸着
し、パターニングして仕上げる。
なお、この製造工程は、一例であつて、第３
図、第４図のような構造に素子を形成することが
できれば、いかなる工程でもよい。例えば、フイ
ールド絶縁膜で素子領域を先に分離してから、そ
の後エピタキシヤル成長法などで、縦形トランジ
スタ部分を形成してもよい。
図、第４図のような構造に素子を形成することが
できれば、いかなる工程でもよい。例えば、フイ
ールド絶縁膜で素子領域を先に分離してから、そ
の後エピタキシヤル成長法などで、縦形トランジ
スタ部分を形成してもよい。
以上詳述したように本発明による単一ゲート立
体構造の相補形MISFETは、一方のMISFETを
縦形に形成しているので半導体基板上を有効に利
用でき、さらに分離領域も必要とせず、また、ゲ
ートを共通にすることができ、半導体基板に占め
る面積を小さくすることができる。また、製造工
程も従来の構造と比べて容易である。したがつて
本発明は、集積回路装置において、極めて有効な
ものである。
体構造の相補形MISFETは、一方のMISFETを
縦形に形成しているので半導体基板上を有効に利
用でき、さらに分離領域も必要とせず、また、ゲ
ートを共通にすることができ、半導体基板に占め
る面積を小さくすることができる。また、製造工
程も従来の構造と比べて容易である。したがつて
本発明は、集積回路装置において、極めて有効な
ものである。
第１図は、相補形MISFETの基本回路を示す
図、第２図は、第１図の回路を集積回路化した従
来の構造を示す断面図、第３図及び第４図は、
各々本発明による相補形MISFET一実施例を示
す構造図、第５図ａ〜ｃは、本発明にかかわる相
補形MISFETの製造方法の一例を示す工程断面
図である。 ３６……基板、３２，３３……ソース・ドレイ
ン、２９，３０……ソース・ドレイン、３４……
ゲート酸化膜、２５……ゲート電極。
図、第２図は、第１図の回路を集積回路化した従
来の構造を示す断面図、第３図及び第４図は、
各々本発明による相補形MISFET一実施例を示
す構造図、第５図ａ〜ｃは、本発明にかかわる相
補形MISFETの製造方法の一例を示す工程断面
図である。 ３６……基板、３２，３３……ソース・ドレイ
ン、２９，３０……ソース・ドレイン、３４……
ゲート酸化膜、２５……ゲート電極。
Claims (1)
- １ 半導体基板に形成される一導電形の絶縁ゲー
ト電界効果トランジスタと、このトランジスタと
相補的に接続されかつ前記半導体基板のトランジ
スタのソース或いはドレイン領域から突出して形
成される反対導電形の絶縁ゲート電界効果トラン
ジスタとを具備し、前記一導電型及び反対導電型
の絶縁ゲート電界効果トランジスタのゲート電極
を共通で一体的に形成したことを特徴とする相補
形絶縁ゲート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14727178A JPS5574174A (en) | 1978-11-30 | 1978-11-30 | Interpolation type insulating gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14727178A JPS5574174A (en) | 1978-11-30 | 1978-11-30 | Interpolation type insulating gate field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5574174A JPS5574174A (en) | 1980-06-04 |
| JPS6129148B2 true JPS6129148B2 (ja) | 1986-07-04 |
Family
ID=15426428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14727178A Granted JPS5574174A (en) | 1978-11-30 | 1978-11-30 | Interpolation type insulating gate field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5574174A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5752165A (en) * | 1980-09-13 | 1982-03-27 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JPS5752166A (en) * | 1980-09-13 | 1982-03-27 | Semiconductor Energy Lab Co Ltd | Manufacture of semiconductor device |
| JPS5799780A (en) * | 1980-12-11 | 1982-06-21 | Mitsubishi Electric Corp | Semiconductor device |
| JPS58116770A (ja) * | 1981-12-29 | 1983-07-12 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS59222956A (ja) * | 1983-06-01 | 1984-12-14 | Hitachi Ltd | 半導体装置 |
| JPS6070757A (ja) * | 1983-09-28 | 1985-04-22 | Hitachi Ltd | 半導体集積回路 |
-
1978
- 1978-11-30 JP JP14727178A patent/JPS5574174A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5574174A (en) | 1980-06-04 |
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